JP2003264233A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＨＢＭ試験規格によるＥＳＤ試験を満足し、
ＥＳＤ耐圧が向上した半導体集積回路装置を提供する。 【解決手段】 半導体集積回路装置は、外部接続用パッ
ド１と、静電放電保護回路２と、入力回路３と、内部回
路４とを備えており、静電放電保護回路２は、入力回路
３及び内部回路４をサージから保護している。ＥＳＤ試
験時に、外部接続用パッド１に正電荷を印加すると静電
放電保護回路２の第１のＮチャネル型ＭＩＳトランジス
タ７がオフし、第２のＮチャネル型ＭＩＳトランジスタ
８がオンすることで、静電放電保護回路のブレークダウ
ン電圧が低下し、サージ耐圧が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静電放電（Electr
o-Static Discharge；ＥＳＤ）保護回路を備えた半導体
集積回路装置に関する。

【０００２】

【従来の技術】近年、プロセス分野の技術進歩によって
半導体集積回路装置の高集積化が進んでおり、それに伴
い半導体集積回路装置は、静電放電（以下の明細書中で
は「サージ」と称す）によってダメージを受けやすくな
ってきている。すなわち、外部接続用パッドから侵入す
るサージによって入力回路，出力回路，入出力回路や内
部回路などを構成する素子が破壊されたり、素子の性能
が低下したりする可能性が大きくなっている。そのた
め、外部接続用パッドに付随して、入力回路，出力回路
及び入出力回路や内部回路をサージから保護するための
保護回路が備えられていることが多くなってきている。

【０００３】図７は、入力信号が電源電圧より高い場合
の、静電放電保護回路を有する従来の半導体集積回路装
置の回路構成を示す電気回路図である。なお、ここで
は、静電放電保護回路を入力回路に適用した場合を例に
示している。

【０００４】図７に示すように、従来の半導体集積回路
装置は、外部接続用パッド１０１と、静電放電保護回路
１０２と、外部接続用パッド１０１と入力回路１０３と
の間に設けられたノード１１１と、入力回路１０３と、
内部回路１０４とを備えている。静電放電保護回路１０
２は、外部接続用パッド１０１と入力回路１０３との間
に介設されており、外部接続用パッド１０１から侵入す
るサージによって入力回路１０３が損傷しないように保
護している。

【０００５】静電放電保護回路１０２は、ノード１１１
にドレインが接続された第１のＮチャネル型ＭＩＳトラ
ンジスタ１０７と、ソースが第１のＮチャネル型ＭＩＳ
トランジスタ１０７のドレインに接続された第２のＮチ
ャネル型ＭＩＳトランジスタ１０８と、第１のＮチャネ
ル型ＭＩＳトランジスタ１０７と第２のＮチャネル型Ｍ
ＩＳトランジスタ１０８との間に介設されたフローティ
ングノード１０９とを有している。また、第１のＮチャ
ネル型ＭＩＳトランジスタ１０７は、ゲートに電源電圧
ＶＤＤを供給する電源が接続され、基板領域（ｐ型ウェ
ル）に接地が接続されている。そして、第２のＮチャネ
ル型ＭＩＳトランジスタ１０８は、ゲート，ソース及び
基板領域にそれぞれ接地が接続されている。

【０００６】以上のように構成された従来の半導体集積
回路装置では、次のような動作により、入力回路１０３
及び内部回路１０４がサージから保護されている。

【０００７】まず、電源電圧ＶＤＤを３．３Ｖ、動作時
の入力回路１０３に入力される電圧を５．０Ｖとする。
このとき、第１のＮチャネル型ＭＩＳトランジスタ１０
７はオンになり、第２のＮチャネル型ＭＩＳトランジス
タ１０８はオフになっている。そのため、入力された電
流は接地に流れることなく入力回路１０３に入力され
る。

【０００８】次に、外部接続用パッド１０１から高電圧
のサージが入力された場合には、第１のＮチャネル型Ｍ
ＩＳトランジスタ１０７のドレイン、基板、第２のＮチ
ャネル型ＭＩＳトランジスタ１０８のソースはそれぞれ
Ｎ型，Ｐ型，Ｎ型の不純物を含んでいるので、一定以上
の電圧がドレインに印加された時には、ＮＰＮ型バイポ
ーラトランジスタとして機能しサージは接地へと逃がさ
れる。この結果、入力回路１０３は、サージの影響から
免れる。なお、サージの電圧が負の場合は、基板（Ｐ
型）、第１のＮチャネル型ＭＩＳトランジスタ１０７の
ドレイン（Ｎ型）の順方向ダイオードを介してサージの
影響から免れる。

【０００９】以上のようにして、従来の静電放電保護回
路１０２により、正常動作時には入力回路１０３に駆動
電圧が供給され、サージが入力された時には高電圧電流
の入力回路１０３への侵入が防止されていた。ここで、
「従来の静電放電保護回路１０２」とは、従来の半導体
集積回路装置に含まれる静電放電保護回路１０２のこと
を指す。

【００１０】また、従来の静電放電保護回路１０２にお
いては、第１のＮチャネル型ＭＩＳトランジスタ１０７
のゲートに電源電圧ＶＤＤが印加されているため、ゲー
ト−ドレイン間のゲート絶縁膜にかかる電圧が１．７Ｖ
に低減されている。すなわち、第１のＮチャネル型ＭＩ
Ｓトランジスタ１０７のゲートに電源電圧ＶＤＤが印加
されることで、ゲート酸化膜が絶縁破壊等の損傷を受け
ることが防止されている。また、フローティングノード
１０９の電位もＶＤＤ−Ｖｔｈ１（Ｖｔｈ１は第１のＮ
チャネル型ＭＩＳトランジスタ１０７のしきい値電圧）
となるので、第２のＮチャネル型ＭＩＳトランジスタ１
０８のゲート絶縁膜が損傷を受けることもない。つま
り、従来の静電放電保護回路１０２が２つのＮチャネル
型ＭＩＳトランジスタから構成されていることで、電源
電圧よりも高い入力電圧を許容している。

【００１１】なお、電源電圧ＶＤＤが入力回路に入力さ
れる電圧以下の場合には、ノード１１１と接地との間に
介設されるＮチャネル型ＭＩＳトランジスタが１つだけ
であってもよい。

【００１２】ところで、半導体集積回路装置は、サージ
破壊耐圧が保証されている必要があるため、ＥＳＤ試験
規格を満足する必要がある。近年、ＥＳＤ試験規格とし
て、ＭＩＬ規格に代表される人体帯電モデル（ＨＢＭ）
のＥＳＤ試験が世界標準になりつつあり、半導体集積回
路装置は、このＨＢＭ試験規格をクリアする必要があ
る。

【００１３】図８（ａ），（ｂ）は、それぞれ順に、Ｈ
ＢＭ試験規格によるＥＳＤ試験を行うための評価回路を
示す電気回路図、及びＭＩＬ規格によるＨＢＭ放電波形
規定を示す波形図である。

【００１４】図８（ａ）に示すように、ＥＳＤ試験用の
評価回路は、電圧可変型の充電用電源１５０と、充電用
電源１５０に対して互いに直列に接続された被試験デバ
イス１５４，電流計１５６及び抵抗値Ｒ＝１．５ｋΩを
示す放電用抵抗体１５３と、被試験デバイス１５４と並
列に設けられた容量Ｃ＝１００ｐＦを有する充放電用キ
ャパシタ１５１と、充放電用キャパシタ１５１の一方の
電極に接続された切り換えスイッチ１５２とを有してい
る。そして、切り換えスイッチ１５２によって、充放電
用キャパシタ１５１が充電用電源１５０に接続される
か、放電用抵抗体１５３に接続されるかが切り換えられ
るようになっている。

【００１５】また、充放電用キャパシタ１５１の他方の
電極は、充電用電源１５０の低電圧部及び被試験デバイ
ス１５４に接続されている。そして、被試験デバイス１
５４は、図７に示す外部接続用パッド１０１が放電用抵
抗体１５３側に接続され、静電放電保護回路１０２の接
地が充電用電源１５０のマイナス極に接続されるように
設置される。

【００１６】この評価回路を用いたＥＳＤ試験では、ま
ず切り換えスイッチ１５２により、充放電用キャパシタ
１５１の一方を充電用電源１５０のプラス側に接続する
と、充電用電源１５０と充放電用キャパシタ１５１とを
含む回路が閉回路になり、充電用電源１５０によって充
放電用キャパシタ１５１の充電電圧が例えば４０００Ｖ
になるように電荷が蓄積される。その後、切り換えスイ
ッチ１５２により、充放電用キャパシタ１５１の一方の
電極を放電用抵抗体１５３に接続すると、充放電用キャ
パシタ１５１，放電用抵抗体１５３及び被試験デバイス
１５４を含む回路が閉回路になり、充放電用キャパシタ
１５１に蓄積されている電荷が放電用抵抗体１５３を経
て被試験デバイス１５４である半導体集積回路装置に印
加される。なお、ＥＳＤ試験においては、静電放電保護
回路１０２への電源供給は行われない。

【００１７】この際の放電波形は、図８（ｂ）に示すよ
うに、充放電用キャパシタ１５１を被試験デバイスに接
続すると、サージ電流Ｉｄｓｃは直線的に増加した後、
下向きの弧を描いて減衰する。ここでは、立ち上がり時
間Ｔｒが１０ｎｓで、減衰時間Ｔｄが１５０ｎｓの例を
示している。ＥＳＤ試験では、このような放電波形を有
する電流を印加して被試験デバイスの良否を判断する。

【００１８】

【発明が解決しようとする課題】しかしながら、図７に
示す従来の半導体集積回路装置に対して、ＨＢＭ試験規
格によるＥＳＤ試験をした場合、ＥＳＤ耐圧の低下が生
じるという不具合があった。

【００１９】このＥＳＤ耐圧の低下は以下のように説明
できる。

【００２０】サージ印加時には、第１のＮチャネル型Ｍ
ＩＳトランジスタ１０７のゲート電位がカップリング容
量により上昇して、第１のＮチャネル型ＭＩＳトランジ
スタ１０７がオンし、フローティングノード１０９の電
位が上昇することで、第１のＮチャネル型ＭＩＳトラン
ジスタ１０７のドレイン近傍の電位勾配が緩くなり、バ
イポーラトランジスタがオンするために必要な外部接続
用パッド１０１の電位は上昇する。その結果、静電放電
保護回路１０２や入力回路１０３や内部回路１０４が破
壊され、ＥＳＤ耐圧の低下を招いていた。

【００２１】本発明の目的は、ＨＢＭ試験規格によるＥ
ＳＤ試験を満足し、ＥＳＤ耐圧が向上した半導体集積回
路装置を提供することにある。

【００２２】

【課題を解決するための手段】本発明の第１の半導体集
積回路装置は、外部接続用パッドと、上記外部接続用パ
ッドに接続された被保護回路と、上記外部接続用パッド
と上記被保護回路との間に介設された第１のノードと、
上記第１のノードに接続された静電放電保護回路とを備
え、上記静電放電保護回路は、上記第１のノードと接地
との間に順に直列に配置され、各々第１及び第２のゲー
トを有する第１のトランジスタ及び第２のトランジスタ
と、上記第１のゲートに接続され、ＥＳＤ発生時には実
使用時よりも上記第１のトランジスタのブレークダウン
電圧が低くなるようにゲートバイアスを制御する第１の
ゲート制御回路と、上記第２のゲートに接続された第２
のゲート制御回路とを有している。

【００２３】これにより、ＥＳＤ試験時を含むＥＳＤ発
生時には実使用時よりも第１のトランジスタのブレーク
ダウン電圧が低くなっており、高電圧電流を速やかに接
地に逃がすことができるので、第１のトランジスタを含
む静電放電保護回路が損傷を受けにくくなっている。ま
た、ＥＳＤ発生時に従来の装置のように、外部接続用パ
ッドの電位が上がりすぎることがないので、被保護回路
の損傷も防止されている。

【００２４】上記被保護回路は、入力回路、出力回路及
び入出力回路のうちのいずれか１つの回路であることに
より、ＥＳＤ発生時には入力回路、出力回路及び入出力
回路等の回路を保護することができる。

【００２５】上記第１のゲート制御回路は、ＥＳＤ発生
時には実使用時よりもゲートバイアスを下げるように制
御することにより、特に第１及び第２のトランジスタが
共にＮチャネル型ＭＩＳＦＥＴであるときに、高電圧電
流から入力または出力回路や入出力回路を含む被保護回
路を効果的に保護することができる。加えて、静電放電
保護回路の損傷を抑えてサージ耐圧を向上させることが
できる。

【００２６】上記第１のトランジスタ及び上記第２のト
ランジスタが共にＮチャネル型ＭＩＳＦＥＴであること
により、上述のように、高電圧電流から入力または出力
回路や入出力回路を含む被保護回路を効果的に保護する
ことができる。

【００２７】上記第１のゲート制御回路は、キャパシタ
と、上記キャパシタと上記第１のゲートとの間に介設さ
れた第２のノードとを有し、上記第１のゲートは、上記
キャパシタを挟んで接地に接続していることにより、高
電圧電流が第１のトランジスタに印加される際に、キャ
パシタがゲートに誘起される電荷を吸収するので、ゲー
ト電位が持ち上がるのを防ぐことができる。この結果、
第１のトランジスタのブレークダウン電圧が下がり、静
電放電保護回路及び被保護回路の損傷を防ぐことができ
る。

【００２８】上記第１のゲート制御回路は、上記第２の
ノードを介して上記第１のトランジスタのゲートに接続
された電源電圧供給配線と、上記電源電圧供給配線と上
記第２のノードとの間に介設された抵抗素子とをさらに
有することにより、半導体集積回路装置の実使用時には
第１のトランジスタをオンになるように制御するので、
第２のトランジスタを別途オフにしておけば駆動電流が
静電放電保護回路を流れることなく被保護回路にのみ電
流が流れる。また、第１のトランジスタの第１のゲート
に電圧が印加されているため、実使用時にゲート絶縁膜
に過大な電圧がかかって損傷を受けることを防いでい
る。

【００２９】本発明の第２の半導体集積回路装置は、外
部接続用パッドと、上記外部接続用パッドに接続された
被保護回路と、上記外部接続用パッドと上記被保護回路
との間に介設された第１のノードと、上記第１のノード
に接続された静電放電保護回路とを備え、上記静電放電
保護回路は、上記第１のノード−接地間に順に直列に配
置され、各々第１及び第２のゲートを有する第１のトラ
ンジスタ及び第２のトランジスタと、上記第１のゲート
に接続された第１のゲート制御回路と、上記第２のゲー
トに接続され、ＥＳＤ発生時には実使用時よりも上記第
２のトランジスタのブレークダウン電圧が低くなるよう
にゲートバイアスを制御する第２のゲート制御回路とを
有している。

【００３０】これにより、ＥＳＤ発生時に第２のトラン
ジスタのブレークダウン電圧が低くなっており、高電圧
電流を速やかに接地に逃がすことができるので、第２の
トランジスタを含む静電放電保護回路が損傷を受けにく
くなっている。また、ＥＳＤ発生時に従来の装置のよう
に、外部接続用パッドの電位が上がりすぎることがない
ので、被保護回路の損傷も防止されている。

【００３１】上記被保護回路は、入力回路、出力回路及
び入出力回路のうちのいずれか１つの回路であることに
より、ＥＳＤ発生時には入力回路、出力回路及び入出力
回路等の回路を保護することができる。

【００３２】上記第２のゲート制御回路は、ＥＳＤ発生
時には実使用時よりもゲートバイアスを上げるように制
御することにより、特に第１及び第２のトランジスタが
共にＮチャネル型ＭＩＳＦＥＴであるときに、高電圧電
流から被保護回路を効果的に保護することができる。加
えて、静電放電保護回路の損傷を抑えてサージ耐圧を向
上させることができる。

【００３３】上記第２のゲート制御回路は、上記第２の
ゲートに接続され、実使用時にＥＳＤ発生時よりも上記
第２のゲートに印加するゲートバイアスを下げるための
低電圧供給手段と、ＥＳＤ発生時に実使用時よりも上記
第２のゲートに印加するゲートバイアスを上げるための
昇圧手段とを有していることにより、実使用時には入力
または出力回路に駆動電圧を印加し、ＥＳＤが発生して
高電圧電流が流入したときには電流を速やかに接地に逃
がすことができる。

【００３４】上記第１のトランジスタ及び上記第２のト
ランジスタが共にＮチャネル型ＭＩＳＦＥＴであること
により、上述のような高電圧電流からの保護効果を発揮
することができる。

【００３５】上記昇圧手段は、接地と上記第２のゲート
との間に介設された第３のトランジスタであることによ
り、実使用時には第３のトランジスタが導通して第２の
ゲート電位が接地電位となり、ＥＳＤ発生時には第３の
トランジスタがオフとなって第２のゲート電位が持ち上
がる。その結果、静電放電保護回路，入力または出力回
路及び入出力回路を含む被保護回路の損傷を効果的に防
ぐことができる。

【００３６】上記外部接続用パッドと上記被保護回路と
の間に介設された第２のノードをさらに備え、上記第２
のゲート制御回路は、上記第２のゲートに接続された第
３のノードと、接地と上記第３のノードとの間に介設さ
れた抵抗素子とをさらに有し、上記昇圧手段は、上記第
２のノードと上記第３のノードとの間に配置されている
ことによってもＥＳＤ発生時に静電放電保護回路，入力
または出力回路及び入出力回路を含む被保護回路の損傷
を効果的に防ぐことができる。

【００３７】上記昇圧手段はキャパシタであることによ
り、ＥＳＤが発生して高電圧が第２のトランジスタに印
加される際に第２のゲートの電位を効果的に持ち上げる
ことができる。このため、第２のトランジスタのブレー
クダウン電圧は下がり、入力または出力回路及び入出力
回路を含む被保護回路の損傷を効果的に防ぐことができ
る。

【００３８】上記昇圧手段は、上記第２のノードから上
記第３のノードに向かう方向を順方向としたときの、順
方向に配置された少なくとも１つのダイオードであるこ
とによってもＥＳＤ試験において高電圧が第２のトラン
ジスタに印加される際に第２のゲートの電位を効果的に
持ち上げることができる。このため、第２のトランジス
タのブレークダウン電圧は下がり、入力または出力回路
及び入出力回路を含む被保護回路の損傷を効果的に防ぐ
ことができる。

【００３９】上記昇圧手段は、上記第２のノードから上
記第３のノードに向かう方向を順方向としたときの、逆
方向に配置された少なくとも１つのツェナーダイオード
であることによっても上述のダイオードを用いるときと
同様の効果が期待できる。

【００４０】上記第１のゲート制御回路は、ＥＳＤ発生
時には実使用時よりも上記第１のゲートに印加するゲー
トバイアスを下げるように制御することにより、ＥＳＤ
発生時に第１のゲートの電位が低く、第２のゲートの電
位が高くなるので、上述した効果の相乗効果が期待で
き、静電放電保護回路の損傷を抑えてサージ耐圧をさら
に向上させることができる。加えて、高電圧電流から入
力または出力回路や入出力回路を含む被保護回路をさら
に効果的に保護することができる。

【００４１】

【発明の実施の形態】−改善すべき点についての検討− まず、本願発明者らは、改善すべき点の検討を行った。

【００４２】先に説明したように、ＥＳＤ試験後に半導
体集積回路装置のＥＳＤ耐圧が低下するのは、高電圧の
印加時に外部接続用パッド１０１の電位が上がりすぎる
ためである。このため、静電放電保護回路や内部回路の
破壊を防ぐためには、なるべく低い電圧で第１のＮチャ
ネル型ＭＩＳトランジスタ１０７及び第２のＮチャネル
型ＭＩＳトランジスタ１０８がブレークダウンして高電
圧電流を接地へと逃がすことが好ましい。

【００４３】そこで、本願発明者らは、第１のＮチャネ
ル型ＭＩＳトランジスタ１０７及び第２のＮチャネル型
ＭＩＳトランジスタ１０８の制御に改善の余地があるか
どうかを検討した。

【００４４】図５（ａ），（ｂ）は、それぞれ一段構成
の静電放電保護回路を示す回路図、及び二段構成の従来
の静電放電保護回路を示す回路図である。同図（ａ），
（ｂ）に示す静電放電保護回路について、第１のＮチャ
ネル型ＭＩＳトランジスタ１０７のゲートに印加する電
圧ＶｇがＶｇ＝０Ｖの場合とＶｇ＞０Ｖの場合とで回路
を流れる電流と第１のＮチャネル型ＭＩＳトランジスタ
１０７のドレイン−ソース間電圧との関係を調べた。そ
の結果を図６（ａ），（ｂ）に示す。ここで、「二段構
成」とは、２つの互いに直列に接続されたＭＩＳトラン
ジスタのソース及びドレインを介して外部接続用パッド
と接地とが接続されている構成のことをいう。

【００４５】図６（ａ），（ｂ）は、それぞれ図５
（ａ）に示す一段構成の静電放電保護回路の電流電圧特
性を示す図、及び図５（ｂ）に示す二段構成の静電放電
保護回路の電流電圧特性を示す図である。ここで、一段
構成の静電放電保護回路を示すのは、従来の二段構成の
静電放電保護回路と比較するためである。

【００４６】図６（ａ）に示すように、一段構成の静電
放電保護回路においては、ブレークダウン電圧（バイポ
ーラトランジスタがオンする電圧）Ｖｔ１は、Ｖｇ＞０
Ｖの場合よりもＶｇ＝０Ｖの場合で大きくなっている。

【００４７】一方、二段構成の静電放電保護回路の場合
には、図６（ｂ）に示すように、ブレークダウン電圧Ｖ
ｔ１は、Ｖｇ＝０Ｖの場合よりもＶｇ＞０Ｖの場合で大
きくなっている。これは、一段構成の静電保護回路での
結果と全く逆の結果である。回路を高電圧から保護する
ためには、上述のようにブレークダウン電圧が低い方が
好ましいので、この結果から、静電保護回路が二段構成
である場合には、第１のＮチャネル型ＭＩＳトランジス
タ１０７のゲートに電圧を印加しない方が望ましいこと
が分かった。

【００４８】次に、同様にして、第２のＮチャネル型Ｍ
ＩＳトランジスタ１０８のゲートに印加する電圧Ｖｇを
Ｖｇ＝０Ｖの場合とＶｇ＞０Ｖの場合とで静電放電保護
回路の電流電圧特性を調べた結果、二段構成の場合、Ｖ
ｇ＞０の方がＶｇ＝０のときよりもブレークダウン電圧
を下げられることが分かった。つまり、第２のＮチャネ
ル型ＭＩＳトランジスタ１０８に関しては、ＥＳＤ試験
の際には、ゲートにある程度の電圧を印加する方が望ま
しいことが分かった。

【００４９】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体集積回路装置の構成を示す電気
回路図である。なお、ここでは、静電放電保護回路２
を、入力回路に適用した場合を示している。

【００５０】図１に示すように、本実施形態の半導体集
積回路装置は、外部接続用パッド１と、入力回路３と、
外部接続用パッド１と入力回路３との間に設けられた静
電放電保護回路２と、内部回路４と、外部接続用パッド
１と入力回路３との間に介設されたノード２１とを備え
ており、静電放電保護回路２によって外部接続用パッド
１から侵入するサージから入力回路３及び内部回路４を
保護するように構成されている。ここで、入力回路３
は、内部回路４に入力される信号を制御するための回路
である。

【００５１】静電放電保護回路２は、ドレインがノード
２１に接続された第１のＮチャネル型ＭＩＳトランジス
タ７と、ドレインが第１のＮチャネル型ＭＩＳトランジ
スタ７のソースに接続され、ソースが接地に接続された
第２のＮチャネル型ＭＩＳトランジスタ８と、第１のＮ
チャネル型ＭＩＳトランジスタ７と第２のＮチャネル型
ＭＩＳトランジスタ８との間に介設されたフローティン
グノード９と、第１のＮチャネル型ＭＩＳトランジスタ
７のゲートに接続された第１ゲート制御回路５と、第２
のＮチャネル型ＭＩＳトランジスタ８のゲートに接続さ
れた第２ゲート制御回路６とを有している。そして、第
１のＮチャネル型ＭＩＳトランジスタ７の基板領域（ｐ
ウェル）は接地に接続され、第２のＮチャネル型ＭＩＳ
トランジスタ８の基板領域及びソースは、共に接地に接
続されている。なお、ここでＭＩＳトランジスタの基板
領域が接地されているのは、基板バイアス効果を避け、
しきい値電圧の変動を防ぐためである。

【００５２】また、第１ゲート制御回路５は、ＥＳＤ試
験の際に第１のＮチャネル型ＭＩＳトランジスタ７のゲ
ートを”Ｌ”（ロー）レベルに固定するものであり、第
１のＮチャネル型ＭＩＳトランジスタ７のゲートに接続
された出力ノード１８と、一端が出力ノード１８に接続
され、他端が電源電圧ＶＤＤを供給する電源に接続され
た抵抗体１０と、一方の電極が接地に接続され、これと
対向する電極が出力ノード１８に接続されたキャパシタ
１１とを有している。また、本実施形態において第２ゲ
ート制御回路６は、接地と第２のＮチャネル型ＭＩＳト
ランジスタ８のゲートとの間に介設された出力ノードを
有しており、第２のＮチャネル型ＭＩＳトランジスタ８
のゲートを常に”Ｌ”レベルに保持している。

【００５３】本実施形態の半導体集積回路装置が従来と
異なる点は、ＥＳＤ試験の際に第１のＮチャネル型ＭＩ
Ｓトランジスタ７のゲート電位が”Ｌ”レベルに固定さ
れている点である。このため、図８（ａ）に示す評価回
路を用いて、図８（ｂ）に示すようなＨＢＭ放電波形規
定に基づいてＥＳＤ試験を行う際には、静電放電保護回
路２のブレークダウン電圧を低くすることができる。

【００５４】次に、静電放電保護回路２の動作について
説明する。

【００５５】まず、動作時の入力回路に入力される電圧
を５．０Ｖとし、電源電圧ＶＤＤを３．３Ｖとする。こ
のとき、第１のＮチャネル型ＭＩＳトランジスタ７のゲ
ートには抵抗体１０により３．３Ｖより低く、該トラン
ジスタをオンにするだけの電圧が印加される。また、第
２のＮチャネル型ＭＩＳトランジスタ８のドレインに
は、第１のＮチャネル型ＭＩＳトランジスタ７のゲート
電圧から第１のＮチャネル型ＭＩＳトランジスタ７のし
きい値電圧Ｖｔｈ１を引いた電圧が印加される。ここ
で、第２のＮチャネル型ＭＩＳトランジスタ８のゲート
電位は接地レベルであるため、第２のＮチャネル型ＭＩ
Ｓトランジスタ８はオフになっており、静電放電保護回
路２に電流は流れない。また、第１のＮチャネル型ＭＩ
Ｓトランジスタ７のゲートには正電圧が印加されている
ので、ゲート絶縁膜が損傷を受けないようになってい
る。

【００５６】次に、ＥＳＤ試験の際には、外部接続用パ
ッド１からノード２１を経由して第１のＮチャネル型Ｍ
ＩＳトランジスタ７のドレインにサージが印加される。
ここで、ドレイン−ゲート間にカップリング容量が生じ
ることによるゲート電位の持ち上がりは、接地に接続さ
れたキャパシタ１１を設けることでゲートに誘起される
電荷をキャパシタ１１が吸収することにより抑えられ
る。そのため、第１のＮチャネル型ＭＩＳトランジスタ
７のブレークダウン電圧は従来の静電放電保護回路にお
ける電圧よりも低下し、そのため静電放電保護回路２，
入力回路３及び内部回路４が高電圧により損傷を受けに
くくなっている。

【００５７】このように、本実施形態の半導体集積回路
装置においては、ＥＳＤ試験の際に従来よりも確実に、
入力回路３及び内部回路４が高電圧から保護されてい
る。また、この際に静電放電保護回路が受ける損傷は、
従来の半導体集積回路装置に比べて著しく低減されてい
る。

【００５８】なお、上述のＥＳＤ試験において、第１の
Ｎチャネル型ＭＩＳトランジスタ７及び第２のＮチャネ
ル型ＭＩＳトランジスタ８のそれぞれのゲート絶縁膜に
は一時的に高電圧が印加されるが、ブレークダウン電圧
が従来よりも低くなっている上、高電圧が印加されるの
は非常に短い時間であるのでゲート絶縁膜が絶縁破壊を
起こすことはない。

【００５９】なお、チップ搬送時やワイヤボンディング
時などのように、電源電圧が供給されないときに外部接
続用パッド１からサージが入力される場合にも、ＥＳＤ
試験の時と同様の動作により入力回路３及び内部回路４
は保護される。もちろん静電放電保護回路２も従来に比
べて損傷を受けにくくなっている。

【００６０】以上のように、本実施形態の半導体集積回
路装置によれば、ＥＳＤ試験時に静電放電保護回路２，
入力回路３及び内部回路４の損傷を防ぐことができる。
また、静電気等のサージが入力された場合のＥＳＤ耐圧
を従来の半導体集積回路装置よりも向上させることがで
きる。

【００６１】なお、本実施形態の半導体集積回路装置に
おいて、外部接続用パッド１と内部回路４との間に入力
回路３が配置された構成であったが、入力回路３に代え
て出力回路や入出力回路であってもよい。出力回路が配
置されているときは、通常動作時には内部回路４からの
出力信号が出力回路を経て外部接続用パッド１へと伝達
される点が異なるが、静電放電保護回路２の配置及び構
成は入力回路３が配置された場合と同様である。

【００６２】なお、本実施形態の半導体集積回路装置中
の静電放電保護回路２において、電源に接続された抵抗
体１０が設けられていたが、特に設けなくても第１のＮ
チャネル型ＭＩＳトランジスタ７のゲートは低電位に保
たれるので、ＥＳＤ試験の際に各回路の損傷を低減する
効果は変わらない。

【００６３】また、本実施形態の半導体集積回路装置で
は、第１ゲート制御回路５に片方の電極が接地に接続さ
れたキャパシタ１１が設けられていたが、第１のＮチャ
ネル型ＭＩＳトランジスタ７のゲート電位を低電位に固
定するためには、キャパシタ１１に限らず容量を生じる
素子であれば用いることができる。例えば、電源電圧Ｖ
ＤＤの電源から接地へ向かう方向を順方向とするとき、
キャパシタ１１に代えて逆向きのダイオードを用いても
よい。

【００６４】なお、本実施形態の半導体集積回路装置に
おいては、電源電圧ＶＤＤよりも入力回路３に入力され
る電圧の方が高い例について説明したが、電源電圧ＶＤ
Ｄの方が入力回路３に入力される電圧よりも高い場合に
も同様の構成の静電放電保護回路２を用いることができ
る。また、外部接続用パッド１と入力回路３との間に静
電放電保護回路２を複数個設けてもよい。

【００６５】なお、以上では、外部接続用パッド１に正
電圧のサージが入る場合について説明したが、本実施形
態の静電放電保護回路は、サージが負電圧であっても速
やかに接地に逃がし、内部回路を保護することができ
る。

【００６６】（第２の実施形態）本発明の第２の実施形
態として、第１の実施形態とは第２ゲート制御回路６の
構成が異なっている静電放電保護回路２を備える半導体
集積回路装置の例を説明する。

【００６７】図２は、本発明の第２の実施形態に係る半
導体集積回路装置の構成を示す電気回路図である。な
お、ここでは、静電放電保護回路を、入力回路に適用し
た例を示す。

【００６８】図２に示すように、本実施形態の半導体集
積回路装置は、外部接続用パッド１と、入力回路３と、
外部接続用パッド１と入力回路３との間に設けられた静
電放電保護回路２と、内部回路４と、外部接続用パッド
１と入力回路３との間に介設されたノード２１とを備え
ており、静電放電保護回路２によって外部接続用パッド
１から侵入するサージから入力回路３及び内部回路４を
保護するように構成されている。

【００６９】静電放電保護回路２は、ドレインがノード
２１に接続された第１のＮチャネル型ＭＩＳトランジス
タ７と、ドレインが第１のＮチャネル型ＭＩＳトランジ
スタ７のソースに接続され、ソースが接地に接続された
第２のＮチャネル型ＭＩＳトランジスタ８と、第１のＮ
チャネル型ＭＩＳトランジスタ７と第２のＮチャネル型
ＭＩＳトランジスタ８との間に介設されたフローティン
グノード９と、第１のＮチャネル型ＭＩＳトランジスタ
７のゲートに接続された第１ゲート制御回路５と、第２
のＮチャネル型ＭＩＳトランジスタ８のゲートに接続さ
れた第２ゲート制御回路６とを有している。そして、第
１のＮチャネル型ＭＩＳトランジスタ７の基板領域（ｐ
ウェル）は接地に接続され、第２のＮチャネル型ＭＩＳ
トランジスタ８の基板領域及びソースは、共に接地に接
続されている。

【００７０】また、第１ゲート制御回路５は、第１の実
施形態と同一の構成であり、ＥＳＤ試験の際に第１のＮ
チャネル型ＭＩＳトランジスタ７のゲートを”Ｌ”（ロ
ー）レベルに固定するものである。すなわち、第１ゲー
ト制御回路５は、第１のＮチャネル型ＭＩＳトランジス
タ７のゲートに接続された出力ノード１８と、一端が出
力ノード１８に接続され、他端が電源電圧ＶＤＤを供給
する電源に接続された抵抗体１０と、一方の電極が接地
に接続され、これと対向する電極が出力ノード１８に接
続されたキャパシタ１１とを有している。

【００７１】一方、本実施形態の半導体集積回路装置に
おいて、第２ゲート制御回路６は、ＥＳＤ試験の際に第
２のＮチャネル型ＭＩＳトランジスタ８のゲート電位
を”Ｈ（ハイ）”レベルに上がりやすくするための回路
であり、第１の実施形態における第２ゲート制御回路と
は異なっている。すなわち、本実施形態の第２ゲート制
御回路６は、ドレインが第２のＮチャネル型ＭＩＳトラ
ンジスタ８のゲートに接続された第３のＮチャネル型Ｍ
ＩＳトランジスタ１２と、一端が電源電圧ＶＤＤを供給
する電源に接続され、他端が第３のＮチャネル型ＭＩＳ
トランジスタ１２のゲートに接続された抵抗体１３と、
第３のＮチャネル型ＭＩＳトランジスタ１２のドレイン
と第２のＮチャネル型ＭＩＳトランジスタ８のゲートと
の間に介設された出力ノードとを有している。そして、
第３のＮチャネル型ＭＩＳトランジスタ１２のソース及
び基板領域（ｐウェル）は、接地に接続されている。

【００７２】次に、静電放電保護回路２の動作について
説明する。

【００７３】まず、動作時の入力回路に入力される電圧
を５．０Ｖとし、電源電圧ＶＤＤを３．３Ｖとする。こ
のとき、第１のＮチャネル型ＭＩＳトランジスタ７はオ
ンになっており、第２のＮチャネル型ＭＩＳトランジス
タ８のドレインには、第１のＮチャネル型ＭＩＳトラン
ジスタ７のゲート電圧から第１のＮチャネル型ＭＩＳト
ランジスタ７のしきい値電圧Ｖｔｈ１を引いた電圧が印
加される。ここで、第３のＮチャネル型ＭＩＳトランジ
スタ１２はオンになっているため、出力ノード１９及び
第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電
位は、接地電位となっている。そのため、第２のＮチャ
ネル型ＭＩＳトランジスタ８はオフになっており、静電
放電保護回路２に電流は流れない。

【００７４】次に、ＥＳＤ発生時には、外部接続用パッ
ド１からノード２１を経由して第１のＮチャネル型ＭＩ
Ｓトランジスタ７のドレインにサージが印加される。こ
こで、接地に接続されたキャパシタ１１を設けることで
ゲートに誘起される電荷をキャパシタ１１が吸収するの
で、ドレイン−ゲート間にカップリング容量が生じるこ
とによるゲート電位の持ち上がりは抑えられる。また、
ＥＳＤ印加時はＶＤＤに電源投入されておらず、第３の
Ｎチャネル型ＭＩＳトランジスタ１２はオフとなってい
る。よって、第２のＮチャネル型ＭＩＳトランジスタ８
のゲートはフローティング状態であり、第２のＮチャネ
ル型ＭＩＳトランジスタ８のチャネルが開き、フローテ
ィングノード９の電位をゼロに近づけ、第１のＮチャネ
ル型ＭＩＳトランジスタ７のドレイン近傍の電位勾配が
大きくなる。そのため、第１のＮチャネル型ＭＩＳトラ
ンジスタ７のブレークダウン電圧は従来の静電放電保護
回路における電圧よりも低下し、静電放電保護回路２、
入力回路３及び内部回路４が高電圧により損傷を受けに
くくなっている。

【００７５】なお、チップ搬送時やワイヤボンディング
時などのように、電源電圧が供給されないときに外部接
続用パッド１からサージが入力される場合にも、ＥＳＤ
試験の時と同様の動作により静電放電保護回路２，入力
回路３及び内部回路４は従来に比べて損傷を受けにくく
なっている。

【００７６】以上のように、本実施形態の半導体集積回
路装置においては、ＥＳＤ試験時及びサージ入力時に第
１ゲート制御回路５が第１のＮチャネル型ＭＩＳトラン
ジスタ７のゲート電位を”Ｌ”レベルに保ち、第２ゲー
ト制御回路６が第２のＮチャネル型ＭＩＳトランジスタ
８のゲート電位を”Ｈ”レベルになりやすくするため、
両制御の相乗効果が期待でき、静電放電保護回路２，入
力回路３及び内部回路４の損傷を第１の実施形態よりも
効果的に防ぐことができる。

【００７７】なお、本実施形態の半導体集積回路装置に
おいては、ＥＳＤ試験時に第１のＮチャネル型ＭＩＳト
ランジスタ７のゲート電位を”Ｌ”レベルに保ち、第２
のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”
Ｈ”になりやすくしていたが、第１のＮチャネル型ＭＩ
Ｓトランジスタ７のゲート電位を従来と同様に”Ｈ”レ
ベルに保持しても、従来に比べて静電放電保護回路２，
入力回路３及び内部回路４の損傷を抑えられる。

【００７８】なお、本実施形態の半導体集積回路装置の
静電放電保護回路２において、第２ゲート制御回路６
は、図２に示す構成によって装置の動作時に第２のＮチ
ャネル型ＭＩＳトランジスタ８のゲート電位を”Ｌ”に
し、ＥＳＤ試験時またはサージ入力時には該ゲート電位
を”Ｈ”レベルになりやすくするよう制御しているが、
これ以外でも同様の制御を行える回路構成であればよ
い。例えば、第３のＮチャネル型トランジスタ１２に代
えて、出力を出力ノード１９に接続したＣＭＯＳを用い
てもよい。また、抵抗体１３は、必要に応じて配置すれ
ばよく、省いても制御に支障を来すことはない。

【００７９】また、本実施形態の半導体集積回路装置
は、外部接続用パッド１と内部回路４との間に入力回路
３が配置された構成を有していたが、第１の実施形態と
同様に、入力回路３に代えて出力回路や入出力回路が設
けられていてもよい。

【００８０】また、本実施形態の半導体集積回路装置に
おいては、必要に応じて外部接続用パッド１と入力回路
３との間に静電放電保護回路２を複数個設けてもよい。

【００８１】なお、本実施形態の半導体集積回路装置に
含まれる静電放電保護回路２は、第１の実施形態のもの
と同様に、正電圧のサージだけでなく負電圧のサージか
らも内部回路を保護することができる。

【００８２】（第３の実施形態）本発明の第３の実施形
態として、第１及び第２の実施形態とは第２ゲート制御
回路６の構成が異なっている半導体集積回路装置の例を
説明する。

【００８３】図３は、本発明の第３の実施形態に係る半
導体集積回路装置の構成を示す電気回路図である。な
お、ここでは、静電放電保護回路を入力回路に適用した
場合を例に示す。

【００８４】図３に示すように、本実施形態の半導体集
積回路装置は、外部接続用パッド１と、入力回路３と、
外部接続用パッド１と入力回路３との間に設けられた静
電放電保護回路２と、内部回路４と、外部接続用パッド
１と入力回路３との間に介設されたノード２１，２２と
を備えており、静電放電保護回路２によって外部接続用
パッド１から侵入するサージから入力回路３及び内部回
路４を保護するように構成されている。

【００８５】静電放電保護回路２は、ドレインがノード
２１に接続された第１のＮチャネル型ＭＩＳトランジス
タ７と、ドレインが第１のＮチャネル型ＭＩＳトランジ
スタ７のソースに接続され、ソースが接地に接続された
第２のＮチャネル型ＭＩＳトランジスタ８と、第１のＮ
チャネル型ＭＩＳトランジスタ７と第２のＮチャネル型
ＭＩＳトランジスタ８との間に介設されたフローティン
グノード９と、第１のＮチャネル型ＭＩＳトランジスタ
７のゲートに接続された第１ゲート制御回路５と、第２
のＮチャネル型ＭＩＳトランジスタ８のゲートに接続さ
れた第２ゲート制御回路６とを有している。そして、第
１のＮチャネル型ＭＩＳトランジスタ７の基板領域（ｐ
ウェル）は接地に接続され、第２のＮチャネル型ＭＩＳ
トランジスタ８の基板領域及びソースは、共に接地に接
続されている。

【００８６】また、第１ゲート制御回路５は、第１及び
第２の実施形態と同一の構成であり、ＥＳＤ試験の際に
第１のＮチャネル型ＭＩＳトランジスタ７のゲートを”
Ｌ”（ロー）レベルに固定するものである。すなわち、
第１ゲート制御回路５は、第１のＮチャネル型ＭＩＳト
ランジスタ７のゲートに接続された出力ノード１８と、
一端が出力ノード１８に接続され、他端が電源電圧ＶＤ
Ｄを供給する電源に接続された抵抗体１０と、一方の電
極が接地に接続され、これと対向する電極が出力ノード
１８に接続されたキャパシタ１１とを有している。

【００８７】また、第２ゲート制御回路６は、ＥＳＤ試
験時における第２のＮチャネル型ＭＩＳトランジスタ８
のゲート電位を”Ｈ”レベルに固定するためのものであ
るが、第２の実施形態とは異なる構成となっている。具
体的には、本実施形態の第２ゲート制御回路６は、一端
が接地に接続され、他端が第２のＮチャネル型ＭＩＳト
ランジスタ８のゲートに接続された抵抗体１５と、抵抗
体１５と第２のＮチャネル型ＭＩＳトランジスタ８のゲ
ートとの間に介設された出力ノード１９と、一端がノー
ド２２に接続され、他端が出力ノード１９を介して第２
のＮチャネル型ＭＩＳトランジスタ８のゲートに接続さ
れたキャパシタ１４とを備えている。

【００８８】次に、静電放電保護回路２の動作について
説明する。

【００８９】まず、動作時の入力回路に入力される電圧
を５．０Ｖとし、電源電圧ＶＤＤを３．３Ｖとする。こ
のとき、第１のＮチャネル型ＭＩＳトランジスタ７はオ
ンになっており、第２のＮチャネル型ＭＩＳトランジス
タ８のドレインには、第１のＮチャネル型ＭＩＳトラン
ジスタ７のゲート電圧から第１のＮチャネル型ＭＩＳト
ランジスタ７のしきい値電圧Ｖｔｈ１を引いた電圧が印
加される。ここで、第２のＮチャネル型ＭＩＳトランジ
スタ８のゲートは抵抗体１５を介して接地に接続されて
いるため、該ゲートの電位は”Ｌ”レベルになってい
る。そのため、第２のＮチャネル型ＭＩＳトランジスタ
８はオフになっており、静電放電保護回路２に電流は流
れない。

【００９０】次に、ＥＳＤ発生時には、外部接続用パッ
ド１からノード２１を経由して第１のＮチャネル型ＭＩ
Ｓトランジスタ７のドレインにサージが印加される。こ
こで、接地に接続されたキャパシタ１１を設けることで
ゲートに誘起される電荷をキャパシタ１１が吸収するた
め、ドレイン−ゲート間にカップリング容量が生じるこ
とによるゲート電位の持ち上がりは抑えられる。また、
この時、キャパシタ１４にもノード２２を介して高電圧
が印加されるため、第２のＮチャネル型ＭＩＳトランジ
スタ８のゲート電位は”Ｈ”レベルに固定されやすくな
り、第２の実施形態よりも第２のＮチャネル型ＭＩＳト
ランジスタ８のチャネルが開き、フローティングノード
９の電位をゼロに近づけ、第１のＮチャネル型ＭＩＳト
ランジスタ７のドレイン近傍の電位勾配が大きくなる。
そのため、第１のＮチャネル型ＭＩＳトランジスタ７の
ブレークダウン電圧は従来の静電放電保護回路における
電圧よりも低下し、静電放電保護回路２、入力回路３及
び内部回路４が高電圧により損傷を受けにくくなってい
る。

【００９１】なお、チップ搬送時やワイヤボンディング
時などのように、電源電圧が供給されないときに外部接
続用パッド１からサージが入力される場合にも、ＥＳＤ
試験の時と同様の動作により静電放電保護回路２、入力
回路３及び内部回路４は従来に比べて損傷を受けにくく
なっている。

【００９２】以上のように、本実施形態の半導体集積回
路装置においては、ＥＳＤ試験時及びサージ入力時に第
１ゲート制御回路５が第１のＮチャネル型ＭＩＳトラン
ジスタ７のゲート電位を”Ｌ”レベルに保ち、第２ゲー
ト制御回路６が第２のＮチャネル型ＭＩＳトランジスタ
８のゲート電位を”Ｈ”レベルに固定するため、両制御
の相乗効果が期待でき、静電放電保護回路２，入力回路
３及び内部回路４の損傷を第１の実施形態よりも効果的
に防ぐことができる。

【００９３】なお、本実施形態の半導体集積回路装置の
静電放電保護回路２において、第１ゲート制御回路５の
構成を従来の半導体集積回路装置における構成と置き換
えて、ＥＳＤ試験時に第１のＮチャネル型ＭＩＳトラン
ジスタのゲート電位が”Ｈ”レベルに固定されるような
構成にした場合にも、従来の半導体集積回路装置と比べ
て静電放電保護回路２，入力回路３及び内部回路４の損
傷を抑え、ＥＳＤ耐圧を向上させることができる。

【００９４】なお、本実施形態の半導体集積回路装置に
おいても第１及び第２の実施形態同様、入力回路３を出
力回路あるいは入出力回路に置き換えた構成をとること
ができる。

【００９５】（第４の実施形態）本発明の第４の実施形
態として、第１〜第３の実施形態とは第２ゲート制御回
路６の構成のみが異なっている半導体集積回路装置の例
を説明する。

【００９６】図４は、本発明の第４の実施形態に係る半
導体集積回路装置の構成を示す電気回路図である。な
お、ここでは、静電放電保護回路を入力回路に適用した
場合を例に示している。

【００９７】外部接続用パッド１と、入力回路３と、外
部接続用パッド１と入力回路３との間に設けられた静電
放電保護回路２と、内部回路４と、外部接続用パッド１
と入力回路３との間に介設されたノード２１，２２とを
備えており、静電放電保護回路２によって外部接続用パ
ッド１から侵入するサージから入力回路３及び内部回路
４を保護するように構成されている。

【００９８】静電放電保護回路２は、ドレインがノード
２１に接続された第１のＮチャネル型ＭＩＳトランジス
タ７と、ドレインが第１のＮチャネル型ＭＩＳトランジ
スタ７のソースに接続され、ソースが接地に接続された
第２のＮチャネル型ＭＩＳトランジスタ８と、第１のＮ
チャネル型ＭＩＳトランジスタ７と第２のＮチャネル型
ＭＩＳトランジスタ８との間に介設されたフローティン
グノード９と、第１のＮチャネル型ＭＩＳトランジスタ
７のゲートに接続された第１ゲート制御回路５と、第２
のＮチャネル型ＭＩＳトランジスタ８のゲートに接続さ
れた第２ゲート制御回路６とを有している。そして、第
１のＮチャネル型ＭＩＳトランジスタ７の基板領域（ｐ
ウェル）は接地に接続され、第２のＮチャネル型ＭＩＳ
トランジスタ８の基板領域及びソースは、共に接地に接
続されている。

【００９９】また、第１ゲート制御回路５は、第１〜第
３の実施形態と同一の構成であり、ＥＳＤ試験の際に第
１のＮチャネル型ＭＩＳトランジスタ７のゲートを”
Ｌ”（ロー）レベルに固定するものである。

【０１００】また、第２ゲート制御回路６は、ＥＳＤ試
験時における第２のＮチャネル型ＭＩＳトランジスタ８
のゲート電位を”Ｈ”レベルに固定するための回路であ
り、第３の実施形態におけるキャパシタ１４を互いに直
列接続した複数のダイオード１６と置き換えた構成をと
っている。具体的には、本実施形態の第２ゲート制御回
路６は、一端が接地に接続され、他端が第２のＮチャネ
ル型ＭＩＳトランジスタ８のゲートに接続された抵抗体
１７と、抵抗体１７と第２のＮチャネル型ＭＩＳトラン
ジスタ８のゲートとの間に介設された出力ノード１９
と、ノード２２と出力ノード１９との間に介設され、ノ
ード２２から出力ノード１９に向かう方向を順方向とす
る複数のダイオード１６とを備えている。また、複数の
ダイオード１６は、例えば、入力された電流の電圧を
０．７Ｖだけ降圧させるダイオードが７つ以上互いに直
列に接続されたものである。

【０１０１】本実施形態の半導体集積回路装置におい
て、静電放電保護回路２中の第１のＮチャネル型ＭＩＳ
トランジスタ７及び第２のＮチャネル型ＭＩＳトランジ
スタ８のゲート電位は、内部回路４の通常動作時にはそ
れぞれ”Ｈ”レベル及び”Ｌ”レベルに固定され、ＥＳ
Ｄ試験時にはそれぞれ”Ｌ”レベル及び”Ｈ”レベルに
固定されている。このような第１のＮチャネル型ＭＩＳ
トランジスタ７及び第２のＮチャネル型ＭＩＳトランジ
スタ８の制御は、第３の実施形態と同様の制御である。
従って、ここでは第３の実施形態と異なる複数のダイオ
ード１６の動作を主に説明する。

【０１０２】まず、通常動作時には外部接続用パッド１
から５．０Ｖの電圧が供給される。すると、第１のＮチ
ャネル型ＭＩＳトランジスタ７はオンとなり、フローテ
ィングノード９を経由して第２のＮチャネル型ＭＩＳト
ランジスタ８のドレインに電流が達する。このとき、複
数のダイオード１６の入力側にはノード２２を経由して
５．０Ｖの電圧が印加されるが、複数のダイオード１６
の出力側では、７つのダイオードで７×０．７＝４．９
Ｖだけ電圧降下され、出力される電流も非常に小さくな
っている。なお、ダイオードの数が８つ以上のときは、
複数のダイオード１６で電流が遮断される。このとき、
第２のＮチャネル型ＭＩＳトランジスタ８のゲートは抵
抗体１７を介して接地に接続されているため、該ゲート
電位は”Ｌ”レベルに固定される。この結果、第２のＮ
チャネル型ＭＩＳトランジスタ８はオフとなり、電流は
静電放電保護回路２には流れない。

【０１０３】次に、ＥＳＤ発生時には、外部接続用パッ
ド１からノード２１を経由して第１のＮチャネル型ＭＩ
Ｓトランジスタ７のドレインにサージが印加される。こ
こで、接地に接続されたキャパシタ１１を設けることで
ゲートに誘起される電荷をキャパシタ１１が吸収するた
め、ドレイン−ゲート間にカップリング容量が生じるこ
とによるゲート電位の持ち上がりが抑えられる。また、
この時、複数のダイオード１６のアノード側にもノード
２２を介して高電圧が印加され、カソード側の電位も上
昇し、第２のＮチャネル型ＭＩＳトランジスタ８のゲー
ト電位は”Ｈ”レベルに固定されやすくなり、第３の実
施形態と同様に第２のＮチャネル型ＭＩＳトランジスタ
８のチャネルが開きフローティングノード９の電位をゼ
ロに近づけ、第１のＮチャネル型ＭＩＳトランジスタ７
のドレイン近傍の電位勾配が大きくなる。そのため、第
１のＮチャネル型ＭＩＳトランジスタ７のブレークダウ
ン電圧は従来の静電放電保護回路における電圧よりも低
下し、静電放電保護回路２、入力回路３及び内部回路４
が高電圧により損傷を受けにくくなっている。

【０１０４】また、サージが外部接続用パッド１から侵
入した場合にも、ＥＳＤ試験時と同様の動作により入力
回路３及び内部回路４をより効果的にサージから保護す
ることができる。つまり、本実施形態の半導体集積回路
装置は、サージに対する耐圧性も従来の半導体集積回路
装置に比べて大幅に向上している。

【０１０５】なお、以上で説明した複数のダイオード１
６としては、ｐｎダイオードやｐｉｎダイオードなど、
整流機能を有するダイオードが好ましく用いられる。ま
た、直列に接続するダイオードの数もダイオードの種類
や通常動作時に印加される電圧に応じて適宜変えてよ
い。

【０１０６】また、複数のダイオード１６に代えて、出
力側をノード２２に接続したツェナーダイオードを設け
ても半導体集積回路装置のＥＳＤ耐圧を向上させること
ができる。

【０１０７】また、第２ゲート制御回路６の構成は図４
に示すような構成でなくてもよく、少なくとも通常動作
時に第２のＮチャネル型ＭＩＳトランジスタ８のゲート
電位を”Ｌ”レベルに固定する接地手段と、ＥＳＤ試験
時及びサージ侵入時に第２のＮチャネル型ＭＩＳトラン
ジスタ８のゲート電位を”Ｈ”レベルにする高電圧源
と、通常動作時に該高電圧源と第２のＮチャネル型ＭＩ
Ｓトランジスタ８のゲートとの間の電気的接続を遮断す
る素子とを有する構成であればよい。

【０１０８】なお、本実施形態の半導体集積回路装置の
静電放電保護回路２において、第１ゲート制御回路５の
構成を従来の半導体集積回路装置における構成と置き換
えて、ＥＳＤ試験時に第１のＮチャネル型ＭＩＳトラン
ジスタのゲート電位が”Ｈ”レベルに固定されるような
構成にした場合にも、従来の半導体集積回路装置と比べ
て静電放電保護回路２，入力回路３及び内部回路４の損
傷を抑え、ＥＳＤ耐圧を向上させることができる。

【０１０９】なお、本実施形態の半導体集積回路装置に
おいても第１〜第３の実施形態同様、入力回路３を出力
回路あるいは入出力回路に置き換えた構成をとることが
できる。

【０１１０】

【発明の効果】本発明の半導体集積回路装置によれば、
特に電源電圧よりも高い電圧の入力信号を扱う場合、静
電放電保護回路２に含まれる第１のＮチャネル型ＭＩＳ
トランジスタ７及び第２のＮチャネル型ＭＩＳトランジ
スタ８のゲート電位を、通常動作時にはそれぞれ”Ｈ”
レベル及び”Ｌ”レベルに固定し、ＥＳＤ試験時にはそ
れぞれ”Ｌ”レベル及び”Ｈ”レベルに固定すること
で、静電放電保護回路のブレークダウン電圧を低くする
ことができる。その結果、入力回路や内部回路に過電圧
が印加されるのを防ぐことができ、ＥＳＤ試験後のＥＳ
Ｄ耐圧の低下を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
装置の構成を示す電気回路図である。

【図２】本発明の第２の実施形態に係る半導体集積回路
装置の構成を示す電気回路図である。

【図３】本発明の第３の実施形態に係る半導体集積回路
装置の構成を示す電気回路図である。

【図４】本発明の第４の実施形態に係る半導体集積回路
装置の構成を示す電気回路図である。

【図５】（ａ），（ｂ）は、それぞれ一段構成の静電放
電保護回路を示す回路図、及び二段構成の従来の静電放
電保護回路を示す回路図である。

【図６】（ａ），（ｂ）は、それぞれ図５（ａ）に示す
一段構成の静電放電保護回路の電流電圧特性を示す図、
及び図５（ｂ）に示す二段構成の静電放電保護回路の電
流電圧特性を示す図である。

【図７】静電放電保護回路を有する従来の半導体集積回
路装置の回路構成を示す電気回路図である。

【図８】（ａ），（ｂ）は、それぞれ順に、ＨＢＭ試験
規格によるＥＳＤ試験を行うための評価回路の電気回路
図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示す波
形図である。

【符号の説明】

１ 外部接続用パッド ２ 静電放電保護回路 ３ 入力回路 ４ 内部回路 ５ 第１ゲート制御回路 ６ 第２ゲート制御回路 ７ 第１のＮチャネル型ＭＩ
Ｓトランジスタ ８ 第２のＮチャネル型ＭＩ
Ｓトランジスタ ９ フローティングノード １０，１３，１５，１７ 抵抗体 １１，１４ キャパシタ １２ 第３のＮチャネル型ＭＩ
Ｓトランジスタ １６ 複数のダイオード １８，１９ 出力ノード ２１，２２ ノード

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 勝也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G132 AB04 AB12 AG09 AK22 AL31 5F038 BG03 BH02 BH03 BH04 BH07 BH13 DT10 DT15 EZ20 5J032 AA02 AA05 AA06 AB02

Claims (17)

【特許請求の範囲】
1. 【請求項１】 外部接続用パッドと、 上記外部接続用パッドに接続された被保護回路と、 上記外部接続用パッドと上記被保護回路との間に介設さ
   れた第１のノードと、 上記第１のノードに接続された静電放電保護回路とを備
   え、 上記静電放電保護回路は、 上記第１のノードと接地との間に順に直列に配置され、
   各々第１及び第２のゲートを有する第１のトランジスタ
   及び第２のトランジスタと、 上記第１のゲートに接続され、ＥＳＤ発生時には実使用
   時よりも上記第１のトランジスタのブレークダウン電圧
   が低くなるようにゲートバイアスを制御する第１のゲー
   ト制御回路と、 上記第２のゲートに接続された第２のゲート制御回路と
   を有することを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１に記載の半導体回路装置におい
   て、 上記被保護回路は、入力回路、出力回路及び入出力回路
   のうちのいずれか１つの回路であることを特徴とする半
   導体集積回路装置。
3. 【請求項３】 請求項１または２に記載の半導体集積回
   路装置において、 上記第１のゲート制御回路は、ＥＳＤ発生時には実使用
   時よりもゲートバイアスを下げるように制御することを
   特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の半導体集積回路装置において、 上記第１のトランジスタ及び上記第２のトランジスタが
   共にＮチャネル型ＭＩＳＦＥＴであることを特徴とする
   半導体集積回路装置。
5. 【請求項５】 請求項１〜４のうちいずれか１つに記載
   の半導体集積回路装置において、 上記第１のゲート制御回路は、キャパシタと、上記キャ
   パシタと上記第１のゲートとの間に介設された第２のノ
   ードとを有し、 上記第１のゲートは、上記キャパシタを挟んで接地に接
   続していることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項５に記載の半導体集積回路装置に
   おいて、 上記第１のゲート制御回路は、上記第２のノードを介し
   て上記第１のトランジスタのゲートに接続された電源電
   圧供給配線と、 上記電源電圧供給配線と上記第２のノードとの間に介設
   された抵抗素子とをさらに有することを特徴とする半導
   体集積回路装置。
7. 【請求項７】 外部接続用パッドと、 上記外部接続用パッドに接続された被保護回路と、 上記外部接続用パッドと上記被保護回路との間に介設さ
   れた第１のノードと、 上記第１のノードに接続された静電放電保護回路とを備
   え、 上記静電放電保護回路は、 上記第１のノードと接地との間に順に直列に配置され、
   各々第１及び第２のゲートを有する第１のトランジスタ
   及び第２のトランジスタと、 上記第１のゲートに接続された第１のゲート制御回路
   と、 上記第２のゲートに接続され、ＥＳＤ発生時には実使用
   時よりも上記第２のトランジスタのブレークダウン電圧
   が低くなるようにゲートバイアスを制御する第２のゲー
   ト制御回路とを有することを特徴とする半導体集積回路
   装置。
8. 【請求項８】 請求項７に記載の半導体集積回路装置に
   おいて、 上記被保護回路は、入力回路、出力回路及び入出力回路
   のうちのいずれか１つの回路であることを特徴とする半
   導体集積回路装置。
9. 【請求項９】 請求項７または８に記載の半導体集積回
   路装置において、 上記第２のゲート制御回路は、ＥＳＤ発生時には実使用
   時よりもゲートバイアスを上げるように制御することを
   特徴とする半導体集積回路装置。
10. 【請求項１０】 請求項７〜９のうちいずれか１つに記
    載の半導体集積回路装置において、 上記第２のゲート制御回路は、 上記第２のゲートに接続され、実使用時にＥＳＤ発生時
    よりも上記第２のゲートに印加するゲートバイアスを下
    げるための低電圧供給手段と、 ＥＳＤ発生時に実使用時よりも上記第２のゲートに印加
    するゲートバイアスを上げるための昇圧手段とを有して
    いることを特徴とする半導体集積回路装置。
11. 【請求項１１】 請求項７〜１０のうちいずれか１つに
    記載の半導体集積回路装置において、 上記第１のトランジスタ及び上記第２のトランジスタが
    共にＮチャネル型ＭＩＳＦＥＴであることを特徴とする
    半導体集積回路装置。
12. 【請求項１２】 請求項１１に記載の半導体集積回路装
    置において、 上記昇圧手段は、 接地と上記第２のゲートとの間に介設された第３のトラ
    ンジスタであることを特徴とする半導体集積回路装置。
13. 【請求項１３】 請求項１１に記載の半導体集積回路装
    置において、 上記外部接続用パッドと上記被保護回路との間に介設さ
    れた第２のノードをさらに備え、 上記第２のゲート制御回路は、上記第２のゲートに接続
    された第３のノードと、接地と上記第３のノードとの間
    に介設された抵抗素子とをさらに有し、 上記昇圧手段は、上記第２のノードと上記第３のノード
    との間に配置されていることを特徴とする半導体集積回
    路装置。
14. 【請求項１４】 請求項１３に記載の半導体集積回路装
    置において、 上記昇圧手段はキャパシタであることを特徴とする半導
    体集積回路装置。
15. 【請求項１５】 請求項１３に記載の半導体集積回路装
    置において、 上記昇圧手段は、上記第２のノードから上記第３のノー
    ドに向かう方向を順方向としたときの、順方向に配置さ
    れた少なくとも１つのダイオードであることを特徴とす
    る半導体集積回路装置。
16. 【請求項１６】 請求項１３に記載の半導体集積回路装
    置において、 上記昇圧手段は、上記第２のノードから上記第３のノー
    ドに向かう方向を順方向としたときの、逆方向に配置さ
    れた少なくとも１つのツェナーダイオードであることを
    特徴とする半導体集積回路装置。
17. 【請求項１７】 請求項７〜１６に記載の半導体集積回
    路装置において、 上記第１のゲート制御回路は、ＥＳＤ発生時には実使用
    時よりも上記第１のゲートに印加するゲートバイアスを
    下げるように制御することを特徴とする半導体集積回路
    装置。