JP2003264278A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2003264278A JP2003264278A JP2002066277A JP2002066277A JP2003264278A JP 2003264278 A JP2003264278 A JP 2003264278A JP 2002066277 A JP2002066277 A JP 2002066277A JP 2002066277 A JP2002066277 A JP 2002066277A JP 2003264278 A JP2003264278 A JP 2003264278A
- Authority
- JP
- Japan
- Prior art keywords
- type impurity
- impurity introduction
- region
- depth
- introduction region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 リセットＭＯＳトランジスタのしきい値電圧
を他のトランジスタよりも低く設定することが可能な、
半導体装置及びその製造方法を得る。 【解決手段】 フォトダイオード５１は、Ｎ型不純物導
入領域７とＰ+型不純物導入領域６とを備えている。リ
セットＭＯＳトランジスタ５２は、ゲート構造１０と、
Ｐウェル４の上面内に形成されたＮ型不純物導入領域２
０と、Ｎ型不純物導入領域２０の上面内に形成されたＮ
+型不純物導入領域１１ｄと、Ｎ+型不純物導入領域１１
ｓとを備えている。Ｎ+型不純物導入領域１１ｓは、リ
セットＭＯＳトランジスタ５２のソース領域として機能
する。また、Ｎ型不純物導入領域２０及びＮ+型不純物
導入領域１１ｄは、リセットＭＯＳトランジスタ５２の
ドレイン領域として機能する。Ｐウェル４の上面からＮ
型不純物導入領域２０の底面までの深さは、Ｎ型不純物
導入領域７の深さに等しい。
を他のトランジスタよりも低く設定することが可能な、
半導体装置及びその製造方法を得る。 【解決手段】 フォトダイオード５１は、Ｎ型不純物導
入領域７とＰ+型不純物導入領域６とを備えている。リ
セットＭＯＳトランジスタ５２は、ゲート構造１０と、
Ｐウェル４の上面内に形成されたＮ型不純物導入領域２
０と、Ｎ型不純物導入領域２０の上面内に形成されたＮ
+型不純物導入領域１１ｄと、Ｎ+型不純物導入領域１１
ｓとを備えている。Ｎ+型不純物導入領域１１ｓは、リ
セットＭＯＳトランジスタ５２のソース領域として機能
する。また、Ｎ型不純物導入領域２０及びＮ+型不純物
導入領域１１ｄは、リセットＭＯＳトランジスタ５２の
ドレイン領域として機能する。Ｐウェル４の上面からＮ
型不純物導入領域２０の底面までの深さは、Ｎ型不純物
導入領域７の深さに等しい。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に、ＣＭＯＳイメージセンサの
構造及び製造方法に関するものである。
その製造方法に関し、特に、ＣＭＯＳイメージセンサの
構造及び製造方法に関するものである。
【０００２】
【従来の技術】図９は、従来のＣＭＯＳイメージセンサ
の１画素の構成を示す回路図である（参照：冨留宮正之
他，「高感度、低クロストークのＣＭＯＳイメージセン
サ画素技術」，ITE Technical Report，Vol.25，NO.2
8，pp.19〜24）。図９に示すように、ＣＭＯＳイメージ
センサの１画素は、フォトダイオード５１と、フォトダ
イオード５１のカソード電位をリセットするためのリセ
ットＭＯＳトランジスタ５２とを備えている。また、Ｃ
ＭＯＳイメージセンサの１画素は、リセットＭＯＳトラ
ンジスタ５２以外の他のトランジスタ５３を備えてお
り、具体的には、フォトダイオード５１のカソード電位
を増幅するためのソースフォロアＭＯＳトランジスタ５
３ａと、読み出し行を選択するための選択ＭＯＳトラン
ジスタ５３ｂとを備えている。
の１画素の構成を示す回路図である（参照：冨留宮正之
他，「高感度、低クロストークのＣＭＯＳイメージセン
サ画素技術」，ITE Technical Report，Vol.25，NO.2
8，pp.19〜24）。図９に示すように、ＣＭＯＳイメージ
センサの１画素は、フォトダイオード５１と、フォトダ
イオード５１のカソード電位をリセットするためのリセ
ットＭＯＳトランジスタ５２とを備えている。また、Ｃ
ＭＯＳイメージセンサの１画素は、リセットＭＯＳトラ
ンジスタ５２以外の他のトランジスタ５３を備えてお
り、具体的には、フォトダイオード５１のカソード電位
を増幅するためのソースフォロアＭＯＳトランジスタ５
３ａと、読み出し行を選択するための選択ＭＯＳトラン
ジスタ５３ｂとを備えている。
【０００３】フォトダイオード５１のカソードは、リセ
ットＭＯＳトランジスタ５２のソース及びソースフォロ
アＭＯＳトランジスタ５３ａのゲートにそれぞれ接続さ
れている。リセットＭＯＳトランジスタ５２はデプレッ
ション型のＭＯＳトランジスタであり、そのゲートは画
素リセット線３００に接続されている。また、リセット
ＭＯＳトランジスタ５２のドレインは、所定の電源電位
ＶＤＤを与える電源に接続されている。ソースフォロア
ＭＯＳトランジスタ５３ａのドレイン及びソースは、上
記電源及び選択ＭＯＳトランジスタ５３ｂのドレインに
それぞれ接続されている。選択ＭＯＳトランジスタ５３
ｂのゲート及びソースは、画素選択線３０１及び画素出
力線３０２にそれぞれ接続されている。
ットＭＯＳトランジスタ５２のソース及びソースフォロ
アＭＯＳトランジスタ５３ａのゲートにそれぞれ接続さ
れている。リセットＭＯＳトランジスタ５２はデプレッ
ション型のＭＯＳトランジスタであり、そのゲートは画
素リセット線３００に接続されている。また、リセット
ＭＯＳトランジスタ５２のドレインは、所定の電源電位
ＶＤＤを与える電源に接続されている。ソースフォロア
ＭＯＳトランジスタ５３ａのドレイン及びソースは、上
記電源及び選択ＭＯＳトランジスタ５３ｂのドレインに
それぞれ接続されている。選択ＭＯＳトランジスタ５３
ｂのゲート及びソースは、画素選択線３０１及び画素出
力線３０２にそれぞれ接続されている。
【０００４】以下、従来のＣＭＯＳイメージセンサの動
作について説明する。まず、リセットＭＯＳトランジス
タ５２をオンすることにより、フォトダイオード５１の
カソード電位を電源電位ＶＤＤにリセットする。リセッ
ト完了後、リセットＭＯＳトランジスタ５２はオフされ
る。
作について説明する。まず、リセットＭＯＳトランジス
タ５２をオンすることにより、フォトダイオード５１の
カソード電位を電源電位ＶＤＤにリセットする。リセッ
ト完了後、リセットＭＯＳトランジスタ５２はオフされ
る。
【０００５】次に、入射光がフォトダイオード５１で光
電変換されることによってキャリアが発生し、発生した
キャリアの量に応じてフォトダイオード５１のカソード
電位が変化する。次に、画素選択線３０１を介して選択
ＭＯＳトランジスタ５３ｂのゲートに所定の電圧を印加
することにより、選択ＭＯＳトランジスタ５３ｂをオン
する。これにより、変化後のフォトダイオード５１のカ
ソード電位は、ソースフォロアＭＯＳトランジスタ５３
ａによって増幅される。その結果、フォトダイオード５
１への入射光の光強度に応じた電位が、選択ＭＯＳトラ
ンジスタ５３ｂを介して画素出力線３０２に出力され
る。
電変換されることによってキャリアが発生し、発生した
キャリアの量に応じてフォトダイオード５１のカソード
電位が変化する。次に、画素選択線３０１を介して選択
ＭＯＳトランジスタ５３ｂのゲートに所定の電圧を印加
することにより、選択ＭＯＳトランジスタ５３ｂをオン
する。これにより、変化後のフォトダイオード５１のカ
ソード電位は、ソースフォロアＭＯＳトランジスタ５３
ａによって増幅される。その結果、フォトダイオード５
１への入射光の光強度に応じた電位が、選択ＭＯＳトラ
ンジスタ５３ｂを介して画素出力線３０２に出力され
る。
【０００６】図１０は、従来のＣＭＯＳイメージセンサ
の構造を示す断面図である。但し、層間絶縁膜や配線
（画素リセット線３００、画素選択線３０１、画素出力
線３０２）等の記載は省略してある。また、ソースフォ
ロアＭＯＳトランジスタ５３ａ及び選択ＭＯＳトランジ
スタ５３ｂを、トランジスタ５３として代表して示して
いる。
の構造を示す断面図である。但し、層間絶縁膜や配線
（画素リセット線３００、画素選択線３０１、画素出力
線３０２）等の記載は省略してある。また、ソースフォ
ロアＭＯＳトランジスタ５３ａ及び選択ＭＯＳトランジ
スタ５３ｂを、トランジスタ５３として代表して示して
いる。
【０００７】図１０に示すように従来のＣＭＯＳイメー
ジセンサは、Ｐ+型半導体基板１、Ｐ型エピタキシャル
層２、ディープＰウェル３、Ｐウェル４、素子分離絶縁
膜５ａ〜５ｃ、フォトダイオード５１、リセットＭＯＳ
トランジスタ５２、及びトランジスタ５３を備えてい
る。フォトダイオード５１は、Ｐ+型不純物導入領域６
及びＮ型不純物導入領域７を備えている。リセットＭＯ
Ｓトランジスタ５２は、ゲート構造１０、Ｎ+型のソー
ス領域１１１ｓ、及びＮ+型のドレイン領域１１１ｄを
備えている。ゲート構造１０は、ゲート絶縁膜８及びゲ
ート電極９を有している。トランジスタ５３は、ゲート
構造１４及びＮ+型のソース・ドレイン領域１５を備え
ている。ゲート構造１４は、ゲート絶縁膜１２及びゲー
ト電極１３を有している。
ジセンサは、Ｐ+型半導体基板１、Ｐ型エピタキシャル
層２、ディープＰウェル３、Ｐウェル４、素子分離絶縁
膜５ａ〜５ｃ、フォトダイオード５１、リセットＭＯＳ
トランジスタ５２、及びトランジスタ５３を備えてい
る。フォトダイオード５１は、Ｐ+型不純物導入領域６
及びＮ型不純物導入領域７を備えている。リセットＭＯ
Ｓトランジスタ５２は、ゲート構造１０、Ｎ+型のソー
ス領域１１１ｓ、及びＮ+型のドレイン領域１１１ｄを
備えている。ゲート構造１０は、ゲート絶縁膜８及びゲ
ート電極９を有している。トランジスタ５３は、ゲート
構造１４及びＮ+型のソース・ドレイン領域１５を備え
ている。ゲート構造１４は、ゲート絶縁膜１２及びゲー
ト電極１３を有している。
【０００８】ソース領域１１１ｓ及びドレイン領域１１
１ｄと、ソース・ドレイン領域１５とは、互いに同じ深
さに形成されている。Ｎ型不純物導入領域７は、ソース
領域１１１ｓ、ドレイン領域１１１ｄ、及びソース・ド
レイン領域１５よりも深く形成されている。
１ｄと、ソース・ドレイン領域１５とは、互いに同じ深
さに形成されている。Ｎ型不純物導入領域７は、ソース
領域１１１ｓ、ドレイン領域１１１ｄ、及びソース・ド
レイン領域１５よりも深く形成されている。
【０００９】図１１〜１７は、従来のＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。図１１
を参照して、まず、Ｐ+型半導体基板１の上面上にＰ型
エピタキシャル層２を形成する。次に、Ｐ型エピタキシ
ャル層２の上面に素子分離絶縁膜５ａ〜５ｃを形成す
る。次に、Ｐ型エピタキシャル層２の上面内にディープ
Ｐウェル３を形成する。
センサの製造方法を工程順に示す断面図である。図１１
を参照して、まず、Ｐ+型半導体基板１の上面上にＰ型
エピタキシャル層２を形成する。次に、Ｐ型エピタキシ
ャル層２の上面に素子分離絶縁膜５ａ〜５ｃを形成す
る。次に、Ｐ型エピタキシャル層２の上面内にディープ
Ｐウェル３を形成する。
【００１０】図１２を参照して、次に、所定の開口パタ
ーンを有するフォトレジスト１００を形成する。次に、
フォトレジスト１００を注入マスクに用いてＰ型不純物
２００をイオン注入することにより、ディープＰウェル
３の上面内にＰウェル４を形成する。その後、フォトレ
ジスト１００を除去する。
ーンを有するフォトレジスト１００を形成する。次に、
フォトレジスト１００を注入マスクに用いてＰ型不純物
２００をイオン注入することにより、ディープＰウェル
３の上面内にＰウェル４を形成する。その後、フォトレ
ジスト１００を除去する。
【００１１】図１３を参照して、次に、所定の開口パタ
ーンを有するフォトレジスト１０１を形成する。次に、
フォトレジスト１０１を注入マスクに用いてＮ型不純物
２０１をイオン注入することにより、リセットＭＯＳト
ランジスタ５２のしきい値Ｖｔｈを調整するためのチャ
ネルドープを行う。その後、フォトレジスト１０１を除
去する。
ーンを有するフォトレジスト１０１を形成する。次に、
フォトレジスト１０１を注入マスクに用いてＮ型不純物
２０１をイオン注入することにより、リセットＭＯＳト
ランジスタ５２のしきい値Ｖｔｈを調整するためのチャ
ネルドープを行う。その後、フォトレジスト１０１を除
去する。
【００１２】図１４を参照して、次に、Ｐウェル４の上
面上にゲート構造１０，１４を形成する。図１５を参照
して、次に、所定の開口パターンを有するフォトレジス
ト１０２を形成する。次に、フォトレジスト１０２を注
入マスクに用いてＮ型不純物２０２をイオン注入するこ
とにより、Ｎ型不純物導入領域７を形成する。その後、
フォトレジスト１０２を除去する。
面上にゲート構造１０，１４を形成する。図１５を参照
して、次に、所定の開口パターンを有するフォトレジス
ト１０２を形成する。次に、フォトレジスト１０２を注
入マスクに用いてＮ型不純物２０２をイオン注入するこ
とにより、Ｎ型不純物導入領域７を形成する。その後、
フォトレジスト１０２を除去する。
【００１３】図１６を参照して、次に、所定の開口パタ
ーンを有するフォトレジスト１０３を形成する。次に、
フォトレジスト１０３及び素子分離絶縁膜５ａを注入マ
スクに用いてＰ型不純物２０３をイオン注入することに
より、Ｐ+型不純物導入領域６を形成する。その後、フ
ォトレジスト１０３を除去する。
ーンを有するフォトレジスト１０３を形成する。次に、
フォトレジスト１０３及び素子分離絶縁膜５ａを注入マ
スクに用いてＰ型不純物２０３をイオン注入することに
より、Ｐ+型不純物導入領域６を形成する。その後、フ
ォトレジスト１０３を除去する。
【００１４】図１７を参照して、次に、所定の開口パタ
ーンを有するフォトレジスト１０４を形成する。次に、
フォトレジスト１０４、素子分離絶縁膜５ｂ，５ｃ、及
びゲート構造１０，１４を注入マスクに用いてＮ型不純
物２０４をイオン注入することにより、ソース領域１１
１ｓ、ドレイン領域１１１ｄ、及びソース・ドレイン領
域１５を形成する。その後、フォトレジスト１０３を除
去することにより、図１０に示した構造が得られる。
ーンを有するフォトレジスト１０４を形成する。次に、
フォトレジスト１０４、素子分離絶縁膜５ｂ，５ｃ、及
びゲート構造１０，１４を注入マスクに用いてＮ型不純
物２０４をイオン注入することにより、ソース領域１１
１ｓ、ドレイン領域１１１ｄ、及びソース・ドレイン領
域１５を形成する。その後、フォトレジスト１０３を除
去することにより、図１０に示した構造が得られる。
【００１５】
【発明が解決しようとする課題】ところで、リセットＭ
ＯＳトランジスタ５２のゲート電圧とドレイン電圧とが
等しい場合、電源電位ＶＤＤは、リセットＭＯＳトラン
ジスタ５２のしきい値電圧分だけレベルダウンしてフォ
トダイオード５１のカソードに伝わる。そのため、電源
電位ＶＤＤとフォトダイオード５１のカソード電位との
電位差を低減すべく、リセットＭＯＳトランジスタ５２
のしきい値電圧は、ソースフォロアＭＯＳトランジスタ
５３ａや選択ＭＯＳトランジスタ５３ｂのしきい値電圧
よりも低いことが望ましい。そのため、従来の半導体装
置の製造方法では、図１３に示した工程で、リセットＭ
ＯＳトランジスタ５２のしきい値電圧を下げるためのチ
ャネルドープが行われている。
ＯＳトランジスタ５２のゲート電圧とドレイン電圧とが
等しい場合、電源電位ＶＤＤは、リセットＭＯＳトラン
ジスタ５２のしきい値電圧分だけレベルダウンしてフォ
トダイオード５１のカソードに伝わる。そのため、電源
電位ＶＤＤとフォトダイオード５１のカソード電位との
電位差を低減すべく、リセットＭＯＳトランジスタ５２
のしきい値電圧は、ソースフォロアＭＯＳトランジスタ
５３ａや選択ＭＯＳトランジスタ５３ｂのしきい値電圧
よりも低いことが望ましい。そのため、従来の半導体装
置の製造方法では、図１３に示した工程で、リセットＭ
ＯＳトランジスタ５２のしきい値電圧を下げるためのチ
ャネルドープが行われている。
【００１６】しかしながら、チャネルドープによってリ
セットＭＯＳトランジスタ５２のしきい値電圧を下げる
ためには、フォトレジスト１０１の形成、Ｎ型不純物２
０１の注入、及びフォトレジスト１０１の除去という複
数の工程を追加する必要があるため、製造工程数が増大
するという問題がある。
セットＭＯＳトランジスタ５２のしきい値電圧を下げる
ためには、フォトレジスト１０１の形成、Ｎ型不純物２
０１の注入、及びフォトレジスト１０１の除去という複
数の工程を追加する必要があるため、製造工程数が増大
するという問題がある。
【００１７】本発明はかかる問題を解決するために成さ
れたものであり、製造工程数の増大を伴うことなく、リ
セットＭＯＳトランジスタのしきい値電圧を他のトラン
ジスタよりも低く設定することが可能な、半導体装置及
びその製造方法を得ることを目的とするものである。
れたものであり、製造工程数の増大を伴うことなく、リ
セットＭＯＳトランジスタのしきい値電圧を他のトラン
ジスタよりも低く設定することが可能な、半導体装置及
びその製造方法を得ることを目的とするものである。
【００１８】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、基板と、基板の主面内に形成さ
れたフォトダイオードと、フォトダイオードの電位をリ
セットするためのトランジスタとを備え、フォトダイオ
ードは、主面内に第１深さで形成され、一方電極として
機能する、第１導電型の第１の不純物導入領域と、第１
深さよりも浅い第２深さで主面内に形成され、他方電極
として機能する、第２導電型の第２の不純物導入領域と
を有し、トランジスタは、主面上に形成されたゲート構
造と、いずれも主面内に形成され、ゲート構造の下方の
チャネル形成領域を挟んで互いに対向する、いずれも第
１導電型の第１及び第２のソース・ドレイン領域とを有
し、第１及び第２のソース・ドレイン領域の少なくとも
一方は、第１深さで形成されているものである。
に記載の半導体装置は、基板と、基板の主面内に形成さ
れたフォトダイオードと、フォトダイオードの電位をリ
セットするためのトランジスタとを備え、フォトダイオ
ードは、主面内に第１深さで形成され、一方電極として
機能する、第１導電型の第１の不純物導入領域と、第１
深さよりも浅い第２深さで主面内に形成され、他方電極
として機能する、第２導電型の第２の不純物導入領域と
を有し、トランジスタは、主面上に形成されたゲート構
造と、いずれも主面内に形成され、ゲート構造の下方の
チャネル形成領域を挟んで互いに対向する、いずれも第
１導電型の第１及び第２のソース・ドレイン領域とを有
し、第１及び第２のソース・ドレイン領域の少なくとも
一方は、第１深さで形成されているものである。
【００１９】また、この発明のうち請求項２に記載の半
導体装置は、請求項１に記載の半導体装置であって、第
１及び第２のソース・ドレイン領域の双方が、第１深さ
で形成されていることを特徴とするものである。
導体装置は、請求項１に記載の半導体装置であって、第
１及び第２のソース・ドレイン領域の双方が、第１深さ
で形成されていることを特徴とするものである。
【００２０】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、フォトダイオードと、フォトダ
イオードの電位をリセットするためのトランジスタとを
備える半導体装置の製造方法であって、（ａ）基板を準
備する工程と、（ｂ）基板の主面上に、トランジスタの
ゲート構造を形成する工程と、（ｃ）フォトダイオード
の一方電極として機能する第１の不純物導入領域の形成
予定領域の上方、並びに、トランジスタの第１及び第２
のソース・ドレイン領域の形成予定領域の少なくとも一
方の上方が開口したマスク材を形成する工程と、（ｄ）
マスク材を注入マスクに用いて不純物を注入することに
より、いずれも第１導電型の、第１の不純物導入領域
と、第１及び第２のソース・ドレイン領域の少なくとも
一方とを、第１深さで主面内に形成する工程と、（ｅ）
フォトダイオードの他方電極として機能する第２導電型
の第２の不純物導入領域を、第１深さよりも浅い第２深
さで主面内に形成する工程とを備えるものである。
導体装置の製造方法は、フォトダイオードと、フォトダ
イオードの電位をリセットするためのトランジスタとを
備える半導体装置の製造方法であって、（ａ）基板を準
備する工程と、（ｂ）基板の主面上に、トランジスタの
ゲート構造を形成する工程と、（ｃ）フォトダイオード
の一方電極として機能する第１の不純物導入領域の形成
予定領域の上方、並びに、トランジスタの第１及び第２
のソース・ドレイン領域の形成予定領域の少なくとも一
方の上方が開口したマスク材を形成する工程と、（ｄ）
マスク材を注入マスクに用いて不純物を注入することに
より、いずれも第１導電型の、第１の不純物導入領域
と、第１及び第２のソース・ドレイン領域の少なくとも
一方とを、第１深さで主面内に形成する工程と、（ｅ）
フォトダイオードの他方電極として機能する第２導電型
の第２の不純物導入領域を、第１深さよりも浅い第２深
さで主面内に形成する工程とを備えるものである。
【００２１】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項３に記載の半導体装置の
製造方法であって、工程（ｃ）では、第１及び第２のソ
ース・ドレイン領域形成予定領域の双方の上方が開口し
たマスク材が形成され、工程（ｄ）では、第１及び第２
のソース・ドレイン領域の双方が第１深さで形成される
ことを特徴とするものである。
導体装置の製造方法は、請求項３に記載の半導体装置の
製造方法であって、工程（ｃ）では、第１及び第２のソ
ース・ドレイン領域形成予定領域の双方の上方が開口し
たマスク材が形成され、工程（ｄ）では、第１及び第２
のソース・ドレイン領域の双方が第１深さで形成される
ことを特徴とするものである。
【００２２】
【発明の実施の形態】本発明の実施の形態に係るＣＭＯ
Ｓイメージセンサの１画素の回路図は、図９に示した回
路図と同様である。即ち、本発明の実施の形態に係るＣ
ＭＯＳイメージセンサの１画素は、図９に示した接続関
係で相互に接続されたフォトダイオード５１、リセット
ＭＯＳトランジスタ５２、ソースフォロアＭＯＳトラン
ジスタ５３ａ、及び選択ＭＯＳトランジスタ５３ｂを備
えている。
Ｓイメージセンサの１画素の回路図は、図９に示した回
路図と同様である。即ち、本発明の実施の形態に係るＣ
ＭＯＳイメージセンサの１画素は、図９に示した接続関
係で相互に接続されたフォトダイオード５１、リセット
ＭＯＳトランジスタ５２、ソースフォロアＭＯＳトラン
ジスタ５３ａ、及び選択ＭＯＳトランジスタ５３ｂを備
えている。
【００２３】図１は、本発明の実施の形態に係るＣＭＯ
Ｓイメージセンサの構造を示す断面図である。但し、図
１０と同様に、層間絶縁膜や配線（図９に示した画素リ
セット線３００、画素選択線３０１、画素出力線３０
２）等の記載は省略しており、また、ソースフォロアＭ
ＯＳトランジスタ５３ａ及び選択ＭＯＳトランジスタ５
３ｂを、トランジスタ５３として代表して示している。
Ｓイメージセンサの構造を示す断面図である。但し、図
１０と同様に、層間絶縁膜や配線（図９に示した画素リ
セット線３００、画素選択線３０１、画素出力線３０
２）等の記載は省略しており、また、ソースフォロアＭ
ＯＳトランジスタ５３ａ及び選択ＭＯＳトランジスタ５
３ｂを、トランジスタ５３として代表して示している。
【００２４】シリコンから成るＰ+型半導体基板１の上
面上には、Ｐ型エピタキシャル層２が形成されている。
Ｐ型エピタキシャル層２の上面内には、ディープＰウェ
ル３が形成されている。ディープＰウェル３の上面内に
は、Ｐウェル４が形成されている。Ｐウェル４の上面に
は、ＬＯＣＯＳ型の素子分離絶縁膜５ａ〜５ｃが形成さ
れている。素子分離絶縁膜５ａ〜５ｃの材質はシリコン
酸化膜である。素子分離絶縁膜５ａと素子分離絶縁膜５
ｂとによって規定される素子形成領域内には、フォトダ
イオード５１及びリセットＭＯＳトランジスタ５２が、
互いに隣接して形成されている。素子分離絶縁膜５ｂと
素子分離絶縁膜５ｃとによって規定される素子形成領域
内には、トランジスタ５３が形成されている。
面上には、Ｐ型エピタキシャル層２が形成されている。
Ｐ型エピタキシャル層２の上面内には、ディープＰウェ
ル３が形成されている。ディープＰウェル３の上面内に
は、Ｐウェル４が形成されている。Ｐウェル４の上面に
は、ＬＯＣＯＳ型の素子分離絶縁膜５ａ〜５ｃが形成さ
れている。素子分離絶縁膜５ａ〜５ｃの材質はシリコン
酸化膜である。素子分離絶縁膜５ａと素子分離絶縁膜５
ｂとによって規定される素子形成領域内には、フォトダ
イオード５１及びリセットＭＯＳトランジスタ５２が、
互いに隣接して形成されている。素子分離絶縁膜５ｂと
素子分離絶縁膜５ｃとによって規定される素子形成領域
内には、トランジスタ５３が形成されている。
【００２５】フォトダイオード５１は、ディープＰウェ
ル３の上面内に比較的深く形成されたＮ型不純物導入領
域７と、Ｎ型不純物導入領域７の上面内に比較的浅く形
成されたＰ+型不純物導入領域６とを備えている。以
下、ディープＰウェル３の上面からＮ型不純物導入領域
７及びＰ+型不純物導入領域６の各底面までの深さを、
それぞれ「第１深さ」及び「第２深さ」と称する。
ル３の上面内に比較的深く形成されたＮ型不純物導入領
域７と、Ｎ型不純物導入領域７の上面内に比較的浅く形
成されたＰ+型不純物導入領域６とを備えている。以
下、ディープＰウェル３の上面からＮ型不純物導入領域
７及びＰ+型不純物導入領域６の各底面までの深さを、
それぞれ「第１深さ」及び「第２深さ」と称する。
【００２６】リセットＭＯＳトランジスタ５２は、Ｐウ
ェル４の上面上に形成されたゲート構造１０と、Ｐウェ
ル４の上面内に形成されたＮ型不純物導入領域２０と、
Ｎ型不純物導入領域２０の上面内に形成されたＮ+型不
純物導入領域１１ｄと、ゲート構造１０の下方のチャネ
ル形成領域を挟んでＮ+型不純物導入領域１１ｄに対向
するＮ+型不純物導入領域１１ｓとを備えている。ゲー
ト構造１０は、シリコン酸化膜等から成るゲート絶縁膜
８と、ポリシリコン膜等から成るゲート電極９とがこの
順に積層された構造を有している。Ｎ+型不純物導入領
域１１ｓは、Ｎ型不純物導入領域７に接触している。Ｐ
ウェル４の上面からＮ+型不純物導入領域１１ｓ及びＮ+
型不純物導入領域１１ｄの各底面までの深さは、上記第
１深さよりも浅く、上記第２深さよりも深い。Ｐウェル
４の上面からＮ型不純物導入領域２０の底面までの深さ
は、上記第１深さである。Ｎ+型不純物導入領域１１ｓ
は、リセットＭＯＳトランジスタ５２のソース領域とし
て機能する。また、Ｎ型不純物導入領域２０及びＮ+型
不純物導入領域１１ｄは、リセットＭＯＳトランジスタ
５２のドレイン領域として機能する。
ェル４の上面上に形成されたゲート構造１０と、Ｐウェ
ル４の上面内に形成されたＮ型不純物導入領域２０と、
Ｎ型不純物導入領域２０の上面内に形成されたＮ+型不
純物導入領域１１ｄと、ゲート構造１０の下方のチャネ
ル形成領域を挟んでＮ+型不純物導入領域１１ｄに対向
するＮ+型不純物導入領域１１ｓとを備えている。ゲー
ト構造１０は、シリコン酸化膜等から成るゲート絶縁膜
８と、ポリシリコン膜等から成るゲート電極９とがこの
順に積層された構造を有している。Ｎ+型不純物導入領
域１１ｓは、Ｎ型不純物導入領域７に接触している。Ｐ
ウェル４の上面からＮ+型不純物導入領域１１ｓ及びＮ+
型不純物導入領域１１ｄの各底面までの深さは、上記第
１深さよりも浅く、上記第２深さよりも深い。Ｐウェル
４の上面からＮ型不純物導入領域２０の底面までの深さ
は、上記第１深さである。Ｎ+型不純物導入領域１１ｓ
は、リセットＭＯＳトランジスタ５２のソース領域とし
て機能する。また、Ｎ型不純物導入領域２０及びＮ+型
不純物導入領域１１ｄは、リセットＭＯＳトランジスタ
５２のドレイン領域として機能する。
【００２７】トランジスタ５３は、Ｐウェル４の上面上
に形成されたゲート構造１４と、ゲート構造１４の下方
のチャネル形成領域を挟んで互いに対向する、いずれも
Ｎ+型のソース・ドレイン領域１５を備えている。ゲー
ト構造１４は、シリコン酸化膜等から成るゲート絶縁膜
１２と、ポリシリコン膜等から成るゲート電極１３とが
この順に積層された構造を有している。Ｐウェル４の上
面からソース・ドレイン領域１５の底面までの深さは、
Ｎ+型不純物導入領域１１ｓ，１１ｄの深さに等しい。
に形成されたゲート構造１４と、ゲート構造１４の下方
のチャネル形成領域を挟んで互いに対向する、いずれも
Ｎ+型のソース・ドレイン領域１５を備えている。ゲー
ト構造１４は、シリコン酸化膜等から成るゲート絶縁膜
１２と、ポリシリコン膜等から成るゲート電極１３とが
この順に積層された構造を有している。Ｐウェル４の上
面からソース・ドレイン領域１５の底面までの深さは、
Ｎ+型不純物導入領域１１ｓ，１１ｄの深さに等しい。
【００２８】図２〜６は、本発明の実施の形態に係るＣ
ＭＯＳイメージセンサの製造方法を工程順に示す断面図
である。まず、図１１，１２に示した従来と同様の方法
によって、図２に示す構造を得る。次に、図１３に示し
たチャネルドープを実行することなく、図３を参照し
て、Ｐウェル４の上面上にゲート構造１０，１４を形成
する。
ＭＯＳイメージセンサの製造方法を工程順に示す断面図
である。まず、図１１，１２に示した従来と同様の方法
によって、図２に示す構造を得る。次に、図１３に示し
たチャネルドープを実行することなく、図３を参照し
て、Ｐウェル４の上面上にゲート構造１０，１４を形成
する。
【００２９】図４を参照して、次に、写真製版法によっ
て、所定の開口パターンを有するフォトレジスト１０２
（図４における符号１０２ａ〜１０２ｃ）を形成する。
フォトレジスト１０２においては、Ｎ型不純物導入領域
７の形成予定領域の上方に開口部１５０が設けられてお
り、Ｎ型不純物導入領域２０の形成予定領域の上方に開
口部１５１が設けられている。開口部１５１内には、ゲ
ート構造１０の一部及び素子分離絶縁膜５ｂの一部が露
出している。次に、フォトレジスト１０２ａ〜１０２
ｃ、ゲート構造１０、及び素子分離絶縁膜５ｂを注入マ
スクに用いて、リン等のＮ型不純物２０２を、エネルギ
ーが１００〜５００ｋｅＶ、ドーズ量が１Ｅ１２〜１Ｅ
１４ions／ｃｍ2の注入条件でイオン注入する。これに
より、上記第１深さのＮ型不純物導入領域７，２０が形
成される。なお、Ｐウェル４内に注入されたＮ型不純物
２０２は、熱処理によって熱拡散され、電気的に活性化
される。その後、フォトレジスト１０２ａ〜１０２ｃを
除去する。
て、所定の開口パターンを有するフォトレジスト１０２
（図４における符号１０２ａ〜１０２ｃ）を形成する。
フォトレジスト１０２においては、Ｎ型不純物導入領域
７の形成予定領域の上方に開口部１５０が設けられてお
り、Ｎ型不純物導入領域２０の形成予定領域の上方に開
口部１５１が設けられている。開口部１５１内には、ゲ
ート構造１０の一部及び素子分離絶縁膜５ｂの一部が露
出している。次に、フォトレジスト１０２ａ〜１０２
ｃ、ゲート構造１０、及び素子分離絶縁膜５ｂを注入マ
スクに用いて、リン等のＮ型不純物２０２を、エネルギ
ーが１００〜５００ｋｅＶ、ドーズ量が１Ｅ１２〜１Ｅ
１４ions／ｃｍ2の注入条件でイオン注入する。これに
より、上記第１深さのＮ型不純物導入領域７，２０が形
成される。なお、Ｐウェル４内に注入されたＮ型不純物
２０２は、熱処理によって熱拡散され、電気的に活性化
される。その後、フォトレジスト１０２ａ〜１０２ｃを
除去する。
【００３０】図５を参照して、次に、写真製版法によっ
て、所定の開口パターンを有するフォトレジスト１０３
を形成する。フォトレジスト１０３においては、Ｐ+型
不純物導入領域６の形成予定領域の上方に開口部が設け
られている。この開口部内には、素子分離絶縁膜５ａの
一部が露出している。次に、フォトレジスト１０３及び
素子分離絶縁膜５ａを注入マスクに用いて、ボロン等の
Ｐ型不純物２０３を、エネルギーが５〜４０ｋｅＶ、ド
ーズ量が１Ｅ１２〜５Ｅ１４ions／ｃｍ2の注入条件で
イオン注入する。これにより、上記第２深さのＰ+型不
純物導入領域６が形成される。その後、フォトレジスト
１０３を除去する。
て、所定の開口パターンを有するフォトレジスト１０３
を形成する。フォトレジスト１０３においては、Ｐ+型
不純物導入領域６の形成予定領域の上方に開口部が設け
られている。この開口部内には、素子分離絶縁膜５ａの
一部が露出している。次に、フォトレジスト１０３及び
素子分離絶縁膜５ａを注入マスクに用いて、ボロン等の
Ｐ型不純物２０３を、エネルギーが５〜４０ｋｅＶ、ド
ーズ量が１Ｅ１２〜５Ｅ１４ions／ｃｍ2の注入条件で
イオン注入する。これにより、上記第２深さのＰ+型不
純物導入領域６が形成される。その後、フォトレジスト
１０３を除去する。
【００３１】図６を参照して、次に、所定の開口パター
ンを有するフォトレジスト１０４を形成する。次に、フ
ォトレジスト１０４、ゲート構造１０，１４、及び素子
分離絶縁膜５ｂ，５ｃを注入マスクに用いてＮ型不純物
２０４をイオン注入することにより、Ｎ+型不純物導入
領域１１ｓ，１１ｄ及びソース・ドレイン領域１５を形
成する。その後、フォトレジスト１０３を除去すること
により、図１に示した構造が得られる。
ンを有するフォトレジスト１０４を形成する。次に、フ
ォトレジスト１０４、ゲート構造１０，１４、及び素子
分離絶縁膜５ｂ，５ｃを注入マスクに用いてＮ型不純物
２０４をイオン注入することにより、Ｎ+型不純物導入
領域１１ｓ，１１ｄ及びソース・ドレイン領域１５を形
成する。その後、フォトレジスト１０３を除去すること
により、図１に示した構造が得られる。
【００３２】図６に示した工程において、（Ａ）比較的
低濃度のＮ型不純物の注入工程、（Ｂ）ゲート構造１
０，１４の側面のサイドウォールの形成工程、及び
（Ｃ）比較的高濃度のＮ型不純物の導入工程、をこの順
に行うことにより、ＬＤＤ構造を有するリセットＭＯＳ
トランジスタ５２及びトランジスタ５３を形成してもよ
い。また、上記工程（Ａ）のみを行ってもよい。
低濃度のＮ型不純物の注入工程、（Ｂ）ゲート構造１
０，１４の側面のサイドウォールの形成工程、及び
（Ｃ）比較的高濃度のＮ型不純物の導入工程、をこの順
に行うことにより、ＬＤＤ構造を有するリセットＭＯＳ
トランジスタ５２及びトランジスタ５３を形成してもよ
い。また、上記工程（Ａ）のみを行ってもよい。
【００３３】図７，８は、本発明の実施の形態に係るＣ
ＭＯＳイメージセンサの製造方法の変形例を工程順に示
す断面図である。以上の説明では、図４に示した工程に
おいて、Ｎ+型不純物導入領域１１ｓの形成予定領域の
上方にフォトレジスト１０２ｂが形成されていたが、図
７に示すように、このフォトレジスト１０２ｂは形成し
なくてもよい。この場合、図４に示したＮ型不純物導入
領域７の代わりに、図７に示すＮ型不純物導入領域２１
が形成される。Ｎ型不純物導入領域２０とＮ型不純物導
入領域２１とは、チャネル形成領域を挟んで互いに対向
している。
ＭＯＳイメージセンサの製造方法の変形例を工程順に示
す断面図である。以上の説明では、図４に示した工程に
おいて、Ｎ+型不純物導入領域１１ｓの形成予定領域の
上方にフォトレジスト１０２ｂが形成されていたが、図
７に示すように、このフォトレジスト１０２ｂは形成し
なくてもよい。この場合、図４に示したＮ型不純物導入
領域７の代わりに、図７に示すＮ型不純物導入領域２１
が形成される。Ｎ型不純物導入領域２０とＮ型不純物導
入領域２１とは、チャネル形成領域を挟んで互いに対向
している。
【００３４】図１に対応する図８において、Ｎ+型不純
物導入領域１１ｓは、Ｎ型不純物導入領域２１の上面内
に形成されている。図８に示した半導体装置において
は、Ｎ +型不純物導入領域１１ｓと、Ｎ+型不純物導入領
域１１ｓの下方に形成されている部分のＮ型不純物導入
領域２１とが、リセットＭＯＳトランジスタ５２のソー
ス領域として機能する。なお、Ｎ型不純物導入領域２１
が形成されている場合は、Ｎ型不純物導入領域２０は必
ずしも形成されていなくてもよい。即ち、ドレイン側の
Ｎ型不純物導入領域２０及びソース側のＮ型不純物導入
領域２１の、少なくとも一方が形成されていればよい。
物導入領域１１ｓは、Ｎ型不純物導入領域２１の上面内
に形成されている。図８に示した半導体装置において
は、Ｎ +型不純物導入領域１１ｓと、Ｎ+型不純物導入領
域１１ｓの下方に形成されている部分のＮ型不純物導入
領域２１とが、リセットＭＯＳトランジスタ５２のソー
ス領域として機能する。なお、Ｎ型不純物導入領域２１
が形成されている場合は、Ｎ型不純物導入領域２０は必
ずしも形成されていなくてもよい。即ち、ドレイン側の
Ｎ型不純物導入領域２０及びソース側のＮ型不純物導入
領域２１の、少なくとも一方が形成されていればよい。
【００３５】このように本発明の実施の形態に係る半導
体装置の製造方法によれば、リセットＭＯＳトランジス
タ５２のソース領域及びドレイン領域の少なくとも一方
に、Ｎ+型不純物導入領域１１ｓ，１１ｄよりも深いＮ
型不純物導入領域２０，２１が形成される。一般的に、
基板内に不純物を深く注入した場合は、浅く注入した場
合よりも、その後の熱処理によって不純物が大きく熱拡
散する。従って、本発明の実施の形態に係る半導体装置
において、リセットＭＯＳトランジスタ５２は、その他
のトランジスタ５３よりも実効ゲート長が短くなって、
みかけ上、しきい値電圧が低下する。
体装置の製造方法によれば、リセットＭＯＳトランジス
タ５２のソース領域及びドレイン領域の少なくとも一方
に、Ｎ+型不純物導入領域１１ｓ，１１ｄよりも深いＮ
型不純物導入領域２０，２１が形成される。一般的に、
基板内に不純物を深く注入した場合は、浅く注入した場
合よりも、その後の熱処理によって不純物が大きく熱拡
散する。従って、本発明の実施の形態に係る半導体装置
において、リセットＭＯＳトランジスタ５２は、その他
のトランジスタ５３よりも実効ゲート長が短くなって、
みかけ上、しきい値電圧が低下する。
【００３６】しかも、Ｎ型不純物導入領域２０，２１
は、Ｎ型不純物導入領域７を形成する工程と同一の工程
によって形成される。そのため、チャネルドープによっ
てリセットＭＯＳトランジスタ５２のしきい値電圧を低
下させる場合とは異なり、製造工程数が増大することも
ない。
は、Ｎ型不純物導入領域７を形成する工程と同一の工程
によって形成される。そのため、チャネルドープによっ
てリセットＭＯＳトランジスタ５２のしきい値電圧を低
下させる場合とは異なり、製造工程数が増大することも
ない。
【００３７】また、図８に示した半導体装置では、リセ
ットＭＯＳトランジスタ５２のドレイン領域及びソース
領域の双方に、Ｎ型不純物導入領域２０，２１が形成さ
れている。そのため、図１に示した半導体装置と比較す
ると、リセットＭＯＳトランジスタ５２のしきい値電圧
を低下させる効果も大きい。
ットＭＯＳトランジスタ５２のドレイン領域及びソース
領域の双方に、Ｎ型不純物導入領域２０，２１が形成さ
れている。そのため、図１に示した半導体装置と比較す
ると、リセットＭＯＳトランジスタ５２のしきい値電圧
を低下させる効果も大きい。
【００３８】なお、以上の説明においてＮ型とＰ型を全
て入れ替えた場合であっても、上記と同様の効果が得ら
れることはいうまでもない。
て入れ替えた場合であっても、上記と同様の効果が得ら
れることはいうまでもない。
【００３９】
【発明の効果】この発明のうち請求項１に係るものによ
れば、第１及び第２のソース・ドレイン領域の少なくと
も一方は、フォトダイオードの第１の不純物導入領域と
同様、比較的深い第１深さで形成されている。そのた
め、トランジスタの実効ゲート長が短くなって、しきい
値電圧を低下させることができる。
れば、第１及び第２のソース・ドレイン領域の少なくと
も一方は、フォトダイオードの第１の不純物導入領域と
同様、比較的深い第１深さで形成されている。そのた
め、トランジスタの実効ゲート長が短くなって、しきい
値電圧を低下させることができる。
【００４０】また、この発明のうち請求項２に係るもの
によれば、第１及び第２のソース・ドレイン領域の双方
が第１深さで形成されているため、トランジスタのしき
い値電圧を低下させる効果が高まる。
によれば、第１及び第２のソース・ドレイン領域の双方
が第１深さで形成されているため、トランジスタのしき
い値電圧を低下させる効果が高まる。
【００４１】また、この発明のうち請求項３に係るもの
によれば、第１及び第２のソース・ドレイン領域の少な
くとも一方は、フォトダイオードの第１の不純物導入領
域と同様、比較的深い第１深さで形成される。そのた
め、トランジスタの実効ゲート長が短くなって、しきい
値電圧を低下させることができる。
によれば、第１及び第２のソース・ドレイン領域の少な
くとも一方は、フォトダイオードの第１の不純物導入領
域と同様、比較的深い第１深さで形成される。そのた
め、トランジスタの実効ゲート長が短くなって、しきい
値電圧を低下させることができる。
【００４２】しかも、第１及び第２のソース・ドレイン
領域の少なくとも一方は、第１の不純物導入領域を形成
する工程と同一の工程によって形成される。そのため、
チャネルドープによってトランジスタのしきい値電圧を
低下させる場合とは異なり、製造工程数が増大すること
もない。
領域の少なくとも一方は、第１の不純物導入領域を形成
する工程と同一の工程によって形成される。そのため、
チャネルドープによってトランジスタのしきい値電圧を
低下させる場合とは異なり、製造工程数が増大すること
もない。
【００４３】また、この発明のうち請求項４に係るもの
によれば、第１及び第２のソース・ドレイン領域の双方
が第１深さで形成されるため、トランジスタのしきい値
電圧を低下させる効果が高まる。
によれば、第１及び第２のソース・ドレイン領域の双方
が第１深さで形成されるため、トランジスタのしきい値
電圧を低下させる効果が高まる。
【図１】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの構造を示す断面図である。
センサの構造を示す断面図である。
【図２】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。
センサの製造方法を工程順に示す断面図である。
【図３】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。
センサの製造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。
センサの製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。
センサの製造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。
センサの製造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法の変形例を工程順に示す断面図であ
る。
センサの製造方法の変形例を工程順に示す断面図であ
る。
【図８】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法の変形例を工程順に示す断面図であ
る。
センサの製造方法の変形例を工程順に示す断面図であ
る。
【図９】 従来のＣＭＯＳイメージセンサの１画素の構
成を示す回路図である。
成を示す回路図である。
【図１０】 従来のＣＭＯＳイメージセンサの構造を示
す断面図である。
す断面図である。
【図１１】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図１２】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図１３】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図１４】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図１５】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図１６】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図１７】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
１ Ｐ+型半導体基板、２ Ｐ型エピタキシャル層、３
ディープＰウェル、４ Ｐウェル、６ Ｐ+型不純物
導入領域、７，２０，２１ Ｎ型不純物導入領域、１
０，１４ ゲート構造、１１ｓ，１１ｄ Ｎ+型不純物
導入領域、１０２ａ〜１０２ｃ フォトレジスト。
ディープＰウェル、４ Ｐウェル、６ Ｐ+型不純物
導入領域、７，２０，２１ Ｎ型不純物導入領域、１
０，１４ ゲート構造、１１ｓ，１１ｄ Ｎ+型不純物
導入領域、１０２ａ〜１０２ｃ フォトレジスト。
Claims (4)
- 【請求項１】 基板と、 前記基板の主面内に形成されたフォトダイオードと、 前記フォトダイオードの電位をリセットするためのトラ
ンジスタとを備え、 前記フォトダイオードは、 前記主面内に第１深さで形成され、一方電極として機能
する、第１導電型の第１の不純物導入領域と、 前記第１深さよりも浅い第２深さで前記主面内に形成さ
れ、他方電極として機能する、第２導電型の第２の不純
物導入領域とを有し、 前記トランジスタは、 前記主面上に形成されたゲート構造と、 いずれも前記主面内に形成され、前記ゲート構造の下方
のチャネル形成領域を挟んで互いに対向する、いずれも
前記第１導電型の第１及び第２のソース・ドレイン領域
とを有し、 前記第１及び第２のソース・ドレイン領域の少なくとも
一方は、前記第１深さで形成されている、半導体装置。 - 【請求項２】 前記第１及び第２のソース・ドレイン領
域の双方が、前記第１深さで形成されている、請求項１
に記載の半導体装置。 - 【請求項３】 フォトダイオードと、前記フォトダイオ
ードの電位をリセットするためのトランジスタとを備え
る半導体装置の製造方法であって、 （ａ）基板を準備する工程と、 （ｂ）前記基板の主面上に、前記トランジスタのゲート
構造を形成する工程と、 （ｃ）前記フォトダイオードの一方電極として機能する
第１の不純物導入領域の形成予定領域の上方、並びに、
前記トランジスタの第１及び第２のソース・ドレイン領
域の形成予定領域の少なくとも一方の上方が開口したマ
スク材を形成する工程と、 （ｄ）前記マスク材を注入マスクに用いて不純物を注入
することにより、いずれも第１導電型の、前記第１の不
純物導入領域と、前記第１及び第２のソース・ドレイン
領域の少なくとも一方とを、第１深さで前記主面内に形
成する工程と、 （ｅ）前記フォトダイオードの他方電極として機能する
第２導電型の第２の不純物導入領域を、前記第１深さよ
りも浅い第２深さで前記主面内に形成する工程とを備え
る、半導体装置の製造方法。 - 【請求項４】 前記工程（ｃ）では、前記第１及び第２
のソース・ドレイン領域形成予定領域の双方の上方が開
口した前記マスク材が形成され、 前記工程（ｄ）では、前記第１及び第２のソース・ドレ
イン領域の双方が前記第１深さで形成される、請求項３
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002066277A JP2003264278A (ja) | 2002-03-12 | 2002-03-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002066277A JP2003264278A (ja) | 2002-03-12 | 2002-03-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003264278A true JP2003264278A (ja) | 2003-09-19 |
Family
ID=29198142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002066277A Pending JP2003264278A (ja) | 2002-03-12 | 2002-03-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003264278A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223146A (ja) * | 2004-02-05 | 2005-08-18 | Asahi Kasei Microsystems Kk | 固体撮像素子およびその製造方法 |
| WO2019107083A1 (ja) * | 2017-11-30 | 2019-06-06 | パナソニックＩｐマネジメント株式会社 | 撮像装置 |
-
2002
- 2002-03-12 JP JP2002066277A patent/JP2003264278A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223146A (ja) * | 2004-02-05 | 2005-08-18 | Asahi Kasei Microsystems Kk | 固体撮像素子およびその製造方法 |
| WO2019107083A1 (ja) * | 2017-11-30 | 2019-06-06 | パナソニックＩｐマネジメント株式会社 | 撮像装置 |
| CN111095560A (zh) * | 2017-11-30 | 2020-05-01 | 松下知识产权经营株式会社 | 摄像装置 |
| JPWO2019107083A1 (ja) * | 2017-11-30 | 2020-10-08 | パナソニックＩｐマネジメント株式会社 | 撮像装置 |
| US11393858B2 (en) | 2017-11-30 | 2022-07-19 | Panasonic Intellectual Property Management Co., Ltd. | Imaging device |
| JP7249552B2 (ja) | 2017-11-30 | 2023-03-31 | パナソニックＩｐマネジメント株式会社 | 撮像装置 |
| US12094895B2 (en) | 2017-11-30 | 2024-09-17 | Panasonic Intellectual Property Management Co., Ltd. | Imaging device with multiple diffusion regions and capacitor element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100436067B1 (ko) | 이미지센서 및 그 제조 방법 | |
| JP4051059B2 (ja) | Ｃｍｏｓイメージセンサ及びその製造方法 | |
| US6660553B2 (en) | Semiconductor device having solid-state image sensor with suppressed variation in impurity concentration distribution within semiconductor substrate, and method of manufacturing the same | |
| US7932127B2 (en) | Method of making CMOS image sensor-hybrid silicide | |
| JP5713956B2 (ja) | Ｃｍｏｓイメージ・センサー及びその製造方法 | |
| JP2003282858A (ja) | フォトダイオードを有するイメージセンサ及びその製造方法 | |
| JP2000299453A (ja) | 固体撮像装置及びその製造方法 | |
| JP5100988B2 (ja) | イメージセンサー及びその製造方法 | |
| US6518115B2 (en) | CMOS image sensor and method for fabricating the same | |
| KR100760913B1 (ko) | 씨모스 이미지 센서 및 이의 제조 방법 | |
| KR20070007666A (ko) | 이미지 센서 및 그 제조방법들 | |
| US6541329B1 (en) | Method for making an active pixel sensor | |
| JP2008084962A (ja) | 固体撮像装置及びその製造方法 | |
| JP2003264278A (ja) | 半導体装置及びその製造方法 | |
| JP3778810B2 (ja) | 半導体装置の製造方法 | |
| JP2003264279A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP4742661B2 (ja) | 固体撮像素子の製造方法 | |
| JP2611450B2 (ja) | 半導体集積回路及びその製造方法 | |
| KR100677044B1 (ko) | 이미지센서 제조 방법 | |
| JP4810831B2 (ja) | 半導体装置及びその製造方法 | |
| JP2006041080A (ja) | 固体撮像装置 | |
| US7301189B2 (en) | Solid-state image sensing device and method for manufacturing the same | |
| KR100644523B1 (ko) | 암신호를 감소시킬 수 있는 이미지센서의 제조 방법 | |
| JP2003142672A (ja) | 固体イメージセンサ及び固体イメージセンサの製造方法 | |
| KR20070024789A (ko) | 금속 오염을 방지할 수 있는 이미지센서 제조 방법 |