JP2003264292A

JP2003264292A - シミュレーション方法

Info

Publication number: JP2003264292A
Application number: JP2002064844A
Authority: JP
Inventors: Koyu Cho; 宏勇張; Yuichi Miwa; 裕一三輪; Masahiro Kimura; 昌弘木村
Original assignee: Fujitsu Display Technologies Corp
Current assignee: Fujitsu Ltd
Priority date: 2002-03-11
Filing date: 2002-03-11
Publication date: 2003-09-19
Also published as: US20030200071A1

Abstract

(57)【要約】【課題】ホットキャリアによる特性劣化のない真性トラ
ンジスタに非線形抵抗素子や真性トランジスタとは異な
る特性のトランジスタを結合した薄膜トランジスタのデ
バイスモデルを用いることで、汎用の回路シミュレータ
であってもホットキャリア劣化後の回路動作をシミュレ
ートできるようにしたシミュレーション方法を提供す
る。【解決手段】ホットキャリア劣化のない真性トランジス
タ（従来のデバイスモデル）のドレイン電極ｄに非線形
抵抗素子ＲＨを接続し、非線形抵抗素子ＲＨによってホ
ットキャリア注入による非線形抵抗の増加分を模擬す
る。非線形抵抗素子ＲＨとして、ドレインとゲートとを
接続したトランジスタＴｈを用いる。トランジスタＴｈ
のチャネル長、チャネル幅およびしきい値をそれぞれ所
定の値に設定することで、ホットキャリア劣化によるチ
ャネル抵抗の増加分を設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）及びそれを用いた電子回路、集積回路等のシ
ミュレーション方法に関し、特に、汎用の回路シミュレ
ータであってもホットキャリアによる特性劣化（以下、
ホットキャリア劣化という）後の回路動作をシミュレー
トできるようにしたシミュレーション方法に関する。

【０００２】

【従来の技術】周辺駆動回路を内蔵した低温ｐ−ＳｉＴ
ＦＴ（低温ポリシリコン薄膜トランジスタ）液晶表示装
置（以下、周辺回路一体型液晶表示装置と記す）の製造
には、低温結晶化技術が不可欠である。現在実用化され
ている代表的な低温結晶化技術は、エキシマレーザを用
いた低温結晶化方法である。エキシマレーザを用いるこ
とにより、良質なＳｉ結晶薄膜が低融点ガラス上に形成
される。

【０００３】次に、エキシマレーザ結晶化の基本的形成
方法について説明する。ＰＥＣＶＤ（プラズマを利用し
た化学気相成長法）等の薄膜形成法を用いてａ−Ｓｉ
（アモルファスシリコン）出発薄膜をガラス基板上に形
成する。出発膜の耐レーザ性を向上させるために、４０
０〜４５０℃の熱処理でａ−Ｓｉ薄膜中の水素を除去す
る。エキシマレーザの光ビームを用いてａ−Ｓｉ薄膜を
照射し結晶化させる。形成されたポリシリコン薄膜を水
素、水蒸気等の雰囲気中で処理することにより、結晶性
を改善する。

【０００４】周辺回路一体型液晶表示装置は、上記のポ
リシリコン半導体薄膜を利用して、画素表示部にスイッ
チングＴＦＴアレイ、周辺回路部に半導体集積回路が形
成されている。周辺回路部は、ゲートバスライン駆動回
路、データバスライン駆動回路等から構成される。一般
的に、データバスライン駆動回路は、動作周波数が数Ｍ
Ｈｚ〜数十ＭＨｚの範囲で、５０〜３００ｃｍ²／Ｖｓ
の電界効果移動度および適切なしきい値電圧Ｖｔｈを有
する高性能ＴＦＴを用いて構成される。ゲートバスライ
ン駆動回路及び画素表示部では、電界効果移動度に対す
る要求はそれほど厳しくなく、例えば２０ｃｍ²／Ｖｓ
以上であればよい。

【０００５】次に、液晶表示装置の新しい技術動向につ
いて説明する。先ず、超高精細パネル化について説明す
る。マルチメディアとモバイル技術の進歩やインターネ
ットの普及によって、大量情報を閲覧・処理することが
日常必要なことになってきた。このため、マン・マシン
インタフェースとしての液晶表示装置に対して、超高精
細表示機能の仕様要求が高まっている。例えば、インタ
ーネットのホームページのマルチ画面表示、マルチタス
ク処理、ＣＡＤ設計等の応用分野では、２００ｄｐｉ以
上の解像度を有する大型高精細表示装置が必要とされ、
また、モバイル用に小型超高精細液晶表示装置が必要と
される。

【０００６】次に、高性能の周辺回路一体型大規模半導
体回路について説明する。低温ポリシリコン一体化パネ
ルにおいて、周辺回路部に高性能の大規模半導体集積回
路を設けることによって、インテリジェントパネルやシ
ートコンピュータを実現する技術動向が見られるように
なった。例えば、デジタルドライバ、データ処理回路、
メモリアレイ、インタフェース回路、さらにはＣＰＵを
液晶パネルに内蔵することも有り得る。

【０００７】次に、ｐ−ＳｉＴＦＴのモデリングと回路
シミュレーションについて説明する。半導体分野におい
て普及している回路シミュレータＳＰＩＣＥの構成を図
２５に示す。ＳＰＩＣＥは、ＳｉｍｕｌａｔｉｏｎＰ
ｒｏｇｒａｍｗｉｔｈＩｎｔｅｇｒａｔｅｄＣｉ
ｒｃｕｉｔＥｍｐｈａｓｉｓの頭文字をとったもの
で、カリフォルニア大学バークレー校（ＵＣＢ）で開発
された回路解析プログラムである。

【０００８】回路図エディタＳｃｈｅｍａｔｉｃｓは、
シミュレーションを行う元になる回路図を作成するプロ
グラムである。シミュレータＳＰＩＣＥはシミュレータ
本体で、回路データ（ネットリスト）や、部品（デバイ
ス等）のデータ（モデルパラメータ）、あるいはシミュ
レーション命令をアスキーファイルで入力し、シミュレ
ーションを行うプログラムである。波形表示Ｐｒｏｂｅ
は、シミュレーション結果をグラフにして表示するプロ
グラムである。

【０００９】一般的に、回路シミュレーションは以下の
流れで行われる。（１）回路図エディタＳｃｈｅｍａｔ
ｉｃｓで回路を設計する（回路図を描く）。（２）シミ
ュレーション設定Ｓｃｈｅｍａｔｉｃｓでシミュレーシ
ョンの内容、デバイスモデルのパラメータを設定する。
（３）シミュレータＳＰＩＣＥでシミュレーションを行
う。（４）波形表示Ｐｒｏｂｅで結果をグラフに表示す
る。（５）結果が予定と違っていた場合は、（１）に戻
り回路の設計をやり直す。

【００１０】ｐ−ＳｉＴＦＴは半導体薄膜活性層を用い
た電界効果トランジスタであり、ＭＯＳ型トランジスタ
ファミリの一員である。しかし、単結晶Ｓｉを用いたＭ
ＯＳトランジスタと比べて、ｐ−ＳｉＴＦＴは結晶粒界
を有する多結晶薄膜Ｓｉを用いること及び薄膜トランジ
スタが特殊な構造を有すること等により、従来のＳＰＩ
ＣＥに使われている単結晶半導体ＭＯＳトランジスタの
デバイスモデルをｐ−ＳｉＴＦＴに応用することができ
ない。

【００１１】そこで、ＳＰＩＣＥシミュレータに応用可
能なｐ−ＳｉＴＦＴのデバイスモデルが開発された。例
えば、米国ＳＩＬＶＡＣＯ社が開発したシミュレータＳ
ｍａｒｔＳｐｉｃｅの中に複数のＴＦＴモデル（ＲＰＩ
のａ−Ｓｉ、ｐｏｌｙ−Ｓｉモデル、Ｌｅｒｏｕｘａ
−Ｓｉモデル、Ｂｅｒｋｅｌｅｙｐｏｌｙ−Ｓｉモデ
ル）が用意されている。

【００１２】しかしながら、上記のｐ−ＳｉＴＦＴモデ
ルを用いて回路シミュレーションを行うと、実測したデ
ータと比べると良く合わないケースが出てくる。その理
由として、次の２つがあげられる。（１）モデルのデバ
イス構造と実デバイス構造の違いがある。この問題点に
関しては、高度のパラメータ抽出ツールを用いて実測よ
りデバイスパラメータを丁寧に抽出し、モデルに反映す
ればある程度は解決可能である。（２）Ｎ型ＴＦＴのホ
ットキャリア（主にホット電子）劣化により、ＴＦＴの
実特性がモデルで示される理想値よりずれてしまう。こ
の問題点に関しては、パラメータ抽出の精度を改善する
だけで解決することはできない。

【００１３】以下、ｐ−ＳｉＴＦＴのホットキャリア劣
化について説明する。図２６は低温ポリシリコン薄膜ト
ランジスタ（ｐ−ＳｉＴＦＴ）のデバイス構造を説明す
る図である。低温ポリシリコン薄膜トランジスタ（ｐ−
ＳｉＴＦＴ）１００には、絶縁性基板１０１上に、チャ
ネル領域１０２とライトドープのｎ^-（ＬＤＤ）領域１
０３とヘビードープの（ＨＤＤ）ｎ⁺領域１０４とから
なるｐ−Ｓｉ薄膜１０５が形成されている。ｐ−Ｓｉ薄
膜１０５上にゲート絶縁膜１０６が形成されている。ゲ
ート絶縁膜１０６の上にゲート電極１０７が形成されて
いる。ゲート電極１０７上には層間絶縁膜１０８が形成
されている。層間絶縁膜１０８上にはソース電極１０９
とドレイン電極１１０が形成されている。ソース電極１
０９とドレイン電極１１０とは各コンタクトホール１１
１、１１１を介して各Ｎ⁺半導体膜（ｎ⁺領域）１０４、
１０４にそれぞれオーミック接続されている。

【００１４】薄膜トランジスタ１００が動作する際に、
ドレイン近傍に電界強度の強い空乏層１１２が形成され
る。このため、空乏層１１２を通過する電子が加速され
て高いエネルギーをもつ帯電粒子（ホットキャリア）に
なり、さらに一部のホットキャリアがゲート絶縁膜１０
６に注入されてトラップ準位に捕獲されて捕獲電子１１
３になる。

【００１５】図２７はキャリア注入とトラップ現象を説
明するＭＯＳ構造のエネルギーバンド図である。ＭＯＳ
構造のバンド構造は、Ｅｆｍ（メタルのフェルミ準位）
を有する金属と、エネルギーギャップが大きい絶縁膜
（膜厚Ｔｏｘ）と、フェルミ準位Ｅｆと伝導帯Ｅｃと価
電子帯Ｅｖとを有する半導体とから構成されている。半
導体側から絶縁膜への電子注入は、トンネル注入と高エ
ネルギー注入（ホットキャリア注入）に大別される。ト
ンネル注入は絶縁膜に印加される電界が非常に強い場合
に発生する。高エネルギー注入は、前述のように、横電
界（電流が流れる方向）の強いドレイン空乏層近傍で発
生する。トンネル注入又は高エネルギー注入により絶縁
膜中に入った電子が一定の確率でトラップ準位に捕獲さ
れてゲート絶縁膜の固定電荷になる。

【００１６】以下、低温ｐ−ＳｉＴＦＴトランジスタの
ホットキャリア劣化問題について説明する。（１）ｐ−ＳｉＴＦＴ液晶パネルの周辺回路（ゲートド
ライバとデータドライバ）に使われる薄膜トランジスタ
の動作電圧はかなり高い。これは、液晶セルにＤＣ（直
流）電圧を印加すると液晶材料が劣化してしまうため、
液晶の交流駆動法が採用されていることに起因する。す
なわち、正極性と負極性の表示信号が交互に液晶セルに
印加される。このため、表示信号の振幅が液晶駆動電圧
の２倍になる。例えば、黒表示から白表示までの液晶駆
動電圧範囲が５Ｖ（ボルト）の液晶表示装置の場合、表
示信号の振幅は１０Ｖになる。

【００１７】さらに、アクティブマトリクス駆動方式の
場合、画素ＴＦＴが液晶セルと直列に接続され、画素Ｔ
ＦＴのオン状態で表示信号（電圧）を液晶セルに書き込
んで、画素ＴＦＴのオフ状態で書き込んだ表示信号（電
圧）を保持する。画素ＴＦＴを確実にオン／オフ状態に
するために、オン電圧マージンとオフ電圧マージンと呼
ばれる動作電圧マージンをとる必要がある。一般的に、
オン電圧マージンは３〜４Ｖで、オフ電圧マージンは２
〜３Ｖである。このため、前述の交流駆動の振幅電圧に
オン／オフ電圧マージンを加える必要がある。

【００１８】例えば、液晶駆動電圧範囲が５Ｖの液晶表
示装置の場合、ゲートドライバの電源電圧＝１０Ｖ（信
号振幅）＋（３〜４）Ｖ（オン電圧マージン）＋（２〜
３）Ｖ（オフ電圧マージン）＝（１５〜１７）Ｖにな
る。したがって、ゲートドライバを含む周辺回路のＭＯ
ＳＦＥＴの電源電圧も１５〜１７Ｖになる。半導体集積
回路（ＬＳＩ）の電源電圧２．５〜３．３Ｖに比べて、
ｐ−ＳｉＴＦＴの動作電源電圧は５〜６倍も高くなって
しまう。電源電圧が高くなると、ドレイン近傍での電界
強度が強くなりホットキャリア注入が発生し易くなる。

【００１９】（２）ｐ−Ｓｉの結晶性と表面平坦性が低
い。現在、ａ−Ｓｉをｐ−Ｓｉに結晶化する手法とし
て、エキシマレーザ（パルスレーザ）を用いている。光
パルスの周期が２０〜４０ｎｓ（ナノ秒）と短いため、
ｐ−Ｓｉの結晶粒径が１μｍ（マイクロメートル）以下
と小さく、多くの粒界欠陥が存在している。このため、
空乏層を通過するキャリアがこれらの粒界欠陥により散
乱されてしまう。さらに、結晶粒の結晶方位が異なるた
め、表面凹凸が存在する。これにより、ｐ−Ｓｉ層とゲ
ート絶縁膜との界面のトラップ準位密度が高い。このた
め、ｐ−ＳｉＴＦＴの性能を示す電界効果移動度μは単
結晶ＭＯＳＦＥＴ（６００〜８００ｃｍ²／Ｖｓ）の１
／１０〜１／４程度である。

【００２０】（３）低温プロセスなのでプロセスに起因
したゲート酸化膜（絶縁膜）中の欠陥が多い。ｐ−Ｓｉ
ＴＦＴのゲート絶縁膜がＰＥＣＶＤ法によって３００〜
４００℃で形成されるため、膜中のトラップ準位密度が
ＭＯＳＦＥＴの熱酸化膜よりも高い。また、反応ガスと
して、Ｏ₂＋ＴＥＯＳ系、ＳｉＨ₄＋Ｎ₂Ｏ系などが使わ
れるため、ゲート絶縁膜中の中性トラップ準位の発生原
因と見られるＨ₂Ｏが多く存在している。

【００２１】（４）ＬＤＤの活性化率が低い。ＬＤＤ領
域を形成するイオンドーピング工程で、高エネルギーを
持つ不純物イオン（Ｐ⁺，ＰＨ_x ⁺等）がゲート酸化膜を
突き抜けてｐ−Ｓｉ層に打ち込まれて酸化膜に損傷を与
える。その後、不純物活性化を行っても欠陥の回復率が
低い。特に、レーザ活性化のみの場合、活性化率並びに
欠陥回復率が低い。また、イオンドーピングの際、Ｈ⁺
イオンが大量に酸化膜に入って、膜中のＨ₂Ｏの増加の
原因となる。

【００２２】上記のような原因で、ｐ−ＳｉＴＦＴのホ
ットキャリアによる特性劣化が無視できない問題となっ
ている。現状では、回路設計、特性解析、信頼性評価と
寿命予測の際、ｐ−ＳｉＴＦＴのホットキャリアを考慮
しなくてはならない。

【００２３】次に、ｐ−ＳｉＴＦＴのホットキャリア劣
化によるＴＦＴ素子の特性劣化の具体例を図２８および
図２９を参照して説明する。図２８はホットキャリア注
入によるＩＤ−ＶＧ特性およびμ−ＶＧ特性の劣化例を
示すグラフである。図２８（ａ）はドレイン電圧ＶＤを
１Ｖ（ボルト）に固定した場合のｎチャネルＴＦＴの線
形領域のドレイン電流−ゲート電圧特性（ＩＤ−ＶＧ特
性）を示す。図２８（ｂ）はドレイン電圧ＶＤを１Ｖ
（ボルト）に固定した場合のｎチャネルＴＦＴの電界効
果移動度−ゲート電圧特性（μ−ＶＧ特性）を示す。図
２８（ａ）および図２８（ｂ）では、ストレス前の特性
を実線で示し、ストレス後の特性を破線で示している。

【００２４】ｎチャネルＴＦＴに電圧ストレスを印加す
ると（加速試験を行うと）、ストレス前の初期特性に対
してストレス後は、図２８（ａ）に示すようにオン電流
がΔＩｏｎ減少し、図２８（ｂ）に示すように電界効果
移動度がΔμ減少する。ここで、ストレス（加速試験）
の条件として、ＤＣストレスとＡＣストレスとがある
が、ＡＣストレスよりもＤＣストレスによる特性劣化が
激しい。ストレス条件によって、オン電流Ｉｏｎと電界
効果移動度μの劣化程度が異なるが、ストレスが軽いと
きは初期特性に対して数％の特性劣化、ストレスがきつ
いときは初期特性に対して数十％の特性劣化となる。な
お、加速試験によりオフ電流Ｉｏｆｆも劣化するが、使
用上の悪影響は少ないのでここでは議論しないことにす
る。

【００２５】図２９はホットキャリア注入によるＩＤ−
ＶＤ特性およびＲＤ−ＶＤ特性の劣化例を示すグラフで
ある。図２９（ａ）はゲート電圧ＶＧを１０Ｖに固定し
た場合のｎチャネルＴＦＴのドレイン電流−ドレイン電
圧特性（ＩＤ−ＶＤ特性）を示すグラフ、図２９（ｂ）
はゲート電圧ＶＧを１０Ｖに固定した場合のｎチャネル
ＴＦＴのオン抵抗−ドレイン電圧特性（ＲＤ−ＶＤ特
性）を示すグラフである。図２９（ａ）および図２９
（ｂ）では、ストレス前の特性を実線で示し、ストレス
後の特性を破線で示している。

【００２６】ｎチャネルＴＦＴに電圧ストレス（加速試
験）を印加すると、ストレス前の初期特性に対してスト
レス後は、図２９（ａ）に示すようにオン電流Ｉｏｎは
ΔＩｏｎ減少し、図２９（ｂ）に示すようにオン抵抗Ｒ
ＤがΔＲＤ増加する。ホットキャリア劣化の程度がドレ
イン電圧ＶＤに依存しており、ドレイン電圧ＶＤが小さ
い線形領域において劣化（オン電流Ｉｏｎの減少ΔＩｏ
ｎおよびオン抵抗ＲＤの増加ΔＲＤ）が激しく、ドレイ
ン電圧ＶＤが大きい飽和領域において劣化の度合が軽
い。ここで、ホットキャリア劣化のあるＩＤ−ＶＤ特性
の特徴として、ドレイン電流ＩＤはドレイン電圧ＶＤの
増加に対して飽和しなくなり、ドレイン電流ＩＤが流れ
るにはΔＶＤ以上のドレイン電圧ＶＤを印加しなくては
ならない。ここで、ΔＶＤを“劣化オフセット電圧”と
呼ぶことにする。

【００２７】図３０はホットキャリア注入によるＣＭＯ
Ｓインバータの出力−入力（Ｖｏ−Ｖｉｎ特性）の劣化
例を示す図であり、図３０（ａ）はＣＭＯＳインバータ
の等価回路図、図３０（ｂ）はＣＭＯＳインバータの簡
略化回路図、図３０（ｃ）はＣＭＯＳインバータの出力
−入力特性を示すグラフである。図３０（ｂ）はｐ−ｃ
ｈ（ｐチャネル）ＴＦＴを可変抵抗Ｒｄｐで、ｎ−ｃｈ
（ｎチャネル）ＴＦＴを可変抵抗Ｒｄｎで置き換えたも
のである。

【００２８】ＣＭＯＳインバータに電圧ストレスを印加
する（加速試験を行う）と、ストレス前の初期特性に対
してストレス後は、出力電圧Ｖｏが低電位側（論理レベ
ルの０側すなわちＬｏｗ側）で上昇する。例えば、スト
レス後では、出力電圧Ｖｏが０．１ＶＤＤからΔＶｏＬ
程度上昇してしまう。出力電圧Ｖｏが上昇する原因は、
ホットキャリア劣化によるオン抵抗値Ｒｄｎの増大にあ
る。出力電圧Ｖｏは、ｐチャネル（ｐ−ｃｈ）ＴＦＴと
ｎチャネル（ｎ−ｃｈ）ＴＦＴとの抵抗比で決められ
る。図３０（ｂ）に示すように、ｐチャネルＴＦＴの抵
抗値をＲｄｐとし、ｎチャネルＴＦＴの抵抗値をＲｄｎ
とすれば、出力電圧Ｖｏは式１で表される。Ｖｏ＝ＶＤＤ｛１／（１＋Ｒｄｐ／Ｒｄｎ）｝・・・（式１）ＲｄｐがＲｄｎに対して充分に大きな値である場合、出
力電圧ＶｏはＶＤＤ（Ｒｄｎ／Ｒｄｐ）で近似できる。
この式からｎチャネルＴＦＴが劣化した場合、オン電流
減少によってチャネル抵抗Ｒｄｎが増加するので、出力
抵抗比（Ｒｄｎ／Ｒｄｐ）が大きな値となり、出力電圧
Ｖｏが上昇することが分かる。

【００２９】以上説明したようにｎ−ｃｈＴＦＴのゲー
ト絶縁膜中にホットキャリアが注入されると、ＴＦＴの
オン電流Ｉｏｎが減少し、オン抵抗ＲＤが増加する。こ
れにより、ｎ−ｃｈＴＦＴの駆動能力が低下し、信号遅
延時間が長くなり最高動作周波数が低下してしまう。ま
た、ＣＭＯＳインバータの場合、“ＬＯＷ”出力レベル
が上昇することにより、ロジック動作の電圧保証マージ
ンが小さくなり、誤動作が発生してしまう。

【００３０】一方、ホットキャリア劣化を有する低温ポ
リシリコンｎ−ｃｈＴＦＴの諸特性は、シミュレーショ
ン・ツール（ＳＰＩＣＥ等）の理想デバイスモデルの特
性からずれてしまっているので、シミュレーション・ツ
ールのデバイスモデルを用いて回路動作を正確に解析
（シミュレーション）するのは困難である。

【００３１】このようなホットキャリアによる特性劣化
を考慮して各種のシミュレーションを行う技術が下記に
示すように種々提案されている。

【００３２】特開平７−９９３０２号公報には、ＭＯＳ
トランジスタのホットキャリア劣化率を予測する数式中
の指数ｎのストレス依存性を求めることで、ＤＣストレ
スのみならずＡＣストレスの下においても高い精度でホ
ットキャリア劣化をシミュレートする方法が記載されて
いる。

【００３３】特開平９−１８６２１３号公報には、ＭＯ
ＳＦＥＴのホットキャリアによる損傷分布を抽出する半
導体デバイスの特性劣化のパラメータ抽出方法が記載さ
れている。このパラメータ抽出方法は、仮想上のデバイ
スの構造についてのデータを初期値として入力し、デバ
イスの損傷の分布のデータを追加初期値として入力して
所定のデバイスシミュレータによって演算した劣化後の
仮想デバイスの電気特性と、前記デバイスの構造と同等
の実際のデバイスを作成し、所定のストレス状態を印加
した後、測定した実際のデバイスの電気特性とを比較す
る。比較結果が一致しない場合には、追加初期値を変更
してデバイスシミュレータによって劣化後の仮想デバイ
スの電気特性を再度演算し、比較工程で両者の電気特性
がほぼ一致する場合は、当該追加初期値の損傷の分布を
特性劣化のパラメータとして抽出し、一致するまで追加
初期値を変更してデバイスシミュレーションの工程を繰
り返す。

【００３４】特開平１１−９７５０１号公報には、少な
い試行錯誤の回数で効率的に回路の信頼性設計を可能に
し、半導体集積回路の集積密度の低下や動作速度の低下
を伴うことなく所定の基準以下の遅延時間劣化量を達成
できるようにした半導体集積回路の信頼性設計方法が記
載されている。この信頼性設計方法は、シミュレーショ
ンによって半導体集積回路の遅延時間劣化量を求める第
１ステップと、このシミュレーションにより得た遅延時
間劣化量と所定の基準値とを比較する第２ステップと、
遅延時間劣化量が基準値を超えるときシミュレーション
によって半導体集積回路中の各トランジスタを個別に劣
化させ各トランジスタ劣化による個別遅延時間劣化量を
求める第３ステップと、個別遅延時間劣化量の大きなト
ランジスタに対してホットキャリア対策を実施する第４
ステップを含む。第２ステップの比較の結果、遅延時間
劣化量が基準値以下となるまで、第３→第４→第１→第
２ステップを順に繰り返す。

【００３５】特開平１１−９７６７６号公報には、双方
向ホットキャリア・ストレスが印加されるＭＯＳＦＥＴ
を含む回路に対しても劣化後の回路動作のシミュレーシ
ョンができる半導体集積回路の信頼性シミュレーション
方法が記載されている。この信頼性シミュレーション方
法は、ＭＯＳＦＥＴに対し基板電流またはゲート電流最
大時にソースとドレインのいずれの端子が高電圧かに基
づき、ホットキャリア・ストレスの方向を判断する。Ｍ
ＯＳＦＥＴが順方向または逆方向となる期間にシミュレ
ーション時間を分割し、各期間において劣化後順方向ま
たは逆方法のＳＰＩＣＥパラメータ・テーブルを参照し
て劣化後ＳＰＩＣＥパラメータを生成し、劣化後ＳＰＩ
ＣＥパラメータを用いて劣化後動作波形を計算する。

【００３６】特開２０００−３３９３５６号公報には、
ＩＣにおけるホットキャリア効果を回路レベルでシミュ
レートする方法が記載されている。このシミュレーショ
ン方法は、ＩＣセルのデータから、各セルの遅延データ
を有するホットキャリアタイミングライブライを生成す
る。このホットキャリアタイミングライブライを用い
て、スケールされた劣化後タイミングデータを生成す
る。そして、この劣化後タイミングデータを用いて、論
理シミュレータやタイミングアナライザによってＩＣの
動作をシミュレーションする。劣化後タイミングデータ
は、セル遅延データと各セルの時間毎のスイッチング頻
度に基づいて生成される。

【００３７】特開２０００−３４０７８９号公報には、
双方向ホットキャリア・ストレスが印加されるＭＯＳト
ランジスタを含む回路において、劣化後の回路動作への
しきい値の劣化の影響を高精度でシミュレートできるシ
ミュレーション方法が記載されている。ドレイン電流お
よびしきい値電流劣化をシミュレートするための回路シ
ミュレータに入力する回路記述データにおいて、ホット
キャリア劣化前のＭＯＳトランジスタのゲート電極とゲ
ート電極に接続された接続点の間に、しきい値電圧劣化
ΔＶｔｈの電圧を出力する可変電圧源を追加すること
で、劣化後の特性をシミュレートする。双方向ストレス
後のしきい値電圧劣化ΔＶｔｈをＭＯＳトランジスタの
ドレイン端劣化によるしきい値電圧劣化（ΔＶｔｈ）Ｄ
とソース端劣化によるしきい値電圧劣化（ΔＶｔｈ）Ｓ
の和により表す。

【００３８】特開２００１−５３２７３号公報には、信
頼性シミュレーションモデルとして、フィッティング誤
差やＡＣ固有のホットキャリア劣化による寿命の誤差の
ないモデルを作成するようにした信頼性シミュレーショ
ン方法が記載されている。基板電流モデル、ゲート電流
モデルなどによる実験と、シミュレーションのモデル式
の作成とを行った後、ＤＣストレス印加実験を行い、実
験データに基づいてホットキャリア寿命パラメータであ
るＨ，ｍを補正する。この処理により、モデル式のフィ
ッティング誤差はキャンセルされる。次に、リングオシ
レータにストレス印加実験を行って、リングオシレータ
の寿命と電圧加速係数とを求め、実験データの電圧加速
係数に合せて、ｍ，Ｈを順次補正して、この補正に応じ
てモデル式を修正する。この処理により、ＡＣ固有のホ
ットキャリア劣化によるモデル式の誤差はキャンセルさ
れる。これにより、同一プロセスで作製された組み合わ
せ論理回路などに対し、高いシミュレーション精度が得
られる。

【００３９】特開２００１−２８４４５７号公報には、
ホットキャリアによる劣化を計算するパラメータを持つ
遅延ライブラリを用いて、セル単位による論理製品設計
の信頼度に関する最適化に好適な半導体装置の設計方法
が記載されている。この半導体装置の設計方法を適用し
た設計システムは、時間のかかる詳細シミュレーション
部と、急速な製品全体シミュレーション部とからなる。
急速な製品全体シミュレーション部の遅延ライブラリ
に、ホットキャリア劣化計算（劣化＝Ａｃｔｎ）のため
に２つの新たなパラメータＡｃとｎと加える。ｎは時間
依存性の勾配で、回路構成とセルの受けるバイアス電圧
に依存し、Ａｃは回路構成とセルの受けるバイアス電圧
に依存する。これにより、設計の最適化を実行するに当
り、時間のかかる詳細シミュレーション部に横断するこ
となく、急速な製品全体シミュレーション部で実行可能
となる。

【００４０】

【発明が解決しようとする課題】しかしながら、前述の
各種公報に記載された各技術は、ホットキャリア劣化を
シミュレーションするために専用のシステムやプログラ
ムを新たに用意する必要がある。そこで、例えばＳＰＩ
ＣＥ等の既存のシミュレータを用いてホットキャリア劣
化を考慮した回路シミュレーション、特性解析、寿命予
測を行うことが望まれていた。

【００４１】本発明はこのような課題を解決するために
なされたもので、既存の汎用回路シミュレータを用い
て、ホットキャリアによる特性変化を含めた回路シミュ
レーションが行えるシミュレーション方法を提供するこ
とを目的とする。

【００４２】

【課題を解決するための手段】上記目的は、絶縁性基板
上に形成された薄膜トランジスタのデバイスモデルを、
ホットキャリア劣化のない真性トランジスタと、前記真
性トランジスタのドレイン電極に直列接続された非線形
抵抗素子とから構成し、前記薄膜トランジスタのデバイ
スモデルを用いて回路シミュレーションを行うことを特
徴とするシミュレーション方法によって達成される。

【００４３】

【発明の実施の形態】本発明の実施の形態の説明に先立
ち、本発明の原理について説明する。本発明によるシミ
ュレーション方法は、ホットキャリア劣化のない真性薄
膜トランジスタのデバイスモデルにホットキャリア劣化
に伴う特性変化分を補正するための素子を結合した薄膜
トランジスタのデバイスモデルを用いることで、例えば
ＳＰＩＣＥ等の汎用の回路シミュレータを用いて、ホッ
トキャリアによる特性変化を含めた回路シミュレーショ
ンを行える点に特徴を有している。このために、絶縁性
基板上に形成された薄膜トランジスタのデバイスモデル
を、ホットキャリア劣化のない真性トランジスタとこの
真性トランジスタのドレイン電極に直列接続された非線
形抵抗素子とから構成する。この真性トランジスタと非
線形抵抗素子とからなる薄膜トランジスタのデバイスモ
デルを用いて回路シミュレーションを行うことを特徴と
する。

【００４４】ホットキャリア劣化のない真性トランジス
タ（従来のデバイスモデル）のドレイン電極に非線形抵
抗素子を接続し、この非線形抵抗素子によってホットキ
ャリア注入による非線形抵抗の増加分を模擬することに
よって、薄膜トランジスタをより正確にモデリングする
ことができる。これにより、ホットキャリアに伴う特性
変化を含めた回路シミュレーションを行うことができ
る。

【００４５】なお、非線形抵抗素子としてダイオードを
用いることができる。真性トランジスタのドレイン電極
に直列接続するダイオードの個数を設定することで、ホ
ットキャリア劣化によるチャネル抵抗の増加分を設定す
ることができる。

【００４６】また、非線形抵抗素子としてゲート電極と
ドレイン電極とを短絡させたトランジスタを用いること
ができる。このトランジスタのチャネル長、チャネル幅
およびしきい値をそれぞれ所定の値に設定することで、
ホットキャリア劣化によるチャネル抵抗の増加分を設定
することができる。

【００４７】本発明による他のシミュレーション方法と
しては、絶縁性基板上に形成された薄膜トランジスタの
デバイスモデルを、ホットキャリア劣化のない真性トラ
ンジスタと、この真性トランジスタのソース電極および
ドレイン電極と並列に接続されたホットキャリア劣化の
あるトランジスタとから構成する。この真性トランジス
タとホットキャリア劣化のあるトランジスタとからなる
薄膜トランジスタのデバイスモデルを用いて回路シミュ
レーションを行うことを特徴とする。

【００４８】なお、ホットキャリア劣化のあるトランジ
スタは複数のトランジスタを組み合わせて構成してもよ
い。複数のトランジスタを組み合わせることで、ホット
キャリア劣化特性を精度良く模擬できる。

【００４９】次に、本発明の一実施の形態によるシミュ
レーション方法について図１乃至図２４を用いて説明す
る。図１は本実施の形態によるシミュレーション方法に
用いる薄膜トランジスタの補正モデルを示す図であり、
図１（ａ）は非線形抵抗補正モデルを示す図、図１
（ｂ）はダイオード補正モデルを示す図、図１（ｃ）は
マルチダイオード補正モデルを示す図である。

【００５０】図１（ａ）は補正モデルの基本的概念を説
明するものであり、図１（ａ）に示す薄膜トランジスタ
の非線形抵抗補正モデルは、ソース電極ｓ、ゲート電極
ｇおよびドレイン電極ｄを有する真性トランジスタＴの
モデル（従来の薄膜トランジスタモデル）のドレイン電
極に非線形抵抗Ｒｈを接続してある。この非線形抵抗Ｒ
ｈによって、ホットキャリア注入により増加したチャネ
ル抵抗値を表す。この薄膜トランジスタの非線形補正モ
デルは、ソース電極Ｓ、ゲート電極Ｇおよびドレイン電
極Ｄの３つの外部端子を有する。

【００５１】図１（ｂ）に示すダイオード補正モデル
は、真性トランジスタモデルＴのドレイン電極ｄに、非
線形抵抗として補正ダイオードＤｈを接続したものであ
る。ドレイン電極ｄに補正ダイオードＤｈを接続するこ
とで、ホットキャリア注入により増加したチャネル抵抗
値を表す。この補正ダイオードＤｈの抵抗値は、ドレイ
ン電圧ＶＤ（即ち、素子上印加電圧）に依存して変化す
る。また、補正したトランジスタは、ソース電極Ｓ、ゲ
ート電極Ｇおよびドレイン電極Ｄの３つの外部端子を有
する。図１（ｃ）に示すマルチダイオード補正モデル
は、真性トランジスタＴのドレイン電極ｄに、２個の補
正ダイオードＤｈ１、Ｄｈ２を直列に接続したものであ
る。

【００５２】図２は本実施の形態によるダイオード補正
モデルの原理を示す図であり、図２（ａ）は単結晶ダイ
オードのＩＦ−ＶＦ特性を示すグラフ、図２（ｂ）は補
正ダイオードで補正した薄膜トランジスタのＩＤ−ＶＤ
特性を示すグラフである。図２（ａ）において、曲線Ａ
はしきい値電圧ＶＴを有するシングルダイオードの特性
を示し、曲線Ｂはしきい値電圧２ＶＴを有するダブルダ
イオードの特性を示す。

【００５３】図２（ｂ）に示すように、補正ダイオード
のしきい値電圧により、シングルダイオードで補正した
ＩＤ−ＶＤ曲線ＡＡは正方向へ約ＶＴシフトしており、
ダブルダイオードで補正したＩＤ−ＶＤ曲線ＢＢは正方
向へ約２ＶＴシフトしている。また、オン電流の減少量
ΔＩｏｎは線形領域ほど大きい（ＶＤが小さいほど大き
い）。

【００５４】このように、ダイオード補正モデルの場
合、ホットキャリア劣化による“オフセット電圧ΔＶ
Ｄ”をダイオードのしきい値ＶＴで表現できる。即ち、
ＩＤ−ＶＤ特性のシフト度合（ΔＶＤ）を補正ダイオー
ドの数で設定できる。また、ホットキャリア劣化による
オン電流の減少ΔＩＤをダイオードのトータルオン抵抗
（即ち、ＩＦ−ＶＦ特性曲線の微分値）で表すことがで
きる。補正ダイオードの寸法パラメータと他の構造／物
理パラメータ等を調整することにより、補正ダイオード
の抵抗値を簡単に調整できる。

【００５５】市販のシミュレーション・ツールに薄膜ダ
イオードのモデルが存在しないので、単結晶のダイオー
ドモデルを使用することになる。したがって、図１
（ａ）および図１（ｂ）に示したダイオード補正モデル
を使用する場合、ストレス試験でＴＦＴの劣化特性を実
測し、モデルとフィッティグする必要がある。

【００５６】図３は本実施の形態によるダイオード接続
トランジスタ補正モデルを示す図であり、図３（ａ）は
ダイオード接続トランジスタ補正モデルの基本構成（非
線形抵抗補正モデル）を示す図、図３（ｂ）はダイオー
ド接続トランジスタ補正モデルの具体例を示す図であ
る。

【００５７】図３（ｂ）に示すように、ソース電極ｓ、
ゲート電極ｇおよびドレイン電極ｄを有する真性トラン
ジスタＴのドレイン電極ｄに、非線形抵抗Ｒｈとしてゲ
ート電極ｇとドレイン電極ｄとを短絡させた補正トラン
ジスタＴｈを接続することによって、ホットキャリア注
入により増加したチャネル抵抗値（非線形抵抗）を表
す。この補正トランジスタＴｈの非線形抵抗値は外部ド
レイン電圧ＶＤ（即ち、補正トランジスタＴｈのソース
ｓとドレインｄ間の印加電圧Ｖｄｓ）に依存し変化す
る。真性トランジスタＴと補正トランジスタＴｈとから
なる補正モデル（補正されたトランジスタ）は、ソース
電極Ｓ、ゲート電極Ｇおよびドレイン電極Ｄの３つの外
部端子を有する。ここで、真性トランジスタＴのチャネ
ル幅Ｗ１と補正トランジスタＴｈのチャネル幅Ｗｈは同
一とする（Ｗ１＝Ｗｈ）。また、真性トランジスタＴの
チャネル長Ｌ１と補正トランジスタＴｈのチャネル長Ｌ
ｈとの和が所定の長さＬ（Ｌ＝Ｌ１＋Ｌｈ）となるよう
にする。なお、補正トランジスタＴｈのデバイスモデル
は、真性トランジスタＴのデバイスモデルを使用するこ
とが望ましい。

【００５８】図４は本実施の形態によるダイオード接続
トランジスタ補正モデルの補正原理を示す図であり、図
４（ａ）はダイオード接続されたトランジスタ（補正ト
ランジスタ）のＩＤ−ＶＤ特性を示すグラフ、図４
（ｂ）は補正された薄膜トランジスタ（真性トランジス
タＴと補正トランジスタＴｈとからなるトランジスタ）
のＩＤ−ＶＤ特性を示すグラフである。

【００５９】図４（ａ）に示す曲線Ａおよび曲線Ｂは、
それぞれしきい値電圧Ｖｔｈ（またはオン電流Ｉｏｎ）
が異なった補正特性を示す。曲線Ａよりも曲線Ｂの方が
劣化の大きい薄膜トランジスタを表現できる。図４
（ｂ）に示すように、オン電流の減少ＩｏｎおよびＩＤ
−ＶＤ曲線のオフセット電圧ΔＶＤが、ダイオード接続
トランジスタ補正モデルによって反映される。ＩＤ−Ｖ
Ｄ曲線ＡＡよりもＩＤ−ＶＤ曲線ＢＢの方がホットキャ
リア劣化（ΔＶＤとΔＩｏｎ）が大きい。補正トランジ
スタＴｈの寸法パラメータおよびしきい値Ｖｔｈを調整
することによって、ホットキャリア劣化のあった薄膜ト
ランジスタのＩＤ−ＶＤ特性（劣化後のＩＤ−ＶＤ特
性）を表すことができる。

【００６０】また、トランジスタ劣化の度合をＬｈ／Ｗ
ｈ比で表し、Ｌｈを０〜Ｌ（真性トランジスタのチャネ
ル長）の範囲内で選択する。Ｌｈが大きければトランジ
スタの劣化が大きい。補正トランジスタＴｈチャネル長
Ｌｈの物理的意味として、ホットキャリア注入領域のＬ
方向の長さを示す。劣化が軽いとき、ホットキャリアの
トラップ領域がドレイン空乏層近傍に留まるが、劣化が
激しいとき、特に高いドレイン電圧による劣化の場合、
ホットキャリアトラップ領域がソース領域側にシフトし
ホットキャリアトラップ領域の長さが広がる。

【００６１】図５は本実施の形態による複合型補正モデ
ルを示す図であり、図５（ａ）はシングルパス複合型補
正モデルを示す図、図５（ｂ）はマルチパス複合型補正
モデルを示す図である。このモデルの基本的考え方とし
て、一つの薄膜トランジスタ（チャネル幅Ｗ方向）を並
列した劣化のない部分と劣化のある部分とに分けて、劣
化のない部分を従来のトランジスタモデルで表現し、劣
化のあるトランジスタを図３および図４に示したダイオ
ード接続トランジスタ補正モデルで表す。

【００６２】図５（ａ）に示すシングルパス複合型補正
モデルの場合、破線ａで囲まれたトランジスタＴ１は劣
化のない真性トランジスタであり、破線ｂで囲まれたト
ランジスタは劣化トランジスタ（ダイオード接続トラン
ジスタ補正モデル）である。ここで、トータルチャネル
幅Ｗは真性トランジスタと劣化トランジスタの合計値に
なる（Ｗ＝Ｗ１＋Ｗ２）。

【００６３】図５（ｂ）に示すマルチパス複合型補正モ
デルの場合、破線ａで囲まれたトランジスタＴ１は劣化
のない真性トランジスタであり、破線ｂと破線ｃで囲ま
れた複数のトランジスタは劣化トランジスタ（ダイオー
ド接続トランジスタ補正モデル）である。ここで、トラ
ンジスタのトータルチャネル長Ｗは真性トランジスタと
劣化トランジスタの合計値になる。モデリングしようと
するトランジスタを１個の真性トランジスタとＮ−１個
の劣化トランジスタに分けた場合、トータルチャネル幅
ＷはＮ個のトランジスタの合計値Ｗ＝Ｗ１＋Ｗ２＋…＋
Ｗｎになる。

【００６４】図５に示した複合型補正モデルにおいて、
トランジスタ劣化の度合は劣化トランジスタの占めるチ
ャネル幅Ｗの割合とそれぞれの劣化トランジスタのＬｈ
／Ｗｈ比で表す。前述したように、Ｌｈがホットキャリ
アトラップ領域の長さで、Ｌｈが大きければトランジス
タの劣化程度が大きい。

【００６５】次に劣化トランジスタを複数に分ける理由
とチャネル幅Ｗｈの物理的意味を説明する。エキシマレ
ーザ結晶化の場合、ｐ−Ｓｉ活性層の結晶粒径は０．１
〜０．５μｍの範囲でランダムに分布しているため、ド
レイン空乏層の中でも、チャネル幅（Ｗ）方向に異なる
粒径サイズの結晶粒が分布している。チャネル中の電子
が空乏層を通過する際、強い電界に加速され高エネルギ
ー電子（ホットキャリア）になる。しかし、各種の散乱
機構により、電子がゲート絶縁膜に入射する確率は粒径
サイズ並びにその周囲の粒界と界面状態に依存するた
め、捕獲電子密度がＷ方向に一様になっておらず、これ
によりＷ方向におけるホットキャリア劣化も異なる（劣
化しない領域も有り得る）。従って、トランジスタを劣
化しなし真性トランジスタと複数の劣化トランジスタと
に分けることにより、ホットキャリア注入による劣化を
より正確に表現することができる。

【００６６】次に、本実施の形態による補正モデルの回
路およびシステム解析への応用について説明する。図６
は本実施の形態によるデバイスモデル（補正モデル）を
用いたＣＭＯＳインバータの等価回路図であり、図６
（ａ）はダイオード補正モデルを用いた等価回路図、図
６（ｂ）はダイオード接続トランジスタ補正モデルを用
いた等価回路図、図６（ｃ）は複合型補正モデルを用い
た等価回路図である。符号Ｔｐで示すｐチャネルＴＦＴ
にはホットキャリア劣化はないので従来のモデルを使
い、ｎチャネルＴＦＴのモデルとしては、ダイオード補
正モデル、ダイオード接続トランジスタ補正モデルまた
は複合型補正モデルのいずれかを使う。

【００６７】図７は本実施の形態によるデバイスモデル
（補正モデル）を用いたトランスファーゲート（アナロ
グスイッチ）の等価回路図であり、図７（ａ）はダイオ
ード補正モデルを用いた等価回路図、図７（ｂ）はダイ
オード接続トランジスタ補正モデルを用いた等価回路
図、図７（ｃ）は複合型補正モデルを用いた等価回路図
である。符号Ｔｐで示すｐチャネルＴＦＴにはホットキ
ャリア劣化はないので従来のモデルを使い、ｎチャネル
ＴＦＴのモデルとしては、ダイオード補正モデル、ダイ
オード接続トランジスタ補正モデルまたは複合型補正モ
デルのいずれかを使う。

【００６８】図８は本実施の形態のシミュレーション・
ツールへの応用を説明する図である。デバイス階層で
は、本実施の形態のデバイスモデル（ダイオード補正モ
デル、ダイオード接続トランジスタ補正モデル、複合型
補正モデル）のいずれかを使ってホットキャリア注入の
あったトランジスタを表現する。回路階層では、本実施
の形態のデバイスモデルを用いたＣＭＯＳインバータ回
路やトランスファーゲートを用いて電子回路を構築し、
その諸特性をシミュレーションし解析する。システム階
層では、本実施の形態のデバイスモデルを用いた複数の
回路ブロック（例えばＡブロック、Ｂブロック、Ｘブロ
ック、Ｙブロック）を用いて、より大きなファンクショ
ンブロックまたは電子システムを構築しその特性をシミ
ュレーションし解析する。

【００６９】以上説明したように、ホットキャリア注入
のあったトランジスタの非線形抵抗の増加分をダイオー
ドまたはゲートとドレインを短絡させた薄膜トランジス
タで模擬することにより、劣化トランジスタをモデリン
グすることができる。

【００７０】そして、本実施の形態によるデバイスモデ
ル（補正モデル）を用いたＣＭＯＳインバータとトラン
スファーゲートで電子回路とシステムを構築し、その特
性を解析することができる。従って、トランジスタ劣化
による回路とシステム性能の劣化を把握することができ
る。例えば、ロジック動作マージン、遅延特性、周波数
特性、消費電力等である。

【００７１】回路とシステムの長期信頼性を評価または
予測することができる。例えば、１０年後のトランジス
タのモデルを使って、１０年後の電子回路とシステムの
性能を予測することができる。従って、本実施の形態の
補正モデルを用いて薄膜トランジスタからなる高信頼性
システムを設計することができる。

【００７２】次に、ホットキャリアによる特性変化の実
測データを図９乃至図１４を参照して説明する。図９は
ｎチャネルＴＦＴのＩＤ−ＶＤ特性を示すグラフであ
り、図９（ａ）はストレス印加前の特性を示すグラフ、
図９（ｂ）はストレス印加後の特性を示すグラフであ
る。両グラフともゲート電圧ＶＧ＝１〜１０Ｖをパラメ
ータとして、ドレイン電圧ＶＤを０Ｖ〜１０Ｖの範囲内
で０．１Ｖ／ｓｔｅｐで変化させたときのＩＤ−ＶＤ特
性である。ストレス印加によって、オン電流が大幅に減
少し、電流が流れないΔＶＤ領域（図４（ｂ）参照）が
現れることが分かる。なお、ストレス条件は、ＶＤ＝１
８Ｖ、ＶＧ＝２Ｖ、１０秒のＤＣストレスである。

【００７３】図１０はｐチャネルＴＦＴのＩＤ−ＶＤ特
性を示すグラフであり、図１０（ａ）はストレス印加前
の特性を示すグラフ、図１０（ｂ）はストレス印加後の
特性を示すグラフである。両グラフともゲート電圧ＶＧ
＝−１０Ｖ〜０Ｖをパラメータとして、ドレイン電圧Ｖ
Ｄを−１０Ｖ〜０Ｖの範囲内で０．１Ｖ／ｓｔｅｐで変
化させたときのＩＤ−ＶＤ特性である。ｐチャネルＴＦ
Ｔに上記と同一条件のストレスを印加しても、特性が劣
化していないことが分かる。

【００７４】図１１はｎチャネルＴＦＴのＲＤ−ＶＤ特
性を示すグラフであり、図１１（ａ）はストレス印加前
の特性を示すグラフ、図１１（ｂ）はストレス印加後の
特性を示すグラフである。両グラフともゲート電圧ＶＧ
＝３〜１０Ｖをパラメータとして、ドレイン電圧ＶＤを
０〜１０Ｖの範囲内で０．１Ｖ／ｓｔｅｐで変化させた
ときのＲＤ−ＶＤ特性である。ストレス印加によって、
ｎチャネルＴＦＴのチャネル抵抗ＲＤは、特にドレイン
電圧ＶＤが小さい線形領域において大幅に増加している
ことが分かる。ストレス条件は上記と同じである。

【００７５】図１２はｐチャネルＴＦＴのＲＤ−ＶＤ特
性を示すグラフであり、図１２（ａ）はストレス印加前
の特性を示すグラフ、図１２（ｂ）はストレス印加後の
特性を示すグラフである。両グラフともゲート電圧ＶＧ
＝−３〜−１０Ｖをパラメータとして、ドレイン電圧Ｖ
Ｄを−１０〜０Ｖの範囲内で０．１Ｖ／ｓｔｅｐで変化
させたときのＲＤ−ＶＤ特性である。ｐチャネルＴＦＴ
に上記と同一条件のストレスを印加しても、特性が殆ど
劣化していないことが分かる。

【００７６】図１３は２段インバータの初段出力の入出
力特性および初段出力の微分特性を示すグラフである。
図１３（ａ）は初段出力の入出力特性を示しており、実
線はストレス印加前の特性、破線はストレス印加後の特
性である。図１３（ｂ）は初段出力の微分特性を示して
おり、実線はストレス印加前の特性、破線はストレス印
加後の特性である。図１４は２段インバータの後段出力
の入出力特性および後段出力の微分特性を示すグラフで
ある。図１４（ａ）は後段出力の入出力特性を示してお
り、実線はストレス印加前の特性、破線はストレス印加
後の特性である。図１４（ｂ）は後段出力の微分特性を
示しており、実線はストレス印加前の特性、破線はスト
レス印加後の特性である。

【００７７】初段（第１段目）では、出力電圧Ｖｏｕｔ
１の立下りの転換領域の“ＬＯＷ”側に“立下りこぶ”
特性がでてきている。後段（第２段目）では、立上りの
転換領域の“ＨＩＧＨ”側に“立上りこぶ”がでている
ことが分かる。初段出力の立下りこぶの発生原因はｎチ
ャネルＴＦＴのホットキャリア注入による直流抵抗ＲＤ
の増大によるものであり、初段出力特性の劣化が後段出
力に影響を与えている。出力の微分特性（ｄＶｏｕｔ／
ｄＶｉｎ）にも明らかな変化（シフトこぶ）が見られ
る。

【００７８】次に、本実施の形態によるシミュレーショ
ンデータについて図１５乃至図２４を参照して説明す
る。シミュレーション・ツールとしてはＳＩＬＶＡＣＯ
社のＳｍａｒｔ−Ｓｐｉｃｅを使用し、真性トランジス
タのモデルはＢｅｒｋｅｌｅｙｐｏｌｙ−Ｓｉモデルを
使用した。

【００７９】図１５は本実施の形態によるダイオード補
正モデルを適用したｎチャネルＴＦＴモデルのＩＤ−Ｖ
Ｄ特性のシミュレーション結果を示すグラフである。図
１５では、真性トランジスタ単体（ホットキャリア劣化
のないｎチャネルＴＦＴ）の特性（ｎＴＦＴ）と、真性
トランジスタのドレインに１個のＭＯＳダイオードを接
続したダイオード補正モデルの特性（ｎＴＦＴ＋ｎＭＯ
ＳＤｉｏｄｅ×１）と、真性トランジスタのドレインに
２個のＭＯＳダイオードを直列接続したマルチダイオー
ド補正モデルの特性（ｎＴＦＴ＋ｎＭＯＳＤｉｏｄｅ×
２）を示している。ｎチャネルＴＦＴ（ｎＴＦＴ）は、
チャネル長６μｍ、チャネル幅１０μｍのものを用い
た。ＭＯＳダイオードは、チャネル長０．３μｍ、チャ
ネル幅１０μｍのものを用いた。

【００８０】図１６および図１７は本実施の形態による
ダイオード接続トランジスタ補正モデルを適用したｎチ
ャネルＴＦＴモデルのＩＤ−ＶＤ特性のシミュレーショ
ン結果を示すグラフである。図１６（ａ）は補正トラン
ジスタＴｈのチャネル長Ｌｈを０．３μｍとした場合の
シミュレーション結果を示すグラフ、図１６（ｂ）は補
正トランジスタＴｈのチャネル長Ｌｈを１μｍとした場
合のシミュレーション結果を示すグラフ、図１６（ｃ）
は補正トランジスタＴｈのチャネル長Ｌｈを６μｍとし
た場合のシミュレーション結果を示すグラフである。図
１７（ａ）は図１６（ａ）〜（ｃ）の各シミュレーショ
ン結果を１つのグラフに表したものである。図１７
（ｂ）はＩＤ−ＶＤ特性の補正トランジスタＴｈのチャ
ネル長Ｌｈ依存性を示すグラフである。図１７（ｃ）は
補正トランジスタＴｈの電流−電圧特性を示すグラフで
ある。補正トランジスタＴｈのチャネル長Ｌｈが大きけ
れば、ドレイン電流ＩＤが低下することが分かる。上記
図９の実験データと比較すれば明らかなように、本シミ
ュレーション方法を用いてホットキャリア注入によるオ
ン電流の低下とオフセット電圧ΔＶＤを表現することが
できることが分かる。また、チャネル長Ｌｈを変化させ
ることにより、ホットキャリア劣化の程度を表現するこ
とができる。

【００８１】図１８は本実施の形態によるダイオード接
続トランジスタ補正モデルを適用したインバータモデル
の入出力特性のシミュレーション結果を示すグラフであ
る。図１８は補正トランジスタＴｈのチャネル長Ｌｈを
０．３μｍ、１μｍ、６μｍとした場合の特性を示して
いる。真性トランジスタｎＴＦＴのチャネル長Ｌは、
（６−Ｌｈ）である。真性トランジスタｎＴＦＴおよび
補正トランジスタＴｈのチャネル幅は１０μｍである。
図１８に示すシミュレーション結果から補正トランジス
タＴｈのチャネル長Ｌｈが大きければこぶ（立下り波形
のなまり）が大きくなることが分かる。

【００８２】図１９は本実施の形態によるダイオード接
続トランジスタ補正モデルを適用したインバータモデル
を用いて構成したリングオシレータ（インバータ９段構
成）の発振周波数と発振波形のシミュレーション結果を
示すグラフである。図１９（ａ）はホットキャリア劣化
のない真性トランジスタモデルを用いた場合のシミュレ
ーション結果、図１９（ｂ）はチャネル長０．３μｍの
補正トランジスタＴｈを用いた場合のシミュレーション
結果、図１９（ｃ）はチャネル長１μｍの補正トランジ
スタＴｈを用いた場合のシミュレーション結果、図１９
（ｄ）はチャネル長６μｍの補正トランジスタＴｈを用
いた場合のシミュレーション結果である。補正トランジ
スタＴｈのチャネル長Ｌｈ＝０．３、１、６μｍの場
合、発振周波数はそれぞれ１４ＭＨｚ、１２ＭＨｚ、８
ＭＨｚになる。また、ホットキャリア劣化によって発振
波形のＬＯＷレベルが０Ｖ電位よりも上昇することが分
かる。

【００８３】図２０は本実施の形態による複合型補正モ
デルを適用したｎチャネルＴＦＴを用いて構成したイン
バータの入出力特性のシミュレーション結果を示すグラ
フであり、補正トランジスタのチャネル長を０．３μｍ
に固定し、チャネル幅を５、９、９．５、１０μｍとし
た場合のシミュレーション結果を示すグラフである。補
正トランジスタＴｈのチャネル長Ｌｈを０．３μｍに固
定して、チャネル幅Ｗｈを５、９、９．５、１０μｍと
変化させて、インバータの入出力特性をシミュレーショ
ンする。このとき、真性トランジスタのチャネル幅Ｗ
は、Ｗ＝（１０−Ｗｈ）となるように連動させて変化さ
せる。劣化トランジスタのチャネル幅Ｗが大きければ大
きいほど立下りのこぶ（立下り波形のなまり）が大きく
なる。

【００８４】図２１は本実施の形態による複合型補正モ
デルを適用したｎチャネルＴＦＴを用いて構成したイン
バータの入出力特性のシミュレーション結果を示すグラ
フであり、真性トランジスタＴ１、Ｔ２と補正トランジ
スタＴｈのチャネル幅Ｗ、Ｗｈを５μｍに固定し、チャ
ネル長Ｌ２、Ｌｈを変化させた場合のシミュレーション
結果を示すグラフである。補正トランジスタＴｈのチャ
ネル長Ｌｈが大きければ大きいほど立下りのこぶ（立下
り波形のなまり）が曲線の上側にシフトすることが分け
る。

【００８５】図２２乃至図２４は本実施の形態による複
合型補正モデルを適用したｎチャネルＴＦＴを用いて構
成したインバータの２段縦続接続回路のＡＣ（交流）特
性のシミュレーション結果を示すグラフであり、図２２
は補正トランジスタのチャネル長Ｌｈを０．３μｍとし
た場合のシミュレーション結果を示すグラフ、図２３は
補正トランジスタのチャネル長Ｌｈを１μｍとした場合
のシミュレーション結果を示すグラフ、図２４は補正ト
ランジスタのチャネル長Ｌｈを６μｍとした場合のシミ
ュレーション結果を示すグラフである。図２２（ａ）、
図２３（ａ）、図２４（ａ）は入力波形と初段インバー
タの出力波形を示し、図２２（ｂ）、図２３（ｂ）、図
２４（ｂ）は後段インバータの出力波形を示している。

【００８６】インバータを構成するｎチャネルＴＦＴが
ホットキャリア劣化によってそのオン特性が劣化（オン
電流の低下、移動度の低下、オン抵抗の増加等）し、イ
ンバータの駆動能力が低下すると、負荷（ここでは後段
のインバータ）に対する放電時間が増加してしまう。イ
ンバータの出力電圧の立上り特性はｐチャネルＴＦＴの
駆動能力によって決まる。ここでは、ｐチャネルＴＦＴ
の特性は変化しないものとしているので、初段インバー
タ出力の立上り特性は劣化しない。しかし、初段インバ
ータの出力信号が後段インバータの入力信号となるの
で、初段インバータ出力の立下り遅延は結果として後段
インバータ出力の立上り特性の遅延になる。この意味
で、複数段のインバータからなる電子回路の場合、立上
り特性と立下り特性の両方において、ホットキャリア劣
化による遅延が発生する。

【００８７】以上説明した実施の形態によるシミュレー
ション方法は、以下のようにまとめられる。（付記１）絶縁性基板上に形成された薄膜トランジスタ
のデバイスモデルを、ホットキャリア劣化のない真性ト
ランジスタと、前記真性トランジスタのドレイン電極に
直列接続された非線形抵抗素子とから構成し、前記薄膜
トランジスタのデバイスモデルを用いて回路シミュレー
ションを行うことを特徴とするシミュレーション方法。

【００８８】（付記２）付記１記載のシミュレーション
方法において、前記非線形抵抗素子はダイオードである
ことを特徴とするシミュレーション方法。

【００８９】（付記３）付記１記載のシミュレーション
方法において、前記非線形抵抗素子は、ゲート電極とド
レイン電極とを短絡させたトランジスタであることを特
徴とするシミュレーション方法。

【００９０】（付記４）付記１記載のシミュレーション
方法において、前記非線形抵抗素子は、ゲート電極とド
レイン電極とを短絡させた薄膜トランジスタであり、当
該薄膜トランジスタのチャネル長、チャネル幅およびし
きい値をそれぞれ所定の値に設定することで、ホットキ
ャリア劣化によるチャネル抵抗の増加分を設定すること
を特徴とするシミュレーション方法。

【００９１】（付記５）絶縁性基板上に形成された薄膜
トランジスタのデバイスモデルを、ホットキャリア劣化
のない真性トランジスタと、前記真性トランジスタのソ
ース電極およびドレイン電極と並列に接続されたホット
キャリア劣化のあるトランジスタとから構成し、前記薄
膜トランジスタのデバイスモデルを用いて回路シミュレ
ーションを行うことを特徴とするシミュレーション方
法。

【００９２】（付記６）付記５記載のシミュレーション
方法において、前記ホットキャリア劣化のあるトランジ
スタは複数に分けられていることを特徴とするシミュレ
ーション方法。

【００９３】（付記７）絶縁性基板上に形成された薄膜
トランジスタのデバイスモデルを、ホットキャリア劣化
のない真性トランジスタと前記真性トランジスタのドレ
イン電極に直列接続された非線形抵抗素子、又は、ホッ
トキャリア劣化のない真性トランジスタと前記真性トラ
ンジスタのソース電極およびドレイン電極と並列に接続
されたホットキャリア劣化のあるトランジスタ、から構
成し、前記薄膜トランジスタのデバイスモデルを用いて
回路シミュレーションを行うことを特徴とするシミュレ
ーション装置。

【００９４】

【発明の効果】以上の通り本発明によれば、ホットキャ
リア劣化のない真性薄膜トランジスタのデバイスモデル
のドレイン電極に２端子または３端子からなるドレイン
電圧依存を有する非線形抵抗を直列に接続し、ホットキ
ャリア注入による非線形抵抗の増加分を模擬することと
したので、薄膜トランジスタをより正確にモデリングす
ることができる。このため、電子回路シミュレーション
の解析精度を上げることができ、特性の経時変化、信頼
性および寿命を評価・予測することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるシミュレーション
方法に用いる薄膜トランジスタの補正モデルを示す図で
あり、図１（ａ）は非線形抵抗補正モデルを示す図、図
１（ｂ）はダイオード補正モデルを示す図、図１（ｃ）
はマルチダイオード補正モデルを示す図である。

【図２】本発明の一実施の形態によるダイオード補正モ
デルの原理を示す図であり、図２（ａ）は単結晶ダイオ
ードのＩＦ−ＶＦ特性を示すグラフ、図２（ｂ）は補正
ダイオードで補正した薄膜トランジスタのＩＤ−ＶＤ特
性を示すグラフである。図２（ａ）において、曲線Ａは
しきい値電圧ＶＴを有するシングルダイオードの特性を
示し、曲線Ｂはしきい値電圧２ＶＴを有するダブルダイ
オードの特性を示す。

【図３】本発明の一実施の形態によるダイオード接続ト
ランジスタ補正モデルを示す図であり、図３（ａ）はダ
イオード接続トランジスタ補正モデルの基本構成（非線
形抵抗補正モデル）を示す図、図３（ｂ）はダイオード
接続トランジスタ補正モデルの具体例を示す図である。

【図４】本発明の一実施の形態によるダイオード接続ト
ランジスタ補正モデルの補正原理を示す図であり、図４
（ａ）はダイオード接続されたトランジスタ（補正トラ
ンジスタ）のＩＤ−ＶＤ特性を示すグラフ、図４（ｂ）
は補正された薄膜トランジスタ（真性トランジスタＴと
補正トランジスタＴｈとからなるトランジスタ）のＩＤ
−ＶＤ特性を示すグラフである。

【図５】本発明の一実施の形態による複合型補正モデル
を示す図であり、図５（ａ）はシングルパス複合型補正
モデルを示す図、図５（ｂ）はマルチパス複合型補正モ
デルを示す図である。

【図６】本発明の一実施の形態によるデバイスモデル
（補正モデル）を用いたＣＭＯＳインバータの等価回路
図であり、図６（ａ）はダイオード補正モデルを用いた
等価回路図、図６（ｂ）はダイオード接続トランジスタ
補正モデルを用いた等価回路図、図６（ｃ）は複合型補
正モデルを用いた等価回路図である。

【図７】本発明の一実施の形態によるデバイスモデル
（補正モデル）を用いたトランスファーゲート（アナロ
グスイッチ）の等価回路図であり、図７（ａ）はダイオ
ード補正モデルを用いた等価回路図、図７（ｂ）はダイ
オード接続トランジスタ補正モデルを用いた等価回路
図、図７（ｃ）は複合型補正モデルを用いた等価回路図
である。

【図８】本発明の一実施の形態によるシミュレーション
・ツールへの応用を説明する図である。

【図９】ｎチャネルＴＦＴのＩＤ−ＶＤ特性を示すグラ
フであり、図９（ａ）はストレス印加前の特性を示すグ
ラフ、図９（ｂ）はストレス印加後の特性を示すグラフ
である。

【図１０】ｐチャネルＴＦＴのＩＤ−ＶＤ特性を示すグ
ラフであり、図１０（ａ）はストレス印加前の特性を示
すグラフ、図１０（ｂ）はストレス印加後の特性を示す
グラフである。

【図１１】ｎチャネルＴＦＴのＲＤ−ＶＤ特性を示すグ
ラフであり、図１１（ａ）はストレス印加前の特性を示
すグラフ、図１１（ｂ）はストレス印加後の特性を示す
グラフである。

【図１２】ｐチャネルＴＦＴのＲＤ−ＶＤ特性を示すグ
ラフであり、図１２（ａ）はストレス印加前の特性を示
すグラフ、図１２（ｂ）はストレス印加後の特性を示す
グラフである。

【図１３】２段インバータの初段出力の入出力特性およ
び初段出力の微分特性を示すグラフであり、図１３
（ａ）は初段出力の入出力特性を示しグラフ、図１３
（ｂ）は初段出力の微分特性を示しグラフである。

【図１４】２段インバータの後段出力の入出力特性およ
び後段出力の微分特性を示すグラフであり、図１４
（ａ）は後段出力の入出力特性を示すグラフ、図１４
（ｂ）は後段出力の微分特性を示すグラフである。

【図１５】本発明の一実施の形態によるダイオード補正
モデルを適用したｎチャネルＴＦＴモデルのＩＤ−ＶＤ
特性のシミュレーション結果を示すグラフである。

【図１６】本発明の一実施の形態によるダイオード接続
トランジスタ補正モデルを適用したｎチャネルＴＦＴモ
デルのＩＤ−ＶＤ特性のシミュレーション結果を示すグ
ラフであり、図１６（ａ）は補正トランジスタＴｈのチ
ャネル長Ｌｈを０．３μｍとした場合のシミュレーショ
ン結果を示すグラフ、図１６（ｂ）は補正トランジスタ
Ｔｈのチャネル長Ｌｈを１μｍとした場合のシミュレー
ション結果を示すグラフ、図１６（ｃ）は補正トランジ
スタＴｈのチャネル長Ｌｈを６μｍとした場合のシミュ
レーション結果を示すグラフである。

【図１７】本発明の一実施の形態によるダイオード接続
トランジスタ補正モデルを適用したｎチャネルＴＦＴモ
デルのＩＤ−ＶＤ特性のシミュレーション結果を示すグ
ラフであり、図１７（ａ）は図１６（ａ）〜（ｃ）の各
シミュレーション結果を１つのグラフに表したグラフ、
図１７（ｂ）はＩＤ−ＶＤ特性の補正トランジスタＴｈ
のチャネル長Ｌｈ依存性を示すグラフ、図１７（ｃ）は
補正トランジスタＴｈの電流−電圧特性を示すグラフで
ある。

【図１８】本発明の一実施の形態によるダイオード接続
トランジスタ補正モデルを適用したインバータモデルの
入出力特性のシミュレーション結果を示すグラフであ
る。

【図１９】本発明の一実施の形態によるダイオード接続
トランジスタ補正モデルを適用したインバータモデルを
用いて構成したリングオシレータ（インバータ９段構
成）の発振周波数と発振波形のシミュレーション結果を
示すグラフであり、図１９（ａ）はホットキャリア劣化
のない真性トランジスタモデルを用いた場合のシミュレ
ーション結果、図１９（ｂ）はチャネル長０．３μｍの
補正トランジスタＴｈを用いた場合のシミュレーション
結果、図１９（ｃ）はチャネル長１μｍの補正トランジ
スタＴｈを用いた場合のシミュレーション結果、図１９
（ｄ）はチャネル長６μｍの補正トランジスタＴｈを用
いた場合のシミュレーション結果を示すグラフである。

【図２０】本発明の一実施の形態による複合型補正モデ
ルを適用したｎチャネルＴＦＴのＩＤ−ＶＤ特性のシミ
ュレーション結果を示すグラフであり、補正トランジス
タのチャネル長を０．３μｍに固定し、チャネル幅を
５、９、９．５、１０μｍとした場合のシミュレーショ
ン結果を示すグラフである。

【図２１】本発明の一実施の形態による複合型補正モデ
ルを適用したｎチャネルＴＦＴのＩＤ−ＶＤ特性のシミ
ュレーション結果を示すグラフであり、補正トランジス
タのチャネル幅を５μｍに固定し、チャネル長を０．
３、３、６μｍとした場合のシミュレーション結果を示
すグラフである。

【図２２】本発明の一実施の形態による複合型補正モデ
ルを適用したｎチャネルＴＦＴを用いて構成したインバ
ータの２段縦続接続回路のＡＣ（交流）特性のシミュレ
ーション結果を示すグラフであり、補正トランジスタの
チャネル長Ｌｈを０．３μｍとした場合のシミュレーシ
ョン結果を示すグラフである。

【図２３】本発明の一実施の形態による複合型補正モデ
ルを適用したｎチャネルＴＦＴを用いて構成したインバ
ータの２段縦続接続回路のＡＣ（交流）特性のシミュレ
ーション結果を示すグラフであり、補正トランジスタの
チャネル長Ｌｈを１μｍとした場合のシミュレーション
結果を示すグラフである。

【図２４】本発明の一実施の形態による複合型補正モデ
ルを適用したｎチャネルＴＦＴを用いて構成したインバ
ータの２段縦続接続回路のＡＣ（交流）特性のシミュレ
ーション結果を示すグラフであり、補正トランジスタの
チャネル長Ｌｈを６μｍとした場合のシミュレーション
結果を示すグラフである。

【図２５】半導体分野に最も普及された回路シミュレー
タＳＰＩＣＥの構成図である。

【図２６】低温ポリシリコン薄膜トランジスタ（ｐ−Ｓ
ｉＴＦＴ）のデバイス構造を説明する図である。

【図２７】キャリア注入とトラップ現象を説明するＭＯ
Ｓ構造のエネルギーバンド図である。

【図２８】ホットキャリア注入によるＩＤ−ＶＧ特性お
よびμ−ＶＧ特性の劣化例を示すグラフであり、図２８
（ａ）はドレイン電圧ＶＤを１Ｖ（ボルト）に固定した
場合のｎチャネルＴＦＴの線形領域のドレイン電流−ゲ
ート電圧特性（ＩＤ−ＶＧ特性）を示すグラフ、図２８
（ｂ）はドレイン電圧ＶＤを１Ｖ（ボルト）に固定した
場合のｎチャネルＴＦＴの電界効果移動度−ゲート電圧
特性（μ−ＶＧ特性）を示すグラフである。

【図２９】ホットキャリア注入によるＩＤ−ＶＤ特性お
よびＲＤ−ＶＤ特性の劣化例を示すグラフであり、図２
９（ａ）はゲート電圧ＶＧを１０Ｖに固定した場合のｎ
チャネルＴＦＴのドレイン電流−ドレイン電圧特性（Ｉ
Ｄ−ＶＤ特性）を示すグラフ、図２９（ｂ）はゲート電
圧ＶＧを１０Ｖに固定した場合のｎチャネルＴＦＴのオ
ン抵抗−ドレイン電圧特性（ＲＤ−ＶＤ特性）を示すグ
ラフである。

【図３０】ホットキャリア注入によるＣＭＯＳインバー
タの出力−入力（Ｖｏ−Ｖｉｎ特性）の劣化例を示す図
であり、図３０（ａ）はＣＭＯＳインバータの等価回路
図、図３０（ｂ）はＣＭＯＳインバータの簡略化回路
図、図３０（ｃ）はＣＭＯＳインバータの出力−入力特
性を示すグラフである。

【符号の説明】

ＲＨ非線形抵抗素子Ｄｈ、Ｄｈ１、Ｄｈ２補正ダイオードＴ真性トランジスタｓソース電極ｇゲート電極ｄドレイン電極Ｓ補正モデルのソース電極Ｇ補正モデルのゲート電極Ｄ補正モデルのドレイン電極Ｔｈ補正トランジスタＬ、Ｌ１、Ｌ２真性トランジスタのチャネル長Ｗ、Ｗ１、Ｗ２真性トランジスタのチャネル幅Ｌｈ補正トランジスタのチャネル長Ｗｈ補正トランジスタのチャネル幅

───────────────────────────────────────────────────── フロントページの続き (72)発明者三輪裕一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者木村昌弘神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B046 AA08 BA03 JA04 5F110 AA08 AA25 AA30 BB02 CC02 DD02 GG02 GG13 HM15 PP03

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に形成された薄膜トランジス
タのデバイスモデルを、ホットキャリア劣化のない真性トランジスタと、前記真
性トランジスタのドレイン電極に直列接続された非線形
抵抗素子とから構成し、前記薄膜トランジスタのデバイスモデルを用いて回路シ
ミュレーションを行うことを特徴とするシミュレーショ
ン方法。
【請求項２】請求項１記載のシミュレーション方法にお
いて、前記非線形抵抗素子はダイオードであることを特徴とす
るシミュレーション方法。
【請求項３】請求項１記載のシミュレーション方法にお
いて、前記非線形抵抗素子は、ゲート電極とドレイン電極とを
短絡させたトランジスタであることを特徴とするシミュ
レーション方法。
【請求項４】請求項１記載のシミュレーション方法にお
いて、前記非線形抵抗素子は、ゲート電極とドレイン電極とを
短絡させた薄膜トランジスタであり、当該薄膜トランジ
スタのチャネル長、チャネル幅およびしきい値をそれぞ
れ所定の値に設定することで、ホットキャリア劣化によ
るチャネル抵抗の増加分を設定することを特徴とするシ
ミュレーション方法。
【請求項５】絶縁性基板上に形成された薄膜トランジス
タのデバイスモデルを、ホットキャリア劣化のない真性トランジスタと、前記真
性トランジスタのソース電極およびドレイン電極と並列
に接続されたホットキャリア劣化のあるトランジスタと
から構成し、前記薄膜トランジスタのデバイスモデルを用いて回路シ
ミュレーションを行うことを特徴とするシミュレーショ
ン方法。
【請求項６】絶縁性基板上に形成された薄膜トランジス
タのデバイスモデルを、ホットキャリア劣化のない真性トランジスタと前記真性
トランジスタのドレイン電極に直列接続された非線形抵
抗素子、又は、ホットキャリア劣化のない真性トランジ
スタと前記真性トランジスタのソース電極およびドレイ
ン電極と並列に接続されたホットキャリア劣化のあるト
ランジスタ、から構成し、前記薄膜トランジスタのデバイスモデルを用いて回路シ
ミュレーションを行うことを特徴とするシミュレーショ
ン装置。