JP2003270302A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003270302A JP2003270302A JP2002072350A JP2002072350A JP2003270302A JP 2003270302 A JP2003270302 A JP 2003270302A JP 2002072350 A JP2002072350 A JP 2002072350A JP 2002072350 A JP2002072350 A JP 2002072350A JP 2003270302 A JP2003270302 A JP 2003270302A
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- terminals
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- circuit
- switch circuit
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 複数の半導体チップを実装したＭＣＰにおい
て、半導体チップの端子とＭＣＰの外部端子との接続不
良を確実に検出する。 【解決手段】 半導体装置は、半導体チップにそれぞれ
接続される専用端子と、半導体チップに共通に接続され
る共通端子を含む第１端子とを有している。半導体チッ
プの少なくとも２つは、接続試験回路とスイッチ回路と
を有している。接続試験回路は、第１端子から受けるレ
ベルに応じて、半導体チップ内の第１ノードを第１電圧
線に接続する。スイッチ回路は、専用端子から受けるレ
ベルに応じてオンし、専用端子及び共通端子を含む端子
のいずれかに第１ノードを接続する。このため、専用端
子及び第１端子に所定のレベルを供給した状態で、スイ
ッチ回路に流れる電流を測定することで、各半導体チッ
プ毎に、半導体チップの端子と外部端子との接続試験を
実施できる。
て、半導体チップの端子とＭＣＰの外部端子との接続不
良を確実に検出する。 【解決手段】 半導体装置は、半導体チップにそれぞれ
接続される専用端子と、半導体チップに共通に接続され
る共通端子を含む第１端子とを有している。半導体チッ
プの少なくとも２つは、接続試験回路とスイッチ回路と
を有している。接続試験回路は、第１端子から受けるレ
ベルに応じて、半導体チップ内の第１ノードを第１電圧
線に接続する。スイッチ回路は、専用端子から受けるレ
ベルに応じてオンし、専用端子及び共通端子を含む端子
のいずれかに第１ノードを接続する。このため、専用端
子及び第１端子に所定のレベルを供給した状態で、スイ
ッチ回路に流れる電流を測定することで、各半導体チッ
プ毎に、半導体チップの端子と外部端子との接続試験を
実施できる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを１つのパッケージに実装したマルチチップパッケー
ジ（Multi Chip Package；以下、ＭＣＰと称す）に関す
る。また、本発明は、ＭＣＰに実装された半導体チップ
の端子とＭＣＰの外部端子との接続を確認するための試
験回路に関する。
プを１つのパッケージに実装したマルチチップパッケー
ジ（Multi Chip Package；以下、ＭＣＰと称す）に関す
る。また、本発明は、ＭＣＰに実装された半導体チップ
の端子とＭＣＰの外部端子との接続を確認するための試
験回路に関する。
【０００２】
【従来の技術】一般に、半導体装置は、動作を確認した
半導体チップをパッケージに実装して形成されている。
半導体チップの端子は、半導体チップをパッケージに実
装する際に（半導体装置の組立時）、ボンディングワイ
ヤ等によりパッケージの外部端子に接続される。半導体
装置の組立後、半導体チップの端子とパッケージの外部
端子との接続試験は、半導体チップの端子に接続されて
いる保護回路を利用して行われる。すなわち、保護回路
の電気的特性を測定することにより、半導体チップの端
子と外部端子との接続が確認される。この種の測定手法
および試験回路は、例えば、特開平１１−３９８９８号
公報に開示されている。
半導体チップをパッケージに実装して形成されている。
半導体チップの端子は、半導体チップをパッケージに実
装する際に（半導体装置の組立時）、ボンディングワイ
ヤ等によりパッケージの外部端子に接続される。半導体
装置の組立後、半導体チップの端子とパッケージの外部
端子との接続試験は、半導体チップの端子に接続されて
いる保護回路を利用して行われる。すなわち、保護回路
の電気的特性を測定することにより、半導体チップの端
子と外部端子との接続が確認される。この種の測定手法
および試験回路は、例えば、特開平１１−３９８９８号
公報に開示されている。
【０００３】一方、近年、複数の半導体チップを１つの
パッケージに実装した半導体装置（ＭＣＰ）が開発され
ている。図５は、この種のＭＣＰの一例を示している。
この例では、ＭＣＰは、パッケージ基板上に、２つの半
導体チップを搭載して形成されている。各半導体チップ
は、パッケージの外部端子に接続される端子と、保護回
路と、端子に供給される信号を受ける内部回路とを有し
ている。保護回路は、端子と電源線・接地線との間にそ
れぞれ配置されたダイオードと、端子と内部回路との間
に配置された抵抗とを有している。この例では、ＭＣＰ
の外部端子には、２つの半導体チップに共通の信号が供
給される。このため、各半導体チップの端子は、共通端
子として互いに接続されている。
パッケージに実装した半導体装置（ＭＣＰ）が開発され
ている。図５は、この種のＭＣＰの一例を示している。
この例では、ＭＣＰは、パッケージ基板上に、２つの半
導体チップを搭載して形成されている。各半導体チップ
は、パッケージの外部端子に接続される端子と、保護回
路と、端子に供給される信号を受ける内部回路とを有し
ている。保護回路は、端子と電源線・接地線との間にそ
れぞれ配置されたダイオードと、端子と内部回路との間
に配置された抵抗とを有している。この例では、ＭＣＰ
の外部端子には、２つの半導体チップに共通の信号が供
給される。このため、各半導体チップの端子は、共通端
子として互いに接続されている。
【０００４】
【発明が解決しようとする課題】ところで、ＭＣＰに搭
載される複数の半導体チップの端子が共通端子として互
いに接続される場合、ＭＣＰに組立後の接続試験におい
て、保護回路を利用した従来の方法では、共通端子と外
部端子との接続不良を検出できない。具体的には、例え
ば、図の左側の半導体チップに接続不良が発生し（図の
×印）、共通端子と外部端子とが接続されていない場合
にも、右側の半導体チップの保護回路のダイオード特性
は、正常に測定できる。このため、外部端子に複数の端
子が接続される場合、一方の端子の接続が不良でも、そ
の不良は、検出できない。
載される複数の半導体チップの端子が共通端子として互
いに接続される場合、ＭＣＰに組立後の接続試験におい
て、保護回路を利用した従来の方法では、共通端子と外
部端子との接続不良を検出できない。具体的には、例え
ば、図の左側の半導体チップに接続不良が発生し（図の
×印）、共通端子と外部端子とが接続されていない場合
にも、右側の半導体チップの保護回路のダイオード特性
は、正常に測定できる。このため、外部端子に複数の端
子が接続される場合、一方の端子の接続が不良でも、そ
の不良は、検出できない。
【０００５】上述した接続不良は、ＭＣＰに実装された
半導体チップが正常に動作することを確認するための機
能試験において、半導体チップの動作不良として検出さ
れる。このように、従来は、ＭＣＰを組み立てた時点で
不良が発生しているにもかかわらず、その不良は機能試
験まで検出されない。この結果、不良の発生工程へのフ
ィードバックが遅れ、その間に多数の不良品が製造され
てしまう。
半導体チップが正常に動作することを確認するための機
能試験において、半導体チップの動作不良として検出さ
れる。このように、従来は、ＭＣＰを組み立てた時点で
不良が発生しているにもかかわらず、その不良は機能試
験まで検出されない。この結果、不良の発生工程へのフ
ィードバックが遅れ、その間に多数の不良品が製造され
てしまう。
【０００６】また、本来、機能試験で多数のＭＣＰが不
良品と判明した場合、規格を変更して再度機能試験を実
行するか、ウエハ製造工程へのフィードバックが必要か
を判断する必要がある。しかし、機能不良品に組立不良
品が含まれている可能性がある場合、不良の原因が、半
導体製造工程にあるのか組立工程にあるのかを最初に判
断しなくてはならない。このため、最悪の場合には、製
品の出荷時期が遅れてしまう。
良品と判明した場合、規格を変更して再度機能試験を実
行するか、ウエハ製造工程へのフィードバックが必要か
を判断する必要がある。しかし、機能不良品に組立不良
品が含まれている可能性がある場合、不良の原因が、半
導体製造工程にあるのか組立工程にあるのかを最初に判
断しなくてはならない。このため、最悪の場合には、製
品の出荷時期が遅れてしまう。
【０００７】さらに、本来、機能試験を実施しなくても
よい組立不良品について、機能試験を実施するため、試
験コストは増加する。この結果、ＭＣＰの製造コストは
増大する。本発明の目的は、複数の半導体チップを実装
したＭＣＰにおいて、半導体チップの端子とＭＣＰの外
部端子の接続不良を容易かつ確実に検出できる半導体装
置を提供することである。
よい組立不良品について、機能試験を実施するため、試
験コストは増加する。この結果、ＭＣＰの製造コストは
増大する。本発明の目的は、複数の半導体チップを実装
したＭＣＰにおいて、半導体チップの端子とＭＣＰの外
部端子の接続不良を容易かつ確実に検出できる半導体装
置を提供することである。
【０００８】
【課題を解決するための手段】請求項１の半導体装置
は、複数の半導体チップを実装して構成されている。半
導体装置は、半導体チップにそれぞれ接続される専用端
子と、半導体チップに共通に接続される共通端子を含む
第１端子とを有している。半導体チップの少なくとも２
つは、接続試験回路とスイッチ回路とを有している。接
続試験回路は、第１端子から受けるレベルに応じて、半
導体チップ内の第１ノードを第１電圧線に接続する。ス
イッチ回路は、専用端子から受けるレベルに応じてオン
し、専用端子及び共通端子を含む端子のいずれかに第１
ノードを接続する。
は、複数の半導体チップを実装して構成されている。半
導体装置は、半導体チップにそれぞれ接続される専用端
子と、半導体チップに共通に接続される共通端子を含む
第１端子とを有している。半導体チップの少なくとも２
つは、接続試験回路とスイッチ回路とを有している。接
続試験回路は、第１端子から受けるレベルに応じて、半
導体チップ内の第１ノードを第１電圧線に接続する。ス
イッチ回路は、専用端子から受けるレベルに応じてオン
し、専用端子及び共通端子を含む端子のいずれかに第１
ノードを接続する。
【０００９】すなわち、複数の半導体チップに形成され
ている接続試験回路は、第１端子のレベルに応じて同時
に動作し、スイッチ回路は、専用端子のレベルに応じて
半導体チップ毎にオンする。このため、専用端子に所定
のレベルをそれぞれ供給し、スイッチ回路を順次オンさ
せ、第１端子に所定のレベルを供給することで、半導体
チップの端子と外部端子との接続を個別に確認できる。
具体的には、スイッチ回路に流れる電流を測定すること
で、各半導体チップ毎に、半導体チップの端子と外部端
子との接続試験を実施できる。この結果、半導体装置の
組立不良を簡易な回路で確実に検出できる。
ている接続試験回路は、第１端子のレベルに応じて同時
に動作し、スイッチ回路は、専用端子のレベルに応じて
半導体チップ毎にオンする。このため、専用端子に所定
のレベルをそれぞれ供給し、スイッチ回路を順次オンさ
せ、第１端子に所定のレベルを供給することで、半導体
チップの端子と外部端子との接続を個別に確認できる。
具体的には、スイッチ回路に流れる電流を測定すること
で、各半導体チップ毎に、半導体チップの端子と外部端
子との接続試験を実施できる。この結果、半導体装置の
組立不良を簡易な回路で確実に検出できる。
【００１０】請求項２の半導体装置では、スイッチ回路
により第１ノードと接続される端子は、スイッチ回路を
オンする専用端子である。すなわち、専用端子は、接続
試験時に、スイッチ回路をオンする端子として機能する
とともに、接続試験の結果を確認する端子として機能す
る。このため、半導体チップに専用端子が１つしかない
場合にも、確実に接続試験を実施できる。
により第１ノードと接続される端子は、スイッチ回路を
オンする専用端子である。すなわち、専用端子は、接続
試験時に、スイッチ回路をオンする端子として機能する
とともに、接続試験の結果を確認する端子として機能す
る。このため、半導体チップに専用端子が１つしかない
場合にも、確実に接続試験を実施できる。
【００１１】請求項３の半導体装置では、スイッチ回路
により第１ノードと接続される端子は、スイッチ回路を
オンする専用端子とは別の端子である。このため、１回
の接続試験で、２つの専用端子の接続を確認できる。従
って、１つの半導体チップが複数の専用端子を有する場
合に、接続試験の時間を短縮できる。請求項４の半導体
装置では、接続試験回路は、第１ノードと第１電圧線と
の間に並列に接続されている複数のスイッチを有する。
これらスイッチは、第１端子から受けるレベルに応じて
第１ノードを第1電圧線にそれぞれ接続する。すなわ
ち、接続試験回路は、各第１端子のレベルに応じてオン
する。このため、接続試験により、接続不良を起こして
いる第１端子を特定できる。
により第１ノードと接続される端子は、スイッチ回路を
オンする専用端子とは別の端子である。このため、１回
の接続試験で、２つの専用端子の接続を確認できる。従
って、１つの半導体チップが複数の専用端子を有する場
合に、接続試験の時間を短縮できる。請求項４の半導体
装置では、接続試験回路は、第１ノードと第１電圧線と
の間に並列に接続されている複数のスイッチを有する。
これらスイッチは、第１端子から受けるレベルに応じて
第１ノードを第1電圧線にそれぞれ接続する。すなわ
ち、接続試験回路は、各第１端子のレベルに応じてオン
する。このため、接続試験により、接続不良を起こして
いる第１端子を特定できる。
【００１２】請求項５の半導体装置では、接続試験回路
は、第１ノードと第１電圧線との間に直列に接続されて
いる複数のスイッチを有する。これらスイッチは、第１
端子から受けるレベルに応じてそれぞれ動作する。接続
試験回路は、第１端子からそれぞれ所定の電圧を受けて
いるときのみ、全てのスイッチをオンし、第１ノードと
第１電圧線とを接続する。このため、１回の接続試験
で、複数の共通端子の接続を同時に確認できる。
は、第１ノードと第１電圧線との間に直列に接続されて
いる複数のスイッチを有する。これらスイッチは、第１
端子から受けるレベルに応じてそれぞれ動作する。接続
試験回路は、第１端子からそれぞれ所定の電圧を受けて
いるときのみ、全てのスイッチをオンし、第１ノードと
第１電圧線とを接続する。このため、１回の接続試験
で、複数の共通端子の接続を同時に確認できる。
【００１３】端子の接続不良が１つでも見つかったと
き、半導体装置は不良品と判定される。このため、組立
工程後の接続試験において、不良品の判定を短時間でで
きる。すなわち、試験時間を短縮できる。
き、半導体装置は不良品と判定される。このため、組立
工程後の接続試験において、不良品の判定を短時間でで
きる。すなわち、試験時間を短縮できる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体装置の第１の
実施形態を示している。この実施形態は、請求項１、請
求項２、請求項４に対応している。半導体装置は、パッ
ケージ基板１０上にＤＲＡＭ１２（半導体チップ）とＮ
ＯＲ型フラッシュメモリ１４（半導体チップ）とを搭載
し、マルチチップパッケージ１６（以下、ＭＣＰと称
す）として形成されている。
用いて説明する。図１は、本発明の半導体装置の第１の
実施形態を示している。この実施形態は、請求項１、請
求項２、請求項４に対応している。半導体装置は、パッ
ケージ基板１０上にＤＲＡＭ１２（半導体チップ）とＮ
ＯＲ型フラッシュメモリ１４（半導体チップ）とを搭載
し、マルチチップパッケージ１６（以下、ＭＣＰと称
す）として形成されている。
【００１５】ＤＲＡＭ１２は、コマンド端子／ＲＡＳ、
アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及
び接地端子ＶＳＳ等を有している。また、ＤＲＡＭ１２
は、スイッチ回路２０、接続試験回路２２、制御回路２
４及びメモリセルアレイ２６を有している。スイッチ回
路２０及び接続試験回路２２は、後述するように、ＤＲ
ＡＭ１２の端子とＭＣＰ１６の外部端子との接続を確認
するための試験回路として動作する。
アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及
び接地端子ＶＳＳ等を有している。また、ＤＲＡＭ１２
は、スイッチ回路２０、接続試験回路２２、制御回路２
４及びメモリセルアレイ２６を有している。スイッチ回
路２０及び接続試験回路２２は、後述するように、ＤＲ
ＡＭ１２の端子とＭＣＰ１６の外部端子との接続を確認
するための試験回路として動作する。
【００１６】スイッチ回路２０は、ｎＭＯＳトランジス
タ２０ａにより構成されている。ｎＭＯＳトランジスタ
２０ａは、ゲート及びドレインをコマンド端子／ＲＡＳ
に接続し、ソースを第１ノード１２ａに接続している。
接続試験回路２２は、アドレス端子Ａ０〜Ａｎ及びデー
タ端子ＤＱ０〜ＤＱ７にそれぞれ対応する複数のｎＭＯ
Ｓトランジスタ２２ａを有している。各ｎＭＯＳトラン
ジスタ２２ａのゲートは、各アドレス端子Ａ０〜Ａｎ及
び各データ端子ＤＱ０〜ＤＱ７に接続されている。各ｎ
ＭＯＳトランジスタ２２ａは、ドレインを第１ノード１
２ａに接続し、ソースを接地線ＶＳＳ（第１電圧線）に
接続している。すなわち、各ｎＭＯＳトランジスタ２２
ａは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ
０〜ＤＱ７の電圧レベルに応じてオンし、第１ノード１
２ａを接地線ＶＳＳに接続するスイッチとして動作す
る。
タ２０ａにより構成されている。ｎＭＯＳトランジスタ
２０ａは、ゲート及びドレインをコマンド端子／ＲＡＳ
に接続し、ソースを第１ノード１２ａに接続している。
接続試験回路２２は、アドレス端子Ａ０〜Ａｎ及びデー
タ端子ＤＱ０〜ＤＱ７にそれぞれ対応する複数のｎＭＯ
Ｓトランジスタ２２ａを有している。各ｎＭＯＳトラン
ジスタ２２ａのゲートは、各アドレス端子Ａ０〜Ａｎ及
び各データ端子ＤＱ０〜ＤＱ７に接続されている。各ｎ
ＭＯＳトランジスタ２２ａは、ドレインを第１ノード１
２ａに接続し、ソースを接地線ＶＳＳ（第１電圧線）に
接続している。すなわち、各ｎＭＯＳトランジスタ２２
ａは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ
０〜ＤＱ７の電圧レベルに応じてオンし、第１ノード１
２ａを接地線ＶＳＳに接続するスイッチとして動作す
る。
【００１７】なお、ＤＲＡＭ１２は、図示した端子以外
にも、コマンド端子／ＣＡＳ、／ＷＥ等を有している。
コマンド端子／ＣＡＳ、／ＷＥ等は、接続試験回路２２
における図示していない別のｎＭＯＳトランジスタ２２
ａのゲートにそれぞれ接続されており、第１端子として
機能する。メモリセルアレイ２６は、マトリックス状に
配置された複数の揮発性のメモリセル（図示せず）を有
している。制御回路２４は、コマンド端子／ＲＡＳ、／
ＣＡＳ、／ＷＥ、アドレス端子Ａ０〜Ａ７及びデータ端
子ＤＱ０〜ＤＱ７端子から供給される信号に応じて動作
し、メモリセルアレイ２６の動作を制御する。
にも、コマンド端子／ＣＡＳ、／ＷＥ等を有している。
コマンド端子／ＣＡＳ、／ＷＥ等は、接続試験回路２２
における図示していない別のｎＭＯＳトランジスタ２２
ａのゲートにそれぞれ接続されており、第１端子として
機能する。メモリセルアレイ２６は、マトリックス状に
配置された複数の揮発性のメモリセル（図示せず）を有
している。制御回路２４は、コマンド端子／ＲＡＳ、／
ＣＡＳ、／ＷＥ、アドレス端子Ａ０〜Ａ７及びデータ端
子ＤＱ０〜ＤＱ７端子から供給される信号に応じて動作
し、メモリセルアレイ２６の動作を制御する。
【００１８】より詳細には、読み出し動作時に、メモリ
セルアレイ２６からの読み出しデータは、データ端子Ｄ
Ｑ０〜ＤＱ７に出力される。また、書き込み動作時に、
データ端子ＤＱ０〜ＤＱ７に入力されるデータは、メモ
リセルアレイ２６に書き込まれる。フラッシュメモリ１
４は、レディビジー端子Ｒ／Ｂ、アドレス端子Ａ０〜Ａ
ｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を
有している。また、フラッシュメモリ１４は、スイッチ
回路３０、接続試験回路３２、制御回路３４及びメモリ
セルアレイ３６を有している。スイッチ回路３０及び接
続試験回路３２は、後述するように、フラッシュメモリ
１４の端子とＭＣＰ１６の外部端子との接続を確認する
ための試験回路として動作する。
セルアレイ２６からの読み出しデータは、データ端子Ｄ
Ｑ０〜ＤＱ７に出力される。また、書き込み動作時に、
データ端子ＤＱ０〜ＤＱ７に入力されるデータは、メモ
リセルアレイ２６に書き込まれる。フラッシュメモリ１
４は、レディビジー端子Ｒ／Ｂ、アドレス端子Ａ０〜Ａ
ｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を
有している。また、フラッシュメモリ１４は、スイッチ
回路３０、接続試験回路３２、制御回路３４及びメモリ
セルアレイ３６を有している。スイッチ回路３０及び接
続試験回路３２は、後述するように、フラッシュメモリ
１４の端子とＭＣＰ１６の外部端子との接続を確認する
ための試験回路として動作する。
【００１９】スイッチ回路３０は、ｎＭＯＳトランジス
タ３０ａにより構成されている。ｎＭＯＳトランジスタ
３０ａは、ゲート及びドレインをレディビジー端子Ｒ／
Ｂに接続し、ソースを第１ノード１４ａに接続してい
る。接続試験回路３２は、アドレス端子Ａ０〜Ａｎ及び
データ端子ＤＱ０〜ＤＱ７にそれぞれ対応する複数のｎ
ＭＯＳトランジスタ３２ａを有している。各ｎＭＯＳト
ランジスタ３２ａのゲートは、各アドレス端子Ａ０〜Ａ
ｎ及び各データ端子ＤＱ０〜ＤＱ７に接続されている。
各ｎＭＯＳトランジスタ３２ａは、ドレインを第１ノー
ド１４ａに接続し、ソースを接地線ＶＳＳ（第１電圧
線）に接続している。すなわち、各ｎＭＯＳトランジス
タ３２ａは、各アドレス端子Ａ０〜Ａｎ及び各データ端
子ＤＱ０〜ＤＱ７の電圧レベルに応じてオンし、第１ノ
ード１４ａを接地線ＶＳＳに接続するスイッチとして動
作する。
タ３０ａにより構成されている。ｎＭＯＳトランジスタ
３０ａは、ゲート及びドレインをレディビジー端子Ｒ／
Ｂに接続し、ソースを第１ノード１４ａに接続してい
る。接続試験回路３２は、アドレス端子Ａ０〜Ａｎ及び
データ端子ＤＱ０〜ＤＱ７にそれぞれ対応する複数のｎ
ＭＯＳトランジスタ３２ａを有している。各ｎＭＯＳト
ランジスタ３２ａのゲートは、各アドレス端子Ａ０〜Ａ
ｎ及び各データ端子ＤＱ０〜ＤＱ７に接続されている。
各ｎＭＯＳトランジスタ３２ａは、ドレインを第１ノー
ド１４ａに接続し、ソースを接地線ＶＳＳ（第１電圧
線）に接続している。すなわち、各ｎＭＯＳトランジス
タ３２ａは、各アドレス端子Ａ０〜Ａｎ及び各データ端
子ＤＱ０〜ＤＱ７の電圧レベルに応じてオンし、第１ノ
ード１４ａを接地線ＶＳＳに接続するスイッチとして動
作する。
【００２０】なお、フラッシュメモリ１４は、図示した
端子以外にも、コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等
を有している。コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等
は、接続試験回路３２における図示していない別のｎＭ
ＯＳトランジスタ３２ａのゲートにそれぞれ接続されて
おり、第１端子として機能する。メモリセルアレイ３６
は、マトリックス状に配置された複数の不揮発性のメモ
リセル（図示せず）を有している。これらメモリセル
は、フローティングゲートと制御ゲートとを有してい
る。制御回路３４は、レディビジー端子Ｒ／Ｂ、コマン
ド端子／ＣＥ、／ＯＥ、／ＷＥ、アドレス端子Ａ０〜Ａ
ｎ及びデータ端子ＤＱ０〜ＤＱ７から供給される信号に
応じて動作し、メモリセルアレイ３６の動作を制御す
る。
端子以外にも、コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等
を有している。コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等
は、接続試験回路３２における図示していない別のｎＭ
ＯＳトランジスタ３２ａのゲートにそれぞれ接続されて
おり、第１端子として機能する。メモリセルアレイ３６
は、マトリックス状に配置された複数の不揮発性のメモ
リセル（図示せず）を有している。これらメモリセル
は、フローティングゲートと制御ゲートとを有してい
る。制御回路３４は、レディビジー端子Ｒ／Ｂ、コマン
ド端子／ＣＥ、／ＯＥ、／ＷＥ、アドレス端子Ａ０〜Ａ
ｎ及びデータ端子ＤＱ０〜ＤＱ７から供給される信号に
応じて動作し、メモリセルアレイ３６の動作を制御す
る。
【００２１】より詳細には、読み出し動作時に、メモリ
セルアレイ３６からの読み出しデータは、データ端子Ｄ
Ｑ０〜ＤＱ７に出力される。また、書き込み動作時に、
データ端子ＤＱ０〜ＤＱ７に入力されるデータは、メモ
リセルアレイ３６に書き込まれる。パッケージ基板１０
には、ＤＲＡＭ１２のコマンド端子／ＲＡＳに対応する
外部端子／ＲＡＳ（ＤＲＡＭ１２の専用端子）、フラッ
シュメモリ１４のレディビジー端子Ｒ／Ｂに対応する外
部端子Ｒ／Ｂ（フラッシュメモリ１４の専用端子）が形
成されている。また、パッケージ基板１０には、ＤＲＡ
Ｍ１２及びフラッシュメモリ１４に共通のアドレス端子
Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７に対応する外部
端子Ａ０〜Ａｎ（共通端子、第１端子）、ＤＱ０〜ＤＱ
７（共通端子、第１端子）が形成されている。さらに、
パッケージ基板１０には、ＤＲＡＭ１２のコマンド端子
／ＣＡＳ、／ＷＥ等に対応する外部端子／ＣＡＳ、／Ｗ
Ｅ等（第１端子、図示せず）、フラッシュメモリ１４の
コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等に対応する外部
端子／ＣＥ、／ＯＥ、／ＷＥ等（第１端子、図示せず）
が形成されている。
セルアレイ３６からの読み出しデータは、データ端子Ｄ
Ｑ０〜ＤＱ７に出力される。また、書き込み動作時に、
データ端子ＤＱ０〜ＤＱ７に入力されるデータは、メモ
リセルアレイ３６に書き込まれる。パッケージ基板１０
には、ＤＲＡＭ１２のコマンド端子／ＲＡＳに対応する
外部端子／ＲＡＳ（ＤＲＡＭ１２の専用端子）、フラッ
シュメモリ１４のレディビジー端子Ｒ／Ｂに対応する外
部端子Ｒ／Ｂ（フラッシュメモリ１４の専用端子）が形
成されている。また、パッケージ基板１０には、ＤＲＡ
Ｍ１２及びフラッシュメモリ１４に共通のアドレス端子
Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７に対応する外部
端子Ａ０〜Ａｎ（共通端子、第１端子）、ＤＱ０〜ＤＱ
７（共通端子、第１端子）が形成されている。さらに、
パッケージ基板１０には、ＤＲＡＭ１２のコマンド端子
／ＣＡＳ、／ＷＥ等に対応する外部端子／ＣＡＳ、／Ｗ
Ｅ等（第１端子、図示せず）、フラッシュメモリ１４の
コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等に対応する外部
端子／ＣＥ、／ＯＥ、／ＷＥ等（第１端子、図示せず）
が形成されている。
【００２２】図２は、ＭＣＰ１６の構造の概要を示して
いる。パッケージ基板１０の外部端子は、ボンディング
ワイヤを介して、ＤＲＡＭ１２の端子及びフラッシュメ
モリ１４の端子に接続されている。外部端子は、パッケ
ージ基板１０内の配線を介して、パッケージ基板１０の
裏面に形成されたはんだボールに接続されている。以
下、上述した図１を用いて、マルチチップパッケージ１
６の接続試験の手順を示す。この実施形態では、ＤＲＡ
Ｍ１２とフラッシュメモリ１４の接続試験が順次行われ
る。接続試験は、ＬＳＩテスタを用いて実施される。
いる。パッケージ基板１０の外部端子は、ボンディング
ワイヤを介して、ＤＲＡＭ１２の端子及びフラッシュメ
モリ１４の端子に接続されている。外部端子は、パッケ
ージ基板１０内の配線を介して、パッケージ基板１０の
裏面に形成されたはんだボールに接続されている。以
下、上述した図１を用いて、マルチチップパッケージ１
６の接続試験の手順を示す。この実施形態では、ＤＲＡ
Ｍ１２とフラッシュメモリ１４の接続試験が順次行われ
る。接続試験は、ＬＳＩテスタを用いて実施される。
【００２３】ＤＲＡＭ１２とパッケージ基板１０との接
続試験を行う場合、まず、パッケージ基板１０の外部端
子／ＲＡＳに高レベルが供給され、スイッチ回路２０は
オンする。すなわち、ｎＭＯＳトランジスタ２０ａのド
レインとソースは導通し、第１ノード１２ａは高レベル
に変化する。この状態で、外部端子Ａ０〜Ａｎ、ＤＱ０
〜ＤＱ７及び／ＣＡＳ、／ＷＥ（第１端子）に順次高レ
ベルが供給され、外部端子／ＲＡＳから流れる電流が順
次測定される。
続試験を行う場合、まず、パッケージ基板１０の外部端
子／ＲＡＳに高レベルが供給され、スイッチ回路２０は
オンする。すなわち、ｎＭＯＳトランジスタ２０ａのド
レインとソースは導通し、第１ノード１２ａは高レベル
に変化する。この状態で、外部端子Ａ０〜Ａｎ、ＤＱ０
〜ＤＱ７及び／ＣＡＳ、／ＷＥ（第１端子）に順次高レ
ベルが供給され、外部端子／ＲＡＳから流れる電流が順
次測定される。
【００２４】例えば、ＤＲＡＭ１２のアドレス端子Ａ０
が外部端子Ａ０に正常に接続されているとき、アドレス
端子Ａ０に接続されているｎＭＯＳトランジスタ２２ａ
は、外部端子Ａ０の高レベルをゲートに受けてオンす
る。このため、第１ノード１２ａは、接地線ＶＳＳに接
続され、外部端子／ＲＡＳから接地線ＶＳＳに電流が流
れる。一方、外部端子Ａ０とアドレス端子Ａ０との間に
接続不良があるとき、アドレス端子Ａ０に接続されてい
るｎＭＯＳトランジスタ２２ａはオンしないので、電流
は流れない。
が外部端子Ａ０に正常に接続されているとき、アドレス
端子Ａ０に接続されているｎＭＯＳトランジスタ２２ａ
は、外部端子Ａ０の高レベルをゲートに受けてオンす
る。このため、第１ノード１２ａは、接地線ＶＳＳに接
続され、外部端子／ＲＡＳから接地線ＶＳＳに電流が流
れる。一方、外部端子Ａ０とアドレス端子Ａ０との間に
接続不良があるとき、アドレス端子Ａ０に接続されてい
るｎＭＯＳトランジスタ２２ａはオンしないので、電流
は流れない。
【００２５】このように、ＭＣＰ１６の外部端子をそれ
ぞれ高レベルにした状態で電流が測定され、ＤＲＡＭ１
２の第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＡ
Ｓ、／ＷＥの接続不良が検出される。すなわち、接続不
良の検出は、接続試験回路２２のｎＭＯＳトランジスタ
２２ａに接続されている第１端子ごとに行われる。ま
た、接続試験において、第１端子Ａ０〜Ａｎ、ＤＱ０〜
ＤＱ７、／ＣＡＳ、／ＷＥの全てが接続不良と検出され
た場合、コマンド端子／ＲＡＳ及び接地端子ＶＳＳの少
なくともいずれかが接続不良を起こしていると判定され
る。
ぞれ高レベルにした状態で電流が測定され、ＤＲＡＭ１
２の第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＡ
Ｓ、／ＷＥの接続不良が検出される。すなわち、接続不
良の検出は、接続試験回路２２のｎＭＯＳトランジスタ
２２ａに接続されている第１端子ごとに行われる。ま
た、接続試験において、第１端子Ａ０〜Ａｎ、ＤＱ０〜
ＤＱ７、／ＣＡＳ、／ＷＥの全てが接続不良と検出され
た場合、コマンド端子／ＲＡＳ及び接地端子ＶＳＳの少
なくともいずれかが接続不良を起こしていると判定され
る。
【００２６】フラッシュメモリ１４とパッケージ基板１
０との接続試験を行う場合も、ＤＲＡＭ１２の接続試験
と同様に行われる。まず、パッケージ基板１０の外部端
子Ｒ／Ｂに高レベルが供給される。このため、スイッチ
回路３０はオンし、第１ノード１４ａは高レベルに変化
する。この状態で、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ
７及び／ＣＥ、／ＯＥ、／ＷＥ（第１端子）に順次高レ
ベルが供給され、外部端子Ｒ／Ｂから流れる電流が順次
測定される。そして、フラッシュメモリ１４の第１端子
Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＥ、／ＯＥ、／Ｗ
Ｅの接続不良が検出される。すなわち、接続不良の検出
は、接続試験回路３２のｎＭＯＳトランジスタ３２ａに
接続されている第１端子ごとに行われる。
０との接続試験を行う場合も、ＤＲＡＭ１２の接続試験
と同様に行われる。まず、パッケージ基板１０の外部端
子Ｒ／Ｂに高レベルが供給される。このため、スイッチ
回路３０はオンし、第１ノード１４ａは高レベルに変化
する。この状態で、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ
７及び／ＣＥ、／ＯＥ、／ＷＥ（第１端子）に順次高レ
ベルが供給され、外部端子Ｒ／Ｂから流れる電流が順次
測定される。そして、フラッシュメモリ１４の第１端子
Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＥ、／ＯＥ、／Ｗ
Ｅの接続不良が検出される。すなわち、接続不良の検出
は、接続試験回路３２のｎＭＯＳトランジスタ３２ａに
接続されている第１端子ごとに行われる。
【００２７】また、接続試験において、第１端子Ａ０〜
Ａｎ、ＤＱ０〜ＤＱ７、／ＣＥ、／ＯＥ、／ＷＥの全て
が接続不良と検出された場合、レディビジー端子Ｒ／Ｂ
及び接地端子ＶＳＳの少なくともいずれかが接続不良を
起こしていると判定される。なお、ＤＲＡＭ１２の接続
試験の際、共通端子である外部端子Ａ０〜Ａｎ、ＤＱ０
〜ＤＱ７に高レベルが供給されるので、フラッシュメモ
リ１４の接続試験回路３２のｎＭＯＳトランジスタ３２
ａもオンする。しかし、フラッシュメモリ１４のスイッ
チ回路３０は、専用端子である外部端子Ｒ／Ｂの低レベ
ルを受け、オフしている。このため、ＤＲＡＭ１２の接
続試験と、フラッシュメモリ１４の接続試験を独立に実
施できる。従って、複数の半導体チップの端子がパッケ
ージ基板の外部端子に共通に接続されている場合でも、
従来のように、１つの半導体チップの接続試験時に、別
の半導体チップの回路動作が影響することはない。
Ａｎ、ＤＱ０〜ＤＱ７、／ＣＥ、／ＯＥ、／ＷＥの全て
が接続不良と検出された場合、レディビジー端子Ｒ／Ｂ
及び接地端子ＶＳＳの少なくともいずれかが接続不良を
起こしていると判定される。なお、ＤＲＡＭ１２の接続
試験の際、共通端子である外部端子Ａ０〜Ａｎ、ＤＱ０
〜ＤＱ７に高レベルが供給されるので、フラッシュメモ
リ１４の接続試験回路３２のｎＭＯＳトランジスタ３２
ａもオンする。しかし、フラッシュメモリ１４のスイッ
チ回路３０は、専用端子である外部端子Ｒ／Ｂの低レベ
ルを受け、オフしている。このため、ＤＲＡＭ１２の接
続試験と、フラッシュメモリ１４の接続試験を独立に実
施できる。従って、複数の半導体チップの端子がパッケ
ージ基板の外部端子に共通に接続されている場合でも、
従来のように、１つの半導体チップの接続試験時に、別
の半導体チップの回路動作が影響することはない。
【００２８】以上、本実施形態では、ＭＣＰ１６に搭載
されるＤＲＡＭ１２及びフラッシュメモリ１４に、スイ
ッチ回路２０、３０及び接続試験回路２２、３２をそれ
ぞれ形成した。このため、専用端子である外部端子／Ｒ
ＡＳに高レベルを供給した状態で、第１端子である外部
端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供
給し、外部端子／ＲＡＳから流れる電流を順次測定する
ことで、ＤＲＡＭ１２の接続試験を実施できる。同様
に、専用端子である外部端子Ｒ／Ｂに高レベルを供給し
た状態で、第１端子である外部端子Ａ０〜Ａｎ、ＤＱ０
〜ＤＱ７等に順次高レベルを供給し、外部端子Ｒ／Ｂか
ら流れる電流を順次測定することで、フラッシュメモリ
１４の接続試験を実施できる。従って、ＭＣＰ１６の組
立不良を確実に検出できる。さらに、接続試験後の機能
試験に、組立不良品が混入することを防止できる。この
結果、ＭＣＰの製造コストの増大を防止できる。
されるＤＲＡＭ１２及びフラッシュメモリ１４に、スイ
ッチ回路２０、３０及び接続試験回路２２、３２をそれ
ぞれ形成した。このため、専用端子である外部端子／Ｒ
ＡＳに高レベルを供給した状態で、第１端子である外部
端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供
給し、外部端子／ＲＡＳから流れる電流を順次測定する
ことで、ＤＲＡＭ１２の接続試験を実施できる。同様
に、専用端子である外部端子Ｒ／Ｂに高レベルを供給し
た状態で、第１端子である外部端子Ａ０〜Ａｎ、ＤＱ０
〜ＤＱ７等に順次高レベルを供給し、外部端子Ｒ／Ｂか
ら流れる電流を順次測定することで、フラッシュメモリ
１４の接続試験を実施できる。従って、ＭＣＰ１６の組
立不良を確実に検出できる。さらに、接続試験後の機能
試験に、組立不良品が混入することを防止できる。この
結果、ＭＣＰの製造コストの増大を防止できる。
【００２９】専用端子である外部端子／ＲＡＳを介して
ＤＲＡＭ１２のスイッチ回路２０の動作を制御すること
で、接続試験回路２２を活性化した。同様に、専用端子
である外部端子Ｒ／Ｂを介してフラッシュメモリ１４の
スイッチ回路３０の動作を制御することで、接続試験回
路３２を活性化した。すなわち、ＭＣＰに実装される各
半導体チップに専用端子がある場合、ＭＣＰの接続試験
を確実に実施できる。
ＤＲＡＭ１２のスイッチ回路２０の動作を制御すること
で、接続試験回路２２を活性化した。同様に、専用端子
である外部端子Ｒ／Ｂを介してフラッシュメモリ１４の
スイッチ回路３０の動作を制御することで、接続試験回
路３２を活性化した。すなわち、ＭＣＰに実装される各
半導体チップに専用端子がある場合、ＭＣＰの接続試験
を確実に実施できる。
【００３０】接続試験回路２２は、ゲートをアドレス端
子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及びコマンド
端子／ＲＡＳ、／ＷＥ等にそれぞれ接続したｎＭＯＳト
ランジスタ２２ａを、第１ノード１２ａと接地線ＶＳＳ
との間に並列に接続することにより形成されている。こ
のため、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜
ＤＱ７及びコマンド端子／ＲＡＳ、／ＷＥ等を順次高レ
ベルにし、これら端子に接続されているｎＭＯＳトラン
ジスタ２２ａがオンしていることを順次確認すること
で、接続不良を起こしているＤＲＡＭ１２の端子を特定
できる。
子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及びコマンド
端子／ＲＡＳ、／ＷＥ等にそれぞれ接続したｎＭＯＳト
ランジスタ２２ａを、第１ノード１２ａと接地線ＶＳＳ
との間に並列に接続することにより形成されている。こ
のため、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜
ＤＱ７及びコマンド端子／ＲＡＳ、／ＷＥ等を順次高レ
ベルにし、これら端子に接続されているｎＭＯＳトラン
ジスタ２２ａがオンしていることを順次確認すること
で、接続不良を起こしているＤＲＡＭ１２の端子を特定
できる。
【００３１】同様に、接続試験回路３２のｎＭＯＳトラ
ンジスタ３２ａを動作させることで、接続不良を起こし
ているフラッシュメモリ１４の端子を特定できる。スイ
ッチ回路２０、３０及び接続試験回路２２、３２は、ｎ
ＭＯＳトランジスタにより構成されている簡単な回路で
ある。このため、スイッチ回路及び接続試験回路の形成
によるチップサイズの増加は殆どない。すなわち、製造
コストを増加させることなく、ＭＣＰの組立不良の検出
を可能にできる。
ンジスタ３２ａを動作させることで、接続不良を起こし
ているフラッシュメモリ１４の端子を特定できる。スイ
ッチ回路２０、３０及び接続試験回路２２、３２は、ｎ
ＭＯＳトランジスタにより構成されている簡単な回路で
ある。このため、スイッチ回路及び接続試験回路の形成
によるチップサイズの増加は殆どない。すなわち、製造
コストを増加させることなく、ＭＣＰの組立不良の検出
を可能にできる。
【００３２】図３は、本発明の半導体装置の第２の実施
形態を示している。この実施形態は、請求項１、請求項
３、請求項５に対応している。第１の実施形態と同じ要
素には同じ符号を付し、これ等要素については詳細な説
明を省略する。半導体装置は、パッケージ基板４０上に
ＤＲＡＭ４２（半導体チップ）とＮＯＲ型フラッシュメ
モリ４４（半導体チップ）とを搭載し、ＭＣＰ４６とし
て形成されている。
形態を示している。この実施形態は、請求項１、請求項
３、請求項５に対応している。第１の実施形態と同じ要
素には同じ符号を付し、これ等要素については詳細な説
明を省略する。半導体装置は、パッケージ基板４０上に
ＤＲＡＭ４２（半導体チップ）とＮＯＲ型フラッシュメ
モリ４４（半導体チップ）とを搭載し、ＭＣＰ４６とし
て形成されている。
【００３３】ＤＲＡＭ４２は、コマンド端子／ＲＡＳ、
／ＣＡＳ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０
〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、Ｄ
ＲＡＭ４２は、電圧変換回路４８、スイッチ回路５０、
接続試験回路５２、制御回路２４及びメモリセルアレイ
２６を有している。電圧変換回路４８、スイッチ回路５
０及び接続試験回路５２は、後述するように、ＤＲＡＭ
４２の端子とＭＣＰ４６の外部端子との接続を確認する
ための試験回路として動作する。
／ＣＡＳ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０
〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、Ｄ
ＲＡＭ４２は、電圧変換回路４８、スイッチ回路５０、
接続試験回路５２、制御回路２４及びメモリセルアレイ
２６を有している。電圧変換回路４８、スイッチ回路５
０及び接続試験回路５２は、後述するように、ＤＲＡＭ
４２の端子とＭＣＰ４６の外部端子との接続を確認する
ための試験回路として動作する。
【００３４】電圧変換回路４８は、入力をコマンド端子
／ＣＡＳに接続し、出力をスイッチ回路５０の入力に接
続している。電圧変換回路４８は、ＤＲＡＭ４２の通常
動作時において使用される電圧範囲を超える電圧をコマ
ンド端子／ＣＡＳから受けたときに、スイッチ回路５０
をオンさせる電圧を出力する。スイッチ回路５０は、ｎ
ＭＯＳトランジスタ５０ａにより構成されている。ｎＭ
ＯＳトランジスタ５０ａは、ゲートを電圧変換回路４８
の出力に接続し、ドレインをコマンド端子／ＲＡＳに接
続し、ソースを第１ノード４２ａに接続している。
／ＣＡＳに接続し、出力をスイッチ回路５０の入力に接
続している。電圧変換回路４８は、ＤＲＡＭ４２の通常
動作時において使用される電圧範囲を超える電圧をコマ
ンド端子／ＣＡＳから受けたときに、スイッチ回路５０
をオンさせる電圧を出力する。スイッチ回路５０は、ｎ
ＭＯＳトランジスタ５０ａにより構成されている。ｎＭ
ＯＳトランジスタ５０ａは、ゲートを電圧変換回路４８
の出力に接続し、ドレインをコマンド端子／ＲＡＳに接
続し、ソースを第１ノード４２ａに接続している。
【００３５】接続試験回路５２は、ゲートをアドレス端
子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ
接続したｎＭＯＳトランジスタ５２ａを、第１ノード４
２ａと接地線ＶＳＳ（第１電圧線）との間に直列に接続
することにより形成されている。すなわち、ｎＭＯＳト
ランジスタ５２ａは、アドレス端子Ａ０〜Ａｎ及びデー
タ端子ＤＱ０〜ＤＱ７の全てが高レベルのときに、第１
ノード４２ａを接地線ＶＳＳに接続するスイッチとして
動作する。
子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ
接続したｎＭＯＳトランジスタ５２ａを、第１ノード４
２ａと接地線ＶＳＳ（第１電圧線）との間に直列に接続
することにより形成されている。すなわち、ｎＭＯＳト
ランジスタ５２ａは、アドレス端子Ａ０〜Ａｎ及びデー
タ端子ＤＱ０〜ＤＱ７の全てが高レベルのときに、第１
ノード４２ａを接地線ＶＳＳに接続するスイッチとして
動作する。
【００３６】なお、ＤＲＡＭ４２は、図示した端子以外
にも、コマンド端子／ＷＥ等を有している。コマンド端
子／ＷＥ等は、接続試験回路５２における図示していな
い別のｎＭＯＳトランジスタ５２ａのゲートにそれぞれ
接続されており、第１端子として機能する。フラッシュ
メモリ４４は、レディビジー端子Ｒ／Ｂ、コマンド端子
／ＣＥ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜
ＤＱ７及び接地端子ＶＳＳ等を有している。また、フラ
ッシュメモリ４４は、電圧変換回路５８、スイッチ回路
６０、接続試験回路６２、制御回路３４及びメモリセル
アレイ３６を有している。電圧変換回路５８、スイッチ
回路６０及び接続試験回路６２は、後述するように、フ
ラッシュメモリ４４の端子とＭＣＰ４６の外部端子との
接続を確認するための試験回路として動作する。
にも、コマンド端子／ＷＥ等を有している。コマンド端
子／ＷＥ等は、接続試験回路５２における図示していな
い別のｎＭＯＳトランジスタ５２ａのゲートにそれぞれ
接続されており、第１端子として機能する。フラッシュ
メモリ４４は、レディビジー端子Ｒ／Ｂ、コマンド端子
／ＣＥ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜
ＤＱ７及び接地端子ＶＳＳ等を有している。また、フラ
ッシュメモリ４４は、電圧変換回路５８、スイッチ回路
６０、接続試験回路６２、制御回路３４及びメモリセル
アレイ３６を有している。電圧変換回路５８、スイッチ
回路６０及び接続試験回路６２は、後述するように、フ
ラッシュメモリ４４の端子とＭＣＰ４６の外部端子との
接続を確認するための試験回路として動作する。
【００３７】電圧変換回路５８は、入力をレディビジー
端子Ｒ／Ｂに接続し、出力をスイッチ回路６０に接続し
ていることを除いて、電圧変換回路４８と同じである。
電圧変換回路５８は、フラッシュメモリ４４の通常動作
時において使用される電圧範囲を超える電圧をコマンド
端子／ＣＥから受けたときに、スイッチ回路６０をオン
させる電圧を出力する。
端子Ｒ／Ｂに接続し、出力をスイッチ回路６０に接続し
ていることを除いて、電圧変換回路４８と同じである。
電圧変換回路５８は、フラッシュメモリ４４の通常動作
時において使用される電圧範囲を超える電圧をコマンド
端子／ＣＥから受けたときに、スイッチ回路６０をオン
させる電圧を出力する。
【００３８】スイッチ回路６０は、ｎＭＯＳトランジス
タ６０ａにより構成されている。ｎＭＯＳトランジスタ
６０ａは、ゲートを電圧変換回路５８の出力に接続し、
ドレインをレディビジー端子Ｒ／Ｂに接続し、ソースを
第１ノード４４ａに接続している。接続試験回路６２
は、ゲートをアドレス端子Ａ０〜Ａｎ及びデータ端子Ｄ
Ｑ０〜ＤＱ７にそれぞれ接続したｎＭＯＳトランジスタ
６２ａを、第１ノード４４ａと接地線ＶＳＳ（第１電圧
線）との間に直列に接続することにより形成されてい
る。すなわち、ｎＭＯＳトランジスタ６２ａは、アドレ
ス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７の全て
が高レベルのときに、第１ノード４４ａを接地線ＶＳＳ
に接続するスイッチとして動作する。
タ６０ａにより構成されている。ｎＭＯＳトランジスタ
６０ａは、ゲートを電圧変換回路５８の出力に接続し、
ドレインをレディビジー端子Ｒ／Ｂに接続し、ソースを
第１ノード４４ａに接続している。接続試験回路６２
は、ゲートをアドレス端子Ａ０〜Ａｎ及びデータ端子Ｄ
Ｑ０〜ＤＱ７にそれぞれ接続したｎＭＯＳトランジスタ
６２ａを、第１ノード４４ａと接地線ＶＳＳ（第１電圧
線）との間に直列に接続することにより形成されてい
る。すなわち、ｎＭＯＳトランジスタ６２ａは、アドレ
ス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７の全て
が高レベルのときに、第１ノード４４ａを接地線ＶＳＳ
に接続するスイッチとして動作する。
【００３９】なお、フラッシュメモリ４４は、図示した
端子以外にも、コマンド端子／ＯＥ、／ＷＥ等を有して
いる。コマンド端子／ＯＥ、／ＷＥ等は、接続試験回路
６２における図示していない別のｎＭＯＳトランジスタ
６２ａのゲートにそれぞれ接続されており、第１端子と
して機能する。パッケージ基板４０には、第１の実施形
態と同様に、ＤＲＡＭ４２の端子及びフラッシュメモリ
４４の端子に対応する外部端子が形成されている。パッ
ケージ基板４０の外部端子は、ボンディングワイヤを介
して、ＤＲＡＭ４２の端子及びフラッシュメモリ４４の
端子と接続されている。
端子以外にも、コマンド端子／ＯＥ、／ＷＥ等を有して
いる。コマンド端子／ＯＥ、／ＷＥ等は、接続試験回路
６２における図示していない別のｎＭＯＳトランジスタ
６２ａのゲートにそれぞれ接続されており、第１端子と
して機能する。パッケージ基板４０には、第１の実施形
態と同様に、ＤＲＡＭ４２の端子及びフラッシュメモリ
４４の端子に対応する外部端子が形成されている。パッ
ケージ基板４０の外部端子は、ボンディングワイヤを介
して、ＤＲＡＭ４２の端子及びフラッシュメモリ４４の
端子と接続されている。
【００４０】図４は、電圧変換回路４８、５８の詳細を
示している。電圧変換回路４８、５８は、コマンド端子
／ＣＡＳ（または／ＣＥ）と接地線ＶＳＳとの間に直列
に接続されたｐＭＯＳトランジスタ４８ａ、４８ｂ、ｎ
ＭＯＳトランジスタ４８ｃ、４８ｄ、４８ｅ及びＣＭＯ
Ｓインバータ４８ｆ、４８ｇにより構成されている。ｐ
ＭＯＳトランジスタ４８ａは、ソースをコマンド端子／
ＣＡＳ（または／ＣＥ）に接続し、ゲート及びドレイン
をｐＭＯＳトランジスタ４８ｂのソースに接続してい
る。ｎＭＯＳトランジスタ４８ｃのゲート及びドレイン
は互いに接続されている。ｐＭＯＳトランジスタ４８
ｂ、ｎＭＯＳトランジスタ４８ｄ、４８ｅのゲートは、
電源線ＶＣＣに接続されている。ＣＭＯＳインバータ４
８ｆは、入力をｎＭＯＳトランジスタ４８ｄのドレイン
に接続し、出力をＣＭＯＳインバータ４８ｇの入力に接
続している。ＣＭＯＳインバータ４８ｇは、出力をスイ
ッチ回路５０（または６０）の入力に接続している。
示している。電圧変換回路４８、５８は、コマンド端子
／ＣＡＳ（または／ＣＥ）と接地線ＶＳＳとの間に直列
に接続されたｐＭＯＳトランジスタ４８ａ、４８ｂ、ｎ
ＭＯＳトランジスタ４８ｃ、４８ｄ、４８ｅ及びＣＭＯ
Ｓインバータ４８ｆ、４８ｇにより構成されている。ｐ
ＭＯＳトランジスタ４８ａは、ソースをコマンド端子／
ＣＡＳ（または／ＣＥ）に接続し、ゲート及びドレイン
をｐＭＯＳトランジスタ４８ｂのソースに接続してい
る。ｎＭＯＳトランジスタ４８ｃのゲート及びドレイン
は互いに接続されている。ｐＭＯＳトランジスタ４８
ｂ、ｎＭＯＳトランジスタ４８ｄ、４８ｅのゲートは、
電源線ＶＣＣに接続されている。ＣＭＯＳインバータ４
８ｆは、入力をｎＭＯＳトランジスタ４８ｄのドレイン
に接続し、出力をＣＭＯＳインバータ４８ｇの入力に接
続している。ＣＭＯＳインバータ４８ｇは、出力をスイ
ッチ回路５０（または６０）の入力に接続している。
【００４１】上述した電圧変換回路４８、５８では、ｐ
ＭＯＳトランジスタ４８ａ及びｎＭＯＳトランジスタ４
８ｃはダイオードとして作用し、ｐＭＯＳトランジスタ
４８ｂ及びｎＭＯＳトランジスタ４８ｄ、４８ｅは抵抗
として作用する。コマンド端子／ＣＡＳのレベルが、Ｄ
ＲＡＭ４２（またはフラッシュメモリ４４）の通常動作
時に使用される電圧範囲のとき、ＣＭＯＳインバータ４
８ｆの入力は低レベルを受ける。このため、ＣＭＯＳイ
ンバータ４８ｇの出力（スイッチ回路５０，６０の入
力）は低レベルを保持する。従って、ＤＲＡＭ４２及び
フラッシュメモリ４４の通常動作時に、スイッチ回路５
０、６０がオンすることはない。
ＭＯＳトランジスタ４８ａ及びｎＭＯＳトランジスタ４
８ｃはダイオードとして作用し、ｐＭＯＳトランジスタ
４８ｂ及びｎＭＯＳトランジスタ４８ｄ、４８ｅは抵抗
として作用する。コマンド端子／ＣＡＳのレベルが、Ｄ
ＲＡＭ４２（またはフラッシュメモリ４４）の通常動作
時に使用される電圧範囲のとき、ＣＭＯＳインバータ４
８ｆの入力は低レベルを受ける。このため、ＣＭＯＳイ
ンバータ４８ｇの出力（スイッチ回路５０，６０の入
力）は低レベルを保持する。従って、ＤＲＡＭ４２及び
フラッシュメモリ４４の通常動作時に、スイッチ回路５
０、６０がオンすることはない。
【００４２】一方、コマンド端子／ＣＡＳ（または／Ｃ
Ｅ）に高電圧（例えば７Ｖ）が供給されたとき、ＣＭＯ
Ｓインバータ４８ｆの入力は高レベルを受け、ＣＭＯＳ
インバータ４８ｇの出力は高レベルになる。従って、ス
イッチ回路５０（または６０）はオンし、接続試験の実
施は可能になる。以下、上述した図３を用いて、ＭＣＰ
４６の接続試験の手順を示す。この実施形態では、ＤＲ
ＡＭ４２とフラッシュメモリ４４の接続試験が順次行わ
れる。接続試験は、ＬＳＩテスタを用いて実施される。
Ｅ）に高電圧（例えば７Ｖ）が供給されたとき、ＣＭＯ
Ｓインバータ４８ｆの入力は高レベルを受け、ＣＭＯＳ
インバータ４８ｇの出力は高レベルになる。従って、ス
イッチ回路５０（または６０）はオンし、接続試験の実
施は可能になる。以下、上述した図３を用いて、ＭＣＰ
４６の接続試験の手順を示す。この実施形態では、ＤＲ
ＡＭ４２とフラッシュメモリ４４の接続試験が順次行わ
れる。接続試験は、ＬＳＩテスタを用いて実施される。
【００４３】ＤＲＡＭ４２とパッケージ基板４０との接
続試験を行う場合、まず、パッケージ基板４０の外部端
子／ＣＡＳに高電圧（例えば７Ｖ）が供給され、外部端
子／ＲＡＳに高レベル（例えば３Ｖ）が供給される。電
圧変換回路４８の出力は高レベルになり、スイッチ回路
５０はオンする。スイッチ回路５０がオンすることで、
外部端子／ＲＡＳは第１ノード４２ａに接続され、第１
ノード４２ａは高レベルに変化する。
続試験を行う場合、まず、パッケージ基板４０の外部端
子／ＣＡＳに高電圧（例えば７Ｖ）が供給され、外部端
子／ＲＡＳに高レベル（例えば３Ｖ）が供給される。電
圧変換回路４８の出力は高レベルになり、スイッチ回路
５０はオンする。スイッチ回路５０がオンすることで、
外部端子／ＲＡＳは第１ノード４２ａに接続され、第１
ノード４２ａは高レベルに変化する。
【００４４】また、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ
７及び／ＷＥに、高レベル（例えば３Ｖ）が供給され
る。この高レベルにより、接続試験回路５２の全てのｎ
ＭＯＳトランジスタ５２ａはオンし、第１ノード４２ａ
は接地線ＶＳＳに接続される。この状態で、外部端子／
ＲＡＳに流れる電流が測定される。ＤＲＡＭ４２の端子
とパッケージ基板４０の外部端子との間に１箇所でも接
続不良があれば、対応するｎＭＯＳトランジスタ５２ａ
はオンしないため、外部端子／ＲＡＳは接地線ＶＳＳに
接続されない。このため、外部端子／ＲＡＳには電流は
流れない。従って、ＤＲＡＭ４２とパッケージ基板４０
との間に接続不良があることが検出される。このよう
に、本実施形態では、ＤＲＡＭ４２における全ての端子
の接続試験を１回で実施できる。
７及び／ＷＥに、高レベル（例えば３Ｖ）が供給され
る。この高レベルにより、接続試験回路５２の全てのｎ
ＭＯＳトランジスタ５２ａはオンし、第１ノード４２ａ
は接地線ＶＳＳに接続される。この状態で、外部端子／
ＲＡＳに流れる電流が測定される。ＤＲＡＭ４２の端子
とパッケージ基板４０の外部端子との間に１箇所でも接
続不良があれば、対応するｎＭＯＳトランジスタ５２ａ
はオンしないため、外部端子／ＲＡＳは接地線ＶＳＳに
接続されない。このため、外部端子／ＲＡＳには電流は
流れない。従って、ＤＲＡＭ４２とパッケージ基板４０
との間に接続不良があることが検出される。このよう
に、本実施形態では、ＤＲＡＭ４２における全ての端子
の接続試験を１回で実施できる。
【００４５】フラッシュメモリ４４とパッケージ基板４
０との接続試験を行う場合も、ＤＲＡＭ４２の接続試験
と同様に行われる。電圧変換回路５８、スイッチ回路６
０、接続試験回路６２の動作は、ＤＲＡＭ４２の接続試
験の場合と同様であるため、詳細な説明を省略する。ま
ず、パッケージ基板４０の外部端子／ＣＥに高電圧（例
えば７Ｖ）が供給され、外部端子Ｒ／Ｂに高レベル（例
えば３Ｖ）が供給される。また、外部端子Ａ０〜Ａｎ、
ＤＱ０〜ＤＱ７及び／ＯＥ、／ＷＥに高レベル（例えば
３Ｖ）が供給される。この状態で、外部端子Ｒ／Ｂに流
れる電流が測定される。電流が流れなかった場合、フラ
ッシュメモリ４４とパッケージ基板４０との間に接続不
良があることが検出される。
０との接続試験を行う場合も、ＤＲＡＭ４２の接続試験
と同様に行われる。電圧変換回路５８、スイッチ回路６
０、接続試験回路６２の動作は、ＤＲＡＭ４２の接続試
験の場合と同様であるため、詳細な説明を省略する。ま
ず、パッケージ基板４０の外部端子／ＣＥに高電圧（例
えば７Ｖ）が供給され、外部端子Ｒ／Ｂに高レベル（例
えば３Ｖ）が供給される。また、外部端子Ａ０〜Ａｎ、
ＤＱ０〜ＤＱ７及び／ＯＥ、／ＷＥに高レベル（例えば
３Ｖ）が供給される。この状態で、外部端子Ｒ／Ｂに流
れる電流が測定される。電流が流れなかった場合、フラ
ッシュメモリ４４とパッケージ基板４０との間に接続不
良があることが検出される。
【００４６】以上、本実施形態のＭＣＰ４６において
も、上述した第１の実施形態と同様の効果を得ることが
できる。さらに、本実施形態では、ＤＲＡＭ４２のスイ
ッチ回路５０により第１ノード４２ａに接続される端子
は、スイッチ回路５０をオンする専用端子／ＣＡＳとは
別の専用端子／ＲＡＳである。同様に、フラッシュメモ
リ４４のスイッチ回路６０により第１ノード４４ａに接
続される端子は、スイッチ回路６０をオンする専用端子
／ＣＥとは別の専用端子Ｒ／Ｂである。このため、１回
の接続試験で、２つの専用端子の接続を確認できる。従
って、一般の半導体メモリのように、半導体チップが複
数の専用端子を有する場合に、接続試験の時間を短縮で
きる。
も、上述した第１の実施形態と同様の効果を得ることが
できる。さらに、本実施形態では、ＤＲＡＭ４２のスイ
ッチ回路５０により第１ノード４２ａに接続される端子
は、スイッチ回路５０をオンする専用端子／ＣＡＳとは
別の専用端子／ＲＡＳである。同様に、フラッシュメモ
リ４４のスイッチ回路６０により第１ノード４４ａに接
続される端子は、スイッチ回路６０をオンする専用端子
／ＣＥとは別の専用端子Ｒ／Ｂである。このため、１回
の接続試験で、２つの専用端子の接続を確認できる。従
って、一般の半導体メモリのように、半導体チップが複
数の専用端子を有する場合に、接続試験の時間を短縮で
きる。
【００４７】ＤＲＡＭ４２において、ゲートがアドレス
端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７等にそれぞ
れ接続されたｎＭＯＳトランジスタ５２ａを直列に接続
することにより、接続試験回路５２を形成した。このた
め、外部端子／ＲＡＳから流れる電流を測定するだけ
で、ＤＲＡＭ４２の全ての端子の接続を同時に確認でき
る。同様に、フラッシュメモリ４４において、ゲートが
アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７等
にそれぞれ接続されたｎＭＯＳトランジスタ６２ａを直
列に接続することにより、接続試験回路６２を形成し
た。このため、外部端子Ｒ／Ｂから流れる電流を測定す
るだけで、フラッシュメモリ４４の全ての端子の接続を
同時に確認できる。すなわち、接続試験を２回実施する
ことで、ＭＣＰ４６に搭載されているＤＲＡＭ４２及び
フラッシュメモリ４４の端子と、ＭＣＰ４６の外部端子
とが接続されているかどうかを判定できる。従って、接
続試験において、不良品を短時間で判別できる。
端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７等にそれぞ
れ接続されたｎＭＯＳトランジスタ５２ａを直列に接続
することにより、接続試験回路５２を形成した。このた
め、外部端子／ＲＡＳから流れる電流を測定するだけ
で、ＤＲＡＭ４２の全ての端子の接続を同時に確認でき
る。同様に、フラッシュメモリ４４において、ゲートが
アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７等
にそれぞれ接続されたｎＭＯＳトランジスタ６２ａを直
列に接続することにより、接続試験回路６２を形成し
た。このため、外部端子Ｒ／Ｂから流れる電流を測定す
るだけで、フラッシュメモリ４４の全ての端子の接続を
同時に確認できる。すなわち、接続試験を２回実施する
ことで、ＭＣＰ４６に搭載されているＤＲＡＭ４２及び
フラッシュメモリ４４の端子と、ＭＣＰ４６の外部端子
とが接続されているかどうかを判定できる。従って、接
続試験において、不良品を短時間で判別できる。
【００４８】ＤＲＡＭ４２において、通常動作で使用さ
れる電圧範囲を超える電圧を電圧変換回路４８が受けた
ときのみ、スイッチ回路５０をオンさせた。このため、
ＤＲＡＭ４２の通常動作時に、スイッチ回路５０が誤っ
てオンし、ＤＲＡＭ４２が誤動作することを防止でき
る。同様に、フラッシュメモリ４４において、通常動作
で使用される電圧範囲を超える電圧を電圧変換回路５８
が受けたときのみ、スイッチ回路６０をオンさせた。こ
のため、フラッシュメモリ４４の通常動作時に、スイッ
チ回路６０が誤ってオンし、フラッシュメモリ４４が誤
動作することを防止できる。
れる電圧範囲を超える電圧を電圧変換回路４８が受けた
ときのみ、スイッチ回路５０をオンさせた。このため、
ＤＲＡＭ４２の通常動作時に、スイッチ回路５０が誤っ
てオンし、ＤＲＡＭ４２が誤動作することを防止でき
る。同様に、フラッシュメモリ４４において、通常動作
で使用される電圧範囲を超える電圧を電圧変換回路５８
が受けたときのみ、スイッチ回路６０をオンさせた。こ
のため、フラッシュメモリ４４の通常動作時に、スイッ
チ回路６０が誤ってオンし、フラッシュメモリ４４が誤
動作することを防止できる。
【００４９】なお、上述した第１の実施形態では、ＤＲ
ＡＭ１２の接続試験及びフラッシュメモリ１４の接続試
験を別々に実施した例について述べた。本発明はかかる
実施形態に限定されるものではない。ＤＲＡＭ１２の接
続試験とフラッシュメモリ１４の接続試験を同時に行う
こともできる。具体的には、外部端子／ＲＡＳ、Ｒ／Ｂ
に共に高レベルを供給した状態で、外部端子Ａ０〜Ａ
ｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供給し、外部端
子／ＲＡＳ、Ｒ／Ｂから流れる電流をそれぞれ測定すれ
ばよい。ＤＲＡＭ１２の接続試験とフラッシュメモリ１
４の接続試験を同時に行う場合、接続試験の時間をさら
に短縮できる。第２の実施形態においても、上述と同様
にして、ＤＲＡＭ４２の接続試験とフラッシュメモリ４
４の接続試験を同時に実施できる。
ＡＭ１２の接続試験及びフラッシュメモリ１４の接続試
験を別々に実施した例について述べた。本発明はかかる
実施形態に限定されるものではない。ＤＲＡＭ１２の接
続試験とフラッシュメモリ１４の接続試験を同時に行う
こともできる。具体的には、外部端子／ＲＡＳ、Ｒ／Ｂ
に共に高レベルを供給した状態で、外部端子Ａ０〜Ａ
ｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供給し、外部端
子／ＲＡＳ、Ｒ／Ｂから流れる電流をそれぞれ測定すれ
ばよい。ＤＲＡＭ１２の接続試験とフラッシュメモリ１
４の接続試験を同時に行う場合、接続試験の時間をさら
に短縮できる。第２の実施形態においても、上述と同様
にして、ＤＲＡＭ４２の接続試験とフラッシュメモリ４
４の接続試験を同時に実施できる。
【００５０】以上の実施形態において説明した発明を整
理して、付記として開示する。 （付記１） 複数の半導体チップを実装した半導体装置
であって、前記半導体チップにそれぞれ接続される専用
端子と、前記半導体チップに共通に接続される共通端子
を含む第１端子とを備え、前記半導体チップの少なくと
も２つは、前記第１端子のレベルに応じて前記半導体チ
ップ内の第1ノードを第１電圧線に接続する接続試験回
路と、前記専用端子のレベルに応じてオンし、前記第１
ノードを前記専用端子及び前記第１端子を含む端子のい
ずれかに接続するスイッチ回路とをそれぞれ有すること
を特徴とする半導体装置。
理して、付記として開示する。 （付記１） 複数の半導体チップを実装した半導体装置
であって、前記半導体チップにそれぞれ接続される専用
端子と、前記半導体チップに共通に接続される共通端子
を含む第１端子とを備え、前記半導体チップの少なくと
も２つは、前記第１端子のレベルに応じて前記半導体チ
ップ内の第1ノードを第１電圧線に接続する接続試験回
路と、前記専用端子のレベルに応じてオンし、前記第１
ノードを前記専用端子及び前記第１端子を含む端子のい
ずれかに接続するスイッチ回路とをそれぞれ有すること
を特徴とする半導体装置。
【００５１】（付記２） 付記１記載の半導体装置にお
いて、前記スイッチ回路により前記第１ノードに接続さ
れる前記端子は、前記スイッチ回路をオンする前記専用
端子であることを特徴とする半導体装置。 （付記３） 付記１記載の半導体装置において、前記ス
イッチ回路により前記第１ノードに接続される前記端子
は、前記スイッチ回路をオンする前記専用端子とは別の
端子であることを特徴とする半導体装置。
いて、前記スイッチ回路により前記第１ノードに接続さ
れる前記端子は、前記スイッチ回路をオンする前記専用
端子であることを特徴とする半導体装置。 （付記３） 付記１記載の半導体装置において、前記ス
イッチ回路により前記第１ノードに接続される前記端子
は、前記スイッチ回路をオンする前記専用端子とは別の
端子であることを特徴とする半導体装置。
【００５２】（付記４） 付記１記載の半導体装置にお
いて、前記接続試験回路は、前記第１ノードと前記第１
電圧線との間に並列に接続され、前記第１端子のレベル
に応じてそれぞれオンする複数のスイッチを有すること
を特徴とする半導体装置。 （付記５） 付記１記載の半導体装置において、前記接
続試験回路は、前記第１ノードと前記第１電圧線との間
に直列に接続され、前記第１端子がそれぞれ所定のレベ
ルのときにオンする複数のスイッチを有することを特徴
とする半導体装置。
いて、前記接続試験回路は、前記第１ノードと前記第１
電圧線との間に並列に接続され、前記第１端子のレベル
に応じてそれぞれオンする複数のスイッチを有すること
を特徴とする半導体装置。 （付記５） 付記１記載の半導体装置において、前記接
続試験回路は、前記第１ノードと前記第１電圧線との間
に直列に接続され、前記第１端子がそれぞれ所定のレベ
ルのときにオンする複数のスイッチを有することを特徴
とする半導体装置。
【００５３】（付記６） 付記１記載の半導体装置にお
いて、前記スイッチ回路を有する前記半導体チップは、
通常動作で使用する電圧範囲を超える電圧を前記専用端
子を介して受けたときに、前記スイッチ回路をオンさせ
る電圧を前記スイッチ回路に出力する電圧変換回路を、
前記専用端子と前記スイッチ回路との間に備えているこ
とを特徴とする半導体装置。
いて、前記スイッチ回路を有する前記半導体チップは、
通常動作で使用する電圧範囲を超える電圧を前記専用端
子を介して受けたときに、前記スイッチ回路をオンさせ
る電圧を前記スイッチ回路に出力する電圧変換回路を、
前記専用端子と前記スイッチ回路との間に備えているこ
とを特徴とする半導体装置。
【００５４】（付記７） 付記１記載の半導体装置にお
いて、前記複数の半導体チップは、半導体メモリである
ことを特徴とする半導体装置。付記６の半導体装置で
は、電圧変換回路は、専用端子とスイッチ回路との間に
接続されている。電圧変換回路は、通常動作で使用され
る電圧範囲を超える電圧を専用端子から受けたときの
み、スイッチ回路をオンする電圧を出力する。スイッチ
回路は、電圧変換回路からの出力に応じてオンする。こ
のため、半導体チップの通常動作時に、スイッチ回路が
誤ってオンし、半導体チップが誤動作することを防止で
きる。
いて、前記複数の半導体チップは、半導体メモリである
ことを特徴とする半導体装置。付記６の半導体装置で
は、電圧変換回路は、専用端子とスイッチ回路との間に
接続されている。電圧変換回路は、通常動作で使用され
る電圧範囲を超える電圧を専用端子から受けたときの
み、スイッチ回路をオンする電圧を出力する。スイッチ
回路は、電圧変換回路からの出力に応じてオンする。こ
のため、半導体チップの通常動作時に、スイッチ回路が
誤ってオンし、半導体チップが誤動作することを防止で
きる。
【００５５】付記７の半導体装置では、半導体チップ
は、半導体メモリとして形成されている。一般に、半導
体メモリは、制御端子より多くのアドレス端子およびデ
ータ端子を有する。また、半導体メモリのアドレス端子
およびデータ端子は、半導体装置をアクセスするシステ
ムバスに接続されることが多い。このため、半導体装置
に複数の半導体メモリが搭載される場合、これら半導体
メモリにおけるアドレス端子の一部およびデータ端子の
一部は、共通端子として機能する。換言すれば、複数の
半導体メモリを実装する半導体装置は、ロジックチップ
等を実装する他の半導体装置に比べて、多くの共通端子
を有する。すなわち、多くの共通端子を有する半導体装
置においても、簡易な回路で確実に接続試験を実施でき
る。
は、半導体メモリとして形成されている。一般に、半導
体メモリは、制御端子より多くのアドレス端子およびデ
ータ端子を有する。また、半導体メモリのアドレス端子
およびデータ端子は、半導体装置をアクセスするシステ
ムバスに接続されることが多い。このため、半導体装置
に複数の半導体メモリが搭載される場合、これら半導体
メモリにおけるアドレス端子の一部およびデータ端子の
一部は、共通端子として機能する。換言すれば、複数の
半導体メモリを実装する半導体装置は、ロジックチップ
等を実装する他の半導体装置に比べて、多くの共通端子
を有する。すなわち、多くの共通端子を有する半導体装
置においても、簡易な回路で確実に接続試験を実施でき
る。
【００５６】
【発明の効果】請求項１の半導体装置では、専用端子及
び第１端子に所定のレベルを供給した状態で、スイッチ
回路に流れる電流を測定することで、各半導体チップ毎
に、半導体チップの端子と半導体装置の外部端子との接
続試験を実施できる。半導体装置の組立不良を容易な回
路で確実に検出できる。請求項２の半導体装置では、半
導体チップに専用端子が１つしかない場合にも、確実に
接続試験を実施できる。
び第１端子に所定のレベルを供給した状態で、スイッチ
回路に流れる電流を測定することで、各半導体チップ毎
に、半導体チップの端子と半導体装置の外部端子との接
続試験を実施できる。半導体装置の組立不良を容易な回
路で確実に検出できる。請求項２の半導体装置では、半
導体チップに専用端子が１つしかない場合にも、確実に
接続試験を実施できる。
【００５７】請求項３の半導体装置では、１回の接続試
験で、２つの専用端子の接続を確認できる。従って、１
つの半導体チップが複数の専用端子を有する場合に、接
続試験の時間を短縮できる。請求項４の半導体装置で
は、接続試験により、接続不良を起こしている第１端子
を特定できる。
験で、２つの専用端子の接続を確認できる。従って、１
つの半導体チップが複数の専用端子を有する場合に、接
続試験の時間を短縮できる。請求項４の半導体装置で
は、接続試験により、接続不良を起こしている第１端子
を特定できる。
【００５８】請求項５の半導体装置では、１回の接続試
験で、複数の共通端子の接続を同時に確認できる。
験で、複数の共通端子の接続を同時に確認できる。
【図１】本発明のＭＣＰの第１の実施形態を示すブロッ
ク図である。
ク図である。
【図２】ＭＣＰの構造の概要を示す断面図である。
【図３】本発明のＭＣＰの第２の実施形態を示すブロッ
ク図である。
ク図である。
【図４】図３の電圧変換回路の詳細を示すブロック図で
ある。
ある。
【図５】従来のＭＣＰの一例を示すブロック図である。
１０ パッケージ基板
１２ ＤＲＡＭ
１２ａ 第１ノード
１４ フラッシュメモリ
１４ａ 第１ノード
１６ ＭＣＰ
２０ スイッチ回路
２０ａ ｎＭＯＳトランジスタ
２２ 接続試験回路
２２ａ ｎＭＯＳトランジスタ
２４ 制御回路
２６ メモリセルアレイ
３０ スイッチ回路
３０ａ ｎＭＯＳトランジスタ
３２ 接続試験回路
３２ａ ｎＭＯＳトランジスタ
３４ 制御回路
３６ メモリセルアレイ
４０ パッケージ基板
４２ ＤＲＡＭ
４４ フラッシュメモリ
４６ ＭＣＰ
４８ 電圧変換回路
４８ａ、４８ｂ ｐＭＯＳトランジスタ
４８ｃ、４８ｄ、４８ｅ ｎＭＯＳトランジスタ
４８ｆ、４８ｇ ＣＭＯＳインバータ
５０ スイッチ回路
５０ａ ｎＭＯＳトランジスタ
５２ 接続試験回路
５２ａ ｎＭＯＳトランジスタ
５８ 電圧変換回路
６０ スイッチ回路
６０ａ ｎＭＯＳトランジスタ
６２ 接続試験回路
６２ａ ｎＭＯＳトランジスタ
Ａ０〜Ａｎ アドレス端子（第１端子、共通端子）
／ＣＡＳ コマンド端子（専用端子）
／ＣＥ コマンド端子（専用端子）
ＤＱ０〜ＤＱ７ データ端子（第１端子、共通端子）
／ＯＥ コマンド端子（第１端子）
／ＲＡＳ コマンド端子（専用端子）
Ｒ／Ｂ レディビジー端子（専用端子）
／ＷＥ コマンド端子（第１端子）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 29/00 ６７３ Ｇ１１Ｃ 11/34 ３７１Ａ ５Ｍ０２４
Ｈ０１Ｌ 27/10 ４９５ 17/00 ６０１Ｚ
Ｆターム(参考） 2G014 AA01 AA02 AB59 AC18
2G132 AA14 AD15 AK07 AK22 AL09
5B025 AA01 AD16 AE09 AF04
5F083 AD00 ER22 ZA20 ZA23
5L106 AA01 AA10 DD11 DD25 EE03
FF01 GG02 GG05
5M024 AA91 BB17 BB40 DD20 HH09
HH14 KK30 MM04 PP01 PP03
PP10
Claims (5)
- 【請求項１】 複数の半導体チップを実装した半導体装
置であって、 前記半導体チップにそれぞれ接続される専用端子と、前
記半導体チップに共通に接続される共通端子を含む第１
端子とを備え、 前記半導体チップの少なくとも２つは、前記第１端子の
レベルに応じて前記半導体チップ内の第1ノードを第１
電圧線に接続する接続試験回路と、前記専用端子のレベ
ルに応じてオンし、前記第１ノードを前記専用端子及び
前記第１端子を含む端子のいずれかに接続するスイッチ
回路とをそれぞれ有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記スイッチ回路により前記第１ノードに接続される前
記端子は、前記スイッチ回路をオンする前記専用端子で
あることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記スイッチ回路により前記第１ノードに接続される前
記端子は、前記スイッチ回路をオンする前記専用端子と
は別の端子であることを特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置において、 前記接続試験回路は、前記第１ノードと前記第１電圧線
との間に並列に接続され、前記第１端子のレベルに応じ
てそれぞれオンする複数のスイッチを有することを特徴
とする半導体装置。 - 【請求項５】 請求項１記載の半導体装置において、 前記接続試験回路は、前記第１ノードと前記第１電圧線
との間に直列に接続され、前記第１端子がそれぞれ所定
のレベルのときにオンする複数のスイッチを有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072350A JP3963259B2 (ja) | 2002-03-15 | 2002-03-15 | 半導体装置 |
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