JP2003272377A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体記憶装置のメモリバンクで一度に消費
される電流量を制限して回路動作の安定性を向上する。 【解決手段】 半導体記憶装置において、複数のブロッ
クに分割したメモリバンクと、前記メモリバンクに含ま
れる第１のメモリブロックの第１のセンスアンプに供給
される活性化信号を所定の時間だけ遅延させて、前記メ
モリバンクに含まれる第２のメモリブロックの第２のセ
ンスアンプに対し、この遅延させた活性化信号を供給す
る信号制御部とを有する構成とする。第１のセンスアン
プと第２のセンスアンプとを互いに異なるタイミングで
駆動する。
される電流量を制限して回路動作の安定性を向上する。 【解決手段】 半導体記憶装置において、複数のブロッ
クに分割したメモリバンクと、前記メモリバンクに含ま
れる第１のメモリブロックの第１のセンスアンプに供給
される活性化信号を所定の時間だけ遅延させて、前記メ
モリバンクに含まれる第２のメモリブロックの第２のセ
ンスアンプに対し、この遅延させた活性化信号を供給す
る信号制御部とを有する構成とする。第１のセンスアン
プと第２のセンスアンプとを互いに異なるタイミングで
駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のメモリバン
クから成る半導体記憶装置に係り、特に、各メモリバン
クの動作時の消費電流を低減して、読出し動作や書込み
動作を安定化することができる不揮発性半導体記憶装置
に関するものである。
クから成る半導体記憶装置に係り、特に、各メモリバン
クの動作時の消費電流を低減して、読出し動作や書込み
動作を安定化することができる不揮発性半導体記憶装置
に関するものである。
【０００２】
【従来の技術】近年、情報化社会が急速に進み、各種ア
プリケーションを組み込んだ多目的ＩＣカードのような
情報端末装置には大容量のメモリが要求されるようにな
ってきた。また、非接触型のＩＣカードが増加する傾向
にあり、ＩＣカードへの電力供給もデータの授受の搬送
波であるマイクロ波から電力を供給できるようになって
きた。このため、ＩＣカードの内部回路で消費される電
力をできる限り低減できる回路構成が求められている。
プリケーションを組み込んだ多目的ＩＣカードのような
情報端末装置には大容量のメモリが要求されるようにな
ってきた。また、非接触型のＩＣカードが増加する傾向
にあり、ＩＣカードへの電力供給もデータの授受の搬送
波であるマイクロ波から電力を供給できるようになって
きた。このため、ＩＣカードの内部回路で消費される電
力をできる限り低減できる回路構成が求められている。
【０００３】ＩＣカードで消費される電力は、マイクロ
プロセッサで消費される電力とメモリで消費される電力
に大別される。このうち、マイクロプロセッサは、常に
回路が動いているので消費電流は、ほぼ一定である。こ
のようなマイクロプロセッサで消費される電力に対して
は、マイクロ波からレギュレータを使って供給すること
は容易であり、従来からも行われてきた。これに対し
て、メモリはアクセスがあると一連の内部回路が動作す
るので、消費電流の波形が一定にならず、ピークを生じ
易かった。
プロセッサで消費される電力とメモリで消費される電力
に大別される。このうち、マイクロプロセッサは、常に
回路が動いているので消費電流は、ほぼ一定である。こ
のようなマイクロプロセッサで消費される電力に対して
は、マイクロ波からレギュレータを使って供給すること
は容易であり、従来からも行われてきた。これに対し
て、メモリはアクセスがあると一連の内部回路が動作す
るので、消費電流の波形が一定にならず、ピークを生じ
易かった。
【０００４】従来、ＤＲＡＭにおいて、メモリチップを
複数のメモリバンクで分割して、各々のメモリバンク単
位で動作を制御してメモリチップ全体の消費電流を低減
する方式が提案されていた。また、強誘電体容量は、記
憶素子として不揮発性でありながら高速でデータの読出
し書込みができる特性を有している。この特性を利用し
て、強誘電体容量を記憶素子として用いた不揮発性メモ
リ（以下、強誘電性メモリという）が実用化されてい
る。強誘電性メモリは、ＩＣカード内のメモリに広く用
いられている。
複数のメモリバンクで分割して、各々のメモリバンク単
位で動作を制御してメモリチップ全体の消費電流を低減
する方式が提案されていた。また、強誘電体容量は、記
憶素子として不揮発性でありながら高速でデータの読出
し書込みができる特性を有している。この特性を利用し
て、強誘電体容量を記憶素子として用いた不揮発性メモ
リ（以下、強誘電性メモリという）が実用化されてい
る。強誘電性メモリは、ＩＣカード内のメモリに広く用
いられている。
【０００５】図１（Ａ）は従来の強誘電性メモリのメモ
リバンクの基本構成を示し、図１（Ｂ）は従来の強誘電
性メモリの動作時の消費電流の波形を示す。
リバンクの基本構成を示し、図１（Ｂ）は従来の強誘電
性メモリの動作時の消費電流の波形を示す。
【０００６】図２に、複数のメモリバンクで構成される
メモリチップの一般的な構成を示す。このメモリチップ
１００は、複数のメモリバンク１０と周辺回路２０とで
構成されている。図２に示したように、メモリチップ１
００をワード線単位で分割したメモリセルアレイが１つ
のメモリバンク１０に対応する。この１つのメモリバン
ク１０が、図１（Ａ）に示したメモリバンク１０に相当
する。
メモリチップの一般的な構成を示す。このメモリチップ
１００は、複数のメモリバンク１０と周辺回路２０とで
構成されている。図２に示したように、メモリチップ１
００をワード線単位で分割したメモリセルアレイが１つ
のメモリバンク１０に対応する。この１つのメモリバン
ク１０が、図１（Ａ）に示したメモリバンク１０に相当
する。
【０００７】従来の強誘電性メモリにおいては、図１
（Ａ）に示したように、メモリバンク１０に対し、プレ
ート線ドライバ１２と、ワード線ドライバ１４と、セン
スアンプ１６とが配設されている。すなわち、１つのメ
モリブロックに複数のセンスアンプが結合されている。
図示の例では、例えば、３２個のセンスアンプ（Ｓ／Ａ
（３２Ｘ））が一つのメモリバンクに対して設けられて
いる。
（Ａ）に示したように、メモリバンク１０に対し、プレ
ート線ドライバ１２と、ワード線ドライバ１４と、セン
スアンプ１６とが配設されている。すなわち、１つのメ
モリブロックに複数のセンスアンプが結合されている。
図示の例では、例えば、３２個のセンスアンプ（Ｓ／Ａ
（３２Ｘ））が一つのメモリバンクに対して設けられて
いる。
【０００８】図３に、アドレス信号からメモリバンク１
０のカラム選択信号を生成する回路の一例を示す。この
カラム選択信号生成回路は、アドレス信号を入力するカ
ラム系プレデコーダ３０と、複数のカラムデコーダ（Ｃ
ＤＥＣ）３２−１、３２−２、・・・３２−Ｘ（メモリ
バンク１０のカラム数に対応する個数）とから構成され
る。アドレス信号をデコードした信号がプレデコーダ３
０から各カラムデコーダ３２に送出され、各カラムデコ
ーダ３２は、カラム選択信号の該当ビットの値（０又は
１）を設定する。各カラムデコーダ３２からのデコード
データがカラム選択信号として出力され、この選択信号
によってメモリバンク１０のどのカラムのセルを選択す
るかが示される。すなわち、従来の強誘電性メモリで
は、カラム選択信号は、メモリバンク１０の中でどのカ
ラムのセルのデータにアクセスするかを選択することを
目的としていた。
０のカラム選択信号を生成する回路の一例を示す。この
カラム選択信号生成回路は、アドレス信号を入力するカ
ラム系プレデコーダ３０と、複数のカラムデコーダ（Ｃ
ＤＥＣ）３２−１、３２−２、・・・３２−Ｘ（メモリ
バンク１０のカラム数に対応する個数）とから構成され
る。アドレス信号をデコードした信号がプレデコーダ３
０から各カラムデコーダ３２に送出され、各カラムデコ
ーダ３２は、カラム選択信号の該当ビットの値（０又は
１）を設定する。各カラムデコーダ３２からのデコード
データがカラム選択信号として出力され、この選択信号
によってメモリバンク１０のどのカラムのセルを選択す
るかが示される。すなわち、従来の強誘電性メモリで
は、カラム選択信号は、メモリバンク１０の中でどのカ
ラムのセルのデータにアクセスするかを選択することを
目的としていた。
【０００９】ここで、一般に、強誘電性メモリでは、デ
ータの読み出し時、カラム選択信号により選択されたセ
ルだけでなく、選択セルとワード線及びプレート線を共
有する非選択セルに対しても、データの読み出し・書き
出しの動作が行われる。従って、データの読み出し時
に、強誘電性メモリでは複数のセンスアンプが活性化さ
れる。
ータの読み出し時、カラム選択信号により選択されたセ
ルだけでなく、選択セルとワード線及びプレート線を共
有する非選択セルに対しても、データの読み出し・書き
出しの動作が行われる。従って、データの読み出し時
に、強誘電性メモリでは複数のセンスアンプが活性化さ
れる。
【００１０】このように、従来の強誘電性メモリにおい
ては、メモリバンク１０が一旦活性化されると、各メモ
リセルに対しアクセスする際、３２個のセンスアンプ１
６が全て同じタイミングで動作していた。このため、図
１（Ｂ）に示したように、従来の強誘電性メモリでは、
メモリ動作時の消費電流の波形がパルス状となる傾向が
あった。
ては、メモリバンク１０が一旦活性化されると、各メモ
リセルに対しアクセスする際、３２個のセンスアンプ１
６が全て同じタイミングで動作していた。このため、図
１（Ｂ）に示したように、従来の強誘電性メモリでは、
メモリ動作時の消費電流の波形がパルス状となる傾向が
あった。
【００１１】
【発明が解決しようとする課題】上述したように、従来
のメモリ動作の方式では、メモリチップをワード線単位
で複数のメモリバンクで構成した場合、各メモリバンク
内のセンスアンプ全てが当該メモリセルからデータを読
み出す際などに一斉に動作するため、メモリで消費され
る電流が一度にピークを発生し易かった。このため、電
源電圧の降下（ｄｒｏｐ）やバンピング（ｂｕｍｐｉｎ
ｇ）によりノイズが発生し易いという問題があった。
のメモリ動作の方式では、メモリチップをワード線単位
で複数のメモリバンクで構成した場合、各メモリバンク
内のセンスアンプ全てが当該メモリセルからデータを読
み出す際などに一斉に動作するため、メモリで消費され
る電流が一度にピークを発生し易かった。このため、電
源電圧の降下（ｄｒｏｐ）やバンピング（ｂｕｍｐｉｎ
ｇ）によりノイズが発生し易いという問題があった。
【００１２】また、この電源電圧の振らつきは、微小な
差電位を増幅するセンスアンプの起動時に当るため、セ
ンスアンプの誤動作を引き起こす可能性もあるという問
題があった。さらに、このメモリチップの内部の電源電
圧の振らつきは、メモリチップの外部の電源電圧にも影
響を与え、同じシステム上の他の回路に誤動作を引き起
こす可能性もあった。
差電位を増幅するセンスアンプの起動時に当るため、セ
ンスアンプの誤動作を引き起こす可能性もあるという問
題があった。さらに、このメモリチップの内部の電源電
圧の振らつきは、メモリチップの外部の電源電圧にも影
響を与え、同じシステム上の他の回路に誤動作を引き起
こす可能性もあった。
【００１３】本発明は、上記の点に鑑みてなされたもの
であり、同一メモリバンク内のセンスアンプを分割駆動
することで、一度に消費される電流量を制限して、回路
動作を安定化することが可能な半導体記憶装置を提供す
ることを目的とする。
であり、同一メモリバンク内のセンスアンプを分割駆動
することで、一度に消費される電流量を制限して、回路
動作を安定化することが可能な半導体記憶装置を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載された発明は、半導体記憶装置が、
複数のブロックに分割したメモリバンクと、前記メモリ
バンクに含まれる第１のメモリブロックの第１センスア
ンプを活性化信号に応じて駆動する第１のセンスアンプ
制御部と、前記メモリバンクに含まれる第２のメモリブ
ロックの第２センスアンプを活性化信号を応じて駆動す
る第２のセンスアンプ制御部と、前記第１のセンスアン
プ制御部に第１の活性化信号を供給すると共に、該第１
の活性化信号を所定の時間だけ遅延させて第２の活性化
信号を生成し、該第２の活性化信号を前記第２センスア
ンプ制御部に供給する信号制御部とを具備することを特
徴とする。
め、請求項１に記載された発明は、半導体記憶装置が、
複数のブロックに分割したメモリバンクと、前記メモリ
バンクに含まれる第１のメモリブロックの第１センスア
ンプを活性化信号に応じて駆動する第１のセンスアンプ
制御部と、前記メモリバンクに含まれる第２のメモリブ
ロックの第２センスアンプを活性化信号を応じて駆動す
る第２のセンスアンプ制御部と、前記第１のセンスアン
プ制御部に第１の活性化信号を供給すると共に、該第１
の活性化信号を所定の時間だけ遅延させて第２の活性化
信号を生成し、該第２の活性化信号を前記第２センスア
ンプ制御部に供給する信号制御部とを具備することを特
徴とする。
【００１５】請求項２に記載された発明は、請求項１記
載の半導体記憶装置において、前記第１のメモリブロッ
クと前記第２のメモリブロックとの境界部にダミーセル
ブロックを設け、該ダミーセルブロックと接続するビッ
ト線の一端を接地することにより、該ダミーセルブロッ
クが、前記第１及び第２のメモリブロックの一方が活性
化され、他方が非活性化される際に発生するノイズを遮
蔽することを特徴とする。
載の半導体記憶装置において、前記第１のメモリブロッ
クと前記第２のメモリブロックとの境界部にダミーセル
ブロックを設け、該ダミーセルブロックと接続するビッ
ト線の一端を接地することにより、該ダミーセルブロッ
クが、前記第１及び第２のメモリブロックの一方が活性
化され、他方が非活性化される際に発生するノイズを遮
蔽することを特徴とする。
【００１６】請求項３に記載された発明は、請求項１記
載の半導体記憶装置において、前記第１のメモリブロッ
クのメモリセルと、前記第２のメモリブロックのメモリ
セルとが共通のワード線に接続されることを特徴とす
る。
載の半導体記憶装置において、前記第１のメモリブロッ
クのメモリセルと、前記第２のメモリブロックのメモリ
セルとが共通のワード線に接続されることを特徴とす
る。
【００１７】請求項４に記載された発明は、請求項１記
載の半導体記憶回路において、前記信号制御部が、複数
個の論理素子を直列に接続して構成される遅延回路を有
し、該遅延回路が、前記第１の活性化信号を入力側の論
理素子に入力し、前記複数の論理素子のうち任意の論理
素子の出力から前記第２の活性化信号を供給することに
より前記所定の時間を調整可能としたことを特徴とす
る。
載の半導体記憶回路において、前記信号制御部が、複数
個の論理素子を直列に接続して構成される遅延回路を有
し、該遅延回路が、前記第１の活性化信号を入力側の論
理素子に入力し、前記複数の論理素子のうち任意の論理
素子の出力から前記第２の活性化信号を供給することに
より前記所定の時間を調整可能としたことを特徴とす
る。
【００１８】請求項５に記載された発明は、請求項２記
載の半導体記憶装置において、前記ダミーセルブロック
に対し、前記ビット線からウェルタップを介してウェル
の電位を設定することを特徴とする。
載の半導体記憶装置において、前記ダミーセルブロック
に対し、前記ビット線からウェルタップを介してウェル
の電位を設定することを特徴とする。
【００１９】請求項６に記載された発明は、請求項１記
載の半導体記憶装置において、前記半導体記憶装置が強
誘電体容量を記憶素子として用いた不揮発性メモリであ
ることを特徴とする。また、上記課題を解決するため、
請求項７に記載された発明は、複数のブロックに分割し
たメモリバンクと、前記メモリバンクに含まれる第１の
メモリブロックの第１センスアンプを活性化信号に応じ
て駆動する第１のセンスアンプ制御部と、前記メモリバ
ンクに含まれる第２のメモリブロックの第２センスアン
プを活性化信号を応じて駆動する第２のセンスアンプ制
御部と、前記第１のセンスアンプ制御部に第１の活性化
信号を供給すると共に、該第１の活性化信号を所定の時
間だけ遅延させて第２の活性化信号を生成し、該第２の
活性化信号を前記第２のセンスアンプ制御部に供給する
信号制御部と、前記メモリバンクに供給されるアドレス
信号に基づいて、第1及び第２のブロック選択信号を生
成し、該第1及び第2のブロック選択信号を前記第１及び
第２のセンスアンプ制御部にそれぞれ供給するブロック
選択信号生成部とを具備することを特徴とする。
載の半導体記憶装置において、前記半導体記憶装置が強
誘電体容量を記憶素子として用いた不揮発性メモリであ
ることを特徴とする。また、上記課題を解決するため、
請求項７に記載された発明は、複数のブロックに分割し
たメモリバンクと、前記メモリバンクに含まれる第１の
メモリブロックの第１センスアンプを活性化信号に応じ
て駆動する第１のセンスアンプ制御部と、前記メモリバ
ンクに含まれる第２のメモリブロックの第２センスアン
プを活性化信号を応じて駆動する第２のセンスアンプ制
御部と、前記第１のセンスアンプ制御部に第１の活性化
信号を供給すると共に、該第１の活性化信号を所定の時
間だけ遅延させて第２の活性化信号を生成し、該第２の
活性化信号を前記第２のセンスアンプ制御部に供給する
信号制御部と、前記メモリバンクに供給されるアドレス
信号に基づいて、第1及び第２のブロック選択信号を生
成し、該第1及び第2のブロック選択信号を前記第１及び
第２のセンスアンプ制御部にそれぞれ供給するブロック
選択信号生成部とを具備することを特徴とする。
【００２０】請求項８に記載された発明は、請求項７記
載の半導体記憶装置において、前記ブロック選択信号生
成部が、前記アドレス信号をデコードするプレデコーダ
と、前記プレデコーダからの出力信号をデコードするこ
とにより前記第1のブロック選択信号を生成する第１の
ブロック選択デコーダと、前記プレデコーダからの前記
出力信号をデコードすることにより前記第２のブロック
選択信号を生成する第２のブロック選択デコーダとを有
することを特徴とする。さらに、上記課題を解決するた
め、請求項９に記載された発明は、複数のブロックに分
割したメモリバンクと、前記メモリバンクに含まれる第
１のメモリブロックの第１センスアンプを活性化信号に
応じて駆動する第１のセンスアンプ制御部と、前記メモ
リバンクに含まれる第２のメモリブロックの第２センス
アンプを活性化信号を応じて駆動する第２のセンスアン
プ制御部と、前記第１のセンスアンプ制御部に第１の活
性化信号を供給すると共に、該第１の活性化信号を所定
の時間だけ遅延させて第２の活性化信号を生成し、該第
２の活性化信号を前記第２のセンスアンプ制御部に供給
する信号制御部と、前記第１のメモリブロックと前記第
２のメモリブロックとの境界部に設けられるダミーセル
ブロックであって、その一端を接地することにより、前
記第１及び第２のメモリブロックの一方が活性化され、
他方が非活性化される際に発生するノイズを遮蔽するダ
ミーセルブロックとからなり、前記信号制御部が、前記
ダミーセルブロックのビット線から送出される信号の論
理レベルに基づいて前記２の活性化信号を生成するタイ
ミング制御部を有することを特徴とする。
載の半導体記憶装置において、前記ブロック選択信号生
成部が、前記アドレス信号をデコードするプレデコーダ
と、前記プレデコーダからの出力信号をデコードするこ
とにより前記第1のブロック選択信号を生成する第１の
ブロック選択デコーダと、前記プレデコーダからの前記
出力信号をデコードすることにより前記第２のブロック
選択信号を生成する第２のブロック選択デコーダとを有
することを特徴とする。さらに、上記課題を解決するた
め、請求項９に記載された発明は、複数のブロックに分
割したメモリバンクと、前記メモリバンクに含まれる第
１のメモリブロックの第１センスアンプを活性化信号に
応じて駆動する第１のセンスアンプ制御部と、前記メモ
リバンクに含まれる第２のメモリブロックの第２センス
アンプを活性化信号を応じて駆動する第２のセンスアン
プ制御部と、前記第１のセンスアンプ制御部に第１の活
性化信号を供給すると共に、該第１の活性化信号を所定
の時間だけ遅延させて第２の活性化信号を生成し、該第
２の活性化信号を前記第２のセンスアンプ制御部に供給
する信号制御部と、前記第１のメモリブロックと前記第
２のメモリブロックとの境界部に設けられるダミーセル
ブロックであって、その一端を接地することにより、前
記第１及び第２のメモリブロックの一方が活性化され、
他方が非活性化される際に発生するノイズを遮蔽するダ
ミーセルブロックとからなり、前記信号制御部が、前記
ダミーセルブロックのビット線から送出される信号の論
理レベルに基づいて前記２の活性化信号を生成するタイ
ミング制御部を有することを特徴とする。
【００２１】請求項９に記載された発明は、請求項９記
載の半導体記憶装置において、前記タイミング制御部
が、ダイオード接続された複数個のｎチャネルトランジ
スタを直列接続して構成したレベル調整部を有し、該複
数個のｎチャネルトランジスタのうち入力側トランジス
タを前記ダミーセルブロックの前記ビット線に接続し、
出力側トランジスタを接地し、かつ前記レベル調整部に
含まれる前記ｎチャネルトランジスタの個数を調整する
ことにより前記第２のセンスアンプの活性化タイミング
を調整可能としたことを特徴とする。
載の半導体記憶装置において、前記タイミング制御部
が、ダイオード接続された複数個のｎチャネルトランジ
スタを直列接続して構成したレベル調整部を有し、該複
数個のｎチャネルトランジスタのうち入力側トランジス
タを前記ダミーセルブロックの前記ビット線に接続し、
出力側トランジスタを接地し、かつ前記レベル調整部に
含まれる前記ｎチャネルトランジスタの個数を調整する
ことにより前記第２のセンスアンプの活性化タイミング
を調整可能としたことを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を添付
の図面を参照しながら具体的に説明する。
の図面を参照しながら具体的に説明する。
【００２３】本発明の一実施例に係る半導体記憶装置の
メモリセルアレイの基本的構成を図４に示す。
メモリセルアレイの基本的構成を図４に示す。
【００２４】ここで、本実施例の半導体記憶装置は、強
誘電体容量を記憶素子として用いた不揮発性メモリ、す
なわち、強誘電性メモリに適用している。
誘電体容量を記憶素子として用いた不揮発性メモリ、す
なわち、強誘電性メモリに適用している。
【００２５】図４に示した実施例の半導体記憶装置は、
メモリ動作において、同一バンク内で同時に起動するセ
ンスアンプの数を減らすことで、ピーク電流を減らすこ
とができる。これを実現するには、ワード線単位で切り
分けられたメモリバンクを複数のブロック、例えば、２
つのブロック（メモリブロック１、メモリブロック２）
に分割する。これらの各ブロックのセンスアンプを制御
するセンスアンプ制御回路１６−１、１６−２（センス
アンプ１制御部、センスアンプ２制御部）を各ブロック
ごとに設けることで、各ブロックのセンスアンプ動作が
独立して制御される。好ましくは、アクセス対象のセル
を含むブロックを先に駆動させ、それ以外のブロックを
後から駆動させる。
メモリ動作において、同一バンク内で同時に起動するセ
ンスアンプの数を減らすことで、ピーク電流を減らすこ
とができる。これを実現するには、ワード線単位で切り
分けられたメモリバンクを複数のブロック、例えば、２
つのブロック（メモリブロック１、メモリブロック２）
に分割する。これらの各ブロックのセンスアンプを制御
するセンスアンプ制御回路１６−１、１６−２（センス
アンプ１制御部、センスアンプ２制御部）を各ブロック
ごとに設けることで、各ブロックのセンスアンプ動作が
独立して制御される。好ましくは、アクセス対象のセル
を含むブロックを先に駆動させ、それ以外のブロックを
後から駆動させる。
【００２６】複数のブロックに分割されたそれぞれのセ
ンスアンプは、各ブロックごとに制御する回路を設ける
ことで制御できるが、この回路自体には、どちらのブロ
ックを先に起動するかどうかの判断基準がない。この判
断基準となるのはカラム系アドレス信号であり、各制御
回路にアドレス信号を入れてもいいが現実問題として、
狭いメモリコア部にアドレスデコード回路を組入れるこ
とは困難である。
ンスアンプは、各ブロックごとに制御する回路を設ける
ことで制御できるが、この回路自体には、どちらのブロ
ックを先に起動するかどうかの判断基準がない。この判
断基準となるのはカラム系アドレス信号であり、各制御
回路にアドレス信号を入れてもいいが現実問題として、
狭いメモリコア部にアドレスデコード回路を組入れるこ
とは困難である。
【００２７】そこで、本実施例の半導体記憶装置におい
ては、別途アドレスデコード回路を用意して、カラム系
アドレス信号からブロック選択信号を生成する回路とし
て構成する。このブロック選択信号のみを上述の制御回
路に入力して、各センスアンプのブロック制御を行うよ
うにする。これについては、図５と共に後述する。
ては、別途アドレスデコード回路を用意して、カラム系
アドレス信号からブロック選択信号を生成する回路とし
て構成する。このブロック選択信号のみを上述の制御回
路に入力して、各センスアンプのブロック制御を行うよ
うにする。これについては、図５と共に後述する。
【００２８】これら複数のブロックで、後から起動され
るブロックの制御信号は、最初に起動されるセンスアン
プの起動信号に遅延をいれて生成される。この遅延起動
信号を生成する方法は、複数段の論理素子（例えば、イ
ンバータ）を直列接続させて論理素子の列を構成してお
き、この論理素子列の入力側に、上記最初に起動される
センスアンプの起動信号を入力し、適当な段数の論理素
子の出力信号を取り出すことで生成することができる。
この論理素子列を半導体記憶装置に設けることで、遅延
量の調整も可能となる。
るブロックの制御信号は、最初に起動されるセンスアン
プの起動信号に遅延をいれて生成される。この遅延起動
信号を生成する方法は、複数段の論理素子（例えば、イ
ンバータ）を直列接続させて論理素子の列を構成してお
き、この論理素子列の入力側に、上記最初に起動される
センスアンプの起動信号を入力し、適当な段数の論理素
子の出力信号を取り出すことで生成することができる。
この論理素子列を半導体記憶装置に設けることで、遅延
量の調整も可能となる。
【００２９】本発明の半導体記憶装置は、図１（Ａ）に
示した従来のメモリバンクを２個以上のメモリブロック
に分割し、各ブロックのセンスアンプを個別に駆動する
ことで、同時に動作するセンスアンプの個数を制限して
いる。従って、従来例のようにメモリの消費電流がピー
ク状の波形になることを制限し、ピーク電流の低減と回
路動作の安定化のために有用である。本発明の半導体記
憶装置では、たとえば、図４（Ｂ）に示したように、ピ
ーク電流を低減できる。
示した従来のメモリバンクを２個以上のメモリブロック
に分割し、各ブロックのセンスアンプを個別に駆動する
ことで、同時に動作するセンスアンプの個数を制限して
いる。従って、従来例のようにメモリの消費電流がピー
ク状の波形になることを制限し、ピーク電流の低減と回
路動作の安定化のために有用である。本発明の半導体記
憶装置では、たとえば、図４（Ｂ）に示したように、ピ
ーク電流を低減できる。
【００３０】ここで、本発明の半導体記憶装置において
は、各メモリバンクを、動作上、複数のブロックに分割
するのであって、物理的には一つのメモリバンクのまま
である。すなわち、メモリブロック１とメモリブロック
２から成るメモリバンクは、複数個のメモリセルを列
（ｒｏｗ）方向及び行（ｃｏｌｕｍｎ）方向に２次元マ
トリックス状に配置したメモリセルアレイである。
は、各メモリバンクを、動作上、複数のブロックに分割
するのであって、物理的には一つのメモリバンクのまま
である。すなわち、メモリブロック１とメモリブロック
２から成るメモリバンクは、複数個のメモリセルを列
（ｒｏｗ）方向及び行（ｃｏｌｕｍｎ）方向に２次元マ
トリックス状に配置したメモリセルアレイである。
【００３１】図４（Ａ）に示したように、２つのブロッ
クに分割され、センスアンプが１６個ずつ時間差をもっ
て動作するようになっている。メモリバンクに配設され
るワード線ドライバ（ＷＬ ＤＲＶ）１４、プレート線
ドライバ（ＰＬ ＤＲＶ）１２は、従来の半導体記憶装
置と同一である。
クに分割され、センスアンプが１６個ずつ時間差をもっ
て動作するようになっている。メモリバンクに配設され
るワード線ドライバ（ＷＬ ＤＲＶ）１４、プレート線
ドライバ（ＰＬ ＤＲＶ）１２は、従来の半導体記憶装
置と同一である。
【００３２】図６は、本発明の一実施例に係る半導体記
憶装置の各メモリブロックに係るセンスアンプ制御回路
を示すブロック図である。
憶装置の各メモリブロックに係るセンスアンプ制御回路
を示すブロック図である。
【００３３】図６に示したように、このセンスアンプ制
御回路は、ブロック１選択信号とセンスアンプ活性化信
号に応じてセンスアンプ１の駆動制御を行うセンスアン
プ１制御部４２−１と、ブロック２選択信号とセンスア
ンプ活性化信号に応じてセンスアンプ２の駆動制御を行
うセンスアンプ２制御部４２−２と、前記センスアンプ
活性化信号及び遅延されるセンスアンプ活性化信号をセ
ンスアンプ１制御部４２−１及びセンスアンプ２制御部
４２−２にそれぞれ供給する遅延活性化信号生成部４０
とからなる。
御回路は、ブロック１選択信号とセンスアンプ活性化信
号に応じてセンスアンプ１の駆動制御を行うセンスアン
プ１制御部４２−１と、ブロック２選択信号とセンスア
ンプ活性化信号に応じてセンスアンプ２の駆動制御を行
うセンスアンプ２制御部４２−２と、前記センスアンプ
活性化信号及び遅延されるセンスアンプ活性化信号をセ
ンスアンプ１制御部４２−１及びセンスアンプ２制御部
４２−２にそれぞれ供給する遅延活性化信号生成部４０
とからなる。
【００３４】分割されたメモリブロック１とメモリブロ
ック２に結合されるセンスアンプ１（Ｓ／Ａ−１）１６
−１とセンスアンプ２（Ｓ／Ａ−２）１６−２は、それ
ぞれ独立した制御回路（センスアンプ１制御部４２−
１、センスアンプ２制御部４２−２）で制御される。こ
の部分は、従来のセンスアンプドライバに相当する。
ック２に結合されるセンスアンプ１（Ｓ／Ａ−１）１６
−１とセンスアンプ２（Ｓ／Ａ−２）１６−２は、それ
ぞれ独立した制御回路（センスアンプ１制御部４２−
１、センスアンプ２制御部４２−２）で制御される。こ
の部分は、従来のセンスアンプドライバに相当する。
【００３５】このセンスアンプ１制御部４２−１及びセ
ンスアンプ２制御部４２−２は、それぞれブロック選択
信号とセンスアンプ活性化信号で制御される。ここで、
遅延されるセンスアンプ活性化信号は、センスアンプ活
性化信号と同じ論理信号に遅延を加えたものである。こ
の遅延時間が、２つのメモリブロック間のセンスアンプ
の起動タイミングを規定している。
ンスアンプ２制御部４２−２は、それぞれブロック選択
信号とセンスアンプ活性化信号で制御される。ここで、
遅延されるセンスアンプ活性化信号は、センスアンプ活
性化信号と同じ論理信号に遅延を加えたものである。こ
の遅延時間が、２つのメモリブロック間のセンスアンプ
の起動タイミングを規定している。
【００３６】遅延活性化信号生成部４０に適用される、
遅延センスアンプ活性化信号を生成する方式としてはい
くつかあるが、例えば、インバータなどの論理素子を複
数段直列に接続することで作成することができる。これ
については、図９で後述する。
遅延センスアンプ活性化信号を生成する方式としてはい
くつかあるが、例えば、インバータなどの論理素子を複
数段直列に接続することで作成することができる。これ
については、図９で後述する。
【００３７】図５に、図４に示した各メモリブロックに
対し、アドレス信号からブロック選択信号を生成する回
路構成を示す。
対し、アドレス信号からブロック選択信号を生成する回
路構成を示す。
【００３８】図３に示した従来の選択信号生成回路で
は、アドレス信号が各カラムデコーダ３２でデコードさ
れることにより出力するデータを選択することが目的で
あった。図５に示したように、本実施例では、カラム選
択信号と別に、セルブロック３４に送出されるアドレス
信号から、ブロック選択信号を生成するデコーダ３６−
１、３６−２を新たに設け、メモリバンクを分割した各
メモリブロックに対応させたブロック選択信号（ブロッ
ク１選択信号、ブロック２選択信号）を生成する。
は、アドレス信号が各カラムデコーダ３２でデコードさ
れることにより出力するデータを選択することが目的で
あった。図５に示したように、本実施例では、カラム選
択信号と別に、セルブロック３４に送出されるアドレス
信号から、ブロック選択信号を生成するデコーダ３６−
１、３６−２を新たに設け、メモリバンクを分割した各
メモリブロックに対応させたブロック選択信号（ブロッ
ク１選択信号、ブロック２選択信号）を生成する。
【００３９】図７は、図６のセンスアンプ１及びセンス
アンプ２の制御を行うためのセンスアンプ制御回路の一
例を示したものである。このセンスアンプ制御回路は、
ＮＡＮＤ回路５１、５２と、インバータ５３、５４と、
ＭＯＳＦＥＴトランジスタ５５、５６と、ＭＯＳＦＥＴ
トランジスタ５７、５８と、ＭＯＳＦＥＴトランジスタ
５９、６０と、ＭＯＳＦＥＴトランジスタ６１、６２
と、インバータ対６３、６４と、インバータ対６５、６
６を図７のように接続して構成してある。
アンプ２の制御を行うためのセンスアンプ制御回路の一
例を示したものである。このセンスアンプ制御回路は、
ＮＡＮＤ回路５１、５２と、インバータ５３、５４と、
ＭＯＳＦＥＴトランジスタ５５、５６と、ＭＯＳＦＥＴ
トランジスタ５７、５８と、ＭＯＳＦＥＴトランジスタ
５９、６０と、ＭＯＳＦＥＴトランジスタ６１、６２
と、インバータ対６３、６４と、インバータ対６５、６
６を図７のように接続して構成してある。
【００４０】図７に示した回路は、センスアンプ活性化
信号ＳＡＥｘと、ブロック選択信号ＢｌｏｃｋＳｅｌ＿
ｘ（ｘ＝１，２）により制御され、センスアンプ活性化
信号ＳＡＥｘと、遅延されたセンスアンプ活性化信号Ｄ
ｅｌａｙｅｄ＿ＳＡＥｘの割り振りを行い、各メモリブ
ロックのセンスアンプ１及びセンスアンプ２にセンスア
ンプ活性化信号を供給する。
信号ＳＡＥｘと、ブロック選択信号ＢｌｏｃｋＳｅｌ＿
ｘ（ｘ＝１，２）により制御され、センスアンプ活性化
信号ＳＡＥｘと、遅延されたセンスアンプ活性化信号Ｄ
ｅｌａｙｅｄ＿ＳＡＥｘの割り振りを行い、各メモリブ
ロックのセンスアンプ１及びセンスアンプ２にセンスア
ンプ活性化信号を供給する。
【００４１】例えば、出力されるメモリセルがメモリブ
ロック１にあるとすると、ブロック１選択信号Ｂｌｏｃ
ｋＳｅｌ＿１がＨＩＧＨレベルに、ブロック２選択信号
ＢｌｏｃｋＳｅｌ＿２がＬＯＷレベルになる。ここで、
センスアンプ活性化信号ＳＡＥｘがＨＩＧＨレベルにな
ると、メモリブロック１のセンスアンプ１にはＳＡＥｘ
が供給される。一方、メモリブロック２の方は、ブロッ
ク２選択信号ＢｌｏｃｋＳｅｌ＿２がＬＯＷレベルなの
で、ＳＡＥｘの代わりに、Ｄｅｌａｙｅｄ＿ＳＡＥｘが
供給されて、メモリブロック２のセンスアンプ２がセン
スアンプ１よりも後から動くようになる。このようにし
て、本実施例では時間差でセンスアンプを動かすことで
ピーク電流を低減させる。
ロック１にあるとすると、ブロック１選択信号Ｂｌｏｃ
ｋＳｅｌ＿１がＨＩＧＨレベルに、ブロック２選択信号
ＢｌｏｃｋＳｅｌ＿２がＬＯＷレベルになる。ここで、
センスアンプ活性化信号ＳＡＥｘがＨＩＧＨレベルにな
ると、メモリブロック１のセンスアンプ１にはＳＡＥｘ
が供給される。一方、メモリブロック２の方は、ブロッ
ク２選択信号ＢｌｏｃｋＳｅｌ＿２がＬＯＷレベルなの
で、ＳＡＥｘの代わりに、Ｄｅｌａｙｅｄ＿ＳＡＥｘが
供給されて、メモリブロック２のセンスアンプ２がセン
スアンプ１よりも後から動くようになる。このようにし
て、本実施例では時間差でセンスアンプを動かすことで
ピーク電流を低減させる。
【００４２】図８は、図７に示したセンスアンプ制御回
路の動作を説明するためのタイミング図である。図８に
示したように、センスアンプ活性化信号ＳＡＥｘが立上
がる（Ｔ１）と、ブロック１選択信号ＢｌｏｃｋＳｅｌ
＿１ａ，ＢｌｏｃｋＳｅｌ＿２ａのうち一方が立下がる
（Ｔ２）。このタイミングに応じて、センスアンプ駆動
信号ＳＡＤＲＶｘ＿１が立ち上り（Ｔ３）、センスアン
プ１が駆動される。同様にして、所定の時間だけ遅延さ
れたセンスアンプ活性化信号Ｄｅｌａｙｅｄ＿ＳＡＥｘ
が立上がると、ブロック２選択信号ＢｌｏｃｋＳｅｌ＿
１ｂ，ＢｌｏｃｋＳｅｌ＿２ｂのうち一方が立上がる
（Ｔ４）。このタイミングに応じて、センスアンプ駆動
信号ＳＡＤＲＶｘ＿２が立ち上り（Ｔ５）、センスアン
プ２が駆動される。
路の動作を説明するためのタイミング図である。図８に
示したように、センスアンプ活性化信号ＳＡＥｘが立上
がる（Ｔ１）と、ブロック１選択信号ＢｌｏｃｋＳｅｌ
＿１ａ，ＢｌｏｃｋＳｅｌ＿２ａのうち一方が立下がる
（Ｔ２）。このタイミングに応じて、センスアンプ駆動
信号ＳＡＤＲＶｘ＿１が立ち上り（Ｔ３）、センスアン
プ１が駆動される。同様にして、所定の時間だけ遅延さ
れたセンスアンプ活性化信号Ｄｅｌａｙｅｄ＿ＳＡＥｘ
が立上がると、ブロック２選択信号ＢｌｏｃｋＳｅｌ＿
１ｂ，ＢｌｏｃｋＳｅｌ＿２ｂのうち一方が立上がる
（Ｔ４）。このタイミングに応じて、センスアンプ駆動
信号ＳＡＤＲＶｘ＿２が立ち上り（Ｔ５）、センスアン
プ２が駆動される。
【００４３】図６に示した遅延活性化信号生成部４０の
一例を図９に示す。
一例を図９に示す。
【００４４】前述のように、遅延活性化信号生成部４０
は、時間差で起動するセンスアンプの起動信号を生成す
るために、センスアンプ１制御部４２−１とセンスアン
プ２制御部４２−２とにそれぞれ、センスアンプ活性化
信号と遅延されたセンスアンプ活性化信号を送出する。
は、時間差で起動するセンスアンプの起動信号を生成す
るために、センスアンプ１制御部４２−１とセンスアン
プ２制御部４２−２とにそれぞれ、センスアンプ活性化
信号と遅延されたセンスアンプ活性化信号を送出する。
【００４５】図９に示したように、この実施例では、遅
延活性化信号生成部４０の遅延生成素子として、複数段
のインバータを直列接続させて構成する。遅延されるセ
ンスアンプの起動信号は、本来のメモリバンク内のセン
スアンプを活性化する起動信号から作られる。図９に示
されているように、直列接続した複数段のインバータ
の、各段数ごとに信号の取り出し部分を設ける。遅延さ
れるセンスアンプの起動信号は、これらの取り出し部分
の一つから信号を取り出して生成される。この取り出し
部分及び信号配線は、半導体記憶装置の製造時、配線工
程で作られるので、トランジスタ等を作りこむバルク工
程が終了しても遅延量のトリミングが可能である。
延活性化信号生成部４０の遅延生成素子として、複数段
のインバータを直列接続させて構成する。遅延されるセ
ンスアンプの起動信号は、本来のメモリバンク内のセン
スアンプを活性化する起動信号から作られる。図９に示
されているように、直列接続した複数段のインバータ
の、各段数ごとに信号の取り出し部分を設ける。遅延さ
れるセンスアンプの起動信号は、これらの取り出し部分
の一つから信号を取り出して生成される。この取り出し
部分及び信号配線は、半導体記憶装置の製造時、配線工
程で作られるので、トランジスタ等を作りこむバルク工
程が終了しても遅延量のトリミングが可能である。
【００４６】次に、本発明の他の実施例に係る半導体記
憶装置の構成を図１０に示す。また、図１１には、この
実施例のセンスアンプ制御部に対する遅延活性化信号を
生成するタイミング制御部の一例を示す。
憶装置の構成を図１０に示す。また、図１１には、この
実施例のセンスアンプ制御部に対する遅延活性化信号を
生成するタイミング制御部の一例を示す。
【００４７】前述の実施例に対し、図１０に示した実施
例では、ダミービット線（通常のビット線と同じ構成の
もの）を用意して、そのダミービット線から配線を引き
出し、その引出し線を適当なしきい値でオンとなるよう
な動作をする論理素子の入力に接続する。この論理素子
の出力を、後から起動されるセンスアンプのブロックの
制御回路に送出することで、先に起動されるブロックの
センスアンプの動作と、後から起動されるブロックのセ
ンスアンプの動作とを時分割に制御することができる。
このような構成とすることで、経時変化などでメモリブ
ロックやセンスアンプの動作特性が変化しても、タイミ
ングが実際のビット線のレベルからセルフフィードバッ
クされるため、動作が安定する。
例では、ダミービット線（通常のビット線と同じ構成の
もの）を用意して、そのダミービット線から配線を引き
出し、その引出し線を適当なしきい値でオンとなるよう
な動作をする論理素子の入力に接続する。この論理素子
の出力を、後から起動されるセンスアンプのブロックの
制御回路に送出することで、先に起動されるブロックの
センスアンプの動作と、後から起動されるブロックのセ
ンスアンプの動作とを時分割に制御することができる。
このような構成とすることで、経時変化などでメモリブ
ロックやセンスアンプの動作特性が変化しても、タイミ
ングが実際のビット線のレベルからセルフフィードバッ
クされるため、動作が安定する。
【００４８】センスアンプの起動が各ブロック間で異な
るため、２つのブロックが互いに接するダミービット線
（一対のビット線）の、後からセンスされるブロックの
方のビット線にはノイズがのる可能性がある。このよう
なブロック相互の影響を避けるために、シールドの役割
として同一メモリバンクの各ブロック間にダミーセルブ
ロックを配設して、このダミーセルブロックのビット線
の一端を接地（グランドレベルＶｓｓ）しておく。さら
に、このダミービット線を用いて、半導体記憶装置のウ
ェルの電位変動が起きやすい中央部のウェルタップとす
ることで回路動作の安定性を向上させる。
るため、２つのブロックが互いに接するダミービット線
（一対のビット線）の、後からセンスされるブロックの
方のビット線にはノイズがのる可能性がある。このよう
なブロック相互の影響を避けるために、シールドの役割
として同一メモリバンクの各ブロック間にダミーセルブ
ロックを配設して、このダミーセルブロックのビット線
の一端を接地（グランドレベルＶｓｓ）しておく。さら
に、このダミービット線を用いて、半導体記憶装置のウ
ェルの電位変動が起きやすい中央部のウェルタップとす
ることで回路動作の安定性を向上させる。
【００４９】図１０、図１１に示したように、本実施例
の半導体記憶装置の他の構成は、図６に示したものと同
一である。
の半導体記憶装置の他の構成は、図６に示したものと同
一である。
【００５０】上述したように、この実施例では、タイミ
ング制御部４４が、ダミーセルブロック１８からのダミ
ービット線１５から送出される信号を用いて、後から起
動されるメモリブロックのセンスアンプの活性化信号を
生成するものである。ダミーセルブロック１８自体は、
メモリブロック１やメモリブロック２のメモリセルと全
く同じ構造であり、メモリセルからデータの読み出し・
書き戻しという一連の動作も同じように行われる。
ング制御部４４が、ダミーセルブロック１８からのダミ
ービット線１５から送出される信号を用いて、後から起
動されるメモリブロックのセンスアンプの活性化信号を
生成するものである。ダミーセルブロック１８自体は、
メモリブロック１やメモリブロック２のメモリセルと全
く同じ構造であり、メモリセルからデータの読み出し・
書き戻しという一連の動作も同じように行われる。
【００５１】このダミーセルブロック１８が他のセルブ
ロックと異なるのは、ダミーセルブロック１８のビット
線のレベルを検知できるように、このビット線がダミー
ビット線１５として引出されていることである。この引
出されたダミービット線１５は、タイミング制御部４４
に設けられる、ダミービット線１５のレベルを検知でき
る回路に入力される。タイミング制御部４４は、このダ
ミービット線１５のレベルに基づいて、後から起動され
るメモリブロックのセンスアンプ活性化信号を生成す
る。
ロックと異なるのは、ダミーセルブロック１８のビット
線のレベルを検知できるように、このビット線がダミー
ビット線１５として引出されていることである。この引
出されたダミービット線１５は、タイミング制御部４４
に設けられる、ダミービット線１５のレベルを検知でき
る回路に入力される。タイミング制御部４４は、このダ
ミービット線１５のレベルに基づいて、後から起動され
るメモリブロックのセンスアンプ活性化信号を生成す
る。
【００５２】図１１に示したように、この実施例のタイ
ミング制御部４４は主に、レベル調整トランジスタ７０
と、ＮＡＮＤ回路７２と、インバータ７４とを含む。イ
ンバータ７４は、後から起動されるメモリブロックのセ
ンスアンプの活性化信号（ＳＡＤＲＶ＿ＮＥＸＴｘ）を
送出するためのオン／オフのスイッチ機能を果たす。レ
ベル調整トランジスタ７０は、ダミービット線１５のレ
ベルを検知するためにダミービット線１５にダイオード
接続された複数個のｎチャネルトランジスタを直列接続
して構成される。直列接続された複数個のｎチャネルト
ランジスタの他端は、スイッチとなるｎチャネルトラン
ジスタを介して接地される（グランドレベルＶｓｓ）。
タイミング制御部４４をリセットする場合には、リセッ
ト信号（ＲＥＳＥＴ）がこの接地されたｎチャネルトラ
ンジスタのゲートに送出される。
ミング制御部４４は主に、レベル調整トランジスタ７０
と、ＮＡＮＤ回路７２と、インバータ７４とを含む。イ
ンバータ７４は、後から起動されるメモリブロックのセ
ンスアンプの活性化信号（ＳＡＤＲＶ＿ＮＥＸＴｘ）を
送出するためのオン／オフのスイッチ機能を果たす。レ
ベル調整トランジスタ７０は、ダミービット線１５のレ
ベルを検知するためにダミービット線１５にダイオード
接続された複数個のｎチャネルトランジスタを直列接続
して構成される。直列接続された複数個のｎチャネルト
ランジスタの他端は、スイッチとなるｎチャネルトラン
ジスタを介して接地される（グランドレベルＶｓｓ）。
タイミング制御部４４をリセットする場合には、リセッ
ト信号（ＲＥＳＥＴ）がこの接地されたｎチャネルトラ
ンジスタのゲートに送出される。
【００５３】この実施例の半導体記憶装置では、メモリ
セルからデータが読み出された後、センスアンプが起動
されると中間レベルにあったビット線は、ＨＩＧＨレベ
ル（Ｖｄｄ）か、ＬＯＷレベル（Ｖｓｓ）のいずれかに
増幅される。このレベルがある一定値（ダイオード接続
されたｎチャネルトランジスタのしきい値と段数できま
る）になると、スイッチの役目をしているインバータ７
４がオンとなり、後から動作するメモリブロックのセン
スアンプを起動する活性化信号（ＳＡＤＲＶ＿ＮＥＸＴ
ｘ）が送出される。
セルからデータが読み出された後、センスアンプが起動
されると中間レベルにあったビット線は、ＨＩＧＨレベ
ル（Ｖｄｄ）か、ＬＯＷレベル（Ｖｓｓ）のいずれかに
増幅される。このレベルがある一定値（ダイオード接続
されたｎチャネルトランジスタのしきい値と段数できま
る）になると、スイッチの役目をしているインバータ７
４がオンとなり、後から動作するメモリブロックのセン
スアンプを起動する活性化信号（ＳＡＤＲＶ＿ＮＥＸＴ
ｘ）が送出される。
【００５４】このメモリアンプ活性化信号は、一対のダ
ミービット線１５上を送出される複数の信号となってい
るので、ＮＡＮＤ回路７２及びインバータ７４がこれら
複数の信号の論理和をとって活性化信号としている。こ
こで、ダミービット線１５の引き出し部を直接インバー
タ７４に接続しても同じ機能を得ることができる。
ミービット線１５上を送出される複数の信号となってい
るので、ＮＡＮＤ回路７２及びインバータ７４がこれら
複数の信号の論理和をとって活性化信号としている。こ
こで、ダミービット線１５の引き出し部を直接インバー
タ７４に接続しても同じ機能を得ることができる。
【００５５】また、図１１に示した実施例では、レベル
調整トランジスタ７０の、ダイオード接続される各ｎチ
ャネルトランジスタは、半導体記憶装置の製造時、一定
の個数をバルク工程で作り込んでおき、バルク工程終了
後の配線工程でそれぞれ直列に接続されるものとする。
従って、配線工程において、直列接続されるｎチャネル
トランジスタ７０の個数を変えることで、レベル調整ト
ランジスタ７０で検知できるレベルを、バルク工程の終
了後であっても調整可能である。
調整トランジスタ７０の、ダイオード接続される各ｎチ
ャネルトランジスタは、半導体記憶装置の製造時、一定
の個数をバルク工程で作り込んでおき、バルク工程終了
後の配線工程でそれぞれ直列に接続されるものとする。
従って、配線工程において、直列接続されるｎチャネル
トランジスタ７０の個数を変えることで、レベル調整ト
ランジスタ７０で検知できるレベルを、バルク工程の終
了後であっても調整可能である。
【００５６】（付記１）複数のブロックに分割したメモ
リバンクと、前記メモリバンクに含まれる第１のメモリ
ブロックの第１センスアンプを活性化信号に応じて駆動
する第１のセンスアンプ制御部と、前記メモリバンクに
含まれる第２のメモリブロックの第２センスアンプを活
性化信号を応じて駆動する第２のセンスアンプ制御部
と、前記第１のセンスアンプ制御部に第１の活性化信号
を供給すると共に、該第１の活性化信号を所定の時間だ
け遅延させて第２の活性化信号を生成し、該第２の活性
化信号を前記第２センスアンプ制御部に供給する信号制
御部と、を具備することを特徴とする半導体記憶装置。
リバンクと、前記メモリバンクに含まれる第１のメモリ
ブロックの第１センスアンプを活性化信号に応じて駆動
する第１のセンスアンプ制御部と、前記メモリバンクに
含まれる第２のメモリブロックの第２センスアンプを活
性化信号を応じて駆動する第２のセンスアンプ制御部
と、前記第１のセンスアンプ制御部に第１の活性化信号
を供給すると共に、該第１の活性化信号を所定の時間だ
け遅延させて第２の活性化信号を生成し、該第２の活性
化信号を前記第２センスアンプ制御部に供給する信号制
御部と、を具備することを特徴とする半導体記憶装置。
【００５７】（付記２）前記第１のメモリブロックと前
記第２のメモリブロックとの境界部にダミーセルブロッ
クを設け、該ダミーセルブロックと接続するビット線の
一端を接地することにより、該ダミーセルブロックが、
前記第１及び第２のメモリブロックの一方が活性化さ
れ、他方が非活性化される際に発生するノイズを遮蔽す
ることを特徴とする付記１記載の半導体記憶装置。
記第２のメモリブロックとの境界部にダミーセルブロッ
クを設け、該ダミーセルブロックと接続するビット線の
一端を接地することにより、該ダミーセルブロックが、
前記第１及び第２のメモリブロックの一方が活性化さ
れ、他方が非活性化される際に発生するノイズを遮蔽す
ることを特徴とする付記１記載の半導体記憶装置。
【００５８】（付記３）前記第１のメモリブロックのメ
モリセルと、前記第２のメモリブロックのメモリセルと
は、共通のワード線に接続されることを特徴とする付記
１記載の半導体記憶装置。
モリセルと、前記第２のメモリブロックのメモリセルと
は、共通のワード線に接続されることを特徴とする付記
１記載の半導体記憶装置。
【００５９】（付記４）前記信号制御部は、複数個の論
理素子を直列に接続して構成される遅延回路を有し、該
遅延回路が、前記第１の活性化信号を入力側の論理素子
に入力し、前記複数の論理素子のうち任意の論理素子の
出力から前記第２の活性化信号を供給することにより、
前記所定の時間を調整可能としたことを特徴とする付記
１記載の半導体記憶回路。
理素子を直列に接続して構成される遅延回路を有し、該
遅延回路が、前記第１の活性化信号を入力側の論理素子
に入力し、前記複数の論理素子のうち任意の論理素子の
出力から前記第２の活性化信号を供給することにより、
前記所定の時間を調整可能としたことを特徴とする付記
１記載の半導体記憶回路。
【００６０】（付記５）前記ダミーセルブロックに対
し、前記ビット線からウェルタップを介してウェルの電
位を設定することを特徴とする付記２記載の半導体記憶
装置。
し、前記ビット線からウェルタップを介してウェルの電
位を設定することを特徴とする付記２記載の半導体記憶
装置。
【００６１】（付記６）前記半導体記憶装置が、強誘電
体容量を記憶素子として用いた不揮発性メモリであるこ
とを特徴とする付記１記載の半導体記憶装置。 （付記７）複数のブロックに分割したメモリバンクと、
前記メモリバンクに含まれる第１のメモリブロックの第
１センスアンプを活性化信号に応じて駆動する第１のセ
ンスアンプ制御部と、前記メモリバンクに含まれる第２
のメモリブロックの第２センスアンプを活性化信号を応
じて駆動する第２のセンスアンプ制御部と、前記第１の
センスアンプ制御部に第１の活性化信号を供給すると共
に、該第１の活性化信号を所定の時間だけ遅延させて第
２の活性化信号を生成し、該第２の活性化信号を前記第
２のセンスアンプ制御部に供給する信号制御部と、前記
メモリバンクに供給されるアドレス信号に基づいて、第
1及び第２のブロック選択信号を生成し、該第1及び第2
のブロック選択信号を前記第１及び第２のセンスアンプ
制御部にそれぞれ供給するブロック選択信号生成部と、
を具備することを特徴とする半導体記憶装置。
体容量を記憶素子として用いた不揮発性メモリであるこ
とを特徴とする付記１記載の半導体記憶装置。 （付記７）複数のブロックに分割したメモリバンクと、
前記メモリバンクに含まれる第１のメモリブロックの第
１センスアンプを活性化信号に応じて駆動する第１のセ
ンスアンプ制御部と、前記メモリバンクに含まれる第２
のメモリブロックの第２センスアンプを活性化信号を応
じて駆動する第２のセンスアンプ制御部と、前記第１の
センスアンプ制御部に第１の活性化信号を供給すると共
に、該第１の活性化信号を所定の時間だけ遅延させて第
２の活性化信号を生成し、該第２の活性化信号を前記第
２のセンスアンプ制御部に供給する信号制御部と、前記
メモリバンクに供給されるアドレス信号に基づいて、第
1及び第２のブロック選択信号を生成し、該第1及び第2
のブロック選択信号を前記第１及び第２のセンスアンプ
制御部にそれぞれ供給するブロック選択信号生成部と、
を具備することを特徴とする半導体記憶装置。
【００６２】（付記８）前記ブロック選択信号生成部
は、前記アドレス信号をデコードするプレデコーダと、
前記プレデコーダからの出力信号をデコードすることに
より前記第1のブロック選択信号を生成する第１のブロ
ック選択デコーダと、前記プレデコーダからの前記出力
信号をデコードすることにより前記第２のブロック選択
信号を生成する第２のブロック選択デコーダとを有する
ことを特徴とする付記７記載の半導体記憶装置。
は、前記アドレス信号をデコードするプレデコーダと、
前記プレデコーダからの出力信号をデコードすることに
より前記第1のブロック選択信号を生成する第１のブロ
ック選択デコーダと、前記プレデコーダからの前記出力
信号をデコードすることにより前記第２のブロック選択
信号を生成する第２のブロック選択デコーダとを有する
ことを特徴とする付記７記載の半導体記憶装置。
【００６３】（付記９）前記第１のメモリブロックのメ
モリセルと、前記第２のメモリブロックのメモリセルと
は、共通のワード線に接続されることを特徴とする付記
７記載の半導体記憶装置。
モリセルと、前記第２のメモリブロックのメモリセルと
は、共通のワード線に接続されることを特徴とする付記
７記載の半導体記憶装置。
【００６４】（付記１０）前記信号制御部は、複数個の
論理素子を直列に接続して構成される遅延回路を有し、
該遅延回路が、前記第１の活性化信号を入力側の論理素
子に入力し、前記複数の論理素子のうち任意の論理素子
の出力から前記第２の活性化信号を供給することによ
り、前記所定の時間を調整可能としたことを特徴とする
付記７記載の半導体記憶回路。 （付記１１）複数のブロックに分割したメモリバンク
と、前記メモリバンクに含まれる第１のメモリブロック
の第１センスアンプを活性化信号に応じて駆動する第１
のセンスアンプ制御部と、前記メモリバンクに含まれる
第２のメモリブロックの第２センスアンプを活性化信号
を応じて駆動する第２のセンスアンプ制御部と、前記第
１のセンスアンプ制御部に第１の活性化信号を供給する
と共に、該第１の活性化信号を所定の時間だけ遅延させ
て第２の活性化信号を生成し、該第２の活性化信号を前
記第２のセンスアンプ制御部に供給する信号制御部と、
前記第１のメモリブロックと前記第２のメモリブロック
との境界部に設けられるダミーセルブロックであって、
その一端を接地することにより、前記第１及び第２のメ
モリブロックの一方が活性化され、他方が非活性化され
る際に発生するノイズを遮蔽するダミーセルブロック
と、からなり、前記信号制御部は、前記ダミーセルブロ
ックのビット線から送出される信号の論理レベルに基づ
いて前記２の活性化信号を生成するタイミング制御部を
有することを特徴とする半導体記憶装置。
論理素子を直列に接続して構成される遅延回路を有し、
該遅延回路が、前記第１の活性化信号を入力側の論理素
子に入力し、前記複数の論理素子のうち任意の論理素子
の出力から前記第２の活性化信号を供給することによ
り、前記所定の時間を調整可能としたことを特徴とする
付記７記載の半導体記憶回路。 （付記１１）複数のブロックに分割したメモリバンク
と、前記メモリバンクに含まれる第１のメモリブロック
の第１センスアンプを活性化信号に応じて駆動する第１
のセンスアンプ制御部と、前記メモリバンクに含まれる
第２のメモリブロックの第２センスアンプを活性化信号
を応じて駆動する第２のセンスアンプ制御部と、前記第
１のセンスアンプ制御部に第１の活性化信号を供給する
と共に、該第１の活性化信号を所定の時間だけ遅延させ
て第２の活性化信号を生成し、該第２の活性化信号を前
記第２のセンスアンプ制御部に供給する信号制御部と、
前記第１のメモリブロックと前記第２のメモリブロック
との境界部に設けられるダミーセルブロックであって、
その一端を接地することにより、前記第１及び第２のメ
モリブロックの一方が活性化され、他方が非活性化され
る際に発生するノイズを遮蔽するダミーセルブロック
と、からなり、前記信号制御部は、前記ダミーセルブロ
ックのビット線から送出される信号の論理レベルに基づ
いて前記２の活性化信号を生成するタイミング制御部を
有することを特徴とする半導体記憶装置。
【００６５】（付記１２）前記タイミング制御部は、ダ
イオード接続された複数個のｎチャネルトランジスタを
直列接続して構成したレベル調整部を有し、該複数個の
ｎチャネルトランジスタのうち入力側トランジスタを前
記ダミーセルブロックの前記ビット線に接続し、出力側
トランジスタを接地し、かつ前記レベル調整部に含まれ
る前記ｎチャネルトランジスタの個数を調整することに
より前記第２のセンスアンプの活性化タイミングを調整
可能としたことを特徴とする付記１１記載の半導体記憶
装置。
イオード接続された複数個のｎチャネルトランジスタを
直列接続して構成したレベル調整部を有し、該複数個の
ｎチャネルトランジスタのうち入力側トランジスタを前
記ダミーセルブロックの前記ビット線に接続し、出力側
トランジスタを接地し、かつ前記レベル調整部に含まれ
る前記ｎチャネルトランジスタの個数を調整することに
より前記第２のセンスアンプの活性化タイミングを調整
可能としたことを特徴とする付記１１記載の半導体記憶
装置。
【００６６】（付記１３）前記第１のメモリブロックの
メモリセルと、前記第２のメモリブロックのメモリセル
とは、共通のワード線に接続されることを特徴とする付
記１１記載の半導体記憶装置。
メモリセルと、前記第２のメモリブロックのメモリセル
とは、共通のワード線に接続されることを特徴とする付
記１１記載の半導体記憶装置。
【発明の効果】上述したように、本発明の半導体記憶装
置によれば、同一メモリバンク内のセンスアンプの動作
をブロック単位で制御できるので、一度に消費される電
力を減少することができる。従って、データの読出しや
書込みの動作時における消費電流の波形が緩やかにな
り、同じメモリバンク内部でノイズを発生しにくくな
る。また、電源が安定するので、ＩＣカードのようにメ
モリ以外の素子（例えば、マイクロプロセッサ）が含ま
れる場合には、そのメモリ以外の素子の動作安定性が向
上する。
置によれば、同一メモリバンク内のセンスアンプの動作
をブロック単位で制御できるので、一度に消費される電
力を減少することができる。従って、データの読出しや
書込みの動作時における消費電流の波形が緩やかにな
り、同じメモリバンク内部でノイズを発生しにくくな
る。また、電源が安定するので、ＩＣカードのようにメ
モリ以外の素子（例えば、マイクロプロセッサ）が含ま
れる場合には、そのメモリ以外の素子の動作安定性が向
上する。
【００６７】さらに、ＩＣカードと端末でデータの授受
をマイクロ波などで行っている場合、電源の安定性向上
により、変調回路の動作が安定し通信が安定する。ま
た、メモリブロック間に組み込んだダミーセルブロック
により、ブロック間の干渉が低減して、セルデータのセ
ンシングミスが起りにくくなる。さらに、ウェルタップ
により、ウェル電位が安定するので、バックゲート効果
が一定となり、メモリ回路の安定動作を確保できる。
をマイクロ波などで行っている場合、電源の安定性向上
により、変調回路の動作が安定し通信が安定する。ま
た、メモリブロック間に組み込んだダミーセルブロック
により、ブロック間の干渉が低減して、セルデータのセ
ンシングミスが起りにくくなる。さらに、ウェルタップ
により、ウェル電位が安定するので、バックゲート効果
が一定となり、メモリ回路の安定動作を確保できる。
【図１】従来の半導体記憶装置におけるメモリバンクの
基本的構成を示すブロック図である。
基本的構成を示すブロック図である。
【図２】複数のメモリバンクで構成されるメモリチップ
の一般的な構成を示す図である。
の一般的な構成を示す図である。
【図３】図１に示した従来のメモリバンクに対し、アド
レス信号からカラム選択信号を生成する回路構成を示す
図である。
レス信号からカラム選択信号を生成する回路構成を示す
図である。
【図４】本発明の一実施例に係る半導体記憶装置のメモ
リブロックの基本的構成を示すブロック図である。
リブロックの基本的構成を示すブロック図である。
【図５】図４に示した各メモリブロックに対し、アドレ
ス信号からブロック選択信号を生成する回路構成を示す
図である。
ス信号からブロック選択信号を生成する回路構成を示す
図である。
【図６】本発明の一実施例に係る半導体記憶装置の各メ
モリブロックに係るセンスアンプ制御回路を示すブロッ
ク図である。
モリブロックに係るセンスアンプ制御回路を示すブロッ
ク図である。
【図７】図６に示したセンスアンプ制御回路の一例を示
す回路図である。
す回路図である。
【図８】図７に示したセンスアンプ制御回路の動作を説
明するためのタイミング図である。
明するためのタイミング図である。
【図９】図６に示した遅延活性化信号生成部の一例を示
す回路図である。
す回路図である。
【図１０】本発明の他の実施例に係る半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図１１】図１０に示した半導体記憶装置においてセン
スアンプ制御部に対する遅延活性化信号を生成するタイ
ミング制御部の一例を示す回路図である。
スアンプ制御部に対する遅延活性化信号を生成するタイ
ミング制御部の一例を示す回路図である。
１０−１、１０−２ メモリブロック
１２ プレート線ドライバ
１４ ワード線ドライバ
１５ ダミービット線
１６−１、１６−２ センスアンプ
１８ ダミーセルブロック
１９ ダミーセルブロック用センスアンプ
３０ カラム系プレデコーダ
３６−１、３６−２ ブロック選択デコーダ
４０ 遅延活性化信号生成部
４２−１、４２−２ センスアンプ制御部
７０ レベル調整トランジスタ
Claims (10)
- 【請求項１】複数のブロックに分割したメモリバンク
と、 前記メモリバンクに含まれる第１のメモリブロックの第
１センスアンプを活性化信号に応じて駆動する第１のセ
ンスアンプ制御部と、 前記メモリバンクに含まれる第２のメモリブロックの第
２センスアンプを活性化信号を応じて駆動する第２のセ
ンスアンプ制御部と、 前記第１のセンスアンプ制御部に第１の活性化信号を供
給すると共に、該第１の活性化信号を所定の時間だけ遅
延させて第２の活性化信号を生成し、該第２の活性化信
号を前記第２センスアンプ制御部に供給する信号制御部
と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】前記第１のメモリブロックと前記第２のメ
モリブロックとの境界部にダミーセルブロックを設け、
該ダミーセルブロックと接続するビット線の一端を接地
することにより、該ダミーセルブロックが、前記第１及
び第２のメモリブロックの一方が活性化され、他方が非
活性化される際に発生するノイズを遮蔽することを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】前記第１のメモリブロックのメモリセル
と、前記第２のメモリブロックのメモリセルとは、共通
のワード線に接続されることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項４】前記信号制御部は、複数個の論理素子を直
列に接続して構成される遅延回路を有し、該遅延回路
が、前記第１の活性化信号を入力側の論理素子に入力
し、前記複数の論理素子のうち任意の論理素子の出力か
ら前記第２の活性化信号を供給することにより、前記所
定の時間を調整可能としたことを特徴とする請求項１記
載の半導体記憶回路。 - 【請求項５】前記ダミーセルブロックに対し、前記ビッ
ト線からウェルタップを介してウェルの電位を設定する
ことを特徴とする請求項２記載の半導体記憶装置。 - 【請求項６】前記半導体記憶装置が、強誘電体容量を記
憶素子として用いた不揮発性メモリであることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項７】複数のブロックに分割したメモリバンク
と、前記メモリバンクに含まれる第１のメモリブロック
の第１センスアンプを活性化信号に応じて駆動する第１
のセンスアンプ制御部と、 前記メモリバンクに含まれる第２のメモリブロックの第
２センスアンプを活性化信号を応じて駆動する第２のセ
ンスアンプ制御部と、 前記第１のセンスアンプ制御部に第１の活性化信号を供
給すると共に、該第１の活性化信号を所定の時間だけ遅
延させて第２の活性化信号を生成し、該第２の活性化信
号を前記第２のセンスアンプ制御部に供給する信号制御
部と、 前記メモリバンクに供給されるアドレス信号に基づい
て、第1及び第２のブロック選択信号を生成し、該第1及
び第2のブロック選択信号を前記第１及び第２のセンス
アンプ制御部にそれぞれ供給するブロック選択信号生成
部と、を具備することを特徴とする半導体記憶装置。 - 【請求項８】前記ブロック選択信号生成部は、前記アド
レス信号をデコードするプレデコーダと、前記プレデコ
ーダからの出力信号をデコードすることにより前記第1
のブロック選択信号を生成する第１のブロック選択デコ
ーダと、前記プレデコーダからの前記出力信号をデコー
ドすることにより前記第２のブロック選択信号を生成す
る第２のブロック選択デコーダとを有することを特徴と
する請求項７記載の半導体記憶装置。 - 【請求項９】複数のブロックに分割したメモリバンク
と、 前記メモリバンクに含まれる第１のメモリブロックの第
１センスアンプを活性化信号に応じて駆動する第１のセ
ンスアンプ制御部と、 前記メモリバンクに含まれる第２のメモリブロックの第
２センスアンプを活性化信号を応じて駆動する第２のセ
ンスアンプ制御部と、 前記第１のセンスアンプ制御部に第１の活性化信号を供
給すると共に、該第１の活性化信号を所定の時間だけ遅
延させて第２の活性化信号を生成し、該第２の活性化信
号を前記第２のセンスアンプ制御部に供給する信号制御
部と、 前記第１のメモリブロックと前記第２のメモリブロック
との境界部に設けられるダミーセルブロックであって、
その一端を接地することにより、前記第１及び第２のメ
モリブロックの一方が活性化され、他方が非活性化され
る際に発生するノイズを遮蔽するダミーセルブロック
と、 からなり、前記信号制御部は、前記ダミーセルブロック
のビット線から送出される信号の論理レベルに基づいて
前記２の活性化信号を生成するタイミング制御部を有す
ることを特徴とする半導体記憶装置。 - 【請求項１０】前記タイミング制御部は、ダイオード接
続された複数個のｎチャネルトランジスタを直列接続し
て構成したレベル調整部を有し、該複数個のｎチャネル
トランジスタのうち入力側トランジスタを前記ダミーセ
ルブロックの前記ビット線に接続し、出力側トランジス
タを接地し、かつ前記レベル調整部に含まれる前記ｎチ
ャネルトランジスタの個数を調整することにより前記第
２のセンスアンプの活性化タイミングを調整可能とした
ことを特徴とする請求項９記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002069065A JP2003272377A (ja) | 2002-03-13 | 2002-03-13 | 半導体記憶装置 |
| US10/341,455 US6894943B2 (en) | 2002-03-13 | 2003-01-14 | Semiconductor memory device which reduces the consumption current at the time of operation |
| KR10-2003-0005144A KR20030074129A (ko) | 2002-03-13 | 2003-01-27 | 반도체 기억 장치 |
| TW092101877A TWI254309B (en) | 2002-03-13 | 2003-01-28 | Semiconductor memory device |
| CNB031035434A CN1308961C (zh) | 2002-03-13 | 2003-01-29 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002069065A JP2003272377A (ja) | 2002-03-13 | 2002-03-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003272377A true JP2003272377A (ja) | 2003-09-26 |
Family
ID=28034992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002069065A Pending JP2003272377A (ja) | 2002-03-13 | 2002-03-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6894943B2 (ja) |
| JP (1) | JP2003272377A (ja) |
| KR (1) | KR20030074129A (ja) |
| CN (1) | CN1308961C (ja) |
| TW (1) | TWI254309B (ja) |
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| KR100776738B1 (ko) | 2006-04-06 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
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| KR100878315B1 (ko) * | 2007-08-14 | 2009-01-14 | 주식회사 하이닉스반도체 | 반도체 집적회로 |
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