JP2003273206A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 良好なトランジスタ特性が得られる、ＳＴＩ
を用いた半導体装置を提供する。 【解決手段】 半導体装置は、半導体素子を形成したシ
リコン基板１と、シリコン基板に形成され、表面から次
第に幅が狭くなる台形状の断面形状を有し、シリコン基
板中の活性領域を分離する素子分離用トレンチ６と、ト
レンチ表面に形成され、１〜５ｎｍの厚さを有する酸化
シリコン膜または窒化酸化シリコン膜の第1ライナ絶縁
層７と、第1ライナ絶縁層の上に形成され、２〜８ｎｍ
の厚さを有する窒化シリコン膜の第２ライナ絶縁層８
と、第２ライナ絶縁層の画定する凹部を埋め込む素子分
離領域９と、を有する。
を用いた半導体装置を提供する。 【解決手段】 半導体装置は、半導体素子を形成したシ
リコン基板１と、シリコン基板に形成され、表面から次
第に幅が狭くなる台形状の断面形状を有し、シリコン基
板中の活性領域を分離する素子分離用トレンチ６と、ト
レンチ表面に形成され、１〜５ｎｍの厚さを有する酸化
シリコン膜または窒化酸化シリコン膜の第1ライナ絶縁
層７と、第1ライナ絶縁層の上に形成され、２〜８ｎｍ
の厚さを有する窒化シリコン膜の第２ライナ絶縁層８
と、第２ライナ絶縁層の画定する凹部を埋め込む素子分
離領域９と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特にシャロートレンチアイソレーショ
ン（ＳＴＩ）を有する半導体装置とその製造方法に関す
る。
製造方法に関し、特にシャロートレンチアイソレーショ
ン（ＳＴＩ）を有する半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置における素子分離方法の１つ
として、局所酸化（local oxidationof silicon、ＬＯ
ＣＯＳ）が知られている。
として、局所酸化（local oxidationof silicon、ＬＯ
ＣＯＳ）が知られている。
【０００３】局所酸化は、シリコン基板上にバッファ層
として酸化シリコン膜を形成した後、シリコン窒化膜を
酸化防止マスク層として形成し、シリコン窒化膜をパタ
ーニングした後シリコン基板の表面を熱酸化する技術で
ある。
として酸化シリコン膜を形成した後、シリコン窒化膜を
酸化防止マスク層として形成し、シリコン窒化膜をパタ
ーニングした後シリコン基板の表面を熱酸化する技術で
ある。
【０００４】シリコン基板を熱酸化する際、酸素、水分
等の酸化種がバッファ酸化シリコン膜中にも侵入し、窒
化シリコン膜下のシリコン基板表面も酸化させ、バーズ
ビークと呼ばれる鳥の嘴状の酸化シリコン領域を形成す
る。バーズビークの形成された領域は、実質的に素子形
成領域（活性領域）として使用できなくなるため、素子
形成領域が狭くなる。
等の酸化種がバッファ酸化シリコン膜中にも侵入し、窒
化シリコン膜下のシリコン基板表面も酸化させ、バーズ
ビークと呼ばれる鳥の嘴状の酸化シリコン領域を形成す
る。バーズビークの形成された領域は、実質的に素子形
成領域（活性領域）として使用できなくなるため、素子
形成領域が狭くなる。
【０００５】又、種々の寸法の開口を有する窒化シリコ
ン膜を形成し、基板表面を熱酸化すると、開口部寸法の
狭いシリコン基板表面に形成される酸化シリコン層の厚
さは開口部寸法の広いシリコン基板表面に形成される酸
化シリコン層の厚さよりも小さくなる。これをシニング
（thinning）と呼ぶ。
ン膜を形成し、基板表面を熱酸化すると、開口部寸法の
狭いシリコン基板表面に形成される酸化シリコン層の厚
さは開口部寸法の広いシリコン基板表面に形成される酸
化シリコン層の厚さよりも小さくなる。これをシニング
（thinning）と呼ぶ。
【０００６】半導体装置の微細化に伴い、バーズビーク
やシニングにより、半導体基板の全面積中で素子形成領
域として使用できない面積が増加する。すなわち、素子
形成領域が実質的に狭められる割合が増加し、半導体装
置の高集積化の妨げとなる。
やシニングにより、半導体基板の全面積中で素子形成領
域として使用できない面積が増加する。すなわち、素子
形成領域が実質的に狭められる割合が増加し、半導体装
置の高集積化の妨げとなる。
【０００７】素子分離領域を形成する技術として、半導
体基板表面にトレンチを形成し、トレンチ内に絶縁物や
多結晶シリコンを埋め込むトレンチアイソレーション
（ＴＩ）技術が知られている。この方法は、従来、深い
素子分離領域を必要とするバイポーラトランジスタＬＳ
Ｉに用いられていた。
体基板表面にトレンチを形成し、トレンチ内に絶縁物や
多結晶シリコンを埋め込むトレンチアイソレーション
（ＴＩ）技術が知られている。この方法は、従来、深い
素子分離領域を必要とするバイポーラトランジスタＬＳ
Ｉに用いられていた。
【０００８】バーズビーク、シニングが共に生じないた
め、トレンチアイソレーションのＭＯＳトランジスタＬ
ＳＩへの適用が進んでいる。ＭＯＳトランジスタＬＳＩ
では、バイポーラトランジスタＬＳＩ程深い素子分離は
必要としないため、深さ０．１〜１．０μｍ程度の比較
的浅い溝で素子分離を行うことができる。この構造をシ
ャロートレンチアイソレーション（ＳＴＩ）と呼ぶ。
め、トレンチアイソレーションのＭＯＳトランジスタＬ
ＳＩへの適用が進んでいる。ＭＯＳトランジスタＬＳＩ
では、バイポーラトランジスタＬＳＩ程深い素子分離は
必要としないため、深さ０．１〜１．０μｍ程度の比較
的浅い溝で素子分離を行うことができる。この構造をシ
ャロートレンチアイソレーション（ＳＴＩ）と呼ぶ。
【０００９】図１３、図１４を参照して、ＳＴＩ形成工
程について説明する。図１３（Ａ）に示すように、シリ
コン基板１表面上に、例えば厚さ１０ｎｍの酸化シリコ
ン層２を熱酸化により形成する。この酸化シリコン層２
の上に、例えば厚さ１００〜１５０ｎｍの窒化シリコン
層３を化学気相堆積（ＣＶＤ）により形成する。酸化シ
リコン層２は、シリコン基板１と窒化シリコン層３の間
の応力を緩和するバッファ層として機能する。窒化シリ
コン層３は、後の研磨工程においてストッパ層としても
機能する。
程について説明する。図１３（Ａ）に示すように、シリ
コン基板１表面上に、例えば厚さ１０ｎｍの酸化シリコ
ン層２を熱酸化により形成する。この酸化シリコン層２
の上に、例えば厚さ１００〜１５０ｎｍの窒化シリコン
層３を化学気相堆積（ＣＶＤ）により形成する。酸化シ
リコン層２は、シリコン基板１と窒化シリコン層３の間
の応力を緩和するバッファ層として機能する。窒化シリ
コン層３は、後の研磨工程においてストッパ層としても
機能する。
【００１０】窒化シリコン層３の上に、レジストパター
ン４を形成する。レジストパターン４の画定する開口部
は、素子分離領域を形成する領域を画定する。レジスト
パターン４下方のシリコン基板の領域は、素子を形成す
る素子形成領域となる。
ン４を形成する。レジストパターン４の画定する開口部
は、素子分離領域を形成する領域を画定する。レジスト
パターン４下方のシリコン基板の領域は、素子を形成す
る素子形成領域となる。
【００１１】レジストパターン４をエッチングマスクと
し、開口部に露出した窒化シリコン層３、その下の酸化
シリコン層２、その下のシリコン基板１をリアクティブ
イオンエッチング（ＲＩＥ）により例えば深さ０．５μ
ｍ程度エッチングし、トレンチ６を形成する。
し、開口部に露出した窒化シリコン層３、その下の酸化
シリコン層２、その下のシリコン基板１をリアクティブ
イオンエッチング（ＲＩＥ）により例えば深さ０．５μ
ｍ程度エッチングし、トレンチ６を形成する。
【００１２】図１３（Ｂ）に示すように、トレンチ６内
に露出したシリコン基板表面を熱酸化し、例えば厚さ１
０ｎｍの酸化シリコン層７を形成する。
に露出したシリコン基板表面を熱酸化し、例えば厚さ１
０ｎｍの酸化シリコン層７を形成する。
【００１３】図１３（Ｃ）に示すように、例えば高密度
プラズマ（ＨＤＰ）ＣＶＤにより、トレンチを埋め込ん
でシリコン基板上に酸化シリコン層９を形成する。素子
分離領域となる酸化シリコン層９を緻密化するために、
例えば窒素雰囲気中９００〜１１００℃でシリコン基板
をアニールする。
プラズマ（ＨＤＰ）ＣＶＤにより、トレンチを埋め込ん
でシリコン基板上に酸化シリコン層９を形成する。素子
分離領域となる酸化シリコン層９を緻密化するために、
例えば窒素雰囲気中９００〜１１００℃でシリコン基板
をアニールする。
【００１４】図１３（Ｄ）に示すように、窒化シリコン
層３をストッパとし、上方から化学機械研磨（ＣＭＰ）
又はリアクティブイオンエッチング（ＲＩＥ）により、
酸化シリコン層９を除去する。窒化シリコン層３によっ
て画定される凹部内にのみ、酸化シリコン層９が残る。
この段階で、酸化シリコン緻密化用のアニールを行なっ
てもよい。
層３をストッパとし、上方から化学機械研磨（ＣＭＰ）
又はリアクティブイオンエッチング（ＲＩＥ）により、
酸化シリコン層９を除去する。窒化シリコン層３によっ
て画定される凹部内にのみ、酸化シリコン層９が残る。
この段階で、酸化シリコン緻密化用のアニールを行なっ
てもよい。
【００１５】図１４（Ｅ）に示すように、熱リン酸を用
いて窒化シリコン層３を除去する。次に、希フッ酸を用
いて、シリコン基板１表面上のバッファ酸化シリコン層
２を除去する。この時、トレンチを埋め込む酸化シリコ
ン層９もエッチングされる。
いて窒化シリコン層３を除去する。次に、希フッ酸を用
いて、シリコン基板１表面上のバッファ酸化シリコン層
２を除去する。この時、トレンチを埋め込む酸化シリコ
ン層９もエッチングされる。
【００１６】図１４（Ｆ）に示すように、シリコン基板
１の表面を熱酸化し、表面に犠牲酸化シリコン層２２を
形成する。犠牲酸化シリコン層を介してシリコン基板１
表面層に所望導電型の不純物をイオン注入し、活性化し
てシリコン基板１に所望導電型のウエル領域１０を形成
する。
１の表面を熱酸化し、表面に犠牲酸化シリコン層２２を
形成する。犠牲酸化シリコン層を介してシリコン基板１
表面層に所望導電型の不純物をイオン注入し、活性化し
てシリコン基板１に所望導電型のウエル領域１０を形成
する。
【００１７】その後希フッ酸を用い、犠牲酸化シリコン
層２２は除去する。犠牲酸化シリコン層を除去する際、
希フッ酸により酸化シリコン層９もエッチングされる。
複数回のフッ酸処理により、トレンチを埋設する酸化シ
リコン層９はエッチングされ、素子形成領域側部に堀下
げられたディボットを形成する。
層２２は除去する。犠牲酸化シリコン層を除去する際、
希フッ酸により酸化シリコン層９もエッチングされる。
複数回のフッ酸処理により、トレンチを埋設する酸化シ
リコン層９はエッチングされ、素子形成領域側部に堀下
げられたディボットを形成する。
【００１８】図１４（Ｇ）に示すように、露出したシリ
コン基板の表面を熱酸化し、所望厚さの酸化シリコン層
１１を形成し、ゲート絶縁膜とする。シリコン基板１上
に多結晶シリコン層１２を堆積し、パターニングしてゲ
ート電極を形成する。ウェル領域１０と逆導電型の不純
物をイオン注入し、活性化してソース／ドレイン領域を
形成する。必要に応じ、ゲート電極側壁上にサイドウォ
ールスペーサを形成し、再度不純物をイオン注入し、活
性化して高濃度ソース／ドレイン領域を形成する。
コン基板の表面を熱酸化し、所望厚さの酸化シリコン層
１１を形成し、ゲート絶縁膜とする。シリコン基板１上
に多結晶シリコン層１２を堆積し、パターニングしてゲ
ート電極を形成する。ウェル領域１０と逆導電型の不純
物をイオン注入し、活性化してソース／ドレイン領域を
形成する。必要に応じ、ゲート電極側壁上にサイドウォ
ールスペーサを形成し、再度不純物をイオン注入し、活
性化して高濃度ソース／ドレイン領域を形成する。
【００１９】図１４（Ｈ）は、形成されるとレンジスタ
のドレイン電流対ゲート電圧の特性を示す。横軸がゲー
ト電圧を示し、縦軸がドレイン電流を示す。曲線ｒが通
常のトランジタの特性を示す。曲線ｈは、上述の工程で
作成されるトランジスタの特性を示し、低いゲート電圧
でドレイン電流が立ち上がっている。低い閾値電圧でオ
ンする寄生トランジスタが付加さたものと解釈される。
のドレイン電流対ゲート電圧の特性を示す。横軸がゲー
ト電圧を示し、縦軸がドレイン電流を示す。曲線ｒが通
常のトランジタの特性を示す。曲線ｈは、上述の工程で
作成されるトランジスタの特性を示し、低いゲート電圧
でドレイン電流が立ち上がっている。低い閾値電圧でオ
ンする寄生トランジスタが付加さたものと解釈される。
【００２０】図１４（Ｇ）に示すように、素子分離領域
９の肩部がエッチングされてディボットが形成される
と、シリコン基板の素子形成領域肩部が上面のみならず
側面からもゲート電極で囲まれる。このような形状とな
ると、ゲート電極に電圧を印加すると、素子形成領域の
肩部は、電界集中を受け、より低い閾値電圧を有するト
ランジスタを形成する。この寄生トランジスタが図１４
（Ｈ）の曲線ｈに示すようなハンプ特性を発生させる。
９の肩部がエッチングされてディボットが形成される
と、シリコン基板の素子形成領域肩部が上面のみならず
側面からもゲート電極で囲まれる。このような形状とな
ると、ゲート電極に電圧を印加すると、素子形成領域の
肩部は、電界集中を受け、より低い閾値電圧を有するト
ランジスタを形成する。この寄生トランジスタが図１４
（Ｈ）の曲線ｈに示すようなハンプ特性を発生させる。
【００２１】さらに、曲線ｈは、高いゲート電圧におけ
るドレイン電流が低下している。トレンチ内に酸化シリ
コンを埋め込み緻密化のための熱処理を行なうと、酸化
シリコン層９緻密化すると共に収縮し、この酸化シリコ
ン層９で囲まれた素子形成領域は圧縮ストレスを受け
る。
るドレイン電流が低下している。トレンチ内に酸化シリ
コンを埋め込み緻密化のための熱処理を行なうと、酸化
シリコン層９緻密化すると共に収縮し、この酸化シリコ
ン層９で囲まれた素子形成領域は圧縮ストレスを受け
る。
【００２２】圧縮ストレスが印加されると、シリコン基
板１の素子形成領域における電子／正孔の移動度が大き
く低下し得る。このため、飽和ドレイン電流が低下す
る。素子の微細化に伴い、素子形成領域が小さくなる
と、圧縮ストレスの影響は大きくなる。
板１の素子形成領域における電子／正孔の移動度が大き
く低下し得る。このため、飽和ドレイン電流が低下す
る。素子の微細化に伴い、素子形成領域が小さくなる
と、圧縮ストレスの影響は大きくなる。
【００２３】Ｂ． Davari et al．，ＩＥＤＭ １９８
８ ｐｐ．９２−９５は、ハンプ特性を低減するため、
素子形成領域の肩部にイオン注入を行なうことを提案し
ている。
８ ｐｐ．９２−９５は、ハンプ特性を低減するため、
素子形成領域の肩部にイオン注入を行なうことを提案し
ている。
【００２４】ハンプ特性を改良する他の方法として、素
子形成領域の肩部を熱酸化により丸めることも提案され
ている。肩部を丸めることにより、電界集中が緩和さ
れ、寄生トランジスタの影響が減少する。
子形成領域の肩部を熱酸化により丸めることも提案され
ている。肩部を丸めることにより、電界集中が緩和さ
れ、寄生トランジスタの影響が減少する。
【００２５】Pierre Ｃ．Fazan et al., ＩＥＤＭ １
９９３，ｐｐ．５７−６０は、シリコン基板表面から突
出した素子分離用酸化シリコン層の側面に絶縁性サイド
ウォールを形成し、ディボットを埋め込む方法を提案し
ている。
９９３，ｐｐ．５７−６０は、シリコン基板表面から突
出した素子分離用酸化シリコン層の側面に絶縁性サイド
ウォールを形成し、ディボットを埋め込む方法を提案し
ている。
【００２６】
【発明が解決しようとする課題】ＳＴＩによる素子分離
は、微細化に適しているが、ＳＴＩ独自の問題も生じ
る。ＳＴＩ独自の問題を低減することのできる新たな技
術が求められている。
は、微細化に適しているが、ＳＴＩ独自の問題も生じ
る。ＳＴＩ独自の問題を低減することのできる新たな技
術が求められている。
【００２７】本発明の目的は、良好なトランジスタ特性
が得られる、ＳＴＩを用いた半導体装置を提供すること
である。
が得られる、ＳＴＩを用いた半導体装置を提供すること
である。
【００２８】本発明の他の目的は、良好なトランジスタ
特性を有する半導体装置を製造する方法を提供すること
である。
特性を有する半導体装置を製造する方法を提供すること
である。
【００２９】
【課題を解決するための手段】本発明の一観点によれ
ば、半導体素子を形成したシリコン基板と、前記シリコ
ン基板に形成され、表面から次第に幅が狭くなる台形状
の断面形状を有し、前記シリコン基板中の活性領域を分
離する素子分離用トレンチと、前記トレンチ表面に形成
され、１〜５ｎｍの厚さを有する酸化シリコン膜または
窒化酸化シリコン膜の第1ライナ絶縁層と、前記第1ライ
ナ絶縁層の上に形成され、２〜８ｎｍの厚さを有する窒
化シリコン膜の第２ライナ絶縁層と、前記第２ライナ絶
縁層の画定する凹部を埋め込む素子分離領域と、を有す
る半導体装置が提供される。
ば、半導体素子を形成したシリコン基板と、前記シリコ
ン基板に形成され、表面から次第に幅が狭くなる台形状
の断面形状を有し、前記シリコン基板中の活性領域を分
離する素子分離用トレンチと、前記トレンチ表面に形成
され、１〜５ｎｍの厚さを有する酸化シリコン膜または
窒化酸化シリコン膜の第1ライナ絶縁層と、前記第1ライ
ナ絶縁層の上に形成され、２〜８ｎｍの厚さを有する窒
化シリコン膜の第２ライナ絶縁層と、前記第２ライナ絶
縁層の画定する凹部を埋め込む素子分離領域と、を有す
る半導体装置が提供される。
【００３０】本発明の他の観点によれば、（ａ）シリコ
ン基板表面上に酸化シリコン膜、窒化シリコン膜を含む
研磨用ストッパ層を形成する工程と、（ｂ）マスクを用
いて前記ストッパ層およびシリコン基板をエッチング
し、トレンチを形成する工程と、（ｃ）前記トレンチ内
に露出したシリコン基板表面に厚さ１〜５ｎｍの酸化シ
リコン膜または窒化酸化シリコン膜の第１ライナ絶縁層
を形成する工程と、（ｄ）前記第１ライナ絶縁層上に厚
さ２〜８ｎｍの窒化シリコン膜の第２ライナ絶縁層を形
成する工程と、（ｅ）前記第２ライナ絶縁層の画定する
凹部を埋め込んで、前記シリコン基板上に素子分離層を
堆積する工程と、（ｆ）前記ストッパ層を研磨用ストッ
パとし、前記素子分離層の不要部を研磨して除去する工
程と、（ｇ）前記ストッパ層をエッチングする工程と、
を含む半導体装置の製造方法が提供される。
ン基板表面上に酸化シリコン膜、窒化シリコン膜を含む
研磨用ストッパ層を形成する工程と、（ｂ）マスクを用
いて前記ストッパ層およびシリコン基板をエッチング
し、トレンチを形成する工程と、（ｃ）前記トレンチ内
に露出したシリコン基板表面に厚さ１〜５ｎｍの酸化シ
リコン膜または窒化酸化シリコン膜の第１ライナ絶縁層
を形成する工程と、（ｄ）前記第１ライナ絶縁層上に厚
さ２〜８ｎｍの窒化シリコン膜の第２ライナ絶縁層を形
成する工程と、（ｅ）前記第２ライナ絶縁層の画定する
凹部を埋め込んで、前記シリコン基板上に素子分離層を
堆積する工程と、（ｆ）前記ストッパ層を研磨用ストッ
パとし、前記素子分離層の不要部を研磨して除去する工
程と、（ｇ）前記ストッパ層をエッチングする工程と、
を含む半導体装置の製造方法が提供される。
【００３１】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００３２】図１（Ａ）〜図２（Ｈ）は、本発明の実施
例による半導体装置の製造方法を概略的に示す断面図で
ある。
例による半導体装置の製造方法を概略的に示す断面図で
ある。
【００３３】図１（Ａ）に示すように、シリコン基板１
の表面上に、厚さ９〜２１ｎｍ、例えば厚さ１０ｎｍの
酸化シリコン層２を熱酸化により形成する。酸化シリコ
ン層２の上に、厚さ１００〜１５０ｎｍの窒化シリコン
層３を低圧（ＬＰ）化学気相堆積（ＣＶＤ）により形成
する。ＬＰＣＶＤは、例えばソースガスとしてＳｉＣｌ
2Ｈ2とＮＨ3を用い、温度７００℃で行う。
の表面上に、厚さ９〜２１ｎｍ、例えば厚さ１０ｎｍの
酸化シリコン層２を熱酸化により形成する。酸化シリコ
ン層２の上に、厚さ１００〜１５０ｎｍの窒化シリコン
層３を低圧（ＬＰ）化学気相堆積（ＣＶＤ）により形成
する。ＬＰＣＶＤは、例えばソースガスとしてＳｉＣｌ
2Ｈ2とＮＨ3を用い、温度７００℃で行う。
【００３４】窒化シリコン層３の上に、レジスト膜を塗
布し、露光現像することによりレジストパターン４を形
成する。レジストパターン４は、活性領域（素子形成領
域）上に形成され、開口部が素子分離領域を画定する。
開口部５ａの幅は、例えば０．２〜１μｍである。
布し、露光現像することによりレジストパターン４を形
成する。レジストパターン４は、活性領域（素子形成領
域）上に形成され、開口部が素子分離領域を画定する。
開口部５ａの幅は、例えば０．２〜１μｍである。
【００３５】レジストパターン４をエッチングマスクと
し、窒化シリコン層３、酸化シリコン層２、シリコン基
板１をエッチングする。シリコン基板１は、例えば深さ
０．５μｍエッチングされてトレンチ６を形成する。な
お、窒化シリコン層、酸化シリコン層のエッチングは、
ＣＦ4、ＣＨＦ3、Ａｒの混合ガスをエッチングガスとし
て用いる。シリコン基板１のエッチングは、ＨＢｒ、Ｏ
2の混合ガス、又はＣｌ2、Ｏ2の混合ガスをエッチング
ガスとして用いる。
し、窒化シリコン層３、酸化シリコン層２、シリコン基
板１をエッチングする。シリコン基板１は、例えば深さ
０．５μｍエッチングされてトレンチ６を形成する。な
お、窒化シリコン層、酸化シリコン層のエッチングは、
ＣＦ4、ＣＨＦ3、Ａｒの混合ガスをエッチングガスとし
て用いる。シリコン基板１のエッチングは、ＨＢｒ、Ｏ
2の混合ガス、又はＣｌ2、Ｏ2の混合ガスをエッチング
ガスとして用いる。
【００３６】このエッチング条件によれば、形成される
トレンチ６の側面が傾斜する。傾斜を設けることによ
り、活性領域の肩部における電界集中を緩和させること
ができる。その後レジストパターン４は除去する。
トレンチ６の側面が傾斜する。傾斜を設けることによ
り、活性領域の肩部における電界集中を緩和させること
ができる。その後レジストパターン４は除去する。
【００３７】図１（Ｂ）に示すように、トレンチ６の表
面に露出したシリコン基板表面を熱酸化して厚さ１〜５
ｎｍの酸化シリコン層７を形成する。トレンチ６内に露
出していたシリコン表面は、全て酸化シリコン層７によ
り覆われる。厚さ２〜８ｎｍの窒化シリコン層は、窒化
シリコンのエッチングに用いられる熱リン酸が侵入し難
い厚さである。
面に露出したシリコン基板表面を熱酸化して厚さ１〜５
ｎｍの酸化シリコン層７を形成する。トレンチ６内に露
出していたシリコン表面は、全て酸化シリコン層７によ
り覆われる。厚さ２〜８ｎｍの窒化シリコン層は、窒化
シリコンのエッチングに用いられる熱リン酸が侵入し難
い厚さである。
【００３８】図１（Ｃ）に示すように、酸化シリコン層
７、窒化シリコン層３の表面を覆うように、窒化シリコ
ン層８をＬＰＣＶＤにより形成する。窒化シリコン層８
の厚さは、２〜８ｎｍとする。厚さ２〜８ｎｍの窒化シ
リコン層は、窒化シリコンのエッチングに用いられる熱
リン酸が侵入し難い厚さである。
７、窒化シリコン層３の表面を覆うように、窒化シリコ
ン層８をＬＰＣＶＤにより形成する。窒化シリコン層８
の厚さは、２〜８ｎｍとする。厚さ２〜８ｎｍの窒化シ
リコン層は、窒化シリコンのエッチングに用いられる熱
リン酸が侵入し難い厚さである。
【００３９】ＬＰＣＶＤは、ＳｉＣｌ2Ｈ2、ＮＨ3の混
合ガスをソースガスとし、温度６５０℃程度で行う。こ
のような熱ＣＶＤにより形成される窒化シリコン層は、
１ＧＰａ以上の引張り（ｔｅｎｓｉｌｅ）応力を有す
る。この応力は、後述する緻密化の熱処理を行った埋設
酸化シリコン層の応力と逆方向である。厚さ１〜５ｎｍ
の酸化シリコン層は、酸化シリコン層のエッチングに用
いられる希フッ酸が侵入し難い厚さである。
合ガスをソースガスとし、温度６５０℃程度で行う。こ
のような熱ＣＶＤにより形成される窒化シリコン層は、
１ＧＰａ以上の引張り（ｔｅｎｓｉｌｅ）応力を有す
る。この応力は、後述する緻密化の熱処理を行った埋設
酸化シリコン層の応力と逆方向である。厚さ１〜５ｎｍ
の酸化シリコン層は、酸化シリコン層のエッチングに用
いられる希フッ酸が侵入し難い厚さである。
【００４０】図１（Ｄ）に示すように、窒化シリコン層
８を形成した基板上に例えば高密度プラズマ（ＨＤＰ）
ＣＶＤにより、酸化シリコン層９を形成し、トレンチ内
を埋め込む。なお、深さ０．５μｍのトレンチを形成し
た場合、酸化シリコン層９の厚さは、平坦部で０．６〜
１μｍ程度に選択する。
８を形成した基板上に例えば高密度プラズマ（ＨＤＰ）
ＣＶＤにより、酸化シリコン層９を形成し、トレンチ内
を埋め込む。なお、深さ０．５μｍのトレンチを形成し
た場合、酸化シリコン層９の厚さは、平坦部で０．６〜
１μｍ程度に選択する。
【００４１】酸化シリコン層の形成は、ＳｉＨ4と酸素
の混合ガス、又はＴＥＯＳとオゾンの混合ガスをソース
ガスとして行う。酸化シリコン層９の成長後、約１００
０℃のアニールを行ない、酸化シリコン層９を緻密化す
る。アニールを経たトレンチ内の酸化シリコン層９の膜
質は熱酸化膜とほぼ同じになる。緻密化された酸化シリ
コン層は、圧縮応力を生じるが、この圧縮応力と窒化シ
リコン層の引伸ばし応力は逆方向であり、圧縮応力は引
張り応力により相殺される。圧縮応力による移動度の低
下が低減される。
の混合ガス、又はＴＥＯＳとオゾンの混合ガスをソース
ガスとして行う。酸化シリコン層９の成長後、約１００
０℃のアニールを行ない、酸化シリコン層９を緻密化す
る。アニールを経たトレンチ内の酸化シリコン層９の膜
質は熱酸化膜とほぼ同じになる。緻密化された酸化シリ
コン層は、圧縮応力を生じるが、この圧縮応力と窒化シ
リコン層の引伸ばし応力は逆方向であり、圧縮応力は引
張り応力により相殺される。圧縮応力による移動度の低
下が低減される。
【００４２】図２（Ｅ）に示すように、シリコン基板表
面から化学機械研磨（ＣＭＰ）を行い、窒化シリコン層
３、８表面より上の酸化シリコン層９の不要部を除去す
る。ＣＭＰは、回転する上下の定盤の間にシリコン基板
を挟んで行う。上下の定盤の回転速度を例えばそれぞれ
２０ｒｐｍ、上下の常盤間の圧力を例えば５ｐｓｉ、バ
ックプレッシャーを例えば５ｐｓｉとし、研磨剤として
コロイダルシリカを主成分とするスラリ、又は酸化セリ
ウム系スラリを用いる。
面から化学機械研磨（ＣＭＰ）を行い、窒化シリコン層
３、８表面より上の酸化シリコン層９の不要部を除去す
る。ＣＭＰは、回転する上下の定盤の間にシリコン基板
を挟んで行う。上下の定盤の回転速度を例えばそれぞれ
２０ｒｐｍ、上下の常盤間の圧力を例えば５ｐｓｉ、バ
ックプレッシャーを例えば５ｐｓｉとし、研磨剤として
コロイダルシリカを主成分とするスラリ、又は酸化セリ
ウム系スラリを用いる。
【００４３】このような研磨条件の場合、窒化シリコン
層３のエッチングレートは小さく、窒化シリコン層３が
研磨のストッパとして機能する。研磨を終えた状態で
は、酸化シリコン層９と窒化シリコン層３がほぼ面一と
なり、酸化シリコン層９は窒化シリコン層３が画定する
開口部内にのみ残る。なお、窒化シリコン層３上の酸化
シリコン層９をＣＭＰで除去する場合を説明したが、Ｃ
Ｆ4とＣＨＦ3の混合ガスを用いたＲＩＥを用いてもよ
い。
層３のエッチングレートは小さく、窒化シリコン層３が
研磨のストッパとして機能する。研磨を終えた状態で
は、酸化シリコン層９と窒化シリコン層３がほぼ面一と
なり、酸化シリコン層９は窒化シリコン層３が画定する
開口部内にのみ残る。なお、窒化シリコン層３上の酸化
シリコン層９をＣＭＰで除去する場合を説明したが、Ｃ
Ｆ4とＣＨＦ3の混合ガスを用いたＲＩＥを用いてもよ
い。
【００４４】図２（Ｆ）に示すように、窒化シリコン層
３を熱リン酸によりエッチングする。窒化シリコン層３
の側壁上の窒化シリコン層８も同時にエッチングされ
る。窒化シリコン層３が除去されると、シリコン基板１
と埋め込み酸化シリコン層９との間の窒化シリコン層８
の上部も露出する。
３を熱リン酸によりエッチングする。窒化シリコン層３
の側壁上の窒化シリコン層８も同時にエッチングされ
る。窒化シリコン層３が除去されると、シリコン基板１
と埋め込み酸化シリコン層９との間の窒化シリコン層８
の上部も露出する。
【００４５】窒化シリコン層８の厚さが２〜８ｎｍと薄
く設定されているため、比較的粘性の高い熱リン酸は、
この狭い間隙に入り込むことが難しく、酸化シリコン層
７と９に挟まれた窒化シリコン層８はほとんどエッチン
グされない。
く設定されているため、比較的粘性の高い熱リン酸は、
この狭い間隙に入り込むことが難しく、酸化シリコン層
７と９に挟まれた窒化シリコン層８はほとんどエッチン
グされない。
【００４６】熱リン酸により窒化シリコン層３及びその
側壁上の窒化シリコン層８が除去されると、図に示すよ
うに酸化シリコン層９の上部がシリコン基板１上に突起
する。
側壁上の窒化シリコン層８が除去されると、図に示すよ
うに酸化シリコン層９の上部がシリコン基板１上に突起
する。
【００４７】その後、シリコン基板１表面上の酸化シリ
コン層２を希フッ酸により除去する。この時、突起状酸
化シリコン層９も若干エッチングされる。
コン層２を希フッ酸により除去する。この時、突起状酸
化シリコン層９も若干エッチングされる。
【００４８】トレンチ表面に形成された酸化シリコン層
７の底部も露出する。酸化シリコン層７の厚さが１〜５
ｎｍと薄く設定されているため、希フッ酸はこの狭い間
隙に入り込みことが難しく、酸化シリコン層はほとんど
エッチングされない。
７の底部も露出する。酸化シリコン層７の厚さが１〜５
ｎｍと薄く設定されているため、希フッ酸はこの狭い間
隙に入り込みことが難しく、酸化シリコン層はほとんど
エッチングされない。
【００４９】図２（Ｇ）に示すように、シリコン基板１
の表面を熱酸化して犠牲酸化膜２２を成長する。
の表面を熱酸化して犠牲酸化膜２２を成長する。
【００５０】犠牲酸化膜をスルー酸化膜として用い、シ
リコン基板１表面領域にイオン注入を行ない、イオン注
入された不純物を活性化して所定導電型のウエル１０を
形成する。例えばｎ型ウエルとｐ型ウエルとをレジスト
マスクを用いた別個のイオン注入で形成する。ウエル１
０を形成した後、犠牲酸化膜を希フッ酸により除去す
る。
リコン基板１表面領域にイオン注入を行ない、イオン注
入された不純物を活性化して所定導電型のウエル１０を
形成する。例えばｎ型ウエルとｐ型ウエルとをレジスト
マスクを用いた別個のイオン注入で形成する。ウエル１
０を形成した後、犠牲酸化膜を希フッ酸により除去す
る。
【００５１】複数回のフッ酸エッチングにより、酸化シ
リコン層９の突起部はエッチングされ、活性領域肩部側
方に凹みが形成される。しかしながら、窒化シリコン層
８と酸化シリコン層７は、ほとんどエッチングされず、
活性領域の側面を覆っている。
リコン層９の突起部はエッチングされ、活性領域肩部側
方に凹みが形成される。しかしながら、窒化シリコン層
８と酸化シリコン層７は、ほとんどエッチングされず、
活性領域の側面を覆っている。
【００５２】なお、希フッ酸よりも粘性の高いＮＨ4Ｆ
を混合した緩衝フッ酸を用いることにより、酸化シリコ
ン層７のエッチングをさらに安全に低減することができ
る。
を混合した緩衝フッ酸を用いることにより、酸化シリコ
ン層７のエッチングをさらに安全に低減することができ
る。
【００５３】図２（Ｈ）に示すように、犠牲酸化膜を除
去し、露出したシリコン基板１表面を熱酸化することに
より、例えば厚さ２ｎｍのゲート絶縁膜１１を形成す
る。ゲート酸化膜１１の形成前には、熱酸化膜を２０ｎ
ｍエッチングする程度希フッ酸エッチングが行われる。
多結晶シリコン層１２を基板上に形成し、パターニング
することによりゲート電極を作成する。その後、ウエル
１０と逆導電型の不純物をイオン注入し、ゲート電極両
側にソース／ドレイン領域を形成する。必要に応じ、ゲ
ート電極側壁上にサイドウォールスペーサを形成し、さ
らに不純物をイオン注入し、活性化して高濃度ソース／
ドレイン領域を形成する。
去し、露出したシリコン基板１表面を熱酸化することに
より、例えば厚さ２ｎｍのゲート絶縁膜１１を形成す
る。ゲート酸化膜１１の形成前には、熱酸化膜を２０ｎ
ｍエッチングする程度希フッ酸エッチングが行われる。
多結晶シリコン層１２を基板上に形成し、パターニング
することによりゲート電極を作成する。その後、ウエル
１０と逆導電型の不純物をイオン注入し、ゲート電極両
側にソース／ドレイン領域を形成する。必要に応じ、ゲ
ート電極側壁上にサイドウォールスペーサを形成し、さ
らに不純物をイオン注入し、活性化して高濃度ソース／
ドレイン領域を形成する。
【００５４】図３（Ａ）は、素子分離領域９により画定
された活性領域ＡＲと、シリコン基板表面表面に形成さ
れたゲート電極１２の形状を示す平面図である。図１
（Ａ）〜図２（Ｈ）は、Ｂ−Ｂ'線に沿う断面図に相当
する。各活性領域ＡＲは素子分離領域９により囲まれて
いる。２つの活性領域によりＣＭＯＳインバータが構成
される。
された活性領域ＡＲと、シリコン基板表面表面に形成さ
れたゲート電極１２の形状を示す平面図である。図１
（Ａ）〜図２（Ｈ）は、Ｂ−Ｂ'線に沿う断面図に相当
する。各活性領域ＡＲは素子分離領域９により囲まれて
いる。２つの活性領域によりＣＭＯＳインバータが構成
される。
【００５５】なお、この状態はサイドウオールスペーサ
が形成前である。この後、さらにウエル領域と逆導電型
の不純物をイオン注入し、高濃度ソース／ドレイン領域
を形成する。
が形成前である。この後、さらにウエル領域と逆導電型
の不純物をイオン注入し、高濃度ソース／ドレイン領域
を形成する。
【００５６】図３（Ｂ）は、図３（Ａ）のＡ−Ａ'線に
沿う断面図を示す。ゲート電極の側壁上にサイドウォー
ルスペーサＳＷが形成され、ゲート電極両側にソース／
ドレイン領域Ｓ／Ｄが形成されている。ゲート電極１
２、ソース／ドレイン流域Ｓ／Ｄの上にシリサイド層１
３が形成されている。酸化シリコン層７、窒化シリコン
８はそれぞれ厚さが極めて薄く設定され、エッチャント
の侵入を防止するため、その上部がほとんどエッチング
されず残っている。
沿う断面図を示す。ゲート電極の側壁上にサイドウォー
ルスペーサＳＷが形成され、ゲート電極両側にソース／
ドレイン領域Ｓ／Ｄが形成されている。ゲート電極１
２、ソース／ドレイン流域Ｓ／Ｄの上にシリサイド層１
３が形成されている。酸化シリコン層７、窒化シリコン
８はそれぞれ厚さが極めて薄く設定され、エッチャント
の侵入を防止するため、その上部がほとんどエッチング
されず残っている。
【００５７】窒化シリコン層８がシリコン基板表面から
ほとんど引き下がっていないため、窒化シリコン層８の
発生する引っ張り応力がチャネル領域に有効に働く。
ほとんど引き下がっていないため、窒化シリコン層８の
発生する引っ張り応力がチャネル領域に有効に働く。
【００５８】図４（Ａ）は、上述の工程により形成され
たｎ型ＮＯＳトランジスタの特性を示す。ゲート長、ゲ
ート幅がそれぞれ１μｍのサンプルで測定した。曲線ｐ
が従来技術によるトランジスタの特性を示し、曲線ｓが
実施例によるトランジスタの特性を示す。飽和ドレイン
電流が向上し、従来の圧縮ストレスによる移動度低下が
窒化膜の引張応力により緩和されたことが確認された。
飽和ドレイン電流は５％向上している。又、寄生ＭＯＳ
トランジスタの存在が確認されず、ハンプが防止されて
いることが確認された。さらに、逆狭チャネル効果を調
べた。
たｎ型ＮＯＳトランジスタの特性を示す。ゲート長、ゲ
ート幅がそれぞれ１μｍのサンプルで測定した。曲線ｐ
が従来技術によるトランジスタの特性を示し、曲線ｓが
実施例によるトランジスタの特性を示す。飽和ドレイン
電流が向上し、従来の圧縮ストレスによる移動度低下が
窒化膜の引張応力により緩和されたことが確認された。
飽和ドレイン電流は５％向上している。又、寄生ＭＯＳ
トランジスタの存在が確認されず、ハンプが防止されて
いることが確認された。さらに、逆狭チャネル効果を調
べた。
【００５９】図４（Ｂ）が、測定結果を示すグラフであ
る。曲線ｐが従来技術による特性を示し、曲線ｓが実施
例による結果を示す。従来技術によれば、ゲート幅を狭
くしていくと、閾値が次第に減少し、逆狭チャネル効果
が発生している。これに対して実施例による曲線ｓは、
ゲート幅を狭くしてもほとんど閾値は減少せず、逆狭チ
ャネル高が防止されていることが分かる。この結果は、
寄生ＭＯＳトランジスタ寄与が小さいためと考えられ
る。
る。曲線ｐが従来技術による特性を示し、曲線ｓが実施
例による結果を示す。従来技術によれば、ゲート幅を狭
くしていくと、閾値が次第に減少し、逆狭チャネル効果
が発生している。これに対して実施例による曲線ｓは、
ゲート幅を狭くしてもほとんど閾値は減少せず、逆狭チ
ャネル高が防止されていることが分かる。この結果は、
寄生ＭＯＳトランジスタ寄与が小さいためと考えられ
る。
【００６０】なお、トレンチにライナー窒化シリコン膜
を形成し、その上部がエッチングによって半導体基板表
面から下方に移動した場合、窒化シリコン膜の頂部の沈
み込み量に対するチャンネル部の引っ張り強度をシュミ
レーションによって求めた。
を形成し、その上部がエッチングによって半導体基板表
面から下方に移動した場合、窒化シリコン膜の頂部の沈
み込み量に対するチャンネル部の引っ張り強度をシュミ
レーションによって求めた。
【００６１】図５（Ａ）は、活性領域内チャネル部の引
張り強度が側壁窒化膜がシリコン表面から沈みこむ量に
よってどのように変化するかを示すグラフである。窒化
シリコン膜が半導体基板表面まで存在する場合が０であ
り、半導体基板表面から沈み込むに従って沈み込み量は
増加する。チャネル部の引張り強度は、窒化シリコン膜
の沈み込み量と共に減少し、約３０ｎｍ以上沈み込む
と、その効果はほとんど消滅すると考えられる。
張り強度が側壁窒化膜がシリコン表面から沈みこむ量に
よってどのように変化するかを示すグラフである。窒化
シリコン膜が半導体基板表面まで存在する場合が０であ
り、半導体基板表面から沈み込むに従って沈み込み量は
増加する。チャネル部の引張り強度は、窒化シリコン膜
の沈み込み量と共に減少し、約３０ｎｍ以上沈み込む
と、その効果はほとんど消滅すると考えられる。
【００６２】逆に言えば、半導体基板表面からの窒化シ
リコン膜の沈み込み量を制限することにより、活性領域
のチャネル部に有効に引っ張り強度を付与することがで
きると考えられる。沈み込み量を約１０ｎｍ以下にする
ことにより、チャネル部に効果的に引張り応力を与える
ことができる。
リコン膜の沈み込み量を制限することにより、活性領域
のチャネル部に有効に引っ張り強度を付与することがで
きると考えられる。沈み込み量を約１０ｎｍ以下にする
ことにより、チャネル部に効果的に引張り応力を与える
ことができる。
【００６３】又、ソース／ドレイン方向のソース領域及
びドレイン領域の幅（ＳＤ幅）に対する飽和ドレイン電
流の変化を調べた。
びドレイン領域の幅（ＳＤ幅）に対する飽和ドレイン電
流の変化を調べた。
【００６４】図５（Ａ）は、飽和ドレイン電流のＳＤ幅
に対する変化を示すグラフである。従来技術によれば、
ＳＤ幅が減少するに従い、飽和ドレイン電流Ｉｄｓが減
少している。これに対し、本実施例に従うと、ＳＤ幅が
減少しても飽和ドレイン電流Ｉｄｓはほぼ一定の値に保
たれている。
に対する変化を示すグラフである。従来技術によれば、
ＳＤ幅が減少するに従い、飽和ドレイン電流Ｉｄｓが減
少している。これに対し、本実施例に従うと、ＳＤ幅が
減少しても飽和ドレイン電流Ｉｄｓはほぼ一定の値に保
たれている。
【００６５】上述の実施例においては、トレンチの底面
から側壁上にライナ窒化シリコン膜を形成した。ライナ
窒化シリコン膜５を、活性領域の上面上にまで延在させ
ることもできる。
から側壁上にライナ窒化シリコン膜を形成した。ライナ
窒化シリコン膜５を、活性領域の上面上にまで延在させ
ることもできる。
【００６６】図６（Ａ）〜（Ｄ）は、本発明の他の実施
例による半導体装置の製造方法の主要工程を示す断面図
である。
例による半導体装置の製造方法の主要工程を示す断面図
である。
【００６７】先ず、図１（Ａ）に示す工程と同様の工程
を行い、レジストパターンをエッチングマスクとし、窒
化シリコン層３、酸化シリコン層２、半導体基板１をエ
ッチングし、半導体基板中にトレンチ６を形成する。
を行い、レジストパターンをエッチングマスクとし、窒
化シリコン層３、酸化シリコン層２、半導体基板１をエ
ッチングし、半導体基板中にトレンチ６を形成する。
【００６８】図６（Ａ）に示すように、希フッ酸溶液を
用い、酸化シリコン膜２をサイドエッチングし、窒化シ
リコン膜３の側壁から１０ｎｍ程度後退させる。レジス
トパターンは、このサイドエッチングの前に除去しても
後に除去してもよい。
用い、酸化シリコン膜２をサイドエッチングし、窒化シ
リコン膜３の側壁から１０ｎｍ程度後退させる。レジス
トパターンは、このサイドエッチングの前に除去しても
後に除去してもよい。
【００６９】図６（Ｂ）に示すように、前述の実施例同
様、トレンチに露出したシリコン基板表面を熱酸化して
厚さ１〜５ｎｍの酸化シリコン層７を形成し、その後図
１（Ｃ）に示す工程と同様厚さ２〜８ｎｍの窒化シリコ
ン膜をＣＶＤで基板表面上に形成する。
様、トレンチに露出したシリコン基板表面を熱酸化して
厚さ１〜５ｎｍの酸化シリコン層７を形成し、その後図
１（Ｃ）に示す工程と同様厚さ２〜８ｎｍの窒化シリコ
ン膜をＣＶＤで基板表面上に形成する。
【００７０】なお、酸化シリコン層２の厚さは、窒化シ
リコン層８の堆積を終えた後も、酸化シリコン層２の引
き込み部分が埋め戻されないように選択する。例えば、
酸化シリコン層２の厚さを１５ｎｍとし、酸化シリコン
膜７の厚さと窒化シリコン膜８の厚さの２倍の総和が１
５ｎｍ未満となるようにする。
リコン層８の堆積を終えた後も、酸化シリコン層２の引
き込み部分が埋め戻されないように選択する。例えば、
酸化シリコン層２の厚さを１５ｎｍとし、酸化シリコン
膜７の厚さと窒化シリコン膜８の厚さの２倍の総和が１
５ｎｍ未満となるようにする。
【００７１】図６（Ｂ）に示すように、例えばＨＤＰ−
ＣＶＤによりトレンチを埋め込んで酸化シリコン層９を
堆積する。その後、図２（Ｅ）に示す工程と同様、ＣＭ
Ｐを行ない窒化シリコン層３、８表面より上の酸化シリ
コン層９を除去する。又、トレンチを埋め込む酸化シリ
コン層９を緻密化させるためアニーリングを行なう。
ＣＶＤによりトレンチを埋め込んで酸化シリコン層９を
堆積する。その後、図２（Ｅ）に示す工程と同様、ＣＭ
Ｐを行ない窒化シリコン層３、８表面より上の酸化シリ
コン層９を除去する。又、トレンチを埋め込む酸化シリ
コン層９を緻密化させるためアニーリングを行なう。
【００７２】図６（Ｃ）に示すように、窒化シリコン層
３を熱リン酸によりエッチングして除去する。窒化シリ
コン層３に接している窒化シリコン層８も同時に除去さ
れるが、酸化シリコン層２と酸化シリコン層９に挟まれ
た窒化シリコン層８は、厚さが２〜８ｎｍに設定されて
いるため、ほとんどエッチングされず残る。すなわち、
シリコン基板１の活性領域肩部上には、酸化シリコン層
７、窒化シリコン層８の積層が残る。その後、前述の実
施例同様酸化シリコン層２を除去し、犠牲酸化膜を成長
し、イオン注入、活性化を行なう。
３を熱リン酸によりエッチングして除去する。窒化シリ
コン層３に接している窒化シリコン層８も同時に除去さ
れるが、酸化シリコン層２と酸化シリコン層９に挟まれ
た窒化シリコン層８は、厚さが２〜８ｎｍに設定されて
いるため、ほとんどエッチングされず残る。すなわち、
シリコン基板１の活性領域肩部上には、酸化シリコン層
７、窒化シリコン層８の積層が残る。その後、前述の実
施例同様酸化シリコン層２を除去し、犠牲酸化膜を成長
し、イオン注入、活性化を行なう。
【００７３】図６（Ｄ）に示すように、犠牲酸化膜を除
去し、新たにゲート酸化膜１１を形成した後、多結晶シ
リコン層１２を堆積し、パターニングしてゲート電極を
作成する。
去し、新たにゲート酸化膜１１を形成した後、多結晶シ
リコン層１２を堆積し、パターニングしてゲート電極を
作成する。
【００７４】本実施例によれば、活性領域の肩部上に
は、酸化シリコン層７、窒化シリコン層８が積層したま
ま残る。このため、その上に形成される多結晶ゲート電
極１２は、ゲート絶縁膜よりも厚い絶縁膜を介して活性
領域の肩部と対向する。このため、電界集中が緩和され
る。
は、酸化シリコン層７、窒化シリコン層８が積層したま
ま残る。このため、その上に形成される多結晶ゲート電
極１２は、ゲート絶縁膜よりも厚い絶縁膜を介して活性
領域の肩部と対向する。このため、電界集中が緩和され
る。
【００７５】活性領域の肩部に酸化シリコン層と窒化シ
リコン層の積層を残す方法は、上述の実施例に限らな
い。
リコン層の積層を残す方法は、上述の実施例に限らな
い。
【００７６】図７（Ａ）〜（Ｄ）は、本発明のさらに他
の実施例による半導体装置の製造方法の主要工程を示す
断面図である。
の実施例による半導体装置の製造方法の主要工程を示す
断面図である。
【００７７】図７（Ａ）に示すように、トレンチを形成
するエッチングを行った後、半導体基板１のトレンチ表
面を熱酸化し、厚さ１〜５ｎｍ酸化シリコン層７を形成
する。次に、熱リン酸で窒化シリコン層３を例えば１０
ｎｍ程度エッチングする。酸化シリコン層２、７はエッ
チングされないため、窒化シリコン層３のみがエッチン
グされ、酸化シリコン層側壁から窒化シリコン層３が例
えば１０ｎｍ程度後退する。窒化シリコン層３の側壁を
後退させた後、厚さ２〜８ｎｍの窒化シリコン層８を成
膜する。
するエッチングを行った後、半導体基板１のトレンチ表
面を熱酸化し、厚さ１〜５ｎｍ酸化シリコン層７を形成
する。次に、熱リン酸で窒化シリコン層３を例えば１０
ｎｍ程度エッチングする。酸化シリコン層２、７はエッ
チングされないため、窒化シリコン層３のみがエッチン
グされ、酸化シリコン層側壁から窒化シリコン層３が例
えば１０ｎｍ程度後退する。窒化シリコン層３の側壁を
後退させた後、厚さ２〜８ｎｍの窒化シリコン層８を成
膜する。
【００７８】図７（Ｂ）に示すように、半導体基板表面
に酸化シリコン層９を、例えばＨＤＰーＣＶＤにより堆
積し、トレンチ内を埋め込む。基板１の活性領域肩部
は、酸化シリコン層２の一部、酸化シリコン層７の一部
及び窒化シリコン層８によって覆われており、その上に
酸化シリコン層９が堆積している。
に酸化シリコン層９を、例えばＨＤＰーＣＶＤにより堆
積し、トレンチ内を埋め込む。基板１の活性領域肩部
は、酸化シリコン層２の一部、酸化シリコン層７の一部
及び窒化シリコン層８によって覆われており、その上に
酸化シリコン層９が堆積している。
【００７９】その後ＣＭＰを行ない、窒化シリコン層３
表面より上の酸化シリコン層９を除去する。
表面より上の酸化シリコン層９を除去する。
【００８０】図７（Ｃ）に示すように、熱リン酸を用い
窒化シリコン層３をエッチングする。窒化シリコン層３
及び窒化シリコン層に接している部分の窒化シリコン層
８が除去されるが、酸化シリコン層９と酸化シリコン層
２、７に挟まれた窒化シリコン層８は、前述の実施例同
様熱リン酸が浸透しないため残る。
窒化シリコン層３をエッチングする。窒化シリコン層３
及び窒化シリコン層に接している部分の窒化シリコン層
８が除去されるが、酸化シリコン層９と酸化シリコン層
２、７に挟まれた窒化シリコン層８は、前述の実施例同
様熱リン酸が浸透しないため残る。
【００８１】その後前述の実施例同様、酸化シリコン層
２を除去し、犠牲酸化膜を成長し、イオン注入、活性化
を行ない、犠牲酸化膜を除去する。
２を除去し、犠牲酸化膜を成長し、イオン注入、活性化
を行ない、犠牲酸化膜を除去する。
【００８２】図７（Ｄ）に示すように、露出した活性領
域表面にゲート酸化膜１１を形成する。酸化シリコン層
９は、活性領域の肩部でエッチングにより形成された窪
みを有するが、活性領域肩部は酸化シリコン層と窒化シ
リコン層８で覆われた状態を保っている。その後多結晶
シリコン層を堆積し、パターニングすることによってゲ
ート電極を作成する。図６の実施例同様、活性領域の肩
部は酸化シリコン層と窒化シリコン層の積層により覆わ
れているため、ゲート電極に電圧を印加しても発生する
電界集中が緩和する。
域表面にゲート酸化膜１１を形成する。酸化シリコン層
９は、活性領域の肩部でエッチングにより形成された窪
みを有するが、活性領域肩部は酸化シリコン層と窒化シ
リコン層８で覆われた状態を保っている。その後多結晶
シリコン層を堆積し、パターニングすることによってゲ
ート電極を作成する。図６の実施例同様、活性領域の肩
部は酸化シリコン層と窒化シリコン層の積層により覆わ
れているため、ゲート電極に電圧を印加しても発生する
電界集中が緩和する。
【００８３】以上の実施例においては、トレンチの表面
を酸化シリコン層と窒化シリコン層の積層で形成したラ
イナー絶縁層により覆った。ライナー絶縁層は、単層で
形成することもできる。
を酸化シリコン層と窒化シリコン層の積層で形成したラ
イナー絶縁層により覆った。ライナー絶縁層は、単層で
形成することもできる。
【００８４】図９（Ａ）〜図１０（Ｈ）は、本発明の他
の実施例による半導体装置の製造方法の主要工程を示す
断面図である。
の実施例による半導体装置の製造方法の主要工程を示す
断面図である。
【００８５】図８（Ａ）に示すように、トレンチを形成
するエッチングを行った後、シリコン酸化膜２のサイド
エッチングを行いシリコン酸化膜２の側壁を窒化シリコ
ン層３の側壁から約１０ｎｍ程度後退させる。この工程
は、図６（Ａ）に示した工程と同様である。但し、酸化
シリコン層２の厚さに対する制限条件は異なる。
するエッチングを行った後、シリコン酸化膜２のサイド
エッチングを行いシリコン酸化膜２の側壁を窒化シリコ
ン層３の側壁から約１０ｎｍ程度後退させる。この工程
は、図６（Ａ）に示した工程と同様である。但し、酸化
シリコン層２の厚さに対する制限条件は異なる。
【００８６】図８（Ｂ）に示すように、例えばケミカル
ドライエッチングを行ない、活性領域の肩部とトレンチ
底の角部の丸めを行う。このドライエッチングによりト
レンチ表面層が除去され、エッチングのダメージ層が除
去される。活性領域の肩部は、酸化シリコン層２の後退
距離とほぼ等しい曲率半径を有する円形断面の形状に丸
め込まれる。ドライエッチング後のシリコン表面は、欠
陥の少ない清浄な表面となる。
ドライエッチングを行ない、活性領域の肩部とトレンチ
底の角部の丸めを行う。このドライエッチングによりト
レンチ表面層が除去され、エッチングのダメージ層が除
去される。活性領域の肩部は、酸化シリコン層２の後退
距離とほぼ等しい曲率半径を有する円形断面の形状に丸
め込まれる。ドライエッチング後のシリコン表面は、欠
陥の少ない清浄な表面となる。
【００８７】図８（Ｃ）に示すように、半導体基板の表
面上にＣＶＤにより厚さ２〜８ｎｍの窒化シリコン層８
を形成する。酸化シリコン層２の厚さは窒化シリコン層
８の厚さの２倍を越える厚さであれば引き込み部が埋め
戻されることが防止される。例えば、酸化シリコン層２
の厚さを１５ｎｍとし、窒化シリコン層８の厚さを５ｎ
ｍとする。
面上にＣＶＤにより厚さ２〜８ｎｍの窒化シリコン層８
を形成する。酸化シリコン層２の厚さは窒化シリコン層
８の厚さの２倍を越える厚さであれば引き込み部が埋め
戻されることが防止される。例えば、酸化シリコン層２
の厚さを１５ｎｍとし、窒化シリコン層８の厚さを５ｎ
ｍとする。
【００８８】図８（Ｄ）に示すように、窒化シリコン膜
８を形成した後、酸化シリコン層９を堆積してトレンチ
を埋め込む。
８を形成した後、酸化シリコン層９を堆積してトレンチ
を埋め込む。
【００８９】図９（Ｅ）に示すように、窒化シリコンを
研磨ストッパとし、酸化シリコン層９のＣＭＰを行う。
酸化シリコン層９の表面を平坦化した後、埋め込み酸化
膜を緻密化させるためのアニールを、例えばＮ2雰囲気
中１０００℃で３０分間行う。
研磨ストッパとし、酸化シリコン層９のＣＭＰを行う。
酸化シリコン層９の表面を平坦化した後、埋め込み酸化
膜を緻密化させるためのアニールを、例えばＮ2雰囲気
中１０００℃で３０分間行う。
【００９０】図９（Ｆ）に示すように、熱リン酸を用い
て窒化シリコン層３のエッチングを行なう。シリコン基
板１と酸化シリコン層９に挟まれた領域及び酸化シリコ
ン層２と酸化シリコン層９に挟まれた領域においては、
熱リン酸が浸透できず、窒化シリコン層８が残る。
て窒化シリコン層３のエッチングを行なう。シリコン基
板１と酸化シリコン層９に挟まれた領域及び酸化シリコ
ン層２と酸化シリコン層９に挟まれた領域においては、
熱リン酸が浸透できず、窒化シリコン層８が残る。
【００９１】図９（Ｇ）に示すように、酸化シリコン層
２を除去し、犠牲酸化膜を成長し、イオン注入、活性化
を行ない、犠牲酸化膜を除去した後、新たにゲート酸化
膜１１を熱酸化により形成する。酸化シリコン膜除去の
希フッ酸の処理により、酸化シリコン層９の上部がエッ
チングされるが、活性領域の肩部を覆う窒化シリコン層
８は残る。
２を除去し、犠牲酸化膜を成長し、イオン注入、活性化
を行ない、犠牲酸化膜を除去した後、新たにゲート酸化
膜１１を熱酸化により形成する。酸化シリコン膜除去の
希フッ酸の処理により、酸化シリコン層９の上部がエッ
チングされるが、活性領域の肩部を覆う窒化シリコン層
８は残る。
【００９２】図９（Ｈ）に示すように、ゲート酸化膜１
１を覆うように多結晶シリコン層１２を堆積し、パター
ニングしてゲート電極を作成する。活性領域肩部は丸め
られており、ゲート電極に電圧を印加しても電界集中の
起きる程度が低減されている。
１を覆うように多結晶シリコン層１２を堆積し、パター
ニングしてゲート電極を作成する。活性領域肩部は丸め
られており、ゲート電極に電圧を印加しても電界集中の
起きる程度が低減されている。
【００９３】以上の実施例においては、シリコン基板表
面上に酸化シリコン層と窒化シリコン層を形成し、窒化
シリコン層をＣＭＰストッパ層として用いた。半導体基
板表面上にその他の構成の積層を形成することもでき
る。
面上に酸化シリコン層と窒化シリコン層を形成し、窒化
シリコン層をＣＭＰストッパ層として用いた。半導体基
板表面上にその他の構成の積層を形成することもでき
る。
【００９４】図１０（Ａ）〜図１２（Ｋ）は、本発明の
さらに他の実施例による半導体装置の製造方法の主要工
程を示す断面図である。
さらに他の実施例による半導体装置の製造方法の主要工
程を示す断面図である。
【００９５】図１０（Ａ）に示すように、半導体基板１
表面上に前述の実施例同様の酸化シリコン層２を形成し
た後、その上にアモルファスシリコン層２ａを形成す
る。アモルファスシリコン層２ａの上に、前述の実施例
同様の窒化シリコン層３を形成し、その表面上にホトレ
ジスト層を塗布し、露光現像することによりレジストパ
ターン４を作成する。
表面上に前述の実施例同様の酸化シリコン層２を形成し
た後、その上にアモルファスシリコン層２ａを形成す
る。アモルファスシリコン層２ａの上に、前述の実施例
同様の窒化シリコン層３を形成し、その表面上にホトレ
ジスト層を塗布し、露光現像することによりレジストパ
ターン４を作成する。
【００９６】図１０（Ｂ）に示すように、レジストパタ
ーン４をエッチングマスクとし、窒化シリコン層３、ア
モルファスシリコン層２ａ、酸化シリコン層２をエッチ
ングし、さらにシリコン基板をエッチングしてトレンチ
６を形成する。
ーン４をエッチングマスクとし、窒化シリコン層３、ア
モルファスシリコン層２ａ、酸化シリコン層２をエッチ
ングし、さらにシリコン基板をエッチングしてトレンチ
６を形成する。
【００９７】図１０（Ｃ）に示すように、アモルファス
シリコン層２ａを選択的にサイドエッチングする。例え
ば、ＨＦ＋ＨＮＯ3＋Ｈ2Ｏや、ＨＦ＋ＮＨ5ＯＨ＋Ｈ2Ｏ
2＋Ｈ2Ｏを用い、液相の等方エッチングを行いアモルフ
ァスシリコン層２ａの側面を後退させる。なお、このエ
ッチングにおいては、アモルファスシリコン層と結晶シ
リコン層とのエッチングの選択比の違いによりシリコン
基板１はほとんどエッチングされない。
シリコン層２ａを選択的にサイドエッチングする。例え
ば、ＨＦ＋ＨＮＯ3＋Ｈ2Ｏや、ＨＦ＋ＮＨ5ＯＨ＋Ｈ2Ｏ
2＋Ｈ2Ｏを用い、液相の等方エッチングを行いアモルフ
ァスシリコン層２ａの側面を後退させる。なお、このエ
ッチングにおいては、アモルファスシリコン層と結晶シ
リコン層とのエッチングの選択比の違いによりシリコン
基板１はほとんどエッチングされない。
【００９８】図１０（Ｄ）に示すように、露出している
シリコン表面の酸化を行なう。アモルファスシリコン層
に酸化シリコン層７ａが形成され、シリコン基板に酸化
シリコン層７が形成される。なお、酸化に代え窒化酸化
を行ってもよい。形成する酸化層又は窒化酸化層の厚さ
は、後の酸化シリコンエッチングにおいてエッチング液
が浸透し難い厚さに設定する。窒化酸化層は、酸化層よ
りもエッチングレートが小さく、エッチングにより後退
する程度が低くできる。
シリコン表面の酸化を行なう。アモルファスシリコン層
に酸化シリコン層７ａが形成され、シリコン基板に酸化
シリコン層７が形成される。なお、酸化に代え窒化酸化
を行ってもよい。形成する酸化層又は窒化酸化層の厚さ
は、後の酸化シリコンエッチングにおいてエッチング液
が浸透し難い厚さに設定する。窒化酸化層は、酸化層よ
りもエッチングレートが小さく、エッチングにより後退
する程度が低くできる。
【００９９】図１１（Ｅ）に示すように、基板全面上に
窒化シリコン層８を例えば厚さ５ｎｍＣＶＤにより形成
する。窒化シリコン層８の厚さは熱リン酸のエッチング
において熱リン酸が浸透し難い厚さに選択する。
窒化シリコン層８を例えば厚さ５ｎｍＣＶＤにより形成
する。窒化シリコン層８の厚さは熱リン酸のエッチング
において熱リン酸が浸透し難い厚さに選択する。
【０１００】図１１（Ｆ）に示すように、トレンチを埋
め込むように酸化シリコン層９の堆積を行なう。図に示
すように、活性領域の肩部は酸化シリコン層７と窒化シ
リコン層８の積層で覆われ、その上を酸化シリコン層９
が覆っている。
め込むように酸化シリコン層９の堆積を行なう。図に示
すように、活性領域の肩部は酸化シリコン層７と窒化シ
リコン層８の積層で覆われ、その上を酸化シリコン層９
が覆っている。
【０１０１】図１１（Ｇ）に示すように、ＣＭＰを行い
窒化シリコン層３より上の酸化シリコン層９を除去す
る。なお、図には窒化シリコン層の一部も除去された状
態を示しているが、窒化シリコン層３１が現れ、消滅し
ない程度にＣＭＰを行えばよい。
窒化シリコン層３より上の酸化シリコン層９を除去す
る。なお、図には窒化シリコン層の一部も除去された状
態を示しているが、窒化シリコン層３１が現れ、消滅し
ない程度にＣＭＰを行えばよい。
【０１０２】図１１（Ｈ）に示すように、熱リン酸を用
いて窒化シリコン層を除去する。このエッチングにおい
て、露出している窒化シリコン層３及びそれに接した部
分の窒化シリコン層８が除去されるが、窒化シリコン層
８の厚さが熱リン酸が浸透し難い厚さに選択されている
ため、表面から引き下がる距離は制限される。
いて窒化シリコン層を除去する。このエッチングにおい
て、露出している窒化シリコン層３及びそれに接した部
分の窒化シリコン層８が除去されるが、窒化シリコン層
８の厚さが熱リン酸が浸透し難い厚さに選択されている
ため、表面から引き下がる距離は制限される。
【０１０３】図１２（Ｉ）に示すように、ＮＨ3＋Ｈ2Ｏ
＋イソプロピルアルコール（ＩＰＡ）を用い、アモルフ
ァスシリコン層２ａをエッチングする。
＋イソプロピルアルコール（ＩＰＡ）を用い、アモルフ
ァスシリコン層２ａをエッチングする。
【０１０４】図１２（Ｊ）に示すように、酸化シリコン
層２及び７ａを除去する。このエッチングにおいて、酸
化シリコン層９の表面も若干エッチングされる。その
後、犠牲酸化膜を形成し、イオン注入、活性化を行なっ
てウエル１０を形成する。さらに、犠牲酸化膜を除去
し、露出した活性領域表面にゲート酸化膜を形成する。
酸化シリコン層のエッチングにおいて、酸化シリコン層
９表面もエッチングされる。
層２及び７ａを除去する。このエッチングにおいて、酸
化シリコン層９の表面も若干エッチングされる。その
後、犠牲酸化膜を形成し、イオン注入、活性化を行なっ
てウエル１０を形成する。さらに、犠牲酸化膜を除去
し、露出した活性領域表面にゲート酸化膜を形成する。
酸化シリコン層のエッチングにおいて、酸化シリコン層
９表面もエッチングされる。
【０１０５】図１２（Ｋ）に示すように、ゲート絶縁膜
１１を覆うように、多結晶シリコン層を形成し、パター
ニングしてゲート電極１２を形成する。活性領域の肩部
は、酸化シリコン層７、窒化シリコン層８で覆われた状
態を保ち、さらに条件によりその上に酸化シリコン層９
の一部が残る。ゲート絶縁膜１２はその上に形成される
ため、ゲート電極に電圧を印加しても、活性領域肩部の
電界集中は緩和されている。
１１を覆うように、多結晶シリコン層を形成し、パター
ニングしてゲート電極１２を形成する。活性領域の肩部
は、酸化シリコン層７、窒化シリコン層８で覆われた状
態を保ち、さらに条件によりその上に酸化シリコン層９
の一部が残る。ゲート絶縁膜１２はその上に形成される
ため、ゲート電極に電圧を印加しても、活性領域肩部の
電界集中は緩和されている。
【０１０６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組合わせが可能なことは当業者に自明で
あろう。
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組合わせが可能なことは当業者に自明で
あろう。
【０１０７】以下、本発明の特徴を付記する。
（付記１）（１） 半導体素子を形成したシリコン基板
と、前記シリコン基板に形成され、表面から次第に幅が
狭くなる台形状の断面形状を有し、前記シリコン基板中
の活性領域を分離する素子分離用トレンチと、前記トレ
ンチ表面に形成され、１〜５ｎｍの厚さを有する酸化シ
リコン膜または窒化酸化シリコン膜の第1ライナ絶縁層
と、前記第1ライナ絶縁層の上に形成され、２〜８ｎｍ
の厚さを有する窒化シリコン膜の第２ライナ絶縁層と、
前記第２ライナ絶縁層の画定する凹部を埋め込む素子分
離領域と、を有する半導体装置。
と、前記シリコン基板に形成され、表面から次第に幅が
狭くなる台形状の断面形状を有し、前記シリコン基板中
の活性領域を分離する素子分離用トレンチと、前記トレ
ンチ表面に形成され、１〜５ｎｍの厚さを有する酸化シ
リコン膜または窒化酸化シリコン膜の第1ライナ絶縁層
と、前記第1ライナ絶縁層の上に形成され、２〜８ｎｍ
の厚さを有する窒化シリコン膜の第２ライナ絶縁層と、
前記第２ライナ絶縁層の画定する凹部を埋め込む素子分
離領域と、を有する半導体装置。
【０１０８】（付記２）（２） 前記第２ライナ絶縁層
の上端が、前記シリコン基板の表面から約１０ｎｍ以下
の距離引き下がっている付記１記載の半導体装置。
の上端が、前記シリコン基板の表面から約１０ｎｍ以下
の距離引き下がっている付記１記載の半導体装置。
【０１０９】（付記３）（３） 前記第1ライナ絶縁層
および第2ライナ絶縁層が、前記トレンチの側壁から前
記活性領域の上面に延びている付記1記載の半導体装
置。
および第2ライナ絶縁層が、前記トレンチの側壁から前
記活性領域の上面に延びている付記1記載の半導体装
置。
【０１１０】（付記４） 前記素子分離領域が、前記活
性領域上方で前記第2ライナ絶縁層上に延在する部分を
有する付記３記載の半導体装置。
性領域上方で前記第2ライナ絶縁層上に延在する部分を
有する付記３記載の半導体装置。
【０１１１】（付記５） 前記第２ライナ絶縁層が前記
素子分離領域の前記延在する部分の側壁上に延在する部
分を有する付記４記載の半導体装置。
素子分離領域の前記延在する部分の側壁上に延在する部
分を有する付記４記載の半導体装置。
【０１１２】（付記６） 前記第２ライナ絶縁層が１Ｇ
Ｐａ以上の引張応力を有する付記１〜５のいずれか１項
記載の半導体装置。
Ｐａ以上の引張応力を有する付記１〜５のいずれか１項
記載の半導体装置。
【０１１３】（付記７）（４） 半導体素子を形成した
シリコン基板と、前記シリコン基板に形成され、表面か
ら次第に幅が狭くなる略台形状であって、上部が滑らか
に外側に拡がる断面形状を有し、前記シリコン基板中に
肩部が丸められた活性領域を画定し、該活性領域を分離
する素子分離用トレンチと、前記トレンチ表面上方に形
成され、２〜８ｎｍの厚さを有する窒化シリコン膜のラ
イナ絶縁層と、前記ライナ絶縁層の画定する凹部を埋め
込む素子分離領域と、を有する半導体装置。
シリコン基板と、前記シリコン基板に形成され、表面か
ら次第に幅が狭くなる略台形状であって、上部が滑らか
に外側に拡がる断面形状を有し、前記シリコン基板中に
肩部が丸められた活性領域を画定し、該活性領域を分離
する素子分離用トレンチと、前記トレンチ表面上方に形
成され、２〜８ｎｍの厚さを有する窒化シリコン膜のラ
イナ絶縁層と、前記ライナ絶縁層の画定する凹部を埋め
込む素子分離領域と、を有する半導体装置。
【０１１４】（付記８） 前記活性領域の肩部の断面形
状がほぼ円の一部を形成する付記７記載の半導体装置。
状がほぼ円の一部を形成する付記７記載の半導体装置。
【０１１５】（付記９） 前記ライナ絶縁層が１ＧＰａ
以上の引張応力を前記活性領域に与える付記７または８
記載の半導体装置。
以上の引張応力を前記活性領域に与える付記７または８
記載の半導体装置。
【０１１６】（付記１０） 前記トレンチの表面と前記
ライナ絶縁層との間に酸化シリコンの下地ライナ層を有
する付記７〜９のいずれか１項に記載の半導体装置。
ライナ絶縁層との間に酸化シリコンの下地ライナ層を有
する付記７〜９のいずれか１項に記載の半導体装置。
【０１１７】（付記１１）（５） （ａ）シリコン基板
表面上に酸化シリコン膜、窒化シリコン膜を含む研磨用
ストッパ層を形成する工程と、（ｂ）マスクを用いて前
記ストッパ層およびシリコン基板をエッチングし、トレ
ンチを形成する工程と、（ｃ）前記トレンチ内に露出し
たシリコン基板表面に厚さ１〜５ｎｍの酸化シリコン膜
または窒化酸化シリコン膜の第１ライナ絶縁層を形成す
る工程と、（ｄ）前記第１ライナ絶縁層上に厚さ２〜８
ｎｍの窒化シリコン膜の第２ライナ絶縁層を形成する工
程と、（ｅ）前記第２ライナ絶縁層の画定する凹部を埋
め込んで、前記シリコン基板上に素子分離層を堆積する
工程と、（ｆ）前記ストッパ層を研磨用ストッパとし、
前記素子分離層の不要部を研磨して除去する工程と、
（ｇ）前記ストッパ層をエッチングする工程と、を含む
半導体装置の製造方法。
表面上に酸化シリコン膜、窒化シリコン膜を含む研磨用
ストッパ層を形成する工程と、（ｂ）マスクを用いて前
記ストッパ層およびシリコン基板をエッチングし、トレ
ンチを形成する工程と、（ｃ）前記トレンチ内に露出し
たシリコン基板表面に厚さ１〜５ｎｍの酸化シリコン膜
または窒化酸化シリコン膜の第１ライナ絶縁層を形成す
る工程と、（ｄ）前記第１ライナ絶縁層上に厚さ２〜８
ｎｍの窒化シリコン膜の第２ライナ絶縁層を形成する工
程と、（ｅ）前記第２ライナ絶縁層の画定する凹部を埋
め込んで、前記シリコン基板上に素子分離層を堆積する
工程と、（ｆ）前記ストッパ層を研磨用ストッパとし、
前記素子分離層の不要部を研磨して除去する工程と、
（ｇ）前記ストッパ層をエッチングする工程と、を含む
半導体装置の製造方法。
【０１１８】（付記１２）（６） 前記工程（ｂ）と
（ｃ）の間に、（ｈ）前記ストッパ層の酸化シリコン膜
をサイドエッチングして引き込み部を形成する工程を含
む付記１１記載の半導体装置の製造方法。
（ｃ）の間に、（ｈ）前記ストッパ層の酸化シリコン膜
をサイドエッチングして引き込み部を形成する工程を含
む付記１１記載の半導体装置の製造方法。
【０１１９】（付記１３）（７） 前記工程（ｃ）、
（ｄ）が前記引込部を埋め戻さないように前記ストッパ
層の酸化シリコン膜、第１ライナ絶縁層、第２ライナ絶
縁層の厚さが選択されている付記１２記載の半導体装置
の製造方法。
（ｄ）が前記引込部を埋め戻さないように前記ストッパ
層の酸化シリコン膜、第１ライナ絶縁層、第２ライナ絶
縁層の厚さが選択されている付記１２記載の半導体装置
の製造方法。
【０１２０】（付記１４）（８） 前記工程（ｂ）と
（ｃ）の間に、（ｉ）前記ストッパ層の窒化シリコン膜
をエッチングして後退させ、下の酸化シリコン膜の上面
を一部露出する工程、を含む付記１１記載の半導体装置
の製造方法。
（ｃ）の間に、（ｉ）前記ストッパ層の窒化シリコン膜
をエッチングして後退させ、下の酸化シリコン膜の上面
を一部露出する工程、を含む付記１１記載の半導体装置
の製造方法。
【０１２１】（付記１５）（９） 前記ストッパ層が、
酸化シリコン膜、アモルファスシリコン膜、窒化シリコ
ン膜を含み、前記工程（ｂ）と（ｃ）の間に、（ｊ）前
記アモルファスシリコン膜をサイドエッチして引込部を
形成する工程、を含む付記１１記載の半導体装置の製造
方法。
酸化シリコン膜、アモルファスシリコン膜、窒化シリコ
ン膜を含み、前記工程（ｂ）と（ｃ）の間に、（ｊ）前
記アモルファスシリコン膜をサイドエッチして引込部を
形成する工程、を含む付記１１記載の半導体装置の製造
方法。
【０１２２】（付記１６） 前記工程（ｄ）が、１ＧＰ
ａ以上の引張応力を有する窒化シリコン膜を形成する付
記１１〜１５のいずれか１項記載の半導体装置の製造方
法。
ａ以上の引張応力を有する窒化シリコン膜を形成する付
記１１〜１５のいずれか１項記載の半導体装置の製造方
法。
【０１２３】（付記１７） 前記工程（ｇ）が、熱リン
酸を用いて前記ストッパ層の窒化シリコン膜をエッチン
グする工程を含む付記１１〜１６のいずれか１項記載の
半導体装置の製造方法。
酸を用いて前記ストッパ層の窒化シリコン膜をエッチン
グする工程を含む付記１１〜１６のいずれか１項記載の
半導体装置の製造方法。
【０１２４】（付記１８） 前記工程（ｇ）が、希フッ
酸又は緩衝フッ酸を用いて前記ストッパ層の酸化シリコ
ン膜をエッチングする工程を含む付記１１〜１７のいず
れか１項記載の半導体装置の製造方法。
酸又は緩衝フッ酸を用いて前記ストッパ層の酸化シリコ
ン膜をエッチングする工程を含む付記１１〜１７のいず
れか１項記載の半導体装置の製造方法。
【０１２５】（付記１９）（１０） （ａ）シリコン基
板表面上に酸化シリコン膜、窒化シリコン膜を含む研磨
用ストッパ層を形成する工程と、（ｂ）マスクを用いて
前記ストッパ層およびシリコン基板をエッチングし、活
性領域を画定する素子分離領域にトレンチを形成する工
程と、（ｃ）前記ストッパ層の酸化シリコン膜をサイド
エッチングし、端部を後退させる工程と、（ｄ）シリコ
ンに対し、エッチングを行い、前記後退した端部によっ
て露出した前記活性領域肩部を丸める工程と、（ｅ）前
記シリコン基板上に厚さ２〜８ｎｍの窒化シリコン膜の
ライナ絶縁層を形成する工程と、（ｆ）前記ライナ絶縁
層の画定する凹部を埋め込んで、前記シリコン基板上に
素子分離層を堆積する工程と、（ｇ）前記ストッパ層を
研磨用ストッパとし、前記素子分離層の不要部を研磨し
て除去する工程と、（ｈ）前記ストッパ層をエッチング
する工程と、を含む半導体装置の製造方法。
板表面上に酸化シリコン膜、窒化シリコン膜を含む研磨
用ストッパ層を形成する工程と、（ｂ）マスクを用いて
前記ストッパ層およびシリコン基板をエッチングし、活
性領域を画定する素子分離領域にトレンチを形成する工
程と、（ｃ）前記ストッパ層の酸化シリコン膜をサイド
エッチングし、端部を後退させる工程と、（ｄ）シリコ
ンに対し、エッチングを行い、前記後退した端部によっ
て露出した前記活性領域肩部を丸める工程と、（ｅ）前
記シリコン基板上に厚さ２〜８ｎｍの窒化シリコン膜の
ライナ絶縁層を形成する工程と、（ｆ）前記ライナ絶縁
層の画定する凹部を埋め込んで、前記シリコン基板上に
素子分離層を堆積する工程と、（ｇ）前記ストッパ層を
研磨用ストッパとし、前記素子分離層の不要部を研磨し
て除去する工程と、（ｈ）前記ストッパ層をエッチング
する工程と、を含む半導体装置の製造方法。
【０１２６】（付記２０） 前記工程（ｅ）が、１ＧＰ
ａ以上の引張応力を有する窒化シリコン膜を形成する付
記１９記載の半導体装置の製造方法。
ａ以上の引張応力を有する窒化シリコン膜を形成する付
記１９記載の半導体装置の製造方法。
【０１２７】（付記２１） 前記工程（ｈ）が、熱リン
酸を用いて前記窒化シリコン膜をエッチングする工程を
含む付記１９記載の半導体装置の製造方法。
酸を用いて前記窒化シリコン膜をエッチングする工程を
含む付記１９記載の半導体装置の製造方法。
【０１２８】
【発明の効果】以上説明したように、本発明によれば、
ＳＴＩを用い、かつ活性領域肩部での電界集中が緩和さ
れた半導体装置及びその製造方法が提供される。
ＳＴＩを用い、かつ活性領域肩部での電界集中が緩和さ
れた半導体装置及びその製造方法が提供される。
【０１２９】窒化シリコン膜をトレンチの少なくとも側
壁上に残すことにより、活性領域のチャネル部に引張り
応力が印加され、移動度の減少が緩和される。
壁上に残すことにより、活性領域のチャネル部に引張り
応力が印加され、移動度の減少が緩和される。
【０１３０】ハンプの発生及び逆狭チャネル効果が抑制
される。
される。
【図１】 本発明の実施例による半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２】 本発明の実施例による半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】 図１、２に示す実施例により作成される半導
体装置の平面図及び断面図である。
体装置の平面図及び断面図である。
【図４】 図１、２に示す実施例により作成される半導
体装置の特性を従来技術によるトランジスタの特性と比
較して示すグラフである。
体装置の特性を従来技術によるトランジスタの特性と比
較して示すグラフである。
【図５】 トレンチ側面に残される窒化シリコン膜の効
果を示すグラフ及び飽和ドレイン電流のソース／ドレイ
ン幅に対する依存性を示すグラフである。
果を示すグラフ及び飽和ドレイン電流のソース／ドレイ
ン幅に対する依存性を示すグラフである。
【図６】 本発明の他の実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】 本発明のさらに他の実施例による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図８】本発明の他の実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図９】 本発明の他の実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１０】 本発明の他の実施例による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１１】 本発明の他の実施例による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１２】 本発明の他の実施例による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１３】 従来技術による半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図１４】 従来技術による半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
１ 半導体基板
２ 酸化シリコン層
３ 窒化シリコン層
４ レジストパターン
５ 開口部
６ トレンチ
７ 酸化シリコン層
８ 窒化シリコン層
９ 酸化シリコン層
１０ ウエル
１１ ゲート酸化膜
１２ 多結晶シリコン層
２ａ アモルファスシリコン層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F032 AA40 AA44 AA45 AA46 AA77
CA03 CA17 CA20 DA03 DA04
DA23 DA24 DA25 DA27 DA28
DA33 DA34 DA53
5F048 AA04 AA07 AB04 BA01 BB05
BB08 BB12 BC06 BE04 BF06
BG14 DA23
Claims (10)
- 【請求項１】 半導体素子を形成したシリコン基板と、 前記シリコン基板に形成され、表面から次第に幅が狭く
なる台形状の断面形状を有し、前記シリコン基板中の活
性領域を分離する素子分離用トレンチと、 前記トレンチ表面に形成され、１〜５ｎｍの厚さを有す
る酸化シリコン膜または窒化酸化シリコン膜の第1ライ
ナ絶縁層と、 前記第1ライナ絶縁層の上に形成され、２〜８ｎｍの厚
さを有する窒化シリコン膜の第２ライナ絶縁層と、 前記第２ライナ絶縁層の画定する凹部を埋め込む素子分
離領域と、を有する半導体装置。 - 【請求項２】 前記第２ライナ絶縁層の上端が、前記シ
リコン基板の表面から約１０ｎｍ以下の距離引き下がっ
ている請求項１記載の半導体装置。 - 【請求項３】 前記第1ライナ絶縁層および第2ライナ絶
縁層が、前記トレンチの側壁から前記活性領域の上面に
延びている請求項1記載の半導体装置。 - 【請求項４】 半導体素子を形成したシリコン基板と、 前記シリコン基板に形成され、表面から次第に幅が狭く
なる略台形状であって、上部が滑らかに外側に拡がる断
面形状を有し、前記シリコン基板中に肩部が丸められた
活性領域を画定し、該活性領域を分離する素子分離用ト
レンチと、 前記トレンチ表面上方に形成され、２〜８ｎｍの厚さを
有する窒化シリコン膜のライナ絶縁層と、 前記ライナ絶縁層の画定する凹部を埋め込む素子分離領
域と、を有する半導体装置。 - 【請求項５】 （ａ）シリコン基板表面上に酸化シリコ
ン膜、窒化シリコン膜を含む研磨用ストッパ層を形成す
る工程と、 （ｂ）マスクを用いて前記ストッパ層およびシリコン基
板をエッチングし、トレンチを形成する工程と、 （ｃ）前記トレンチ内に露出したシリコン基板表面に厚
さ１〜５ｎｍの酸化シリコン膜または窒化酸化シリコン
膜の第１ライナ絶縁層を形成する工程と、 （ｄ）前記第１ライナ絶縁層上に厚さ２〜８ｎｍの窒化
シリコン膜の第２ライナ絶縁層を形成する工程と、 （ｅ）前記第２ライナ絶縁層の画定する凹部を埋め込ん
で、前記シリコン基板上に素子分離層を堆積する工程
と、 （ｆ）前記ストッパ層を研磨用ストッパとし、前記素子
分離層の不要部を研磨して除去する工程と、 （ｇ）前記ストッパ層をエッチングする工程と、を含む
半導体装置の製造方法。 - 【請求項６】 前記工程（ｂ）と（ｃ）の間に、 （ｈ）前記ストッパ層の酸化シリコン膜をサイドエッチ
ングして引き込み部を形成する工程を含む請求項５記載
の半導体装置の製造方法。 - 【請求項７】 前記工程（ｃ）、（ｄ）が前記引込部を
埋め戻さないように前記ストッパ層の酸化シリコン膜、
第１ライナ絶縁層、第２ライナ絶縁層の厚さが選択され
ている請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記工程（ｂ）と（ｃ）の間に、 （ｉ）前記ストッパ層の窒化シリコン膜をエッチングし
て後退させ、下の酸化シリコン膜の上面を一部露出する
工程、を含む請求項５記載の半導体装置の製造方法。 - 【請求項９】 前記ストッパ層が、酸化シリコン膜、ア
モルファスシリコン膜、窒化シリコン膜を含み、前記工
程（ｂ）と（ｃ）の間に、 （ｊ）前記アモルファスシリコン膜をサイドエッチして
引込部を形成する工程、を含む請求項５記載の半導体装
置の製造方法。 - 【請求項１０】 （ａ）シリコン基板表面上に酸化シリ
コン膜、窒化シリコン膜を含む研磨用ストッパ層を形成
する工程と、 （ｂ）マスクを用いて前記ストッパ層およびシリコン基
板をエッチングし、活性領域を画定する素子分離領域に
トレンチを形成する工程と、 （ｃ）前記ストッパ層の酸化シリコン膜をサイドエッチ
ングし、端部を後退させる工程と、 （ｄ）シリコンに対し、エッチングを行い、前記後退し
た端部によって露出した前記活性領域肩部を丸める工程
と、 （ｅ）前記シリコン基板上に厚さ２〜８ｎｍの窒化シリ
コン膜のライナ絶縁層を形成する工程と、 （ｆ）前記ライナ絶縁層の画定する凹部を埋め込んで、
前記シリコン基板上に素子分離層を堆積する工程と、 （ｇ）前記ストッパ層を研磨用ストッパとし、前記素子
分離層の不要部を研磨して除去する工程と、 （ｈ）前記ストッパ層をエッチングする工程と、を含む
半導体装置の製造方法。
Priority Applications (6)
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|---|---|---|---|
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| KR1020020065851A KR100809841B1 (ko) | 2002-03-18 | 2002-10-28 | 반도체 장치와 그 제조 방법 |
| US10/283,128 US20030173641A1 (en) | 2002-03-18 | 2002-10-30 | Semiconductor device with STI and its manufacture |
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|---|---|---|---|
| JP2002074871A JP2003273206A (ja) | 2002-03-18 | 2002-03-18 | 半導体装置とその製造方法 |
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| Publication Number | Publication Date |
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|---|---|---|---|
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2002
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