JP2003279603A - 電源電圧検出回路 - Google Patents

電源電圧検出回路

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JP2003279603A JP2002083004A JP2002083004A JP2003279603A JP 2003279603 A JP2003279603 A JP 2003279603A JP 2002083004 A JP2002083004 A JP 2002083004A JP 2002083004 A JP2002083004 A JP 2002083004A JP 2003279603 A JP2003279603 A JP 2003279603A
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Abstract

(57)【要約】 【課題】 電源電圧検出回路の消費電力を低減するこ
と。 【解決手段】 イネーブル信号を入力し、電圧判定回路
で電源電圧を判定した後に入出力制御回路で電圧検出信
号を出力してなる電源電圧検出回路であって、前記入出
力制御回路は動作制御部とラッチ回路部よりなり、前記
電源電圧判定回路は電源電圧と判定電圧とを比較した結
果を前記ラッチ回路に出力してなることを特徴とする電
源電圧検出回路を提供可能となり、本、電源電圧検出回
路では電圧判定出力が変化すると速やかに電圧判定回路
を非動作とすることにより電源電圧検出回路の消費電力
を低減することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電源電圧検出回路、
更に詳しくは一次電池あるいは二次電池を電源電圧とし
て動作する電子時計等の小型携帯機器に用いるのに適し
た電源電圧検出回路に関するものである。
【０００２】
【従来の技術】従来より、一次電池あるいは二次電池を
電源電圧として動作する電子時計等の小型携帯機器では
電源電圧の低下による誤動作を防ぐために電源電圧検出
回路を搭載している。図８は従来の電源電圧検出回路の
一例の構成を示す図である。従来の電源電圧検出回路は
図８に示すように、電源電圧が判定電圧よりも高いとハ
イレベルを出力する電圧判定回路８０１とクロック信号
の立ち上がりに同期してデータをラッチするラッチ回路
８０２と、インバータ８０３とを有している。
【０００３】図８において、電圧判定回路８０１の入力
端子とインバータ８０３の入力端子とイネーブル信号８
１０とを接続し、インバータ８０３の出力端子とラッチ
回路８０２のクロック入力端子Ｃとを接続し、電圧判定
出力８２３と電圧判定回路８０１の出力端子とラッチ回
路８０２のデータ入力端子Ｄとを接続し、ラッチ回路８
０２のリセット入力端子Ｒとリセット信号８１１とを接
続してラッチ回路８０２のラッチ出力８１２を電源電圧
検出回路の出力信号として構成している。
【０００４】図９は従来の電源電圧検出回路の動作を示
すタイミングチャートであり、電源電圧が電源電検出圧
回路の判定電圧よりも高い場合の例である。
【０００５】図９においてイネーブル信号８１０はハイ
レベルの期間電源電圧検出回路の動作を許可する制御信
号である。イネーブル信号８１０がハイレベルになると
電圧判定回路が動作を開始して電圧判定回路の出力遅延
時間だけ遅れて電圧判定出力８２３はハイレベルにな
り、その後でイネーブル信号８１０をローレベルにする
とイネーブル信号８１０の立下りに同期して電圧判定出
力８２３をラッチしてラッチ出力８１２はハイレベルに
なり、電圧判定回路の出力遅延時間だけ遅れて電圧判定
出力８２３はローレベルになるがラッチ出力８１２はハ
イレベルを維持する。なお、以上の動作の際に、イネー
ブル信号８１０は、動作温度範囲、動作電圧範囲で確実
に電圧判定出力８２３が出力されるだけの充分な時間ハ
イレベルにしておく必要がある。以上の動作により、電
源電圧が判定電圧以上であるかどうかをラッチ出力であ
る電圧検出信号８１２のレベルで判定することができ
る。
【０００６】
【発明が解決しようとする課題】しかしながら従来の電
源電圧検出回路ではイネーブル信号８１０は、動作温度
範囲、動作電圧範囲で確実に電圧判定出力８１２が出力
されるだけの充分な時間ハイレベルにしておく必要があ
るために、電圧判定出力８１２がすみやかに出力される
条件においても図８における電圧判定回路８０１を長い
期間動作させることにより多大な消費電力を費やしてい
た。そこで本発明は、上記課題を解決して電源電圧検出
回路の消費電力を低減することを目的としたものであ
る。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る電源電圧検出回路は、イネーブル信号
を入力し、電圧判定回路で電源電圧を判定した後に入出
力制御回路で電圧検出信号を出力してなる電源電圧検出
回路であって、前記入出力制御回路は動作制御部とラッ
チ回路部よりなり、前記電源電圧判定回路は電源電圧と
判定電圧とを比較した結果を前記入出力制御回路に出力
してなることを特徴としている。
【０００８】上記発明において、前記電圧判定回路は、
判定電圧を決定する定電圧回路と抵抗分割回路と電圧比
較回路と電源を遮断するスイッチ回路とで構成され、前
記動作制御部からの入力信号がハイレベルで且つ電源電
圧が判定電圧よりも高い時、該電圧比較回路の出力がハ
イレベルに変化し、前記動作制御部からの入力信号がロ
ーレベルの時には該定電圧回路と該抵抗分割回路と該電
圧比較回路への電源供給を停止して且つ該電圧比較回路
の出力をローレベルに固定してなることを特徴としてい
る。
【０００９】さらに、前記電圧判定回路は、判定電圧を
決定する定電圧回路と抵抗分割回路と第一の電圧比較回
路と第二の電圧比較回路と電源を遮断するスイッチ回路
とで構成され、前記動作制御部からの入力信号がハイレ
ベルで且つ電源電圧が判定電圧よりも高い時、該第一の
電圧比較回路の出力がハイレベルに変化し、前記動作制
御部からの入力信号がハイレベルで且つ電源電圧が判定
電圧よりも低い時、該第二の電圧比較回路の出力がハイ
レベルに変化し、前記動作制御部からの入力信号がロー
レベルの時には該定電圧回路と該抵抗分割回路と該第一
の電圧比較回路と該第ニの電圧比較回路への電源供給を
停止して且つ該第一の電圧比較回路の出力をローレベル
に固定し且つ第二の電圧比較回路の出力をローレベルに
固定してなることを特徴としている。
【００１０】
【発明の実施の形態】本発明の実施の形態は、イネーブ
ル信号を入力し、電圧判定回路で電源電圧を判定した後
に入出力制御回路で電圧検出信号を出力してなる電源電
圧検出回路であって、前記入出力制御回路は動作制御部
とラッチ回路部よりなり、前記電源電圧判定回路は電源
電圧と判定電圧とを比較した結果を前記ラッチ回路に出
力してなることを特徴としている。前記イネーブル信号
に従って電圧判定回路が動作を開始し、電圧判定回路の
出力が変化することを入出力制御回路が判断して電圧判
定回路の動作を終了させる。
【００１１】（第一実施例）以下、図面を参照して本発
明の実施例について説明する。図１は本発明の第一実施
例に係る電源電圧検出回路の構成を示す図である。図１
において、動作制御部１３０と、第一のラッチ回路１０
２と第二のラッチ回路１０３からなるラッチ回路部とで
入出力制御回路を構成する。また、前記動作制御部１３
０は、電圧判定回路１０１の動作非動作を制御するよう
にインバータ１０４とノアゲート１０５とで構成する。
【００１２】イネーブル信号１１０とインバータ１０４
の入力端子とを接続し、イネーブル信号１１０の反転信
号１２１はノアゲート１０５の第一の入力端子と第一の
ラッチ回路１０２のリセット端子Ｒと第二のラッチ回路
１０３のクロック端子Ｃとに接続し、電圧判定回路１０
１の入力信号１２２はノアゲート１０５の出力端子と電
圧判定回路１０１の入力端子とに接続する。
【００１３】電圧判定出力１２３は電圧判定回路１０１
の出力端子と第一のラッチ回路１０２のクロック入力端
子Ｃに接続し、第一のラッチ回路１０２のデータ入力端
子Ｄと電源電圧ＶＣＣとを接続し、第一のラッチ回路１
０２の出力信号１２０と第一のラッチ回路１０２の出力
端子Ｑと第二のラッチ回路１０３のデータ入力端子Ｄと
ノアゲート１０５の第二の入力端子とを接続し、リセッ
ト信号１１１と第二のラッチ回路１０３のリセット端子
Ｒとを接続することにより第二のラッチ回路１０３のラ
ッチ出力１１２を本発明の第一実施例に係る電源電圧検
出回路の出力信号とする。リセット信号１１１はリセッ
ト信号１１１がハイレベルの期間に第二のラッチ回路１
０３のラッチ出力１１２をローレベルにリセットする信
号で、出力の初期化時以外はリセット信号１１１はロー
レベルに固定する。
【００１４】図２は図１に示した電源電圧検出回路を構
成する電圧判定回路１０１の一例を示す回路図である。
図２において、イネーブル信号２１０とインバータ２０
８の入力端子とを接続しイネーブル信号２１０の反転信
号２２１とインバータ２０８の出力端子とソースを電源
電圧ＶＣＣと接続したＰチャネル電界効果トランジスタ
（以下ＰＭＯＳと記す）２０５のゲート端子とソースを
接地電圧ＶＳＳと接続したＮチャネル電界効果トランジ
スタ（以下ＮＭＯＳと記す）２０６のゲート端子とを接
続する。
【００１５】第一の抵抗２０１の第一の端子と第一の端
子を接地電圧ＶＳＳに接続する第二の抵抗２０２の第二
の端子とコンパレータ２０３の正入力端子と電源電圧分
割電圧ＶＲ２２０とを接続する。前記第一の抵抗２０１
と第二の抵抗２０２とで抵抗分割回路を構成する。
【００１６】コンパレータ２０３のマイナス電源端子に
は接地電圧ＶＳＳを供給し、コンパレータ２０３の負入
力端子と定電圧回路２３０の出力である基準電圧ＲＥＦ
２１１とを接続する。コンパレータ２０３の出力端子と
ＮＭＯＳ２０６のドレインとを接続し電圧判定回路の出
力端子２１２とする。ＮＭＯＳ２０６とコンパレータ２
０３とで電圧比較回路を構成する。
【００１７】ＰＭＯＳ２０５のドレインは、定電圧回路
２３０のプラス電源端子と接続して定電圧回路２３０に
電源を供給し、且つ第一の抵抗２０１の第二の端子と接
続し抵抗分割回路に電源を供給し、且つコンパレータ２
０３のプラス電源端子と接続し電圧比較回路に電源を供
給する。前記ＰＭＯＳ２０５は、定電圧回路２３０およ
び抵抗分割回路および電圧比較回路への電源供給あるい
は電源遮断を制御するスイッチ回路とする。
【００１８】次に図２の電圧判定回路の動作について説
明する。イネーブル信号２１０がローレベルの期間は、
ＰＭＯＳ２０５がオフとなることで定電圧回路２３０お
よび抵抗分割回路および電圧比較回路には電源が供給さ
れず低消費電力となり、且つＮＭＯＳ２０６がオンとな
ることで電圧判定回路の出力端子２１２はローレベルに
固定される。
【００１９】イネーブル信号２１０がハイレベルの期間
は、ＰＭＯＳ２０５がオンとなることで定電圧回路２３
０および抵抗分割回路および電圧比較回路に電源が供給
され、定電圧回路２３０の出力である基準電圧ＲＥＦ２
１１は設定した定電圧を出力し、電源電圧分割電圧ＶＲ
２２０は電源電圧を第一の抵抗２０１と第二の抵抗２０
２とで抵抗分割した電圧を出力し、且つＮＭＯＳ２０６
がオフとなることで電圧判定回路の出力端子２１２は電
源電圧が判定電圧よりも高ければハイレベル、電源電圧
が判定電圧よりも低ければローレベルを出力する。
【００２０】ここで、基準電圧ＲＥＦ２１１と電源電圧
分割電圧ＶＲ２２０と判定電圧との関係は、第一の抵抗
２０１の抵抗値をＲ１とし第二の抵抗２０２の抵抗値を
Ｒ２とし判定電圧をＶｘとすると以下の関係式で示され
る。 Ｖｘ＝ＲＥＦ×（Ｒ１／Ｒ２＋１） ・・・ 式１ 例えば、ＲＥＦ＝１Ｖ、Ｒ１＝５ＫΩ、Ｒ２＝１０ＫΩ
とした場合には判定電圧Ｖｘは式１より１．５Ｖとな
り、電源電圧が１．５Ｖよりも高ければ電圧判定回路の
出力はハイレベル、電源電圧が１．５Ｖよりも低ければ
電圧判定回路の出力はローレベルとなる。
【００２１】図３は本発明の第一実施例に係る電源電圧
検出回路の動作を示すタイミングチャートであり、電源
電圧が判定電圧よりも高い場合の例を示している。図３
において、最初にイネーブル信号１１０がローレベルの
時は電圧判定回路は非動作となり電圧判定出力１２３、
ラッチ１出力１２０、電圧判定入力１２２、及びラッチ
２出力１１２はすべてローレベルである。次に、イネー
ブル信号１１０をハイレベルにして電源電圧検出回路を
動作させると、電圧判定入力１２２はハイレベルとなり
電圧判定回路が動作を開始し、電圧判定回路の出力遅延
時間分遅れて電圧判定出力１２３がハイレベルになるこ
とでラッチ１出力１２０はハイレベルになり、ラッチ１
出力１２０がハイレベルになることで電圧判定入力１２
２がローレベルになり、電圧判定入力１２２がローレベ
ルになることで電圧判定回路が非動作となり電圧判定出
力１２３はローレベルに変化するが、ラッチ１出力１２
０はハイレベルを維持する。
【００２２】電源電圧検出回路の動作温度範囲、動作電
圧範囲で確実に電圧判定出力１２３が出力されるだけの
充分な時間イネーブル信号１１０をハイレベルにした後
で、イネーブル信号１１０をローレベルにするとラッチ
２出力１１２がハイレベルになり、以後再びイネーブル
信号１１０がハイレベルになり電源電圧検出回路を動作
させるか第二のラッチ回路をリセット信号をハイレベル
にして初期化するまでラッチ２出力１１２はハイレベル
を維持する。前述の動作により電圧判定回路１０１は電
圧判定入力１２２がハイレベルの期間しか動作しないの
でイネーブル信号１１０のハイレベルの期間が長くても
消費電力を低減することができる。
【００２３】上記説明のように本発明の電源電圧検出回
路は電源電圧が判定電圧よりも高いことを検出すると速
やかに電圧判定回路を非動作にするので電源電圧検出回
路の消費電力を低減することが可能である。
【００２４】（第二実施例）図４は本発明の第二実施例
に係る電源電圧検出回路の構成を示す図である。図４に
おいて、動作制御部４３０と、第一のラッチ回路４０２
と第二のラッチ回路４０３と第三のラッチ回路４０４か
らなるラッチ回路部とで入出力制御回路を構成する。ま
た、動作制御部４３０は、電圧判定回路４０１の動作非
動作を制御するように、インバータ４０４とノアゲート
４０５とで構成する。
【００２５】イネーブル信号４１０とインバータ４０４
の入力端子とを接続し、イネーブル信号４１０の反転信
号４２１はノアゲート４０５の第一の入力端子と第一の
ラッチ回路４０２のリセット端子Ｒと第三のラッチ回路
４０４のリセット端子Ｒと第二のラッチ回路４０３のク
ロック端子Ｃとに接続し、電圧判定回路４０１の入力信
号４２２はノアゲート４０５の出力端子と電圧判定回路
４０１の入力端子とに接続する。
【００２６】電源電圧が判定電圧よりも高いと出力がハ
イレベルに変化する電圧判定正出力４２３は電圧判定回
路４０１の正出力端子と第一のラッチ回路４０２のクロ
ック入力端子Ｃに接続し、第一のラッチ回路４０２のデ
ータ入力端子Ｄと電源電圧ＶＣＣとを接続し、第一のラ
ッチ回路４０２の出力信号４２０と第一のラッチ回路４
０２の出力端子Ｑと第二のラッチ回路４０３のデータ入
力端子Ｄとノアゲート４０５の第二の入力端子とを接続
する。電源電圧が判定電圧よりも高いと出力がローレベ
ルに変化する電圧判定負出力４２４は電圧判定回路４０
１の負出力端子と第三のラッチ回路４０４のクロック入
力端子Ｃに接続し、第三のラッチ回路４０４のデータ入
力端子Ｄと電源電圧ＶＣＣとを接続し、第三のラッチ回
路４０４の出力信号４２５と第三のラッチ回路４０４の
出力端子Ｑとノアゲート４０５の第三の入力端子とを接
続する。
【００２７】リセット信号４１１と第二のラッチ回路４
０３のリセット端子とを接続することにより第二のラッ
チ回路４０３のラッチ出力４１２を本発明の第二実施例
に係る電源電圧検出回路の出力信号とする。リセット信
号４１１はリセット信号４１１がハイレベルの期間に第
二のラッチ回路４０３のラッチ出力４１２をローレベル
にリセットする信号で、出力の初期化時以外はリセット
信号４１１はローレベルに固定する。
【００２８】図５は図４に示した電源電圧検出回路を構
成する電圧判定回路４０１の一例を示す回路図である。
図５において、イネーブル信号５１０とインバータ５０
８の入力端子を接続しイネーブル信号５１０の反転信号
５２１とインバータ５０８の出力端子とソースを電源電
圧ＶＣＣと接続したＰＭＯＳ５０５のゲート端子とソー
スを接地電圧ＶＳＳと接続した第一のＮＭＯＳ５０６の
ゲート端子とソースを接地電圧ＶＳＳと接続した第二の
ＮＭＯＳ５０７のゲート端子とを接続する。
【００２９】第一の抵抗５０１の第一の端子と第一の端
子を接地電圧ＶＳＳに接続する第二の抵抗５０２の第二
の端子と第一のコンパレータ５０３の正入力端子と第二
のコンパレータ５０４の負入力端子と電源電圧分割電圧
ＶＲ５２０とを接続する。第一の抵抗５０１と第二の抵
抗５０２とで抵抗分割回路を構成する。
【００３０】第一のコンパレータ５０３のマイナス電源
端子と第二のコンパレータ５０４のマイナス電源端子に
は接地電圧ＶＳＳを供給し、第一のコンパレータ５０３
の負入力端子と第二のコンパレータ５０４の正入力端子
と定電圧回路５３０の出力である基準電圧ＲＥＦ５１１
とを接続する。第一のコンパレータ５０３の出力端子と
第一のＮＭＯＳ５０６のドレインとを接続し電圧判定回
路の正出力端子５１２とし、第二のコンパレータ５０４
の出力端子と第二のＮＭＯＳ５０７のドレインとを接続
し電圧判定回路の負出力端子５１３とする。第一のコン
パレータ５０３と第一のＮＭＯＳ５０６とで第一の電圧
比較回路を構成し、第二のコンパレータ５０４と第二の
ＮＭＯＳ５０７とで第二の電圧比較回路を構成する。
【００３１】ＰＭＯＳ５０５のドレインは、定電圧回路
５３０のプラス電源端子と接続して定電圧回路５３０に
電源を供給し、且つ第一の抵抗５０１の第二の端子と接
続し抵抗分割回路に電源を供給し、且つコンパレータ５
０３のプラス電源端子と接続し第一の電圧比較回路に電
源を供給し、且つコンパレータ５０４のプラス電源端子
と接続し第二の電圧比較回路に電源を供給する。前記Ｐ
ＭＯＳ５０５は、定電圧回路５３０および抵抗分割回路
および第一の電圧比較回路および第ニの電圧比較回路へ
の電源供給あるいは電源遮断を制御するスイッチ回路と
する。
【００３２】次に図５の電圧判定回路の動作について説
明する。イネーブル信号５１０がローレベルの期間は、
ＰＭＯＳ５０５がオフとなることで定電圧回路５３０お
よび抵抗分割回路および第一の電圧比較回路および第二
の電圧比較回路には電源が供給されず低消費電力とな
り、且つＮＭＯＳ５０６がオンとなることで電圧判定回
路の正出力端子５１２はローレベルに固定され、且つＮ
ＭＯＳ５０７がオンとなることで電圧判定回路の負出力
端子５１３はローレベルに固定される。
【００３３】イネーブル信号５１０がハイレベルの期間
は、ＰＭＯＳ５０５がオンとなることで定電圧回路５３
０および抵抗分割回路および第一の電圧比較回路および
第二の電圧比較回路に電源が供給され、定電圧回路５３
０の出力である基準電圧ＲＥＦ５１１は設定した定電圧
を出力し、電源電圧分割電圧ＶＲ５２０は電源電圧を第
一の抵抗５０１と第二の抵抗５０２とで抵抗分割した電
圧を出力し、且つＮＭＯＳ５０６がオフとなることで電
圧判定回路の正出力端子５１２は電源電圧が判定電圧よ
りも高ければハイレベル、電源電圧が判定電圧よりも低
ければローレベルを出力し、且つＮＭＯＳ５０７がオフ
となることで電圧判定回路の負出力端子５１３は電源電
圧が判定電圧よりも高ければローレベル、電源電圧が判
定電圧よりも低ければハイレベルを出力する。
【００３４】図６は本発明の第二実施例に係る電源電圧
検出回路の第一の動作を示すタイミングチャートであ
り、電源電圧が判定電圧よりも高い場合の例を示してい
る。図６において、最初にイネーブル信号４１０がロー
レベルの時は電圧判定回路は非動作となり電圧判定正出
力４２３、ラッチ１出力４２０、電圧判定負出力４２
４、ラッチ３出力４２５、電圧判定入力４２２、及びラ
ッチ２出力４１２はすべてローレベルである。次に、イ
ネーブル信号４１０をハイレベルにして電源電圧検出回
路を動作させると、電圧判定入力４２２はハイレベルと
なり電圧判定回路が動作を開始し、電圧判定回路の出力
遅延時間分遅れて電圧判定正出力４２３がハイレベルに
なることでラッチ１出力４２０はハイレベルになり、ラ
ッチ１出力４２０がハイレベルになることで電圧判定入
力４２２がローレベルになり、電圧判定入力４２２がロ
ーレベルになることで電圧判定回路が非動作となり電圧
判定正出力４２３はローレベルに変化するが、ラッチ１
出力４２０はハイレベルを維持する。
【００３５】電源電圧検出回路の動作温度範囲、動作電
圧範囲で確実に電圧判定正出力４２３が出力されるだけ
の充分な時間イネーブル信号４１０をハイレベルにした
後で、イネーブル信号４１０をローレベルにするとラッ
チ２出力４１２がハイレベルになり、以後再びイネーブ
ル信号４１０がハイレベルになり電源電圧検出回路を動
作させるか第二のラッチ回路をリセット信号をハイレベ
ルにして初期化するまでラッチ２出力４１２はハイレベ
ルを維持する。前記動作の期間中、電圧判定負出力４２
４及びラッチ３出力４２５はローレベルを維持して変化
しない。前述の動作により電圧判定回路４０１は電圧判
定入力４２２がハイレベルの期間しか動作しないのでイ
ネーブル信号４１０のハイレベルの期間が長くても消費
電力を低減することができる。
【００３６】図７は本発明の第二実施例に係る電源電圧
検出回路の第二の動作を示すタイミングチャートであ
り、電源電圧が判定電圧よりも低い場合の例を示してい
る。図７において、最初にイネーブル信号４１０がロー
レベルの時は電圧判定回路は非動作となり電圧判定正出
力４２３、ラッチ１出力４２０、電圧判定負出力４２
４、ラッチ３出力４２５、電圧判定入力４２２、及びラ
ッチ２出力４１２はすべてローレベルである。
【００３７】次に、イネーブル信号４１０をハイレベル
にして電源電圧検出回路を動作させると、電圧判定入力
４２２はハイレベルとなり電圧判定回路が動作を開始
し、電圧判定回路の出力遅延時間分遅れて電圧判定負出
力４２４がハイレベルになることでラッチ３出力４２５
はハイレベルになり、ラッチ３出力４２５がハイレベル
になることで電圧判定入力４２２がローレベルになり、
電圧判定入力４２２がローレベルになることで電圧判定
回路が非動作となり電圧判定負出力４２４はローレベル
に変化するが、ラッチ３出力４２５はハイレベルを維持
する。
【００３８】電源電圧検出回路の動作温度範囲、動作電
圧範囲で確実に電圧判定負出力４２４が出力されるだけ
の充分な時間イネーブル信号４１０をハイレベルにした
後で、イネーブル信号４１０をローレベルにするとラッ
チ２出力４１２はローレベルのまま変化しない。前記動
作の期間中、電圧判定正出力４２３及びラッチ１出力４
２０はローレベルを維持して変化しない。前述の動作に
より電圧判定回路４０１は電圧判定入力４２２がハイレ
ベルの期間しか動作しないのでイネーブル信号４１０の
ハイレベルの期間が長くても消費電力を低減することが
できる。
【００３９】上記説明のように本発明の電源電圧検出回
路は電源電圧が判定電圧よりも高いことを検出すると速
やかに電圧判定回路を非動作にし、また電源電圧が判定
電圧よりも低いことを検出すると速やかに電圧判定回路
を非動作にするので電源電圧検出回路の消費電力を低減
することが可能である。
【００４０】
【発明の効果】以上説明したように、本発明の電源電圧
検出回路では電圧判定出力が変化すると速やかに電圧判
定回路を非動作とすることにより電源電圧検出回路の消
費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第一実施例に係る電源電圧検出回路の
構成を示す図である。
【図２】図１に示した電源電圧検出回路を構成する電圧
判定回路の回路図である。
【図３】本発明の第一実施例に係る電源電圧検出回路の
動作を示すタイミングチャートである。
【図４】本発明の第二実施例に係る電源電圧検出回路の
構成を示す図である。
【図５】図４に示した電源電圧検出回路を構成する電圧
判定回路の回路図である。
【図６】本発明の第二実施例に係る電源電圧検出回路の
第一の動作を示すタイミングチャートである。
【図７】本発明の第二実施例に係る電源電圧検出回路の
第二の動作を示すタイミングチャートである。
【図８】従来の電源電圧検出回路の構成を示す図であ
る。
【図９】従来の電源電圧検出回路の動作を示すタイミン
グチャートである。
【符号の説明】
１０１・・・電圧判定回路 １３０・・・動作制御部 １０２、１０３・・・ラッチ回路 ２０１、２０２・・・抵抗 ２０３・・・コンパレータ ２３０・・・定電圧回路 ２０５・・・ＰＭＯＳ ２０６・・・ＮＭＯＳ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 イネーブル信号を入力し、電圧判定回路
    で電源電圧を判定した後に入出力制御回路で電圧検出信
    号を出力してなる電源電圧検出回路であって、前記入出
    力制御回路は動作制御部とラッチ回路部よりなり、前記
    電源電圧判定回路は電源電圧と判定電圧とを比較した結
    果を前記ラッチ回路に出力してなることを特徴とする電
    源電圧検出回路。
  2. 【請求項２】 前記電圧判定回路は、判定電圧を決定す
    る定電圧回路と抵抗分割回路と電圧比較回路と電源を遮
    断するスイッチ回路とで構成され、前記動作制御部から
    の入力信号がハイレベルで且つ電源電圧が判定電圧より
    も高い時、該電圧比較回路の出力がハイレベルに変化
    し、前記動作制御部からの入力信号がローレベルの時に
    は該定電圧回路と該抵抗分割回路と該電圧比較回路への
    電源供給を停止して且つ該電圧比較回路の出力をローレ
    ベルに固定してなることを特徴とする請求項１記載の電
    源電圧検出回路。
  3. 【請求項３】 前記電圧判定回路は、判定電圧を決定す
    る定電圧回路と抵抗分割回路と第一の電圧比較回路と第
    二の電圧比較回路と電源を遮断するスイッチ回路とで構
    成され、前記動作制御部からの入力信号がハイレベルで
    且つ電源電圧が判定電圧よりも高い時、該第一の電圧比
    較回路の出力がハイレベルに変化し、前記動作制御部か
    らの入力信号がハイレベルで且つ電源電圧が判定電圧よ
    りも低い時、該第二の電圧比較回路の出力がハイレベル
    に変化し、前記動作制御部からの入力信号がローレベル
    の時には該定電圧回路と該抵抗分割回路と該第一の電圧
    比較回路と該第ニの電圧比較回路への電源供給を停止し
    て且つ該第一の電圧比較回路の出力をローレベルに固定
    し且つ第二の電圧比較回路の出力をローレベルに固定し
    てなることを特徴とする請求項１記載の電源電圧検出回
    路。
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