JP2003281112A

JP2003281112A - マルチプロセッサシステム

Info

Publication number: JP2003281112A
Application number: JP2002082497A
Authority: JP
Inventors: Takeshi Shimada; 武史嶋田; Kazuhiko Safuku; 和彦佐復
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-03-25
Filing date: 2002-03-25
Publication date: 2003-10-03

Abstract

(57)【要約】【課題】複数のプロセッサユニットを含むマルチプロ
セッサシステムに関し、割り込み調停回路により割り込
み要求を調停する。【解決手段】複数のプロセッサユニット１₁〜１_nと
複数のスレーブユニット２₁〜２_mと共通メモリ３とを
グローバルバス４を介して接続したマルチプロセッサシ
ステムに於いて、スレーブユニットからの割り込み要求
を受信検出して、プロセッサユニットに割り込み要求を
送出する割り込み調停回路５を備え、この割り込み調停
回路５は、複数のプロセッサユニット１₁〜１_nの実装
の有無や障害の有無等の状態情報を収集する状態監視部
１８と、この状態監視部１８による実装有り且つ障害無
しのプロセッサユニットを選択して、割り込み要求を送
出する割り込み先選択部１７とを含む構成を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
ユニットと複数のスレーブユニットと共通メモリとをグ
ローバルバスを介して接続し、スレーブユニットからの
割り込み要求を割り込み調停回路により調停し、グロー
バルバスに接続され且つ健全なプロセッサユニットを認
識して割り込み処理を行うマルチプロセッサシステムに
関する。

【０００２】

【従来の技術】マルチプロセッサシステムは、複数のプ
ロセッサユニットと、複数の入出力装置等のスレーブユ
ニットと、各種データを蓄積する共通メモリとを、グロ
ーバルバスを介して相互に接続した構成を含むものであ
る。そして、各プロセッサユニットにより、複数のタス
クを同時的に処理することができるから、単一のプロセ
ッサユニットにより構成したシステムに比較して処理能
力を大きくすることができる。又一部のプロセッサユニ
ットに障害が発生しても、他の健全なプロセッサユニッ
トが代替え処理することができることにより、システム
の信頼性を向上することができる。

【０００３】又スレーブユニットからの割り込み要求に
よるプロセッサユニットに対する割り込みの手段は既に
各種提案されている。例えば、グローバルバスに接続さ
れたプロセッサユニットに対して同報通知する手段が知
られている。この場合、割り込みの同報通知により、最
も早くグローバルバスを獲得したプロセッサユニット
が、グローバルバスを介して通知される割り込みの処理
種別を判定し、プロセッサユニット内部に割り込みに対
する処理タスクをキューイングし、割り込み要因をクリ
アして、グローバルバスを解放する。

【０００４】そして、割り込みの同報通知による他のプ
ロセッサユニットは、割り込みが保留状態となってお
り、グローバルバスが解放されると、このグローバルバ
スを獲得した次のプロセッサユニットは、グローバルバ
スを介して通知される割り込みの処理種別を判定するも
のであるが、既に、最初のグローバルバスを獲得したプ
ロセッサユニットにより割り込み要因がクリアされてい
るから、空要因を検出することになり、割り込みによる
実効的な処理を行うことなく、グローバルバスを解放し
て通常の処理に戻ることになる。又他のプロセッサユニ
ットについても同様にグローバルバスを獲得して空要因
を検出することになる。

【０００５】このように同報通知による場合は、グロー
バルバスの獲得処理が繰り返し行われることにより、グ
ローバルバスの帯域が消費されるから、システム全体の
処理能力が低下する。又パイプライン処理の場合の時系
列的な連続性が失われることになり、キャッシュの利用
効率の低下が増長されて、更に処理能力の低下を招くこ
とになる。

【０００６】そこで、スレーブユニットとプロセッサユ
ニットとの間に割り込み調停回路を設け、この割り込み
調停回路により、割り込み通知を行うプロセッサユニッ
トを１台或いは一部のプロセッサユニット群に限定して
通知する手段が知られている。しかし、割り込み要因
と、それに対応するプロセッサユニット側の処理内容と
が多岐にわたる為、適切なプロセッサユニットを選択す
ることは容易ではなく、又適切な選択を行わないと、処
理負荷の不均衡を生じて、結果的にはシステムとしての
処理能力が低下することになる。又冗長性を要求される
システムに於いては、プロセッサユニットの増設や障害
による撤去等の増減が生じるものであるが、割り込み処
理に利用可能なプロセッサユニットを把握して選択する
ことは容易ではない。

【０００７】又複数のプロセッサに対して割り込みの調
停回路（アービトレーション装置）を設け、プロセッサ
毎の使用可能信号とランクを示す信号と、割り込み処理
の履歴を示す信号とにより、プロセッサのランクを求
め、このランクが所定の方向に大幅に変更されたプロセ
ッサを割り込み処理のプロセッサとするマルチプロセッ
サシステムが知られている（例えば、特開平４−２３２
５５８号公報参照）。

【０００８】又複数のプロセッサをマスタと複数の非マ
スタとに分けて、割り込み要求にマスタ又は非マスタの
指定情報を含め、割振制御部により、指定情報に従って
プロセッサに割り込み要求を振り分けるマルチプロセッ
サシステムが知られている（例えば、特開２０００−３
０５９１７号公報参照）。

【０００９】

【発明が解決しようとする課題】従来例のマルチプロセ
ッサシステムに於いて、割り込み要求を複数のプロセッ
サに対して同報通知する構成の場合、各プロセッサユニ
ットが順次グローバルバスの獲得処理と、割り込みによ
る処理種別の判定とを行うもので、グローバルバスを最
初に獲得したプロセッサユニットは、割り込み処理種別
の判定に従った割り込み処理を行うことができるが、他
のプロセッサユニットによるグローバルバスの獲得処理
は無駄な処理となり、それによるグローバルバスの帯域
の消費が大きくなり、システムの能力低下となる問題が
ある。又プロセッサユニットに於ける時系列的な処理に
ついての連続性が失われる可能性が大きくなり、これに
よるシステムの能力低下も問題となる。

【００１０】又割り込み調停回路を設けて、単一又は複
数のプロセッサユニットを選択して割り込み通知を行う
構成の場合、負荷分散を図りながら選択することは困難
であった。又前述のプロセッサのランクを求めて、その
ランクにより割り込み通知を行うプロセッサユニットを
設定する手段は、プロセッサユニットの実装，未実装や
健全，非健全等のプロセッサユニットの状態を把握して
いないことにより、システムの拡張，縮小に柔軟に対応
できない問題がある。又前述のマスタと非マスタとを予
め設定して、割り込み要求にマスタか非マスタを指定す
る手段は、マスタに割り込み処理が集中する可能性が大
きく、従って、複数のプロセッサユニットを設けた場合
の負荷分散が充分でなく、且つプロセッサユニットの増
減に対しても柔軟に対応できない問題があった。

【００１１】本発明は、プロセッサユニットの増減等に
伴う実装の有無と障害の有無とを監視して、健全なプロ
セッサの中の１台又は１グループを選択して割り込み通
知を行い、負荷分散及びに柔軟性に富んだシステムを提
供するこをと目的とする。

【００１２】

【課題を解決するための手段】本発明のマルチプロセッ
サシステムは、図１を参照して説明すると、複数のプロ
セッサユニット１₁〜１_nと複数のスレーブユニット２
₁〜２_mと共通メモリ３とをグローバルバス４を介して
接続し、スレーブユニット２₁〜２_mからの割り込み要
求に従ってプロセッサユニットに於ける割り込み処理を
行うマルチプロセッサシステムであって、スレーブユニ
ットからの割り込み要求を受信してプロセッサユニット
に割り込み要求を送出する割り込み調停回路５を備えて
いる。この割り込み調停回路５は、複数のプロセッサユ
ニット１₁〜１_nの実装の有無や障害の有無等の状態情
報を収集する状態監視部１８と、この状態監視部１８に
よる実装有り且つ障害無しのプロセッサユニットを、ス
レーブユニットからの割り込み要求を送出する割り込み
先として選択する割り込み先選択部１７とを有するもの
である。

【００１３】又割り込み調停回路は、複数のプロセッサ
ユニット１₁〜１_nの状態情報を収集する状態監視部
と、スレーブユニット２₁〜２_mからの割り込み要求を
受信検出してカウントアップするカウンタと、このカウ
ンタのカウント値を割り込み先のプロセッサユニットと
して選択するデコーダと、カウンタのカウント値が状態
監視部に於ける実装無し又は障害有りのプロセッサユニ
ットを指定したことを判定して、カウンタをカウントア
ップさせる判定器とを含む構成とすることができる。又
割り込み調停回路は、複数のプロセッサユニット１₁〜
１_nの状態情報を収集する状態監視部と、スレーブユニ
ット２₁〜２_mからの割り込み要求を受信検出して割り
込み先を選択する割り込み先選択部と、この割り込み先
選択部により選択した割り込み先プロセッサユニットと
状態監視部のプロセッサユニットの状態情報とを比較判
定する判定器と、この判定器により選択した割り込み先
プロセッサユニットが実装無し又は障害ありの時に代替
先のプロセッサユニットを指定する代替先生成部とを含
む構成とすることができる。又割り込み調停回路は、複
数のプロセッサユニットの処理負荷情報を収集する負荷
状態監視部と、スレーブユニットからの割り込み要求を
受信検出して割り込み先を選択する割り込み先選択部と
を含み、この割り込み先選択部は、負荷状態監視部によ
り収集した処理負荷が低いプロセッサユニットを割り込
み先として選択する構成を含むことができる。

【００１４】又複数のプロセッサユニットと複数のスレ
ーブユニットと共通メモリとをグローバルバスを介して
接続し、前記スレーブユニットからの割り込み要求に従
って前記プロセッサユニットに於ける割り込み処理を行
うマルチプロセッサシステムに於いて、スレーブユニッ
トからの割り込み要求を受信して前記プロセッサユニッ
トに割り込み要求を送出する複数の割り込み調停回路を
備え、各割り込み調停回路は、担当するプロセッサユニ
ットの状態情報を収集する状態監視部と、この状態監視
部による実装有り且つ障害無しの担当プロセッサユニッ
トを、スレーブユニットからの割り込み要求を送出する
割り込み先として選択する割り込み先選択部とを含む構
成とする。

【００１５】

【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１₁〜１_nはプロセッサユニット、２
₁〜２_mはスレーブユニット、２ａは割り込み要因保持
部、３は共通メモリ、４はグローバルバス、５は割り込
み調停回路、１１は割り込み受信部、１２はプライオリ
ティエンコーダ部、１３は割り込み要因ラッチレジスタ
部、１４は割り込みＩＤ保持部、１５は割り込み検出
部、１６は割り込み送信部、１７は割り込み先選択部、
１８は状態監視部を示す。

【００１６】複数のプロセッサユニット１₁〜１_nと、
複数のスレーブユニット２₁〜２_mと、共通メモリ３と
を、グローバルバス４により接続してマルチプロセッサ
システムを構成し、スレーブユニット２₁〜２_mは、割
り込み要因発生時に、割り込み要因保持部２ａに割り込
み要因発生を設定し、割り込み要求を送出する。この割
り込み要求を割り込み調停回路５に於いて調停して、実
装済み且つ障害無しのプロセッサユニットの中の特定の
１台又は特定の１グループを選択して割り込み通知を行
うものである。なお、プロセッサユニットの個数が多い
場合に、割り込み通知するプロセッサユニットを１台に
特定することなく、多数のプロセッサユニットを複数の
グループに分け、グループを選択して、そのグループ内
のプロセッサユニットに対して割り込み通知を行うこと
ができる。

【００１７】この割り込み調停回路５は、スレーブユニ
ット２₁〜２_mからの割り込み要求を受信する割り込み
受信部１１と、受信した割り込み要求の優先順位に従っ
てエンコードするプライオリティエンコーダ部１２と、
割り込み要因ラッチレジスタ部１３と、割り込みＩＤを
保持する割り込みＩＤ保持部１４と、新たに発生した割
り込み要求を検出する割り込み検出部１５と、プロセッ
サユニットに割り込み要求を送出する割り込み送信部１
６と、割り込み先選択部１７と、プロセッサユニットの
情報を収集している状態監視部１８とを含む構成を有す
る。

【００１８】割り込み受信部１１により、スレーブユニ
ットからの割り込み要求を受信すると、プライオリティ
エンコーダ部１２により割り込み要求の優先順位に従っ
たエンコードを行い、割り込みＩＤを割り込み要因ラッ
チレジスタ１３と割り込みＩＤ保持部１４とに入力し、
割り込み要因ラッチレジスタ１３は、割り込みＩＤに従
ったグローバルバス４上の割り込み要因をラッチし、割
り込み検出部１５は、割り込みＩＤ保持部１４に保持さ
れている割り込みＩＤと、今回の割り込みＩＤとを比較
して、変化している場合は、新たな割り込み発生と判定
して、その検出信号を割り込みＩＤ保持部１４と割り込
み先選択部１７とに入力し、割り込みＩＤ保持部１４に
今回の割り込みＩＤを保持させ、割り込み先選択部１７
に新たな割り込みが発生したことを通知し、又割り込み
ＩＤ保持部１４に保持した今回の割り込みＩＤを通知す
る。

【００１９】状態監視部１８は、プロセッサユニットの
実装の有無と障害の有無との情報を収集し、利用可能の
プロセッサユニットを把握し、割り込み先選択部１７に
通知する。従って、割り込み先選択部１７は、健全なプ
ロセッサユニットの中の１台又は１グループを、順次選
択等の選択論理に従って選択し、割り込み送信部１６か
ら、選択したプロセッサユニットに割り込み通知を行
う。この割り込み通知を受信したプロセッサユニット
は、割り込み要因ラッチレジスタ１３から割り込みＩＤ
をグローバルバス４経由で検出し、その割り込み要求に
対応する処理を行い、割り込み要求を行ったスレーブユ
ニットに対する割り込み要因保持部２ａのクリア指示を
送出する。このクリア指示に従って割り込み要因保持部
２ａがクリアされると、割り込み受信部１１に於ける次
の割り込みの受信処理が行われる。

【００２０】図２は本発明の第１の実施の形態の割り込
み調停回路の説明図であり、プロセッサユニットを８台
とした場合の割り込み調停回路の実施の形態を示すもの
で、図１と同一符号は同一部分を示す。即ち、プロセッ
サユニット１₁〜１₈と、複数のスレーブユニット２₁
〜２_mと、共通メモリ３とを、グローバルバス４により
接続してマルチプロセッサシステムを構成し、割り込み
調停回路５により、スレーブユニット２₁〜２_mからの
割り込み要求を調停するものである。同図に於いて、２
１はレシーバ、２２はプライオリティエンコーダ、２
３，２４，２５はラッチ回路、２６，２９はドライバ、
２７はデュアルポートＲＡＭ（ランダムアクセスメモ
リ）、２８は状態監視部、Ｇ１〜Ｇ１０はゲート回路を
示すもので、その中のＧ１〜Ｇ４はインバータである。

【００２１】図１の構成と対応させると、レシーバ２１
が割り込み受信部１１の機能に相当し、プライオリティ
エンコーダ２２がプライオリティエンコーダ部１２の機
能に相当し、ラッチ回路２３，２４，２５と、ドライバ
２９とが割り込み要因ラッチレジスタ部１３と、割り込
みＩＤ保持部１４と、割り込み検出部１５との機能に相
当する。又ドライバ２６が割り込み送信部１６の機能に
相当し、デュアルポートＲＡＭ２７が割り込み先選択部
１７の機能に相当し、状態監視部２８が状態監視部１８
の機能に相当する。

【００２２】又スレーブユニット２₁〜２_mは、割り込
み処理の要因（割り込みレベル）を３とすると、各スレ
ーブユニット２₁〜２_mからのそれぞれ割り込みレベル
を示す割り込み要求信号ＩＮＴＲＱ１〜ＩＮＴＲＱ３を
送出する信号線がワイヤードオア接続されており、スレ
ーブユニット２₁〜２_mは任意のタイミングで割り込み
要求を送出することができる。

【００２３】割り込み調停回路５のレシーバ２１により
スレーブユニット２₁〜２_mからの割り込み要求信号Ｉ
ＮＴＲＱ１〜ＩＮＴＲＱ３を受信し、プライオリティエ
ンコーダ２２によりエンコードするもので、その時の信
号線番号（割り込みレベル）を２進数で表す信号ＩＮＴ
ＩＤ０，ＩＮＴＩＤ１として出力する。割り込み要求信
号が何れも無しを示す“０”（ローレベル“Ｌ”）の場
合は、信号ＩＮＴＩＤ０，ＩＮＴＩＤ１（割り込みＩ
Ｄ）を共に“０”とする。又複数の割り込み要求信号線
により、割り込み要求有りを示す“１”（ハイレベル
“Ｈ”）（アサート）の場合、プライオリティエンコー
ダ２２は、最も割り込みレベルの高いものをエンコード
して出力する。

【００２４】又ラッチ回路２３は、インバータＧ２，Ｇ
３と、ナンドゲートのゲート回路Ｇ６，Ｇ７とを含み、
又ラッチ回路２５は、インバータＧ４と、ナンドゲート
のゲート回路Ｇ９，Ｇ１０は反転入力ナンドゲートのゲ
ート回路Ｇ８を含む構成を有する場合を示す。

【００２５】又ラッチ回路２４は、制御端子Ｇにインバ
ータＧ１からの信号“０”に入力されている時は、入力
信号をそのまま出力するスルー状態となる。又インバー
タＧ１からの信号が“１”となると、それまでの出力信
号を保持するラッチ状態となる。又ラッチ回路２５は、
ゲート回路Ｇ５の出力信号が“０”となると、出力信号
Ｑが“１”となり、又プロセッサユニットからの割り込
み要因読出要求信号ＩＮＴＲＲが“１”となると、出力
信号Ｑは“０”に戻る。初期状態では、この出力信号Ｑ
は“０”の状態である。

【００２６】従って、スレーブユニットからの割り込み
要求信号ＩＮＴＲＱ１〜ＩＮＴＲＱ３の何れか一つでも
“１”となると（割り込みレベルが最低の場合でも）、
プライオリティエンコーダ２２の出力信号の何れかは
“１”となるから、ラッチ回路２５の出力信号Ｑが
“１”となり、その時、割り込み要因読出要求信号ＩＮ
ＴＲＲは“０”であるから、インバータＧ１の出力信号
が“１”となり、ラッチ回路２４はスルー状態からラッ
チ状態に遷移する。

【００２７】又状態監視部２８は、プロセッサユニット
１₁〜１₈の実装有無の信号ＩＮＳ１〜ＩＮＳ８と障害
有無の信号ＡＬＭ１〜ＡＬＭ８とが入力され、実装有り
で障害無しのプロセッサユニットを示す信号ＩＥ１〜Ｉ
Ｅ８を出力する。デュアルポートＲＡＭ２７は、この信
号ＩＥ１〜ＩＥ８と、ラッチ回路２４のラッチ出力信号
ＩＮＴＩＤ０，ＩＮＴＩＤ１とをアドレスとして、割り
込み要求信号ＩＮＴ１〜ＩＮＴ８の何れか一つを読出し
て、プロセッサユニットにドライバ２６から送出する。
即ち、この時にドライバ２６のアウトプットイネーブル
端子ＯＥに、“１”のラッチ回路２５の出力信号Ｑが入
力されている。

【００２８】又デュアルポートＲＡＭ２７は、ポート
Ａ，Ｂを有し、プロセッサユニットからグローバルバス
４を介してポートＢから割り込み要求の受付可能状態等
を含むデータを書込み、ポートＡから割り込み要求信号
を読出すことができるものであり、このデュアルポート
ＲＡＭ２７は、信号ＩＥ１〜ＩＥ８，ＩＮＴＩＤ０，Ｉ
ＮＴＩＤ１をアドレスとしてプロセッサユニットを選択
する為のテーブルに相当する機能を有するものである。
なお、割り込み調停回路５の内部のハードウェアによ
り、デュアルポートＲＡＭ２７の内容の更新を行うこと
も可能である。又デュアルポートＲＡＭ２７に、プロセ
ッサユニットからの実装有無の信号ＩＮＳ１〜ＩＮＳ８
と障害有無の信号ＡＬＭ１〜ＡＬＭ８とを含めてアドレ
ス信号とし、状態監視部２８の機能を含む記憶内容とす
ることも可能である。

【００２９】又ドライバ２６のイネーブル端子ＯＥに加
えられるラッチ回路２５の出力信号Ｑが“１”となる
と、ドライバ２６がイネーブル状態となり、デュアルポ
ートＲＡＭ２７から読出した割り込み要求信号ＩＮＴ１
〜ＩＮＴ８の何れか一つがプロセッサユニット１₁〜１
₈を選択したものとなり、この割り込み要求信号により
指定されたプロセッサユニットは、グローバルバス４を
獲得した後、割り込み要因読出要求信号ＩＮＴＲＲを
“１”とする。この割り込み要因読出要求信号ＩＮＴＲ
Ｒがドライバ２９のイネーブル端子ＯＥに加えられるか
ら、ドライバ２９はイネーブル状態となり、ラッチ回路
２４にラッチされている信号ＩＮＴＩＤ０，ＩＮＴＩＤ
１をグローバルバス４を介してプロセッサユニットに送
出する。

【００３０】プロセッサユニットは、この信号ＩＮＴＩ
Ｄ０，ＩＮＴＩＤ１を基に、割り込み要求元のスレーブ
ユニットの識別と、割り込み要因の特定とを行い、必要
に応じて、デュアルポートＲＡＭ２７の内容を更新し
て、割り込み処理中であることを示し、スレーブユニッ
トの割り込み要因保持部２ａ（図１参照）をクリアし、
実際の割り込み処理を開始する。又プロセッサユニット
からの“１”の割り込み要因読出要求信号ＩＮＴＲＲに
より、ラッチ回路２４はスルー状態に遷移し、この割り
込み要因読出要求信号ＩＮＴＲＲが“０”となると、次
の割り込み要求受付待ちの状態となる。この時、他の割
り込み要求が存在していると、ラッチ回路２４はスルー
状態に遷移してラッチ内容は一旦クリアされるから、割
り込み要因読出要求信号ＩＮＴＲＲが“０”に戻ると、
直ちに、次の割込要求を受付けることができる。

【００３１】図３は本発明の第２の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、３１は割り
込み受信部、３２はプライオリティエンコーダ部、３３
は割り込み要因ラッチレジスタ部、３４は割り込みＩＤ
保持部、３５は割り込み検出部、３６は割り込み送信
部、３７はデコーダ、３８は状態監視部、３９はカウン
タ、４０は判定器を示す。

【００３２】割り込み調停回路５に於いて、割り込み受
信部３１と、プライオリティエンコード部３２と、割り
込み要因ラッチレジスタ部３３と、割り込みＩＤ保持部
３４と、割り込み検出部３５とは、図１に於ける同一名
称の各部の機能と同様の機能を備えており、図１と重複
した説明は省略する。又図１に於ける割り込み先選択部
１７の機能を、デコーダ３７とカウンタ３９と判定器４
０とによって実現した場合を示す。

【００３３】このカウンタ３９は、割り込み検出部３５
からの新たな割り込み発生を検出した検出信号と、判定
器４０からの判定信号とによりカウントアップするもの
である。又状態監視部３８は、プロセッサユニット１₁
〜１_nについて例えば昇順で番号を付与してプロセッサ
ユニットのＩＤとし、このプロセッサユニットのＩＤと
カウンタ３９のカウント値とを判定器４０に於いて比較
し、カウント値と一致するプロセッサユニットのＩＤが
存在すると、その時のカウント値をデコーダ３７により
デコードし、判定器４０に於いて比較一致したＩＤのプ
ロセッサユニットを割り込み先として選択し、割り込み
送信部３６から送信する。

【００３４】又判定器４０に於いて比較不一致の場合、
カウンタ３９のカウント値で示されるプロセッサユニッ
トは、実装無し、又は障害有りの状態を示すことになる
から、判定器４０の判定出力信号によりカウンタ３９を
カウントアップする。従って、実装無し又は障害有りの
プロセッサユニットを飛ばして次のプロセッサユニット
を割り込み先として選択することができる。

【００３５】図４は本発明の第２の実施の形態の割り込
み調停回路の説明図であり、図２及び図３と同一符号は
同一部分を示し、４１はレシーバ、４２はプライオリテ
ィエンコーダ、４３，４４，４５はラッチ回路、４６は
ドライバ、４７は３ｔｏ８デコーダ、４８は状態監視
部、４９は３ｂｉｔカウンタ、５０は判定器、５１はド
ライバ、５２は立下り微分回路、Ｇ１１，Ｇ１２はゲー
ト回路を示す。又図２と同様に、８台のプロセッサユニ
ット１₁〜１₈を設けた場合について示す。

【００３６】レシーバ４１と、プライオリティエンコー
ダ４２と、ラッチ回路４３，４４，４５と、ドライバ５
１とは、図２に於ける同一名称の部分と同一の機能を有
するもので、重複した説明は省略する。又プロセッサユ
ニット１₁〜１₈を割り込み先として選択する為に、３
ｂｉｔカウンタ４９と３ｔｏ８デコーダ４７とを備えて
おり、図３に於いては、カウンタ４９のカウント値と状
態監視部４８からのプロセッサユニットのＩＤとを判定
器４０に入力する場合を示すが、この実施の形態に於い
ては、状態監視部４８からの実装有り且つ障害無しのプ
ロセッサユニットを示す信号ＩＥ１〜ＩＥ８と、３ｔｏ
８デコーダ４７のデコード出力信号とを、判定器５０を
構成するアンドゲートに入力し、一致信号をオアゲート
を介してゲート回路Ｇ１１に入力する構成を有する。

【００３７】又ラッチ回路４５の出力信号Ｑは、初期状
態では“０”であり、新たな割り込み要求が発生すると
“１”となる。又３ｂｉｔカウンタ４９は、端子Ｇ１，
Ｇ２の何れかの入力信号が“１”となるとカウントアッ
プする。又立下り微分回路５２は、ラッチ回路４５の出
力信号Ｑが“１”から“０”に立下る時に、カウンタ４
９の端子Ｇ１に“１”を入力してカウントアップさせ
る。即ち、割り込み検出毎にカウントアップさせる。又
ラッチ回路４５の出力信号Ｑが“１”で、判定器５０の
出力信号が“０”であると、カウンタ４９の端子Ｇ２に
入力するゲート回路Ｇ１２の出力信号が“１”となり、
カウントアップさせる。即ち、デコーダ４７の出力信号
ＩＮＴＰ１〜ＩＮＴＰ８と、状態監視部４８の出力信号
ＩＥ１〜ＩＥ８とを判定器５０に入力し、アンドゲート
による一致信号がない場合、プロセッサユニット１₁〜
１₈の中に実装無し又は障害有りのプロセッサユニット
を選択した場合であるから、カウンタ４９をカウントア
ップして、次のプロセッサユニットを選択することにな
る。

【００３８】又判定器５０の出力信号が“１”となり、
且つラッチ回路４５の出力信号Ｑが“１”となると、ゲ
ート回路Ｇ１１の出力信号が“１”となり、ドライバ４
６のイネーブル端子ＯＥに入力されるから、ドライバ４
６はイネーブル状態となり、３ｔｏ８デコーダ４７の出
力信号ＩＮＴＰ１〜ＩＮＴＰ８に対応する割り込み要求
信号ＩＮＴ１〜ＩＮＴ８の一つを送出する。従って、実
装有り且つ障害無しで割り込み受付可能のプロセッサユ
ニットに対してのみ、順次選択して割り込み要求を送出
することができる。

【００３９】図５は本発明の第３の実施の形態の説明図
であり、図１及び図３と同一符号は同一部分を示し、６
１は割り込み受信部、６２はプライオリティエンコーダ
部、６３は割り込み要因ラッチレジスタ部、６４は割り
込みＩＤ保持部、６５は割り込み検出部、６６は割り込
み送信部、６７はデコーダ、６８は状態監視部、６９は
割り込み先選択部、７０は判定器、７１はセレクタ、７
２は代替先生成部を示す。

【００４０】割り込み調停回路５に於いて、割り込み受
信部６１と、プライオリティエンコード部６２と、割り
込み要因ラッチレジスタ部６３と、割り込みＩＤ保持部
６４と、割り込み検出部６５とは、図１及び図３に於け
る同一名称の各部の機能と同様の機能を備えており、図
１と重複した説明は省略する。又デコーダ６７と割り込
み先選択部６９と、判定器７０と、セレクタ７１と、代
替先生成部７２とを含む構成により、障害有り等のプロ
セッサユニットを割り込み先として選択した場合に、代
替先を選択できるようにしたものである。

【００４１】状態監視部６８は、前述のように、プロセ
ッサユニットの実装有無と障害有無とを監視し、実装有
り且つ障害無しのプロセッサユニットのＩＤを判定器７
０及び代替先生成部７２に入力する。割り込み先選択部
６９は、割り込み検出信号により、割り込みＩＤ保持部
６４に保持された割り込みＩＤを基に、割り込み要求を
送出するプロセッサユニットＩＤを選択して、判定器７
０とセレクタ７１とに入力する。判定器７０に於いて
は、状態監視部６８からの実装有り且つ障害無しのプロ
セッサユニットのＩＤと、割り込み先選択部６９からの
プロセッサユニットのＩＤとを比較し、比較一致の場合
は、セレクタ７１を制御して、割り込み先選択部６９か
らのプロセッサユニットのＩＤを割り込み先としてデコ
ーダ６７に入力する。

【００４２】又判定器７０に於いて比較不一致の場合
は、セレクタ７１と代替先生成部７２とを制御し、代替
先生成部７２は、状態監視部６８からの実装有り障害無
しのプロセッサユニットのＩＤの一つを選択し、セレク
タ７１を介してデコーダ６７に入力する。従って、割り
込み先選択部６９により順次プロセッサユニットを選択
した時に、実装無し又は障害有りのプロセッサユニット
の場合、判定部７０の判定によって、代替先生成部７２
に於いて生成した代替先のプロセッサユニットのＩＤを
セレクタ７１を介してデコーダ６７に入力することがで
きる。そして、デコーダ６７によりデコードして割り込
み要求を送出するプロセッサユニットを指定し、割り込
み送信部６６から送出する。

【００４３】又代替先生成部７２は、状態監視部６８か
らの実装有り且つ障害無しのプロセッサユニットのＩＤ
を基に、判定部７０からの比較不一致の信号に従って、
例えば、順次選択出力する構成とすることができる。

【００４４】図６は本発明の第３の実施の形態の割り込
み調停回路の説明図であり、図２及び図５と同一符号は
同一部分を示し、８１はレシーバ、８２はプライオリテ
ィエンコーダ、８３，８４，８５はラッチ回路、８６は
ドライバ、８７は３ｔｏ８デコーダ、８８は状態監視
部、８９は３ｂｉｔカウンタ、９０は判定器、９１はセ
レクタ、９２は判定器、９３はデュアルポートＲＡＭ、
９４はドライバを示し、又Ｇ１３〜Ｇ１７はゲート回路
を示す。

【００４５】レシーバ８１と、プライオリティエンコー
ダ８２と、ラッチ回路８３，８４，８５と、ドライバ９
４とは、図２に於ける同一名称の部分と同一の機能を有
し、又３ｂｉｔカウンタ８９と３ｔｏ８デコーダ８７と
判定器９０とは、図４に於ける同一名称の部分と同一の
機能を有するもので、重複した説明は省略する。

【００４６】又デュアルポートＲＡＭ９３は、図２に於
けるデュアルポートＲＡＭ２７とは異なり、状態監視部
８８が出力する情報をアドレスとして入力していない
為、割り込み受理不能のプロセッサユニットのＩＤを出
力する可能性が含まれる。そこで、ラッチ回路８４から
の割り込みＩＤを読出アドレスとして読出したプロセッ
サユニットのＩＤと、状態監視部８８からの割り込み受
理可能のプロセッサユニットのＩＤに対応するＩＥ１〜
ＩＥ８とを判定器９２に入力する。この判定器９２の出
力信号ＳＥＬは、セレクタ９１とゲート回路Ｇ１３，Ｇ
１４とに入力される。セレクタ９１は、信号ＳＥＬが
“１”の時にポートＡを選択し、“０”の時はポートＢ
を選択する。

【００４７】即ち、ラッチ回路８４にラッチされた割り
込みＩＤをアドレスとしてデュアルポートＲＡＭ９３か
ら読出したプロセッサユニットのＩＤが、状態監視部８
８により割り込み受理可能の場合、セレクタ９１はその
プロセッサユニットＩＤを選択出力し、割り込み受理不
可能の場合、セレクタ９１は３ｔｏ８デコーダ８７のデ
コード出力信号ＩＮＴＰ１〜ＩＮＴＰ８の一つを選択出
力する。又判定器９２の出力信号ＳＥＬが“０”の場
合、割り込み検出によるラッチ回路８５の出力信号Ｑが
“１”となると、ゲート回路Ｇ１４の出力信号も“１”
となり、この信号が“１”から“０”への立下りを立下
り微分回路９５により検出して３ｂｉｔカウンタ８９を
カウントアップする。又判定器９０の出力信号が“０”
の場合、前述のラッチ回路８５の出力信号Ｑが“１”と
なると、ゲート回路Ｇ１５の出力信号が“１”となり、
３ｂｉｔカウンタ８９をカウントアップする。

【００４８】又ラッチ回路８５の出力信号Ｑが“１”と
なり、ゲート回路Ｇ１３の出力信号ＩＱ１が“１”とな
ると、ゲート回路Ｇ１６（オアゲート）を介してドライ
バ８６はイネーブル状態となる。又ゲート回路Ｇ１４の
出力信号ＩＱ２が“１”となり、且つ判定器９０の出力
信号が“１”となると、ゲート回路Ｇ１７（アンドゲー
ト）の出力信号が“１”となり、ドライバ８６はイネー
ブル状態となる。従って、割り込み受理不能のプロセッ
サユニットに対する割り込み要求の状態となっても、他
の割り込み受理可能のプロセッサユニットに対して、順
番に代替えさせることができる。

【００４９】図７は本発明の第４の実施の形態の説明図
であり、前述の各実施の形態に於ける符号と同一の符号
は同一部分を示し、１０１は割り込み受信部、１０２は
割り込み選択部、１０３は割り込み受信要因ラッチレジ
スタ、１０４はプライオリティエンコーダ部、１０５は
割り込みＩＤ保持部、１０６は割り込み検出部、１０７
は割り込み送信部、１０８はデコーダ部、１０９はカウ
ンタ、１１０はオア回路（ＯＲ）、１１１は状態監視
部、１１２はプロセッサユニット組み込み制御部を示
す。

【００５０】割り込み受信部１０１により受信したスレ
ーブユニットからの割り込み信号を割り込み選択部１０
２に転送し、割り込み選択部１０２は、プロセッサユニ
ットから指定された割り込み信号のみをプライオリティ
エンコーダ部１０４へ通知する。このプライオリティエ
ンコーダ部１０４と、割り込み受信要因ラッチレジスタ
部１０３と、割り込みＩＤ保持部１０５と、割り込み検
出部１０６とについては、前述の各実施の形態の同一名
称の各部と同一の動作を行うものである。

【００５１】又状態監視部１１１は、前述の各実施の形
態に於ける状態監視部と同様な機能を有し、又プロセッ
サユニット組み込み制御部１１２は、マルチプロセッサ
システムを構成する為のプロセッサユニット番号と、状
態監視部１１１からの実装有りを示す信号とを基に、カ
ウンタ１０９により指定される割り込み先プロセッサユ
ニットが、システムに組み込まれ、且つ障害無しの場合
に、デコーダ１０８でデコードして割り込み先を決定
し、割り込み送信部１０７から割り込み要求を送出す
る。又カウンタ１０９により指定された割り込み先プロ
セッサユニットが、障害有りの状態であると、プロセッ
サユニット組み込み制御部１１２からの信号をオア回路
１１０を介してカウンタ１０９のカウントアップを行わ
せ、次のプロセッサユニットを割り込み先に指定するこ
とになる。従って、未実装状態や障害有りのプロセッサ
ユニットに対する割り込み要求を送出しないように制御
できることになる。

【００５２】図８は本発明の第５の実施の形態の説明図
であり、図７と同一符号は同一部分を示し、５ａ，５ｂ
は割り込み調停回路を示す。即ち、図７に於ける割り込
み調停回路５を２個設けた場合を示す。なお、更に多数
の割り込み調停回路を設けることもできる。そして、一
つのプロセッサユニットに対しては、一つの割り込み調
停回路からのみ割り込み通知を行うように、プロセッサ
ユニット組み込み制御部１１２と割り込み選択部１０２
とに、プロセッサユニット番号を設定する。それによっ
て、割り込み調停回路５ａ，５ｂはそれぞれ独立的に割
り込み調停を行うことができる。

【００５３】又プロセッサユニットは、割り込み調停回
路５ａ，５ｂのプロセッサユニット組み込み制御部１１
２に設定されたプロセッサユニットの個数を監視し、各
割り込み調停回路が担当するプロセッサユニットの個数
が初期値から大きく変化しないように、プロセッサユニ
ット組み込み制御部１１２に対する新たなプロセッサユ
ニットの設定を調整する。又各割り込み調停回路を担当
するプロセッサユニットの負荷状態を監視し、或る割り
込み調停回路を担当するプロセッサユニットの負荷が高
く、他の割り込み調停回路を担当するプロセッサユニッ
トの負荷が低い状態の場合に、負荷の低いプロセッサユ
ニットを、負荷が高いプロセッサユニットを担当する割
り込み調停回路の担当に変更する。即ち、プロセッサユ
ニット組み込み制御部１１２のプロセッサユニットの設
定を更新する。それにより、プロセッサユニットの負荷
の均衡を図ることができるから、システム全体の処理性
能を向上することができる。

【００５４】図９は本発明の第５の実施の形態のフロー
チャートを示し、複数の割り込み調停回路が受け持つ処
理をＡ，Ｂ，Ｃ，・・・とし、割り込み調停回路が担当
するプロセッサユニットの数をＮＡ，ＮＢ，ＮＣ，・・
とし、その初期値をＮＡ_TYP，ＮＢ_TYP，ＮＣ_TYP，・
・・とする。又何れの割り込み調停回路にも属さないプ
ロセッサユニットの数をＮＳとする。又割り込み調停回
路に属するプロセッサユニット群の負荷率をＬＦＡ，Ｌ
ＦＢ，ＬＦＣ．・・・とし、各プロセッサユニット群に
対して、負荷率が上限に達する虞れが出てくる負荷率を
ＬＦＡ_MAX（ＮＡ），ＬＦＢ_MAX（ＮＢ），ＬＦＣ_MAX
（ＮＣ），・・・とし、各プロセッサユニット群の担当
数に対して、仮に１ユニット減少した後でも、妥当な負
荷率で動作可能な現状の負荷率をＬＦＡ_MIN（ＮＡ），
ＬＦＢ_MIN（ＮＢ），ＬＦＣ_MIN（ＮＣ），・・・とす
る。

【００５５】図９に於いては、処理Ａのみを示すが、他
の処理Ｂ，Ｃ，・・・についても同様であるから、重複
する部分は省略している。プロセッサユニットは、プロ
セッサユニット組み込み制御部１１２（図８参照）の内
容を監視し、プロセッサユニットの障害等により、プロ
セッサユニットの数が初期値より減少しているか否かを
判定する（ａ１）。即ち、ＮＡ＜ＮＡ_TYPか否かを判定
する。初期値ＮＡ_TYPより減少していない場合はステッ
プ（ａ４）に移行し、減少している場合はステップ（ａ
２）に移行する。

【００５６】ステップ（ａ２）に於いては、何れの割り
込み調停回路にも属さないプロセッサユニットの数ＮＳ
が１以上か否か、即ち、予備としてのプロセッサユニッ
トが存在するか否かを判定し、１以上でない場合はステ
ップ（ａ４）に移行し、１以上の場合はステップ（ａ
３）に移行する。このステップ（ａ３）に於いては、Ｎ
Ａ−１（ＡＬＭ）→ＮＡとして示すように、障害等によ
り割り込み不可能のプロセッサユニットを除外し、ＮＡ
＋１（ＮＳ）→ＮＡとして示すように、予備のプロセッ
サユニットを組み込み、ステップ（ａ１）に移行する。

【００５７】又ステップ（ａ４）に於いては、ＬＦＡ
（ｔ）≧ＬＦＡ_MAX（ＮＡ）として示すように、処理Ａ
の負荷率ＬＦＡ（ｔ）と最大負荷率ＬＦＡ_MAX（ＮＡ）
とを比較し、処理性能に充分余裕がある場合は、処理
Ｂ，Ｃ，・・・について、同様の負荷率についての判定
を行う。このステップ（ａ４）に於ける判定結果、処理
性能に余裕がなくなった場合は、処理Ｂの負荷率につい
て、ＬＦＢ（ｔ）≦ＬＦＢ _MIN（ＮＢ）の判定を行い
（ａ５）、処理Ｂの負荷率がプロセッサユニットが一つ
減少することにより、余裕がなくなる場合は、同様に処
理Ｃの負荷率について判定する（ａ１０）。この場合も
余裕がなくなる場合は、同様に、処理Ｄの負荷率につい
て判定する。

【００５８】ステップ（ａ５）に於いて、負荷率に余裕
がある場合、ＮＢ−１→ＮＢとして示すように、処理Ｂ
のプロセッサユニットを削減し、ＮＡ＋１→ＮＡとして
示すように、処理Ａのプロセッサユニットを増加する
（ａ６）。そして、処理Ａのプロセッサユニットが減少
しても負荷率に余裕があるか否かを判定し（ａ７）、余
裕がない場合は、タイマを起動し（ａ９）、所定時間後
に再度ステップ（ａ７）に移行して負荷率に余裕がある
か否かの判定を行う。これを繰り返して、負荷率に余裕
がでると、ステップ（ａ６）に於いて増加した処理Ａの
プロセッサユニットを減少する（ａ８）。そして、ステ
ップ（ａ１）に移行する。

【００５９】又ステップ（ａ１０）に於いて、処理Ｃの
負荷率に余裕がある場合、ステップ（ａ６）〜（ａ８）
と同様のステップ（ａ１１）〜（ａ１３）を実行する。
又処理Ｂ，Ｃの負荷率に余裕がない場合は、図示を省略
した次の処理Ｄの負荷率について判定することになる。

【００６０】図１０は本発明の第６の実施の形態の説明
図であり、１₁〜１_nはプロセッサユニット、２₁〜２
_mはスレーブユニット、３は共通メモリ、４はグローバ
ルバス、５は割り込み調停回路、１２１は割り込み受信
部、１２２はプライオリティエンコーダ部、１２３は割
り込み要因ラッチレジスタ部、１３１はＣＰＵ部、１３
２は設定レジスタ、１３３はマスクタイマ、１３４は割
り込みマスクを示す。

【００６１】ＣＰＵ部１３１と設定レジスタ１３２とマ
スクタイマ１３３と割り込みマスク１３４とは、プロセ
ッサユニット１₁〜１_nの要部の構成を示し、又割り込
み調停回路５は、スレーブユニットからの割り込み要求
を割り込み受信部１２１により受信し、プライオリティ
エンコーダ部１２２により割り込みの優先順位毎にエン
コードし、割り込みＩＤ保持部１２４に割り込みＩＤを
保持し、割り込み通知をプロセッサユニット１₁〜１_n
に同報通知する。

【００６２】同報通知により、グローバルバス４を最も
早く獲得したプロセッサユニットが、割り込み要因ラッ
チレジスタ部１２３をアクセスして割り込み要因に従っ
た処理タスクをキューイングし、スレーブユニット側の
割り込み要因をクリアし、グローバルバス４を解放す
る。この場合、グローバルバス４の獲得が２番目となっ
たプロセッサユニットは、割り込み要因を読込むことが
できないので、空の割り込み処理として処理を完了す
る。

【００６３】又プロセッサユニットは、コア部に相当す
るＣＰＵ部１３１の制御により、設定レジスタ１３２
に、マスク時間と割り込みマスクとを設定し、それに従
って、マスクタイマ１３３により、キューイングしたタ
スクのスタートからストップまでの間のマスク時間と、
キューイングしたタスクよりレベルの低い割り込みをマ
スクする割り込みマスク１３４とを制御する。この割り
込みマスクの設定は、ソフトウェアにより、マスクタイ
ミングの開始と終了とを設定する方法と、マスクタイミ
ングの開始のみを設定する方法との何れかを適用するこ
とができる。

【００６４】図１１は前述の本発明の第６の実施の形態
の処理シーケンス説明図であり、タスクＡ実行中のプロ
セッサユニット１₁と、タスクＣ実行中のプロセッサユ
ニット１₂とについて、同報による割り込み受信の場
合、それぞれハンドラを起動し、要因レジスタリードの
処理の為にグローバルバス４の獲得を行い、プロセッサ
ユニット１₁が先にグローバルバス４を獲得すると、割
り込み要因ラッチレジスタ部１３から割り込み要因を読
込み、スレーブユニットの割り込み要因及び割り込み要
因ラッチレジスタ部１３をクリアし、その割り込み要因
をキューイング（タスクＢ）して、ハンドラ停止とす
る。

【００６５】そして、タスクＡの終了により、キューイ
ングしたタスクＢの処理開始し、設定レジスタ１３２に
マスク開始をライトし、割り込みマスク１３４を設定し
てタスクＢの処理を行い、この時の割り込みは、一方の
プロセッサユニット１₁は割り込みマスク１３４により
マスクすることになる。これに対して、他方のプロセッ
サユニット１₂は、割り込みマスク中ではないので、こ
の割り込み処理を行い、タスクＤ開始の場合も、ハンド
ラを起動し、割り込み要因の読込みを行うことになる。

【００６６】従って、複数のプロセッサユニットの中の
負荷の軽くなったプロセッサユニットが割り込み処理を
実行することになり、且つその割り込み処理中は割り込
みマスクを設定することによって、他のプロセッサユニ
ットが割り込み処理を実行することになる。従って、シ
ステム全体の処理性能を向上することができる。

【００６７】図１２は本発明の第６の実施の形態の割り
込み調停回路及びプロセッサユニットの説明図であり、
１₁〜１_nはプロセッサユニット、２₁〜２_mはスレー
ブユニット、３は共通メモリ、４はグローバルバス、５
は割り込み調停回路、１４１はレシーバ、１４２はプラ
イオリティエンコーダ、１４３，１４４はラッチ回路、
１４５，１４６はドライバ、１５１はプロセッサユニッ
トのプロセッサコア、１５２はコントロールレジスタ、
１５３はタイマ、１５４はコンパレータ、１５５はマス
クレジスタ、Ｇ３１〜Ｇ３８はゲート回路で、Ｇ３１〜
Ｇ３３はインバータ、Ｇ３４，Ｇ３５はナンドゲート、
Ｇ３６，Ｇ３８はオアゲート、Ｇ３７はアンドゲートを
示す。

【００６８】図１０の構成と対比すると、レシーバ１４
１が割り込み受信部１２１、ドライバ１４６とラッチ回
路１４３とが割り込み要因ラッチレジスタ部１２３に、
プライオリティエンコーダ１４２とドライバ１４５とが
プライオリティエンコーダ部１２２に、ラッチ回路１４
４が割り込みＩＤ保持部１２４にそれぞれ機能が対応す
る。又プロセッサユニットのプログラムコア１５１がＣ
ＰＵ部１３１に、コントロールレジスタ１５２が設定レ
ジスタ１３２に、タイマ１５３がマスクタイマ１３３
に、マスクレジスタ１５５が割り込みマスク１３４にそ
れぞれ機能が対応し、プロセッサコア１５１を除く部分
が割り込みマスク回路を構成している。

【００６９】又レシーバ１４１とプライオリティエンコ
ーダ１４２とラッチ回路１４３，１４４とドライバ１４
６とについては、例えば、図２に於けるレシーバ２１と
プライオリティエンコーダ２２とラッチ回路２３，２４
とドライバ２９との機能と同様であり、スレーブユニッ
ト２₁〜２_mからの割り込み要求信号ＩＮＴＲＱ１〜Ｉ
ＮＴＲＱ３をレシーバ１４１により受信し、プライオリ
ティエンコーダ１４２に於いてエンコードし、ラッチ回
路１４４によりラッチした信号ＩＮＴＩＤ０，ＩＮＴＩ
Ｄ１をドライバ１４５，１４６とオアゲートＧ３６とに
入力する。

【００７０】この時、インバータＧ３３の出力信号は
“１”であるから、ドライバ１４５はイネーブル状態で
あり、オアゲートＧ３６の出力信号とラッチ回路１４４
の出力信号とによる割り込み要求信号ＩＮＴＸ，ＩＮＴ
Ｃ０，ＩＮＴＣ１を、全プロセッサユニット１₁〜１_n
に送出する。

【００７１】プロセッサユニット１₁〜１_nのコンパレ
ータ１５４は、入力端子Ａ，Ｂに入力される信号を比較
し、Ａ＞Ｂの状態の時に、出力端子に“１”を出力す
る。又マスクレジスタ１５５はクリアされていると、コ
ンパレータ１５４の入力端子に“０”を入力し、コンパ
レータ１５４の出力端子は“１”となる。従って、割り
込み要求信号ＩＮＴＸがアンドゲートＧ３７を介して、
プロセッサコア１５１の割り込み端子ＩＮＴに入力され
る。

【００７２】プロセッサコア１５１は、この割り込み要
求により、グローバルバス４を獲得すると、割り込み要
因読出要求信号ＩＮＴＲＲを送出する。それにより、割
り込み要求を送出したスレーブユニットの割り込み要因
がクリアされ、又割り込み調停回路５のドライバ１４６
がイネーブル状態となり、ラッチ回路１４４にラッチさ
れたＩＮＴＩＤ０，ＩＮＴＩＤ１が送出され、コンパレ
ータ１５４とマスクレジスタ１５５とに入力される。又
割り込み調停回路５のインバータＧ３３の出力信号は
“０”となり、ドライバ１４５からの割り込み要求信号
の送出は停止される。

【００７３】又プロセッサコア１５１は、コントロール
レジスタ１５２に制御データを設定して、タイマ１５３
を起動し、又マスクレジスタ１５３に、割り込み要因読
出要求信号ＩＮＴＲＲによって読出した信号ＩＮＴＣ
０，ＩＮＴＣ１をセットし、コンバレータ１５４の入力
端子にそのセット内容を入力する。この信号ＩＮＴＣ
０，ＩＮＴＣ１は割り込みレベルに相当するから、この
マスクレジスタ１５３がクリアされるまで、前回の割り
込みレベル以下の割り込み要求はマスクされることにな
る。又タイマ１５３のタイムアウトにより、オアゲート
Ｇ３８を介してマスクレジスタ１５５のクリア端子ＣＬ
Ｒに“１”を入力してクリアする。又はプロセッサコア
１５１に於ける割り込み処理の終了により、コントロー
ルレジスタ１５２を介してマスクレジスタ１５５をクリ
アすることができる。

【００７４】図１３は本発明の第７の実施の形態の説明
図であり、図１及び図１０と同一符号は同一部分を示
し、１６１は割り込み受信部、１６２はプライオリティ
エンコーダ部、１６３は割り込み要因ラッチレジスタ
部、１６４は割り込み送信部、１６５は割り込み先選択
部、１６６は負荷状態監視部、１７１はＣＰＵ部、１７
２はアイドルタスクカウンタ、１７３は固定タイマ、１
７４は処理負荷情報通知部を示す。

【００７５】プロセッサユニット１₁〜１_nは、それぞ
れプロセッサユニット１₁に示す構成を含むもので、Ｃ
ＰＵ部１７１のアイドルタスクカウンタ１７２を、固定
タイマ１７３により一定時間毎にクリアし、アイドルタ
スクをカウントアップする。従って、アイドルタスクカ
ウンタ１７２の一定時間毎のカウント値を処理負荷情報
とすることができる。なお、他の手段による処理負荷情
報を形成することも可能である。この処理負荷情報を、
処理負荷情報通知部１７４から、割り込み調停回路５の
負荷情報監視部１６６に送出する。

【００７６】この負荷情報監視部１６６は、前述の実施
の形態に於ける状態監視部の機能に類似し、実装有り且
つ障害無しのプロセッサユニットについての処理負荷情
報を収集することかできる。そして、収集したプロセッ
サユニット１₁〜１_nの処理負荷情報を割り込み先選択
部１６５に転送する。又割り込み受信部１６１とプライ
オリティエンコーダ部１６２と割り込み要因ラッチレジ
スタ部１６３との動作については前述の各実施の形態と
同様であるから重複した説明は省略する。プライオリテ
ィエンコーダ部１６２により割り込み要因の優先順位に
従ったエンコードを行い、割り込み先選択部１６５に通
知する。割り込み先選択部１６５は、負荷状態監視部１
６６からのプロセッサユニット１₁〜１_nの処理負荷情
報を基に、処理負荷が低いプロセッサユニットを選択し
て割り込み先とし、割り込み送信部１６４から割り込み
先のプロセッサユニットに割り込み要求を送出する。従
って、実装有り且つ障害無しと共に、負荷率の低いプロ
セッサユニットを選択して割り込みを行うことができ
る。

【００７７】図１４は本発明の第７の実施の形態の割り
込み調停回路の説明図であり、前述の図１３と同一符号
は同一部分を示し、１８１はレシーバ、１８２はプライ
オリティエンコーダ、１８３，１８４，１８５はラッチ
回路、１８６，１９５はドライバ、１８７はデコーダ、
１８８はレジスタ、１８９はカウンタ、１９０はクロッ
ク発生器、１９１はコンパレータ、１９２はレジスタ、
１９３はコンパレータ、１９４はデコーダ、２０１はプ
ロセッサコア、２０２は負荷指数レジスタを示す。

【００７８】割り込み調停回路５のレシーバ１８１とプ
ライオリティエンコーダ１８２とラチッチ回路１８３，
１８４，１８５とドライバ１８６とについては、例え
ば、図６に於けるレシーバ８１とプライオリティエンコ
ーダ８２とラッチ回路８３，８４，８５とドライバ８６
と同様の機能を有するものであり、重複した説明は省略
する。

【００７９】プロセッサユニット１₁〜１_nの負荷指数
レジスタ２０２は、図１３の処理負荷情報通知部１７４
の機能に相当し、割り込み調停回路５の負荷情報管理バ
スを介して接続されている。又カウンタ１８９はクロッ
ク発生器１９０からのクロック信号をカウントアップ
し、レジスタ１８８とデコーダ１９４とにカウント値を
入力し、デコーダ１９４は順次デコードして、負荷情報
要求信号ＬＤＲＲ１〜ＬＤＲＲｎの一つを負荷情報管理
バスを介してプロセッサユニットに送出する。プロセッ
サユニットは、その負荷情報要求信号ＬＤＲＲ１〜ＬＤ
ＲＲｎに従って負荷指数レジスタ２０２に設定した処理
負荷情報を、負荷情報管理バスを介してコンパレータ１
９３とレジスタ１９２とに転送する。即ち、カウンタ１
８９によりシステム内の全プロセッサユニットを順次選
択して処理負荷情報を収集することができる。

【００８０】コンパレータ１９３は、今回の処理負荷情
報を入力端子Ａに、レジスタ１９２に格納された処理負
荷情報を入力端子Ｂにそれぞれ入力し、Ａ＜Ｂの条件の
場合に、出力信号を“１”とし、その時の処理負荷情報
をレジスタ１９３に格納し、又レジスタ１８８に、その
時のカウンタ１８９のカウント値を格納する。従って、
レジスタ１９２は、最も小さい処理負荷情報が格納さ
れ、その最も小さい処理負荷の状態のプロセッサユニッ
トを示す番号がレジスタ１８８に格納されることにな
り、デコーダ１８７によりデコードすることにより、割
り込み先を指定してドライバ１８６から割り込み要求を
送出することができる。

【００８１】又カウンタ１８９のカウント値と、レジス
タ１８８に設定された値とをコンパレータ１９１により
比較し、比較一致の場合に、レジスタ１９２にその時点
の処理負荷情報を格納する。即ち、前回の最小の処理負
荷情報がクリアされて、新たな処理負荷情報が格納さ
れ、次に、この処理負荷情報より小さい処理負荷情報を
収集した時のカウンタ１８９のカウント値によるプロセ
ッサユニットが割り込み先に選択される。従って、処理
負荷が小さいプロセッサユニットを割り込み要求差先に
順次選択されることになり、システム全体の処理能力を
向上することができる。

【００８２】図１５は本発明の第７の実施の形態のプロ
セッサユニットの要部説明図であり、２１１はプロセッ
サコア、２１２はダウンカウンタ、２１３はレジスタ、
２１４はバッファ、２１５はタイマを示す。プロセッサ
コア２１１は、アイドルタスク開始時に、ダウンカウン
タ２１２にカウントパルスを加える。タイマ２１５は、
一定時間毎に、レジスタ２１３にダウンカウンタ２１２
のカウント値をセットしてダウンカウンタ２１２をクリ
アする。一定時間内に起動されるアイドルタスクが多い
程、レジスタ２１３には小さい値がセットされることな
る。即ち、処理負荷が小さいことになる。そして、バッ
ファ２１４は、レジスタ２１３の内容を処理負荷情報と
して、割り込み調停回路からの要求信号に従って、負荷
情報管理バスを介して送出する。

【００８３】本発明は、前述の各実施の形態にのみ限定
されるものではなく、種々付加変更することが可能であ
り、割り込み調停回路の各部の機能は、プロセッサによ
る処理機能によって実現することも可能である。

【００８４】（付記１）複数のプロセッサユニットと複
数のスレーブユニットと共通メモリとをグローバルバス
を介して接続し、前記スレーブユニットからの割り込み
要求に従って前記プロセッサユニットに於ける割り込み
処理を行うマルチプロセッサシステムに於いて、前記ス
レーブユニットからの割り込み要求を受信して前記プロ
セッサユニットに割り込み要求を送出する割り込み調停
回路を備え、該割り込み調停回路は、前記複数のプロセ
ッサユニットの状態情報を収集する状態監視部と、該状
態監視部による実装有り且つ障害無しのプロセッサユニ
ットを前記スレーブユニットからの割り込み要求を送出
する割り込み先として選択する割り込み先選択部とを有
することを特徴とするマルチプロセッサシステム。（付
記２）前記割り込み先選択部は、前記状態監視部と前記
スレーブユニットからの割り込み要求のプライオリティ
エンコーダ出力信号とをアドレスとして、割り込み先を
読出すメモリにより構成したことを特徴とする付記１記
載のマルチプロセッサシステム。（付記３）前記割り込み調停回路は、前記複数のプロセ
ッサユニットの状態情報を収集する状態監視部と、前記
スレーブユニットからの割り込み要求を受信検出してカ
ウントアップするカウンタと、該カウンタのカウント値
を割り込み先のプロセッサユニットとして選択するデコ
ーダと、前記カウンタのカウント値が前記状態監視部に
於ける実装無し又は障害有りのプロセッサユニットを指
定したことを判定して前記カウンタをカウントアップさ
せる判定器とを有することを特徴とする付記１記載のマ
ルチプロセッサシステム。

【００８５】（付記４）前記割り込み調停回路は、前記
複数のプロセッサユニットの状態情報を収集する状態監
視部と、前記スレーブユニットからの割り込み要求を受
信検出して割り込み先を選択する割り込み先選択部と、
該割り込み先選択部により選択した割り込み先プロセッ
サユニットと前記状態監視部の前記プロセッサユニット
の状態情報とを比較判定する判定器と、該判定器により
選択した割り込み先プロセッサユニットが実装無し又は
障害ありの時に代替先のプロセッサユニットを指定する
代替先生成部とを有することを特徴とする付記１記載の
マルチプロセッサシステム。（付記５）前記割り込み調停回路は、前記複数のプロセ
ッサユニットの状態情報を収集する状態監視部と、前記
スレーブユニットからの割り込み要求を受信検出してカ
ウントアップするカウンタと、該カウンタのカウント値
を割り込み先のプロセッサユニットとして選択するデコ
ーダと、前記プロセッサユニットから実装したことを書
込むプロセッサユニット組み込み制御部と、前記カウン
タのカウント値に従った前記プロセッサユニット組み込
み制御部に格納したプロセッサユニットが、前記状態監
視部により収集した状態情報により、未実装状態又は障
害有りの状態の時に前記カウンタをカウントアップさせ
る構成とを有することを特徴とする付記４記載のマルチ
プロセッサシステム。（付記６）前記割り込み調停回路
は、前記複数のプロセッサユニットの処理負荷情報を収
集する負荷状態監視部と、前記スレーブユニットからの
割り込み要求を受信検出して割り込み先を選択する割り
込み先選択部とを含み、該割り込み先選択部は、前記負
荷状態監視部により収集した処理負荷が低いプロセッサ
ユニットを割り込み先として選択する構成を有すること
を特徴とする付記１記載のマルチプロセッサシステム。（付記７）前記割り込み調停回路は、前記複数のプロセ
ッサユニットを一巡指定する間の最も低い処理負荷情報
を設定するレジスタと、該レジスタに設定された処理負
荷情報を送出したプロセッサユニットを割り込み要求先
として選択する構成を有することを特徴とする付記６記
載のマルチプロセッサシステム。

【００８６】（付記８）複数のプロセッサユニットと複
数のスレーブユニットと共通メモリとをグローバルバス
を介して接続し、前記スレーブユニットからの割り込み
要求に従って前記プロセッサユニットに於ける割り込み
処理を行うマルチプロセッサシステムに於いて、前記ス
レーブユニットからの割り込み要求を受信して前記プロ
セッサユニットに割り込み要求を送出する複数の割り込
み調停回路を備え、各割り込み調停回路は、担当するプ
ロセッサユニットの状態情報を収集する状態監視部と、
該状態監視部による実装有り且つ障害無しの担当プロセ
ッサユニットを前記スレーブユニットからの割り込み要
求を送出する割り込み先として選択する割り込み先選択
部とを有することを特徴とするマルチプロセッサシステ
ム。（付記９）前記割り込み調停回路は、前記状態監視部に
より実装有り且つ障害無しのプロセッサユニットの数が
初期値より減少した時に、他の割り込み調停回路が担当
するプロセッサユニットの割当変更が可能か否かを判定
し、割当変更可能の場合に、減少した分についての担当
変更を行う構成を有することを特徴とする付記８記載の
マルチプロセッサシステム。

【００８７】（付記１０）複数のプロセッサユニットと
複数のスレーブユニットと共通メモリとをグローバルバ
スを介して接続し、前記スレーブユニットからの割り込
み要求に従って前記プロセッサユニットに於ける割り込
み処理を行うマルチプロセッサシステムに於いて、前記
スレーブユニットからの割り込み要求を受信して前記プ
ロセッサユニットに割り込み要求を送出する割り込み調
停回路を備え、該割り込み調停回路は、前記スレーブユ
ニットからの割り込み要求を受信検出して全プロセッサ
ユニットに対して同報通知する構成を有し、前記プロセ
ッサユニットは、割り込み要求の通知に従って前記グロ
ーバルバスを獲得して、割り込みマスクを設定する構成
を有することを特徴とするマルチプロセッサシステム。

【００８８】

【発明の効果】以上説明したように、本発明は、割り込
み調停回路により、複数のスレーブユニット２₁〜２_m
からの割り込み要求を、一つ又は１グループのプロセッ
サユニットを指定して割り込み通知を行うもので、その
時に、実装有り且つ障害無しのプロセッサユニットを選
択することができるから、プロセッサユニットの実装状
態をシステム規模に応じて変更した場合でも、割り込み
受理可能のプロセッサユニットに対して割り込み通知を
行うことができる。又特定のパイプライン処理中のプロ
セッサユニットは、割り込み受理不可能を設定すること
により、割り込み通知は他のプロセッサユニットに送出
することができるから、パイプライン処理の中断が生じ
ない利点がある。又処理負荷状態が低いプロセッサユニ
ットを割り込み先として選択することも可能であるか
ら、処理負荷の平均化を図り、システム全体の処理能力
を向上することができる。プロセッサユニットの数が多
い場合は、複数の割り込み調停回路を設けて、それぞれ
が担当するプロセッサユニットに対して割り込み通知を
行うことにより、大規模のマルチプロセッサシステムに
於いても、割り込み処理の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の説明図である。

【図２】本発明の第１の実施の形態の割り込み調停回路
の説明図である。

【図３】本発明の第２の実施の形態の説明図である。

【図４】本発明の第２の実施の形態の割り込み調停回路
の説明図である。

【図５】本発明の第３の実施の形態の説明図である。

【図６】本発明の第３の実施の形態の割り込み調停回路
の説明図である。

【図７】本発明の第４の実施の形態の説明図である。

【図８】本発明の第５の実施の形態の説明図である。

【図９】本発明の第５の実施の形態のフローチャートで
ある。

【図１０】本発明の第６の実施の形態の説明図である。

【図１１】本発明の第６の実施の形態のシーケンス説明
図である。

【図１２】本発明の第６の実施の形態の割り込み調停回
路及びプロセッサユニットの説明図である。

【図１３】本発明の第７の実施の形態の説明図である。

【図１４】本発明の第７の実施の形態の割り込み調停回
路の説明図である。

【図１５】本発明の第７の実施の形態のプロセッサユニ
ットの要部説明図である。

【符号の説明】

１₁〜１_nプロセッサユニット２₁〜２_mスレーブユニット３共通メモリ４グローバルバス５割り込み調停回路１１割り込み受信部１２プライオリティエンコーダ部１３割り込み要因ラッチレジスタ部１４割り込みＩＤ保持部１５割り込み検出部１６割り込み送信部１７割り込み先選択部１８状態監視部

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B045 BB28 FF01 FF06 FF11 5B061 BA02 BB01 CC09 GG13 RR02 RR05 5B098 AA10 BB01 BB05 EE01

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサユニットと複数のスレ
ーブユニットと共通メモリとをグローバルバスを介して
接続し、前記スレーブユニットからの割り込み要求に従
って前記プロセッサユニットに於ける割り込み処理を行
うマルチプロセッサシステムに於いて、前記スレーブユニットからの割り込み要求を受信して前
記プロセッサユニットに割り込み要求を送出する割り込
み調停回路を備え、該割り込み調停回路は、前記複数のプロセッサユニット
の状態情報を収集する状態監視部と、該状態監視部によ
る実装有り且つ障害無しのプロセッサユニットを前記ス
レーブユニットからの割り込み要求を送出する割り込み
先として選択する割り込み先選択部とを有することを特
徴とするマルチプロセッサシステム。
【請求項２】前記割り込み調停回路は、前記複数のプ
ロセッサユニットの状態情報を収集する状態監視部と、
前記スレーブユニットからの割り込み要求を受信検出し
てカウントアップするカウンタと、該カウンタのカウン
ト値を割り込み先のプロセッサユニットとして選択する
デコーダと、前記カウンタのカウント値が前記状態監視
部に於ける実装無し又は障害有りのプロセッサユニット
を指定したことを判定して前記カウンタをカウントアッ
プさせる判定器とを有することを特徴とする請求項１記
載のマルチプロセッサシステム。
【請求項３】前記割り込み調停回路は、前記複数のプ
ロセッサユニットの状態情報を収集する状態監視部と、
前記スレーブユニットからの割り込み要求を受信検出し
て割り込み先を選択する割り込み先選択部と、該割り込
み先選択部により選択した割り込み先プロセッサユニッ
トと前記状態監視部の前記プロセッサユニットの状態情
報とを比較判定する判定器と、該判定器により選択した
割り込み先プロセッサユニットが実装無し又は障害あり
の時に代替先のプロセッサユニットを指定する代替先生
成部とを有することを特徴とする請求項１記載のマルチ
プロセッサシステム。
【請求項４】前記割り込み調停回路は、前記複数のプ
ロセッサユニットの処理負荷情報を収集する負荷状態監
視部と、前記スレーブユニットからの割り込み要求を受
信検出して割り込み先を選択する割り込み先選択部とを
含み、該割り込み先選択部は、前記負荷状態監視部によ
り収集した処理負荷が低いプロセッサユニットを割り込
み先として選択する構成を有することを特徴とする請求
項１記載のマルチプロセッサシステム。
【請求項５】複数のプロセッサユニットと複数のスレ
ーブユニットと共通メモリとをグローバルバスを介して
接続し、前記スレーブユニットからの割り込み要求に従
って前記プロセッサユニットに於ける割り込み処理を行
うマルチプロセッサシステムに於いて、前記スレーブユニットからの割り込み要求を受信して前
記プロセッサユニットに割り込み要求を送出する複数の
割り込み調停回路を備え、各割り込み調停回路は、担当するプロセッサユニットの
状態情報を収集する状態監視部と、該状態監視部による
実装有り且つ障害無しの担当プロセッサユニットを前記
スレーブユニットからの割り込み要求を送出する割り込
み先として選択する割り込み先選択部とを有することを
特徴とするマルチプロセッサシステム。