JP2003282484A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003282484A JP2002084016A JP2002084016A JP2003282484A JP 2003282484 A JP2003282484 A JP 2003282484A JP 2002084016 A JP2002084016 A JP 2002084016A JP 2002084016 A JP2002084016 A JP 2002084016A JP 2003282484 A JP2003282484 A JP 2003282484A
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Abstract

(57)【要約】 【課題】 複数マークが設置されているスクライブライ
ンをブレードを使って切断するとそれぞれのマークの大
半部分は切断によって削除されるため、マークの一部が
残ることになる。ダイシング後はマークの下地とマーク
残留部分の密着面積が小さくなるため、密着力が低下し
た状態になる。そのためダイシング時にかかる外部応
力、例えば切削水の圧力などによって密着力が低下した
マークが剥がれたり、捲れあがったりしてしまい、その
後の実装工程で不良を引き起こす問題があった。 【解決手段】 スクライブラインに設置したマークをダ
イシングによって切断しても、保護膜やポリイミド膜な
ど上層面の膜を分離しない事、もしくは分離した場合で
も十分な接触面積を確保できるサイズのマーク幅を持た
す事によって、切断後にマークが捲れたり、剥がれたり
する事がない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハのＩ
Ｃチップを分離するダイシング工程の製造方法に関す
る。
【０００２】
【従来の技術】半導体ウエハに複数形成されたＩＣチッ
プを分離するダイシング工程では、スクライブライン部
分を切断して行う。但し、前記スクライブラインの中に
は、フォトリソ工程に必要なアライメントマーク、線
幅、合わせずれ、エッチング状態などを測定する工程モ
ニターマークなど、ウエハ表面に回路を形成する製造工
程で必要な様々なマークが、設置されている。複数のマ
ークが設置されている、すなわち単一の層で形成されて
いない、スクライブラインにて（ダイシング）ブレード
を当てて、切断する。そして、それぞれのＩＣチップに
分離している。これは、いわゆる研削加工により行われ
るものである。
【０００３】
【発明が解決しようとする課題】このように、従来の半
導体装置のＩＣチップを分離するダイシング工程では、
複数のＩＣは、複数マークが設置されているスクライブ
ラインにてブレードを使って研削／切断される。すなは
ちマークも同時に切断される事になる。そして複数のＩ
Ｃを分離するウエハ切断後、それぞれのマークの大半部
分は研削／切断によって削除される。また、研削されな
いスクラブラインには、マークの一部が残ることにな
る。そして、ダイシング後はマークの下地とマーク残留
部分の密着面積が小さくなるため、密着力が低下した状
態になる。そのためダイシング時にかかる外部応力、例
えば切削水の圧力などによって密着力が低下したマーク
が剥がれたり、捲れあがったりしてしまい、その後の実
装工程で不良を引き起こす問題があった。また実装工程
で問題がでなくとも、ＩＣチップ表面に異物があるため
信頼性上の弊害をもたらすことがあつた。
【０００４】
【課題を解決するための手段】本発明は上記課題を解決
するため、マークを形成する各層膜とＩＣ側のマークで
使用している同一層膜を分離しないパターン構造を用い
たマークを設置する。
【０００５】更に、ＩＣを分離するダイシング工程にお
いて、ダイシング後のスクライブラインに設置している
マーク幅の残りが１０μｍ以上残る様に、ダイシングブ
レードの幅を選択してダイシングを行う。
【０００６】以上のようにダイシング後にマークの設置
面積を確保することにより、ダイシング時に必要とする
洗浄水の圧力等でマークが捲れたり、剥がれたりする事
がなくなり、その後の実装工程に及ぼす不良因子を無く
す事ができた。
【０００７】
【発明の実施の形態】以下に、この本発明の実施の形態
について詳細に説明する。図１（ａ）、（ｂ）は本発明
の第一の実施例における半導体装置の上面図と断面図で
ある。
【０００８】１は、例えばＳｉからなる半導体基板（ウ
エハ基板）である。２は、スクライブラインである。ス
クラブライン2にダイシングソーの歯を当て、ウエハを
切断するものである。５は、スクライブライン上に設置
されたウエハ状で半導体装置を製造する工程に必要なマ
ークである。３は、半導体基板１上に形成される例えば
窒化膜からなる保護膜である。４は、保護膜３上に形成
されるポリイミド膜である。
【０００９】６は、マーク５とＩＣチップのスリット部
に形成されている保護膜である。７は、マーク５とＩＣ
チップのスリット部に形成されているポリイミド膜であ
る。８は、ＩＣチップとマーク５のスリット部である。
スクライブライン２を設計する場合ウエハ製造工程でモ
ニター等に使用するマーク５を設置する。この時マーク
５を形成している上部の層、本実施例では保護膜３とポ
リイミド膜４をＩＣチップ側と分離せずにスリット部８
の保護膜６とスリット部８のポリイミド膜７も形成され
る様にパターン設計を行う。
【００１０】以上のように構成されたスクライブライン
２をダイシング工程でＩＣチップを分離すると、マーク
５の半導体基板１との設置面積はスリット部８にポリイ
ミド４、保護膜３が形成されているため大きくなってお
り、ダイシング時にかかる洗浄水などの応力によって、
切断後のマーク５が捲れたり、剥がれたりしなくなる。
【００１１】図２は本発明の第二の実施例における半導
体装置の断面図である。マーク５を２種類以上の膜で形
成する場合、マーク５とＩＣチップのスリット部８をマ
ーク５を形成する全層で埋めるのでなく、最上層の膜、
本実施例ではポリイミド膜４のみでスリット部ポリイミ
ド膜７を形成する。以上のように構成されたスクライブ
ライン２をダイシングし、ＩＣチップを分離した場合で
も最上層のポリイミド膜４がマーク５の下層を押さえつ
けているため、切断後のマーク５が捲れたり、剥がれた
りしなくなる。
【００１２】図３（Ａ）、（Ｂ）は本発明の第三の実施
例における半導体装置の上面図と断面図である。９はマ
ーク５のマーク幅で記号Ｗで表す、１０はダイシング後
のスクライブに残ったマーク幅で記号Δｗで表す、１１
はカーフ幅で記号Ｄで表す。ダイシング後にスクライブ
ラインに残るダイシング後マーク幅１０が１０μｍ以上
残るように、ダイシングに使用するブレードの幅すなは
ち、カーフ幅１１とマーク幅９を決めて、スクライブラ
イン２にマーク５を設置する。マーク幅９、ダイシング
後マーク幅１０とカーフ幅１１の関係は次の様になる。
【００１３】１０μｍ≧Δｗ Δｗ＝Ｗ／２-Ｄ 例えばカーフ幅Ｄが２５μｍになるブレードを使う場
合、１０μｍ以上のダイシング後マーク幅１０が必要の
ため、マーク幅は上記式より４５μｍ以上のマーク幅９
のマーク５をスクライブライン２に設置する。以上の様
に構成されたマーク５はやはり設置面積が剥がれない
【００１４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果がある。スクライブラインに設
置したマークをダイシングによって切断しても、保護膜
やポリイミド膜など上層面の膜を分離しない事、もしく
は分離した場合でも十分な接触面積を確保できるサイズ
のマーク幅を持たす事によって、切断後に外部からの応
力でマークが捲れたり、剥がれたりする事がない。その
ためＩＣチップを分離した後パッケージ等の実装時に剥
がれた物がパッドにつく事がなく、実装不良の発生を低
減する効果がある。以上のように本発明はダイシング工
程において不良発生率を低減する効果がある。
【図面の簡単な説明】
【図１】本発明の実施例における半導体装置の上面図と
断面図である。
【図２】本発明の実施例における半導体装置の断面図で
ある。
【図３】本発明の実施例における半導体装置の上面図と
断面図である。
【符号の説明】
１ 半導体基板 ２ スクライブライン ３ 保護膜 ４ ポリイミド膜 ５ マーク ６ スリット部保護膜 ７ スリット部ポリイミド膜 ８ スリット部 ９ マーク幅 １０ ダイシング後マーク幅 １１ カーフ幅

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウエハ表面に回路形成を行う工程
    に必要なマーク類が設置されたスクライブラインを有す
    る半導体ウエハを、個々のＩＣチップに分離するダイシ
    ング工程で上記マークの一部が反り、捲れ、剥がれが発
    生しない様に、回路上とスクライブ内のマークの同一膜
    を分離しない形状を特徴とする事を半導体装置の製造
    法。
  2. 【請求項２】 半導体ウエハ表面に回路形成を行う工程
    に必要なマーク類が設置されたスクライブラインを有す
    る半導体ウエハを、個々のＩＣチップに分離するダイシ
    ング工程で上記マークの一部が反り、捲れ、剥がれが発
    生しない様に、ダイシング後にマーク残り部が10μｍ以
    上残こす事を特徴とする半導体装置の製造法。
  3. 【請求項３】 前記マークの形状を全ての膜層に適応せ
    ず、前記マークの最表面の膜層のみ請求項１、２の特徴
    を有した半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645437A (ja) * 1992-07-24 1994-02-18 Sony Corp 半導体装置の製造方法
JPH07302773A (ja) * 1994-05-06 1995-11-14 Texas Instr Japan Ltd 半導体ウエハ及び半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645437A (ja) * 1992-07-24 1994-02-18 Sony Corp 半導体装置の製造方法
JPH07302773A (ja) * 1994-05-06 1995-11-14 Texas Instr Japan Ltd 半導体ウエハ及び半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8841784B2 (en) 2011-08-10 2014-09-23 Renesas Electronics Corporation Semiconductor apparatus and substrate
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