JP2003282737A - 半導体素子のルテニウム・ストレージ電極の形成方法 - Google Patents
半導体素子のルテニウム・ストレージ電極の形成方法Info
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Abstract
(57)【要約】
【課題】 フォトレジストなどの残渣がなく、酸素基な
どの残留がなく、ＴｉＮ拡散バリア膜などを損傷しな
い、安定したＲｕ（ルテニウム）ストレージ電極を形成
できる、半導体素子のＲｕストレージ電極の形成方法を
提供する。 【解決手段】 半導体基板上に絶縁膜を形成するステッ
プと、前記絶縁膜を選択的にエッチングして、前記絶縁
膜内に開口部を形成するステップと、前記開口部が形成
されたプロファイルに沿ってＲｕ膜を蒸着するステップ
と、前記Ｒｕ膜上にフォトレジストを塗布して、前記開
口部を埋め込むステップと、前記絶縁膜が露出される時
まで前記Ｒｕ膜をエッチングして、隔離されたＲｕスト
レージ電極を形成するステップと、硫酸（Ｈ２ＳＯ４）
と過酸化水素（Ｈ２Ｏ２）を利用した洗浄により、残留
したフォトレジストとポリマを除去するステップとを含
む。
どの残留がなく、ＴｉＮ拡散バリア膜などを損傷しな
い、安定したＲｕ（ルテニウム）ストレージ電極を形成
できる、半導体素子のＲｕストレージ電極の形成方法を
提供する。 【解決手段】 半導体基板上に絶縁膜を形成するステッ
プと、前記絶縁膜を選択的にエッチングして、前記絶縁
膜内に開口部を形成するステップと、前記開口部が形成
されたプロファイルに沿ってＲｕ膜を蒸着するステップ
と、前記Ｒｕ膜上にフォトレジストを塗布して、前記開
口部を埋め込むステップと、前記絶縁膜が露出される時
まで前記Ｒｕ膜をエッチングして、隔離されたＲｕスト
レージ電極を形成するステップと、硫酸（Ｈ２ＳＯ４）
と過酸化水素（Ｈ２Ｏ２）を利用した洗浄により、残留
したフォトレジストとポリマを除去するステップとを含
む。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子にキャ
パシタを作りこむ方法に関し、特に半導体素子の、ルテ
ニウム（Ｒｕｔｈｅｎｉｕｍ、以下元素記号Ｒｕで表
す）ストレージ電極（Ｒｕ ｓｔｏｒａｇｅ ｎｏｄ
ｅ）の形成方法に関するものである。
パシタを作りこむ方法に関し、特に半導体素子の、ルテ
ニウム（Ｒｕｔｈｅｎｉｕｍ、以下元素記号Ｒｕで表
す）ストレージ電極（Ｒｕ ｓｔｏｒａｇｅ ｎｏｄ
ｅ）の形成方法に関するものである。
【０００２】
【従来の技術】０．１μｍ以下の線幅を有する半導体素
子の技術におけるキャパシタの形成工程は、金属−絶縁
物−金属構造（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅ
ｔａｌｓｔｒｕｃｔｕｒｅ；以下、ＭＩＭ構造という）
を利用しているが、この場合、第一の金属であるストレ
ージ電極物質にはＲｕを主に使用しており、これに対す
る研究が活発に進められている。
子の技術におけるキャパシタの形成工程は、金属−絶縁
物−金属構造（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅ
ｔａｌｓｔｒｕｃｔｕｒｅ；以下、ＭＩＭ構造という）
を利用しているが、この場合、第一の金属であるストレ
ージ電極物質にはＲｕを主に使用しており、これに対す
る研究が活発に進められている。
【０００３】Ｒｕをストレージ電極に用いる場合、電極
容量の増加と漏れ電流（Ｌｅａｋａｇｅ ｃｕｒｒｅｎ
ｔ）の減少という長所がある。その形成にあたっては、
主に化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ；以下、ＣＶＤという）法を利用し
て蒸着しており、その際凹型（Ｃｏｎｃａｖｅ）構造の
段差を安定に被覆（Ｓｔｅｐ ｃｏｖｅｒａｇｅ）でき
るプロセスウィンドウ（Ｐｒｏｃｅｓｓ ｗｉｎｄｏ
ｗ）を確保する必要がある。（例えば、特許文献１参
照）
容量の増加と漏れ電流（Ｌｅａｋａｇｅ ｃｕｒｒｅｎ
ｔ）の減少という長所がある。その形成にあたっては、
主に化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ；以下、ＣＶＤという）法を利用し
て蒸着しており、その際凹型（Ｃｏｎｃａｖｅ）構造の
段差を安定に被覆（Ｓｔｅｐ ｃｏｖｅｒａｇｅ）でき
るプロセスウィンドウ（Ｐｒｏｃｅｓｓ ｗｉｎｄｏ
ｗ）を確保する必要がある。（例えば、特許文献１参
照）
【０００４】図１の（Ａ）と（Ｂ）は、従来の技術に係
る半導体素子のＲｕストレージ電極の、各々第１と第２
の形成工程を示した断面図であって、以下、これを参照
しながら従来の技術について述べる。まず、図１の
（Ａ）を参照すると、半導体素子として機能させるため
の種々の要素が既に形成された基板１０上に、ＴＥＯＳ
（ＴｅｔｒａＥｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔ
ｅ）などを利用して酸化膜系の絶縁膜１１を形成した
後、絶縁膜１１を貫通して基板１０にコンタクトするプ
ラグ１２を形成し、プラグ１２は、基板１０の不純物拡
散領域、例えば、ソース／ドレーンにコンタクトし、そ
の上部にはＴｉＮなどの拡散バリア膜を含む。
る半導体素子のＲｕストレージ電極の、各々第１と第２
の形成工程を示した断面図であって、以下、これを参照
しながら従来の技術について述べる。まず、図１の
（Ａ）を参照すると、半導体素子として機能させるため
の種々の要素が既に形成された基板１０上に、ＴＥＯＳ
（ＴｅｔｒａＥｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔ
ｅ）などを利用して酸化膜系の絶縁膜１１を形成した
後、絶縁膜１１を貫通して基板１０にコンタクトするプ
ラグ１２を形成し、プラグ１２は、基板１０の不純物拡
散領域、例えば、ソース／ドレーンにコンタクトし、そ
の上部にはＴｉＮなどの拡散バリア膜を含む。
【０００５】次いで、まずＣＭＰなどの平坦化工程を実
施してプラグ１２と第１の絶縁膜１１の上部を平坦化し
た後、第２の絶縁膜１３を形成し、第２の絶縁膜１３を
選択的にエッチングしてプラグ１２の表面を露出させる
凹部を形成する。後続の図１の（Ｂ）で明らかになるよ
うに、キャパシタの主要部である凹部の側壁の容量値を
決定するのは、第２の絶縁膜１３の高さ（膜厚）であ
る。次いで、こうして形成された絶縁膜１３の凹凸プロ
ファイルに沿ってＲｕストレージ電極用のＲｕ膜１４’
を形成する。図１の（Ａ）は正確には、この最後の状態
を示す。
施してプラグ１２と第１の絶縁膜１１の上部を平坦化し
た後、第２の絶縁膜１３を形成し、第２の絶縁膜１３を
選択的にエッチングしてプラグ１２の表面を露出させる
凹部を形成する。後続の図１の（Ｂ）で明らかになるよ
うに、キャパシタの主要部である凹部の側壁の容量値を
決定するのは、第２の絶縁膜１３の高さ（膜厚）であ
る。次いで、こうして形成された絶縁膜１３の凹凸プロ
ファイルに沿ってＲｕストレージ電極用のＲｕ膜１４’
を形成する。図１の（Ａ）は正確には、この最後の状態
を示す。
【０００６】次いで、図１の（Ｂ）を参照すると、Ｒｕ
膜１４’上にフォトレジストを塗布して、第２の絶縁膜
１３に形成された凹部を埋め込んだ後、全面（マスクを
使わない）エッチングを実施して、隣接する電極と分離
されたＲｕストレージ電極１４を形成する。
膜１４’上にフォトレジストを塗布して、第２の絶縁膜
１３に形成された凹部を埋め込んだ後、全面（マスクを
使わない）エッチングを実施して、隣接する電極と分離
されたＲｕストレージ電極１４を形成する。
【０００７】次いで、残留するフォトレジストをドライ
ストリップ工程により除去する。すなわち、Ｏ２／ＣＦ
４／Ｈ２Ｏ／Ｎ２、またはＯ２／Ｎ２を用いてエッチン
グした後、ソルベント（Ｓｏｌｖｅｎｔ）洗浄により、
エッチング時に発生した残渣となお残留するフォトレジ
ストを除去する。
ストリップ工程により除去する。すなわち、Ｏ２／ＣＦ
４／Ｈ２Ｏ／Ｎ２、またはＯ２／Ｎ２を用いてエッチン
グした後、ソルベント（Ｓｏｌｖｅｎｔ）洗浄により、
エッチング時に発生した残渣となお残留するフォトレジ
ストを除去する。
【０００８】次いで、前記エッチングにより低下したＲ
ｕストレージ電極１４の特性を回復させるための熱処理
を実施し、後続する誘電体膜の形成に先立って、短時間
の再度の洗浄を、緩衝酸化膜エッチング剤（Ｂｕｆｆｅ
ｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ；以下、ＢＯＥと
いう）などを用いて実施して、さらに残留する不純物を
除去する。図１の（Ｂ）は正確には、この最後の状態を
示す。ただし、下記に実証するような、損傷や残渣など
の存在を図示していない。
ｕストレージ電極１４の特性を回復させるための熱処理
を実施し、後続する誘電体膜の形成に先立って、短時間
の再度の洗浄を、緩衝酸化膜エッチング剤（Ｂｕｆｆｅ
ｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ；以下、ＢＯＥと
いう）などを用いて実施して、さらに残留する不純物を
除去する。図１の（Ｂ）は正確には、この最後の状態を
示す。ただし、下記に実証するような、損傷や残渣など
の存在を図示していない。
【０００９】この後（図示せず）、Ｒｕストレージ電極
１４上に誘電体膜とプレート電極を形成することで、キ
ャパシタ形成のための一連の工程を完了する。
１４上に誘電体膜とプレート電極を形成することで、キ
ャパシタ形成のための一連の工程を完了する。
【００１０】さて上述の従来のキャパシタのＲｕストレ
ージ電極の形成工程には数多くの問題があり、これを図
２〜図５を参照しながら詳細に説明する。図２〜図４
は、Ｒｕストレージ電極の、第２の形成工程に係る実際
の断面を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真を示し、図５は、Ｒ
ｕストレージ電極内の酸素基の含有量の、スパッタ時間
による変動を示すグラフである。
ージ電極の形成工程には数多くの問題があり、これを図
２〜図５を参照しながら詳細に説明する。図２〜図４
は、Ｒｕストレージ電極の、第２の形成工程に係る実際
の断面を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真を示し、図５は、Ｒ
ｕストレージ電極内の酸素基の含有量の、スパッタ時間
による変動を示すグラフである。
【００１１】上述した工程では、Ｒｕストレージ電極１
４を形成するための全面エッチング後に、残留するフォ
トレジストを除去するため例えばＣＦ４系ドライストリ
ップを実施するがその際、Ｒｕストレージ電極１４内部
にまでＣＦ４ガスが侵入し、その下のＴｉＮ拡散バリア
膜まで損傷を受けるようになる。図２を参照すると、符
号‘Ａ’で指し示す通りである。
４を形成するための全面エッチング後に、残留するフォ
トレジストを除去するため例えばＣＦ４系ドライストリ
ップを実施するがその際、Ｒｕストレージ電極１４内部
にまでＣＦ４ガスが侵入し、その下のＴｉＮ拡散バリア
膜まで損傷を受けるようになる。図２を参照すると、符
号‘Ａ’で指し示す通りである。
【００１２】また、Ｒｕは多孔質（Ｐｏｒｏｕｓ）であ
り、その多孔質膜の表面にどうしてもフォトレジストが
残る。図３を参照すると、符号‘Ｂ’で指し示す通りで
ある。後続のソルベントを用いた洗浄工程でも、残留す
るフォトレジストは除去されない。
り、その多孔質膜の表面にどうしてもフォトレジストが
残る。図３を参照すると、符号‘Ｂ’で指し示す通りで
ある。後続のソルベントを用いた洗浄工程でも、残留す
るフォトレジストは除去されない。
【００１３】前記ドライストリップに際してドライスト
リップ用のガスを丹念に最適化すれば、図４に示すよう
な、ある程度良好なプロファイルを得るが、この場合に
は再現性に問題が生じる。
リップ用のガスを丹念に最適化すれば、図４に示すよう
な、ある程度良好なプロファイルを得るが、この場合に
は再現性に問題が生じる。
【００１４】上述したＣＦ４ガスのみでなく、Ｏ２もこ
のような問題を抱える。図５に示すように、ストリッピ
ングガス成分であるＯ２に起因する酸素基が、その量は
Ｒｕのスパッタリング時間などにも依存するが、Ｒｕス
トレージ電極内で検出される。これでは、Ｒｕストレー
ジ電極の安定的なキャパシタ特性を確保することが困難
である。
のような問題を抱える。図５に示すように、ストリッピ
ングガス成分であるＯ２に起因する酸素基が、その量は
Ｒｕのスパッタリング時間などにも依存するが、Ｒｕス
トレージ電極内で検出される。これでは、Ｒｕストレー
ジ電極の安定的なキャパシタ特性を確保することが困難
である。
【００１５】
【特許文献１】 特開平０６−０９７１２１
【特許文献２】 特開平０７−０９４６８０
【特許文献３】 米国特許６，１３０，１０２号
【００１６】
【発明が解決しようとする課題】本発明は、上述した従
来の技術の問題点についてなされたものであって、その
目的とするところは、フォトレジストなどの残渣がな
く、酸素基などの残留がなく、ＴｉＮ拡散バリア膜など
を損傷しない、安定したＲｕストレージ電極を形成でき
る、半導体素子のＲｕストレージ電極の形成方法を提供
することにある。
来の技術の問題点についてなされたものであって、その
目的とするところは、フォトレジストなどの残渣がな
く、酸素基などの残留がなく、ＴｉＮ拡散バリア膜など
を損傷しない、安定したＲｕストレージ電極を形成でき
る、半導体素子のＲｕストレージ電極の形成方法を提供
することにある。
【００１７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明による半導体素子のＲｕストレージ電極の
形成方法は、半導体基板上に絶縁膜を形成するステップ
と、前記絶縁膜を選択的にエッチングして、前記絶縁膜
内に開口部を形成するステップと、前記開口部が形成さ
れたプロファイルに沿ってＲｕ膜を蒸着するステップ
と、前記Ｒｕ膜上にフォトレジストを塗布して、前記開
口部を埋め込むステップと、前記絶縁膜が露出される時
まで前記Ｒｕ膜をエッチングして、互いに隔離されたＲ
ｕストレージ電極を形成するステップと、硫酸（Ｈ２Ｓ
Ｏ４）と過酸化水素（Ｈ２Ｏ２）を利用した洗浄によ
り、残留したフォトレジストとポリマを除去するステッ
プとを含む。
めに、本発明による半導体素子のＲｕストレージ電極の
形成方法は、半導体基板上に絶縁膜を形成するステップ
と、前記絶縁膜を選択的にエッチングして、前記絶縁膜
内に開口部を形成するステップと、前記開口部が形成さ
れたプロファイルに沿ってＲｕ膜を蒸着するステップ
と、前記Ｒｕ膜上にフォトレジストを塗布して、前記開
口部を埋め込むステップと、前記絶縁膜が露出される時
まで前記Ｒｕ膜をエッチングして、互いに隔離されたＲ
ｕストレージ電極を形成するステップと、硫酸（Ｈ２Ｓ
Ｏ４）と過酸化水素（Ｈ２Ｏ２）を利用した洗浄によ
り、残留したフォトレジストとポリマを除去するステッ
プとを含む。
【００１８】
【発明の実施の形態】本発明では、Ｒｕが他の金属に比
べて酸に対して極めて安定であるという性質に着目す
る。すなわち、従来のトランジスタを形成する工程にお
いてポリマの除去時に使用する硫酸（Ｈ２ＳＯ４）と過
酸化水素水（Ｈ２Ｏ２）で洗浄するならば、Ｒｕストレ
ージ電極の品質を落とさずに残留するポリマ及びフォト
レジストを完全に除去でき、それと共にＲｕストレージ
電極の下のＴｉＮ拡散バリア膜の損傷を防止でき、しか
も従来の３ステップの工程を１ステップにするという工
程の単純化が図れる、ことを技術的特徴とする。
べて酸に対して極めて安定であるという性質に着目す
る。すなわち、従来のトランジスタを形成する工程にお
いてポリマの除去時に使用する硫酸（Ｈ２ＳＯ４）と過
酸化水素水（Ｈ２Ｏ２）で洗浄するならば、Ｒｕストレ
ージ電極の品質を落とさずに残留するポリマ及びフォト
レジストを完全に除去でき、それと共にＲｕストレージ
電極の下のＴｉＮ拡散バリア膜の損傷を防止でき、しか
も従来の３ステップの工程を１ステップにするという工
程の単純化が図れる、ことを技術的特徴とする。
【００１９】以下、本発明の最も好ましい実施例を、図
６の（Ａ）及び（Ｂ）、図７、と図８を参照しながら説
明する。ここで、図６の（Ａ）と（Ｂ）は、本発明の一
実施例による半導体素子のＲｕストレージ電極の、各
々、第１と第２の形成工程を示す断面図であり、図７及
び図８は、Ｒｕストレージ電極の、第２の形成工程に係
る実際の断面を示すＳＥＭ写真である。
６の（Ａ）及び（Ｂ）、図７、と図８を参照しながら説
明する。ここで、図６の（Ａ）と（Ｂ）は、本発明の一
実施例による半導体素子のＲｕストレージ電極の、各
々、第１と第２の形成工程を示す断面図であり、図７及
び図８は、Ｒｕストレージ電極の、第２の形成工程に係
る実際の断面を示すＳＥＭ写真である。
【００２０】まず、図６の（Ａ）に示すように、半導体
素子として機能させるための種々の要素が形成された基
板６０上にＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ Ｏｒｔｈ
ｏＳｉｌｉｃａｔｅ）などを用いて酸化膜系の第１の絶
縁膜６１を形成した後、第１の絶縁膜６１を貫通して基
板６０にコンタクトするプラグ６２を形成する。このプ
ラグ６２は、基板６０の不純物拡散領域、例えば、ソー
ス／ドレーンにコンタクトし、その上部には導電性窒化
物を用いたＴｉＮなどの拡散バリア膜を含む。
素子として機能させるための種々の要素が形成された基
板６０上にＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ Ｏｒｔｈ
ｏＳｉｌｉｃａｔｅ）などを用いて酸化膜系の第１の絶
縁膜６１を形成した後、第１の絶縁膜６１を貫通して基
板６０にコンタクトするプラグ６２を形成する。このプ
ラグ６２は、基板６０の不純物拡散領域、例えば、ソー
ス／ドレーンにコンタクトし、その上部には導電性窒化
物を用いたＴｉＮなどの拡散バリア膜を含む。
【００２１】このようなＴｉＮなどの拡散バリア膜を形
成した後、基板全体はＮ２雰囲気で熱処理を実施する
が、この場合の温度は約６５０℃を保持することが好ま
しい。
成した後、基板全体はＮ２雰囲気で熱処理を実施する
が、この場合の温度は約６５０℃を保持することが好ま
しい。
【００２２】次いで、ＣＭＰなどの平坦化工程を実施し
てプラグ６２と第１の絶縁膜６１の上部とを平坦化した
後、第２の絶縁膜６３を形成し、第２の絶縁膜６３を選
択的にエッチングしてプラグ６２の表面を露出させる凹
部を形成する。次いで、こうして形成された第２の絶縁
膜６３の凹凸プロファイルに沿ってＲｕ膜６４’を形成
する。図６の（Ａ）は正確には、この最後の状態を示
す。
てプラグ６２と第１の絶縁膜６１の上部とを平坦化した
後、第２の絶縁膜６３を形成し、第２の絶縁膜６３を選
択的にエッチングしてプラグ６２の表面を露出させる凹
部を形成する。次いで、こうして形成された第２の絶縁
膜６３の凹凸プロファイルに沿ってＲｕ膜６４’を形成
する。図６の（Ａ）は正確には、この最後の状態を示
す。
【００２３】次いで、図６の（Ｂ）に示すように、Ｒｕ
膜６４’上にフォトレジストを塗布して、第２の絶縁膜
６３に形成された凹部を埋め込んだ後、全面（マスクを
使わない）エッチングを実施して、隣接する電極と分離
されたＲｕストレージ電極６４を形成する。ここまで
は、前記従来の技術によるのと実質的に同一である。
膜６４’上にフォトレジストを塗布して、第２の絶縁膜
６３に形成された凹部を埋め込んだ後、全面（マスクを
使わない）エッチングを実施して、隣接する電極と分離
されたＲｕストレージ電極６４を形成する。ここまで
は、前記従来の技術によるのと実質的に同一である。
【００２４】次いで、残留するフォトレジストの洗浄工
程に入る。前記従来技術による場合は、ドライストリッ
プ、ソルベント洗浄、及び熱処理をした後の誘電体膜形
成前の再洗浄など複雑な工程を要したところであるが、
本発明に従えば、硫酸と過酸化水素水と含む洗浄液（一
名、ピラニア（Ｐｉｒａｎｈａ））を用いたウェット洗
浄１ステップだけで、フォトレジスト除去及びポリマ除
去が同時になされる。図６（Ｂ）は正確には、この最後
の状態を示す。
程に入る。前記従来技術による場合は、ドライストリッ
プ、ソルベント洗浄、及び熱処理をした後の誘電体膜形
成前の再洗浄など複雑な工程を要したところであるが、
本発明に従えば、硫酸と過酸化水素水と含む洗浄液（一
名、ピラニア（Ｐｉｒａｎｈａ））を用いたウェット洗
浄１ステップだけで、フォトレジスト除去及びポリマ除
去が同時になされる。図６（Ｂ）は正確には、この最後
の状態を示す。
【００２５】もっと具体的に述べると、貴金属であるＲ
ｕは、堅いながらも砕けやすく、酸に対しては極めて安
定であり、空気や酸素で加熱すると、酸化されてＲｕＯ
２となる。このような特性を利用するため、ガスに比べ
て金属侵入度が少ない酸溶液を用いる。特に、有機物で
あるフォトレジストを除去するため、薄いピラニア溶液
を用いる。
ｕは、堅いながらも砕けやすく、酸に対しては極めて安
定であり、空気や酸素で加熱すると、酸化されてＲｕＯ
２となる。このような特性を利用するため、ガスに比べ
て金属侵入度が少ない酸溶液を用いる。特に、有機物で
あるフォトレジストを除去するため、薄いピラニア溶液
を用いる。
【００２６】薄いピラニア溶液は、１０分以内の短い反
応時間内にフォトレジスト及びポリマを效果的に除去す
る。図７を参照すると、符号‘Ｃ’で指し示す通りであ
る。
応時間内にフォトレジスト及びポリマを效果的に除去す
る。図７を参照すると、符号‘Ｃ’で指し示す通りであ
る。
【００２７】さらに、この工程の温度は、５０℃〜９０
℃に抑えることができ、従来の２５０℃程度のガス処理
の場合に比べて非常に低いので、Ｒｕストレージ電極６
４の表面酸化を防止できる。それだけでなく、反応時間
が１０分程度と短く、従って酸のＲｕ結晶侵入距離が短
く実質的にＲｕ膜の下のＴｉＮ拡散バリア膜まで到達し
ないので、バリア膜を酸の攻撃で痛めずにすむ。図８を
参照すると、符号‘Ｄ’で指し示す通りである。
℃に抑えることができ、従来の２５０℃程度のガス処理
の場合に比べて非常に低いので、Ｒｕストレージ電極６
４の表面酸化を防止できる。それだけでなく、反応時間
が１０分程度と短く、従って酸のＲｕ結晶侵入距離が短
く実質的にＲｕ膜の下のＴｉＮ拡散バリア膜まで到達し
ないので、バリア膜を酸の攻撃で痛めずにすむ。図８を
参照すると、符号‘Ｄ’で指し示す通りである。
【００２８】前記洗浄液の組成及び工程条件を要約する
と、次の通りである。 イ。 洗浄液の組成比は、硫酸と過酸化水素との比が
４：１〜５０：１であり、 ロ。 工程温度は、５０℃〜９０℃であり、 ハ。 工程時間は、５分〜１０分である。
と、次の通りである。 イ。 洗浄液の組成比は、硫酸と過酸化水素との比が
４：１〜５０：１であり、 ロ。 工程温度は、５０℃〜９０℃であり、 ハ。 工程時間は、５分〜１０分である。
【００２９】次いで、前記洗浄工程により溶解されたフ
ォトレジストなどは純水でリンスすることによって除去
される。最後に、前記エッチングにより低下したＲｕス
トレージ電極６４の特性を回復させるための熱処理を実
施すればよく、従来技術では必要であった、後続する誘
電体膜の形成に先立つ短時間のＢＯＥなどを用いた再洗
浄工程を省略できる。
ォトレジストなどは純水でリンスすることによって除去
される。最後に、前記エッチングにより低下したＲｕス
トレージ電極６４の特性を回復させるための熱処理を実
施すればよく、従来技術では必要であった、後続する誘
電体膜の形成に先立つ短時間のＢＯＥなどを用いた再洗
浄工程を省略できる。
【００３０】この後（図示せず）、ストレージ電極６４
上に誘電体膜とプレート電極を形成することで、キャパ
シタ形成のための一連の工程を完了する。
上に誘電体膜とプレート電極を形成することで、キャパ
シタ形成のための一連の工程を完了する。
【００３１】上述した本発明は、Ｒｕの酸に対する強い
耐性を利用してストレージ電極を形成する時、フォトレ
ジストとポリマなどを除去する工程において硫酸と過酸
化水素を含む洗浄液を用いて洗浄することによって、Ｒ
ｕ及びその下部の浸透を防止できるのみでなく、エッチ
ング及び２回の洗浄工程を一回の洗浄工程に簡略化で
き、工程を単純化できることを実施例から確認した。
耐性を利用してストレージ電極を形成する時、フォトレ
ジストとポリマなどを除去する工程において硫酸と過酸
化水素を含む洗浄液を用いて洗浄することによって、Ｒ
ｕ及びその下部の浸透を防止できるのみでなく、エッチ
ング及び２回の洗浄工程を一回の洗浄工程に簡略化で
き、工程を単純化できることを実施例から確認した。
【００３２】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００３３】
【発明の効果】上述のように本発明によると、Ｒｕスト
レージ電極の損傷を最小化でき、かつ工程を単純化でき
るので、Ｒｕストレージ電極を備えた半導体素子の収率
（歩留）及びコスト競争力を向上するという、優れた効
果を有する。
レージ電極の損傷を最小化でき、かつ工程を単純化でき
るので、Ｒｕストレージ電極を備えた半導体素子の収率
（歩留）及びコスト競争力を向上するという、優れた効
果を有する。
【図１】従来の技術に係る半導体素子のＲｕストレージ
電極の形成において、（Ａ）は第１の形成工程を、
（Ｂ）は第２の形成工程を、各々示す断面図である。
電極の形成において、（Ａ）は第１の形成工程を、
（Ｂ）は第２の形成工程を、各々示す断面図である。
【図２】従来の技術に係る半導体素子のＲｕストレージ
電極の、第２の形成工程に係る実際の断面を示すＳＥＭ
写真である。
電極の、第２の形成工程に係る実際の断面を示すＳＥＭ
写真である。
【図３】従来の技術に係る半導体素子のＲｕストレージ
電極の、第２の形成工程に係る実際の断面を示すＳＥＭ
写真である。
電極の、第２の形成工程に係る実際の断面を示すＳＥＭ
写真である。
【図４】従来の技術に係る半導体素子のＲｕストレージ
電極の、第２の形成工程に係る実際の断面を示すＳＥＭ
写真である。
電極の、第２の形成工程に係る実際の断面を示すＳＥＭ
写真である。
【図５】従来の技術に係る半導体素子のＲｕストレージ
電極内の酸素基の含有量の、スパッタ時間による変動を
示すグラフである。
電極内の酸素基の含有量の、スパッタ時間による変動を
示すグラフである。
【図６】本発明の一実施例に係る半導体素子のＲｕスト
レージ電極の形成において、（Ａ）は第１の形成工程
を、（Ｂ）は第２の形成工程を、各々示す断面図であ
る。
レージ電極の形成において、（Ａ）は第１の形成工程
を、（Ｂ）は第２の形成工程を、各々示す断面図であ
る。
【図７】本発明の一実施例に係る半導体素子のＲｕスト
レージ電極の、第２の形成工程に係る実際の断面を示す
ＳＥＭ写真である。
レージ電極の、第２の形成工程に係る実際の断面を示す
ＳＥＭ写真である。
【図８】本発明の一実施例に係る半導体素子のＲｕスト
レージ電極の、第２の形成工程に係る実際の断面を示す
ＳＥＭ写真である。
レージ電極の、第２の形成工程に係る実際の断面を示す
ＳＥＭ写真である。
【符号の説明】
１０、 ６０ 基板
１１、 ６１ 第１の絶縁膜
１２、 ６２ プラグ
１３、 ６３ 第２の絶縁膜
１４’、６４’ Ｒｕ膜
１４、 ６４ Ｒｕストレージ電極
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F043 AA22 BB27 CC16 DD07 DD12
GG02
5F083 AD24 AD49 GA06 GA09 GA27
JA38 JA39 JA40 MA06 MA17
PR33 PR40
Claims (9)
- 【請求項１】 半導体基板上に絶縁膜を形成するステッ
プと、 前記絶縁膜を選択的にエッチングして、前記絶縁膜内に
開口部を形成するステップと、 前記開口部が形成されたプロファイルに沿ってルテニウ
ム膜を蒸着するステップと、 前記ルテニウム膜上にフォトレジストを塗布して、前記
開口部を埋め込むステップと、 前記絶縁膜が露出される時まで前記ルテニウム膜をエッ
チングして、互いに隔離されたルテニウム・ストレージ
電極を形成するステップと、 硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）を利用し
た洗浄により、残留したフォトレジストとポリマを除去
するステップと、 を含むことを特徴とする、半導体素子のルテニウム・ス
トレージ電極の形成方法。 - 【請求項２】 前記開口部は、前記半導体基板に接続さ
れたプラグを露出させることを特徴とする請求項１に記
載の、半導体素子のルテニウム・ストレージ電極の形成
方法。 - 【請求項３】 前記プラグは、導電性窒化物を含むバリ
ア層を含むことを特徴とする請求項２に記載の、半導体
素子のルテニウム・ストレージ電極の形成方法。 - 【請求項４】 前記導電性窒化物は、ＴｉＮであること
を特徴とする請求項３に記載の、半導体素子のルテニウ
ム・ストレージ電極の形成方法。 - 【請求項５】 前記洗浄液は、前記硫酸と前記過酸化水
素水が４：１ないし５０：１の割合で混合されたものを
含むことを特徴とする請求項４に記載の、半導体素子の
ルテニウム・ストレージ電極の形成方法。 - 【請求項６】 前記洗浄ステップは、５０℃〜９０℃の
温度下で実施することを特徴とする請求項１に記載の、
半導体素子のルテニウム・ストレージ電極の形成方法。 - 【請求項７】 前記洗浄ステップは、５分〜１０分の間
実施することを特徴とする請求項６に記載の、半導体素
子のルテニウム・ストレージ電極の形成方法。 - 【請求項８】 前記ルテニウム・ストレージ電極を形成
した後、前記基板をリンスするステップと、熱処理する
ステップとをさらに含むことを特徴とする請求項１に記
載の、半導体素子のルテニウム・ストレージ電極の形成
方法。 - 【請求項９】 前記ルテニウム膜をマスクなしにエッチ
ングすることを特徴とする請求項１に記載の、半導体素
子のルテニウム・ストレージ電極の形成方法。
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|---|---|---|---|
| KR1020010086526A KR20030056326A (ko) | 2001-12-28 | 2001-12-28 | 반도체 소자의 루테늄 전하저장전극 형성 방법 |
| KR2001-086526 | 2001-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282737A true JP2003282737A (ja) | 2003-10-03 |
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ID=36121990
Family Applications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2023089939A1 (ja) * | 2021-11-19 | 2023-05-25 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理方法 |
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| KR100515058B1 (ko) * | 2003-03-31 | 2005-09-14 | 삼성전자주식회사 | 금속 패턴을 갖는 반도체 소자의 형성방법 |
| GB0428204D0 (en) * | 2004-12-23 | 2005-01-26 | Clinical Designs Ltd | Medicament container |
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| KR100881728B1 (ko) * | 2007-05-04 | 2009-02-06 | 주식회사 하이닉스반도체 | 루테늄전극을 구비한 반도체소자 및 그 제조 방법 |
| KR100884345B1 (ko) * | 2007-10-24 | 2009-02-18 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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| US8419953B1 (en) | 2011-06-28 | 2013-04-16 | Western Digital (Fremont), Llc | Method and system for removing an antiferromagnetic seed structure |
| CN102427039A (zh) * | 2011-11-02 | 2012-04-25 | 上海宏力半导体制造有限公司 | 光阻去除方法 |
| KR101980668B1 (ko) | 2012-11-21 | 2019-05-22 | 삼성전자주식회사 | 식각 조성물 및 이를 이용한 반도체 장치의 제조방법 |
| TWI621234B (zh) * | 2014-05-16 | 2018-04-11 | 盛美半導體設備（上海）有限公司 | Method of forming interconnect structure |
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|---|---|---|---|---|
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| US6130102A (en) | 1997-11-03 | 2000-10-10 | Motorola Inc. | Method for forming semiconductor device including a dual inlaid structure |
| US6436723B1 (en) | 1998-10-16 | 2002-08-20 | Kabushiki Kaisha Toshiba | Etching method and etching apparatus method for manufacturing semiconductor device and semiconductor device |
| US6274471B1 (en) * | 1999-06-04 | 2001-08-14 | Taiwan Semiconductor Manufacturing Company | Method for making high-aspect-ratio contacts on integrated circuits using a borderless pre-opened hard-mask technique |
| US6830979B2 (en) * | 2001-05-23 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
-
2001
- 2001-12-28 KR KR1020010086526A patent/KR20030056326A/ko not_active Ceased
-
2002
- 2002-11-12 US US10/291,626 patent/US6696338B2/en not_active Expired - Fee Related
- 2002-11-13 TW TW091133243A patent/TWI231568B/zh not_active IP Right Cessation
- 2002-11-15 JP JP2002332399A patent/JP2003282737A/ja active Pending
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| WO2023089939A1 (ja) * | 2021-11-19 | 2023-05-25 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理方法 |
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| TW200408060A (en) | 2004-05-16 |
| KR20030056326A (ko) | 2003-07-04 |
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