JP2003288049A - 半導体装置およびその駆動方法 - Google Patents

半導体装置およびその駆動方法

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Abstract

(57)【要約】 【課題】 発光装置において、発光素子に電流を供給す
るＴＦＴのしきい値が画素ごとにばらつくことによって
生ずる輝度ムラが、発光装置の画質向上の足かせとなっ
ていた。 【解決手段】 容量手段１０８には、リセット用電源線
１１０の電位に、ＴＦＴ１０５のしきい値電圧分を加え
た、もしくは減じた電位が保持され、ＴＦＴ１０６のゲ
ート電極には、映像信号に当該しきい値電圧を上乗せし
たものが印加される。画素内のＴＦＴは近接配置されて
おり、特性ばらつきが生じにくい。これにより、ＴＦＴ
１０６のしきい値が画素ごとにばらついても、ＴＦＴ１
０５のしきい値で相殺され、所望のドレイン電流をＥＬ
素子１０９に供給することが出来る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタを有
する半導体装置およびその駆動方法に関する。本発明は
また、ガラス、プラスチック等の絶縁体上に作製される
薄膜トランジスタ(以後、ＴＦＴと表記する)を有する半
導体装置を含むアクティブマトリクス型発光装置および
その駆動方法に関する。また、このような発光装置を用
いた電子機器に関する。
【０００２】
【従来の技術】近年、エレクトロルミネッセンス(Elect
ro Luminescence：ＥＬ)素子等を始めとした発光素子
を用いた表示装置の開発が活発化している。発光素子
は、自らが発光するために視認性が高く、液晶表示装置
(ＬＣＤ)等において必要なバックライトを必要としない
ために薄型化に適しているとともに、視野角にほとんど
制限が無い。
【０００３】ここで、ＥＬ素子とは、電場を加えること
で発生するルミネッセンスが得られる発光層を有する素
子を指す。この発光層においては、一重項励起状態から
基底状態に戻る際の発光(蛍光)と、三重項励起状態から
基底状態に戻る際の発光(燐光)とがあるが、本発明にお
いて、発光装置とは、上述したいずれの発光形態であっ
ても良い。
【０００４】ＥＬ素子は、一対の電極(陽極と陰極)間に
発光層が挟まれる形で構成され、通常、積層構造をとっ
ている。代表的には、「陽極／正孔輸送層／発光層／電
子輸送層／陰極」という積層構造が挙げられる。また、
これ以外にも、陽極と陰極との間に、「正孔注入層／正
孔輸送層／発光層／電子輸送層」または「正孔注入層／
正孔輸送層／発光層／電子輸送層／電子注入層」の順に
積層する構造がある。本発明の発光装置に用いるＥＬ素
子の構造としては、上述の構造のいずれを採用していて
も良い。また、発光層に対して蛍光性色素等をドーピン
グしても良い。
【０００５】ここでは、ＥＬ素子において、陽極と陰極
との間に設けられる全ての層を総称してＥＬ層と呼ぶ。
よって、上述の正孔注入層、正孔輸送層、発光層、電子
輸送層、電子注入層は、全てＥＬ素子に含まれ、陽極、
ＥＬ層、および陰極で構成される発光素子をＥＬ素子と
呼ぶ。
【０００６】図８に、一般的な発光装置における画素の
構成を示す。なお、代表的な発光装置として、ＥＬ表示
装置を例とする。図８に示した画素は、ソース信号線８
０１、ゲート信号線８０２、スイッチング用ＴＦＴ８０
３、駆動用ＴＦＴ８０４、容量手段８０５、ＥＬ素子８
０６、電流供給線８０７、電源線８０８を有している。
【０００７】各部の接続関係について説明する。ここ
で、ＴＦＴはゲート、ソース、ドレインを有する３端子
素子であるが、ソース、ドレインについてはＴＦＴの構
造上、明確な区別が困難である。よって、素子間の接続
について説明する際は、ソース、ドレインのうち一方を
第１の電極、他方を第２の電極と表記する。ＴＦＴのＯ
Ｎ、ＯＦＦについて、各端子の電位(例えばＴＦＴのゲ
ート・ソース間電圧を説明する場合等)について定義が
必要な場合には、ソース、ドレインと表記する。
【０００８】また、ＴＦＴがＯＮしているとは、ＴＦＴ
のゲート・ソース間電圧がそのしきい値を超え、ソース
・ドレイン間に電流が流れる状態をいい、ＴＦＴがＯＦ
Ｆしているとは、ＴＦＴのゲート・ソース間電圧がその
しきい値を下回り、ソース・ドレイン間に電流が流れて
いない状態をいう。ただし、ＴＦＴのゲート・ソース間
電圧がしきい値を下回っている場合にも、ソース・ドレ
イン間にはわずかにリーク電流が流れるが、ＴＦＴの状
態としては同様にＯＦＦしているものとして扱う。
【０００９】スイッチング用ＴＦＴ８０３のゲート電極
は、ゲート信号線８０２に接続され、第１の電極は、ソ
ース信号線８０１に接続され、第２の電極は、駆動用Ｔ
ＦＴ８０４のゲート電極に接続されている。駆動用ＴＦ
Ｔ８０４の第１の電極は、電流供給線８０７に接続さ
れ、第２の電極は、ＥＬ素子８０６の第１の電極に接続
されている。ＥＬ素子８０６の第２の電極は、電源線８
０８に接続されている。電流供給線８０７と電源線８０
８とは互いに電位差を有している。また、発光中に駆動
用ＴＦＴ８０４のゲート・ソース間電圧を保持するため
に、駆動用ＴＦＴ８０４のゲート電極と、電流供給線８
０７等の一定電位との間に容量手段８０５を設けても良
い。
【００１０】ゲート信号線８０２にパルスが入力されて
スイッチング用ＴＦＴ８０３がＯＮすると、ソース信号
線８０１に入力されてきている映像信号は、駆動用ＴＦ
Ｔ８０４のゲート電極へと入力される。入力された映像
信号の電位に従って、駆動用ＴＦＴ８０４のゲート・ソ
ース間電圧が決定し、駆動用ＴＦＴ８０４のソース・ド
レイン間を流れる電流(以下、ドレイン電流と表記)の値
が決定する。この電流はＥＬ素子８０６に供給され、Ｅ
Ｌ素子８０６が発光する。
【００１１】ところで、多結晶シリコン(ポリシリコン
以下Ｐ−Ｓｉ)で形成されたＴＦＴは、非晶質シリコ
ン(アモルファスシリコン 以下Ａ−Ｓｉ)で形成された
ＴＦＴよりも電界効果移動度が高く、ＯＮ電流が大きい
ため、発光装置に用いるトランジスタとしてより適して
いる。
【００１２】反面、Ｐ−Ｓｉで形成されたＴＦＴは、結
晶粒界における欠陥に起因して、その電気的特性にばら
つきが生じやすいといった問題点を有している。
【００１３】図８に示した画素において、ＴＦＴのしき
い値、例えば駆動用ＴＦＴ８０４のしきい値が画素ごと
にばらつくと、異なる画素に同じ映像信号を入力した場
合にも、しきい値ばらつきに応じてＴＦＴのドレイン電
流値がばらつくため、ＥＬ素子８０６の輝度に差が生ず
る。アナログ階調方式を採用している表示装置の場合、
これが特に問題となっていた。
【００１４】最近、このようなＴＦＴのしきい値ばらつ
きを補正することの出来るものが提案されている。その
内の一例としては、図１０に示すような構成が挙げられ
る（特許文献１参照）。
【００１５】
【特許文献１】国際公開番号９９−４８４０３号パンフ
レット（Ｐ２５、Ｆｉｇ３、Ｆｉｇ４）
【００１６】図１０に示した画素は、ソース信号線１０
０１、第１〜第３のゲート信号線１００２〜１００４、
ＴＦＴ１００５〜１００８、容量手段１００９(Ｃ2)、
１０１０(Ｃ1)、ＥＬ素子１０１１、電流供給線１０１
２、電源線１０１３を有する。
【００１７】ＴＦＴ１００５のゲート電極は、第１のゲ
ート信号線１００２に接続され、第１の電極は、ソース
信号線１００１に接続され、第２の電極は、容量手段１
００９の第１の電極に接続されている。容量手段１００
９の第２の電極は、容量手段１０１０の第１の電極に接
続され、容量手段１０１０の第２の電極は、電流供給線
１０１２に接続されている。ＴＦＴ１００６のゲート電
極は、容量手段１００９の第２の電極および容量手段１
０１０の第１の電極に接続され、第１の電極は、電流供
給線１０１２に接続され、第２の電極は、ＴＦＴ１００
７の第１の電極およびＴＦＴ１００８の第１の電極に接
続されている。ＴＦＴ１００７のゲート電極は、第２の
ゲート信号線１００３に接続され、第２の電極は、容量
手段１００９の第２の電極に接続されている。ＴＦＴ１
００８のゲート電極は、第３のゲート信号線１００４に
接続され、第２の電極は、ＥＬ素子１０１１の第１の電
極に接続されている。ＥＬ素子１０１１の第２の電極
は、電源線１０１３に接続され、電流供給線１０１２と
は互いに電位差を有する。
【００１８】図１０(Ａ)(Ｂ)および図１１(Ａ)〜(Ｆ)を
用いて、動作について説明する。図１０(Ｂ)は、ソース
信号線１００１、第１〜第３のゲート信号線１００２〜
１００４に入力される映像信号およびパルスのタイミン
グを示しており、図１１に示す各動作に合わせて、I〜V
IIIの区間に分割している。また、図１０に示した画素
の一例では、４つのＴＦＴを用いて構成され、その極性
はいずれもＰチャネル型である。よって、ゲート電極に
Ｌレベルが入力されてＯＮし、Ｈレベルが入力されてＯ
ＦＦするものとする。また、ソース信号線１００１に入
力される映像信号は、ここでは入力される期間のみを示
すためパルス状に示されているが、アナログ階調方式の
場合、所定のアナログ量の電位をとる。
【００１９】まず、第１および第３のゲート信号線１０
０２、１００４がＬレベルとなり、ＴＦＴ１００５、１
００８がＯＮする(区間I)。続いて第２のゲート信号線
１００３がＬレベルとなり、ＴＦＴ１００７がＯＮす
る。ここで、図１１(Ａ)に示すように、容量手段１００
９、１０１０に電荷が貯まり、容量手段１０１０の両電
極間の電位差、つまり容量手段１０１０に保持されてい
る電圧が、ＴＦＴ１００６のしきい値|Ｖth|を上回った
ところで、ＴＦＴ１００６がＯＮする(区間II)。
【００２０】続いて、第３のゲート信号線１００４がＨ
レベルとなって、ＴＦＴ１００８がＯＦＦする。する
と、容量手段１００９、１０１０に貯まっていた電荷が
再び移動し、容量手段１０１０に保持されている電圧
は、やがて|Ｖth|に等しくなる。このとき、図１１(Ｂ)
にも示すように、電流供給線１０１２、ソース信号線１
００１の電位はいずれもＶDDであるので、容量手段１０
０９においても、保持されている電圧は|Ｖth|に等しく
なる。よって、やがてＴＦＴ１００６がＯＦＦする。
【００２１】前述のように、容量手段１００９、１０１
０に保持されている電圧が|Ｖth|に等しくなった後、第
２のゲート信号線１００３がＨレベルとなり、ＴＦＴ１
００７がＯＦＦする(区間IV)。この動作により、図１１
(Ｃ)に示すように、容量手段１００９において|Ｖth|が
保持される。
【００２２】このとき、容量手段１０１０(Ｃ1)に保持
されている電荷Ｑ1について、式(１)のような関係が成
立する。同時に、容量手段１００９(Ｃ2)に保持されて
いる電荷Ｑ2について、式(２)のような関係が成立す
る。
【００２３】
【数１】
【００２４】
【数２】
【００２５】続いて、図１１(Ｄ)に示すように、映像信
号の入力が行われる(区間V)。ソース信号線１００１に
映像信号が出力されてきて、その電位がＶDDから映像信
号の電位ＶData(ここでは、ＴＦＴ１００６がＰチャネ
ル型であるので、ＶDD＞ＶDat aとする)となる。このと
きの、ＴＦＴ１００６のゲート電極の電位をＶPとし、
このノードにおける電荷をＱとすると、容量手段１００
９、１０１０とを含めた電荷保存則により、式(３)(４)
のような関係が成立する。
【００２６】
【数３】
【００２７】
【数４】
【００２８】式(１)〜(４)より、ＴＦＴ１００６のゲー
ト電極の電位ＶPは、式(５)で表される。
【００２９】
【数５】
【００３０】よって、ＴＦＴ１００６のゲート・ソース
間電圧ＶGSは、式(６)で表される。
【００３１】
【数６】
【００３２】式(６)右辺には、Ｖthの項が含まれる。す
なわち、ソース信号線１００１より入力される映像信号
には、その画素におけるＴＦＴ１００６のしきい値電圧
が上乗せされて容量手段１００９、１０１０によって保
持される。
【００３３】映像信号の入力が完了すると、第１のゲー
ト信号線１００２がＨレベルとなってＴＦＴ１００５が
ＯＦＦする(区間VI)。その後、ソース信号線１００１は
所定の電位に戻る(区間VII)。以上の動作によって、映
像信号の画素への書き込み動作が完了する(図１１
(Ｅ))。
【００３４】続いて、第３のゲート信号線１００４がＬ
レベルとなり、ＴＦＴ１００８がＯＮし、ＥＬ素子１０
１１に図１１(Ｆ)に示すように電流が流れることによっ
てＥＬ素子１０１１が発光する。このときＥＬ素子１０
１１に流れる電流値は、ＴＦＴ１００６のゲート・ソー
ス間電圧に従ったものであり、ＴＦＴ１００６を流れる
ドレイン電流ＩDSは、式(７)で表される。
【００３５】
【数７】
【００３６】式(７)より、ＴＦＴ１００６のドレイン電
流ＩDSは、しきい値Ｖthの値に依存しないことがわか
る。よって、画素ごとにＴＦＴ１００６のしきい値がば
らついたとしても、それぞれの画素のＥＬ素子１０１１
に流れる電流値は変わらない。よって、映像信号ＶData
に従った電流が正しくＥＬ素子１０１１を流れる。
【００３７】
【発明が解決しようとする課題】しかし、前述の構成の
場合、式(７)において、ドレイン電流ＩDSは、容量
Ｃ1、Ｃ2の値に依存する。すなわち、容量手段１００
９、１０１０の容量値がばらついた場合、ドレイン電流
ＩDSがばらついてしまうことになる。
【００３８】そこで本発明では、前述の問題点、具体的
には、容量値のばらつきの影響を受けることのない構成
によって、ＴＦＴのしきい値ばらつきを補正することの
可能な半導体装置およびその駆動方法を提供することを
目的とする。
【００３９】
【課題を解決するための手段】本発明の動作原理を、図
１４を用いて説明する。図１４(Ａ)(Ｂ)のような回路を
考える。スイッチング素子１４０３、１４１３は、それ
ぞれ信号の入力(Signal)によって制御される素子であ
り、導通、非導通の状態をとれるものであれば良い。例
えば、ＴＦＴのように、入力信号によってＯＮ、ＯＦＦ
の選択が出来るものであれば良い。
【００４０】また、素子の両端の電極に電位差を与えた
とき、単一方向にのみ電流を生ずる素子を、整流性素子
と定義する。整流性素子としては、ダイオードや、ゲー
ト・ドレイン間を短絡(このような状態をダイオード接
続と表記する)したＴＦＴが挙げられる。
【００４１】図１４(Ａ)(Ｂ)に示すように、スイッチン
グ素子１４０３、１４１３、容量手段１４０２、１４１
２、整流性素子１４０１、１４１１をそれぞれ接続した
回路を考える。整流性素子１４０１はＰチャネル型ＴＦ
Ｔを用いたものであり、整流性素子１４１１はＮチャネ
ル型ＴＦＴを用いたものである。
【００４２】ここで、回路のそれぞれの端子を、α、
β、γ、δとする。端子α〜γには、それぞれある一定
電位が与えられているとする。図１４(Ａ)の場合、端子
α、βに与えられている電位はＶSS、端子γに与えられ
ている電位はＶReset(≧ＶSS＋|ＶthＰ|：ＶthＰは１４
０１のしきい値)とし、図１４(Ｂ)の場合、端子α、β
に与えられている電位はＶX、端子γに与えられている
電位はＶReset(≦ＶX−|ＶthＮ|：ＶthＮは１４１１の
しきい値)とする。
【００４３】今、図１４(Ｃ)においてｉで示される期間
で、スイッチング素子１４０３、１４１３が導通する。
すると、図１４(Ａ)において、整流性素子であるＴＦＴ
１４０１のゲート電極およびドレイン電極の電位が低下
し、ＶSSとなる。一方、図１４(Ｂ)においては、整流性
素子であるＴＦＴ１４１１のゲート電極およびドレイン
電極の電位が上昇し、ＶXとなる。ＴＦＴ１４０１、１
４１１のいずれにおいても、ソース・ドレイン間電圧が
そのしきい値電圧の絶対値を上回るため、ＯＮする。
【００４４】続いて、図１４(Ｃ)においてiiで示される
期間で、スイッチング素子１４０３、１４１３が非導通
となる。このとき、ＴＦＴ１４０１、１４１１はともに
ＯＮしているのでそれぞれのソース・ドレイン間に電流
が生じ、図１４(Ａ)におけるＴＦＴ１４０１のゲート電
極およびドレイン電極の電位は上昇し、図１４(Ｂ)にお
けるＴＦＴ１４１１のゲート電極およびドレイン電極の
電位は下降する。したがって、ＴＦＴ１４０１、１４１
１のソース・ドレイン間電圧、つまりＴＦＴ１４０１、
１４１１のゲート・ソース間電圧が小さくなっていく。
【００４５】やがて、ＴＦＴ１４０１、１４１１のゲー
ト・ソース間電圧は、それぞれのＴＦＴのしきい値電圧
の絶対値に等しくなる。これにより、ＴＦＴ１４０１、
１４１１はＯＦＦする。このときの、ＴＦＴ１４０１、
１４１１のドレイン電極の電位と、端子αとの電位差
は、容量手段１４０２、１４１２によってそれぞれ保持
される。
【００４６】よって、図１４(Ｃ)においてiiiで示され
る期間で、図１４(Ａ)においては、端子δより、Ｖ
Reset−|ＶthＰ|が出力され、図１４(Ｂ)においては、
端子δより、ＶReset＋|ＶthＮ|が出力される。
【００４７】図１４(Ａ)(Ｂ)いずれの場合も、ＴＦＴ１
４０１、１４１１のしきい値電圧を取り出すことが出来
ているのがわかる。例えば、この状態で端子αに信号の
入力があると、容量手段１４０２、１４１２による容量
結合により、端子δは入力された信号の電圧分だけ、電
位が変化する。端子δには、あらかじめＴＦＴのしきい
値電圧が現れていることから、信号の入力に対し、ＴＦ
Ｔのしきい値電圧分の補正がかかったことになる。
【００４８】動作原理を同じくした他の構成として、図
１４(Ｄ)(Ｅ)に示すように、スイッチング素子１４０３
に代えて、ダイオード１４１０、もしくは容量手段１４
２０を設け、端子βの電位を低く(ここではＶSS)するこ
とにより、ＴＦＴ１４０１のゲート電極およびドレイン
電極の電位を下げるようにしても良い。このとき、端子
δの電位は、（ＶSS＋|ＶthＤ|：ＶthＤはダイオード１
４１０のしきい値）まで降下しうる。図１４(Ｄ)の場
合、一度ＴＦＴ１４０１のゲート電極およびドレイン電
極の電位が下がった後は、端子βの電位を上げれば(こ
こではＶDD)、逆方向の電流は流れないので、スイッチ
ング素子を非導通としたのと同様となる。
【００４９】なお、ＴＦＴ１４０１はＰチャネル型ＴＦ
Ｔを用いているが、Ｎチャネル型ＴＦＴでも良い。この
場合、端子γ側にＴＦＴ１４０１のドレイン電極および
ゲート電極が接続される。同様に、ＴＦＴ１４１１はＮ
チャネル型ＴＦＴを用いているが、Ｐチャネル型ＴＦＴ
でも良い。この場合、端子γ側にＴＦＴ１４１１のドレ
イン電極およびゲート電極が接続される。
【００５０】また、ＴＦＴ１４０１、１４１１は、それ
ぞれダイオードを用いても良い。ここで用いるダイオー
ドには、通常のＰＮ接合を有するダイオードの他、前述
のダイオード接続ＴＦＴを用いても良い。
【００５１】ここでは、発光装置におけるＴＦＴのしき
い値ばらつきを補正し、ＥＬ素子の輝度ばらつきを低減
することを課題とし、それに対する解決方法として述べ
ているが、本発明の動作原理は、発光装置におけるＴＦ
Ｔのしきい値ばらつきを補正するためだけにとどまら
ず、他の電子回路にももちろん応用が可能である。
【００５２】本発明の構成を以下に記す。
【００５３】本発明の半導体装置は、整流性素子と、容
量手段と、スイッチング素子とを有し、前記整流性素子
の第１の電極は、前記容量手段の第１の電極および、前
記スイッチング素子の第１の電極と電気的に接続されて
いることを特徴としている。
【００５４】本発明の半導体装置は、第１の整流性素子
と、第２の整流性素子と、容量手段とを有し、前記第１
の整流性素子の第１の電極は、前記容量手段の第１の電
極および、前記第２の整流性素子の第１の電極と電気的
に接続されていることを特徴としている。
【００５５】本発明の半導体装置は、整流性素子と、容
量手段と、スイッチング素子とを有し、前記整流性素子
の第１の電極には、第１の電源電位Ｖ1が与えられ、前
記整流性素子の第２の電極は、前記容量手段の第１の電
極および、前記スイッチング素子の第１の電極と電気的
に接続され、前記スイッチング素子の第２の電極には、
第２の電源電位Ｖ2が与えられ、前記容量手段の第２の
電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−Ｖ
Data)以上Ｖ3以下の電位を有する信号が入力される半導
体装置であって、前記整流性素子のしきい値電圧がＶth
であるとき、前記整流性素子の第２の電極より、(Ｖ1＋
|Ｖth|)、Ｖ2、(Ｖ1＋|Ｖth|±ＶDa ta)のいずれかの電
位を有する信号を得ることを特徴としている。
【００５６】本発明の半導体装置は、整流性素子と、容
量手段と、スイッチング素子とを有し、前記整流性素子
の第１の電極には、第１の電源電位Ｖ1が与えられ、前
記整流性素子の第２の電極は、前記容量手段の第１の電
極および、前記スイッチング素子の第１の電極と電気的
に接続され、前記スイッチング素子の第２の電極には、
第２の電源電位Ｖ2が与えられ、前記容量手段の第２の
電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−Ｖ
Data)以上Ｖ3以下の電位を有する信号が入力される半導
体装置であって、前記整流性素子のしきい値電圧がＶth
であるとき、前記整流性素子の第２の電極より、(Ｖ1−
|Ｖth|)、Ｖ2、(Ｖ1−|Ｖth|±ＶDa ta)のいずれかの電
位を有する信号を得ることを特徴としている。
【００５７】本発明の半導体装置は、第１の整流性素子
と、第２の整流性素子と、容量手段とを有し、前記第１
の整流性素子の第１の電極には、第１の電源電位Ｖ1が
与えられ、前記第１の整流性素子の第２の電極は、前記
容量手段の第１の電極および、前記第２の整流性素子の
第１の電極と電気的に接続され、前記第２の整流性素子
の第２の電極には、Ｖ2以上Ｖ2'以下の電位を有する第
１の信号が入力され、前記容量手段の第２の電極には、
Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−Ｖ Data)以上
Ｖ3以下の電位を有する第２の信号が入力される半導体
装置であって、前記第１の整流性素子のしきい値電圧が
Ｖth１、前記第２の整流性素子のしきい値電圧がＶth２
であるとき、前記第１の整流性素子の第２の電極より、
(Ｖ1−|Ｖth１|)、（Ｖ2＋Ｖth２）、（Ｖ1−|Ｖth１|
±ＶData）のいずれかの電位を有する信号を得ることを
特徴としている。
【００５８】本発明の半導体装置は、第１の整流性素子
と、第２の整流性素子と、容量手段とを有し、前記第１
の整流性素子の第１の電極には、第１の電源電位Ｖ1が
与えられ、前記第１の整流性素子の第２の電極は、前記
容量手段の第１の電極および、前記第２の整流性素子の
第１の電極と電気的に接続され、前記第２の整流性素子
の第２の電極には、Ｖ2以上Ｖ2'以下の電位の電圧振幅
を有する第１の信号が入力され、前記容量手段の第２の
電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−Ｖ
Data)以上Ｖ3以下の電位を有する第２の信号が入力され
る半導体装置であって、前記第１の整流性素子のしきい
値電圧がＶth１、前記第２の整流性素子のしきい値電圧
がＶth２であるとき、前記第１の整流性素子の第２の電
極より、(Ｖ1＋Ｖth１)、（Ｖ2'−Ｖth２）、（Ｖ1＋Ｖ
th１±ＶData）のいずれかの電位を有する信号を得るこ
とを特徴としている。
【００５９】本発明の半導体装置は、前記整流性素子
は、ゲート・ドレイン間を接続したトランジスタを用い
てなり、前記ゲート・ドレイン間を接続したトランジス
タがＮチャネル型であるとき、Ｖ1＜Ｖ2であり、前記ゲ
ート・ドレイン間を接続したトランジスタがＰチャネル
型であるとき、Ｖ1＞Ｖ2であることを特徴としている。
【００６０】本発明の半導体装置は、前記第１の整流性
素子は、ゲート・ドレイン間を接続したトランジスタを
用いてなり、前記ゲート・ドレイン間を接続したトラン
ジスタがＮチャネル型であるとき、Ｖ1＜Ｖ2であり、前
記ゲート・ドレイン間を接続したトランジスタがＰチャ
ネル型であるとき、Ｖ1＞Ｖ2であることを特徴としてい
る。
【００６１】本発明の半導体装置は、前記半導体装置
は、さらにトランジスタを有し、前記トランジスタのゲ
ート電極は、前記容量手段の第１の電極と電気的に接続
されていることを特徴としている。
【００６２】本発明の半導体装置は、複数の画素を有す
る半導体装置であって、前記複数の画素はそれぞれ、ソ
ース信号線と、第１および第２のゲート信号線と、リセ
ット用電源線と、電流供給線と、第１乃至第４のトラン
ジスタと、容量手段と、発光素子とを有し、前記第１の
トランジスタのゲート電極は、前記第１のゲート信号線
と電気的に接続され、第１の電極は、前記ソース信号線
と電気的に接続され、第２の電極は、前記容量手段の第
１の電極と電気的に接続され、前記容量手段の第２の電
極は、前記第２のトランジスタのゲート電極および第１
の電極と、前記第３のトランジスタのゲート電極と電気
的に接続され、前記第２のトランジスタの第２の電極
は、前記リセット用電源線と電気的に接続され、前記第
３のトランジスタの第１の電極は、前記電流供給線と電
気的に接続され、第２の電極は、前記発光素子の第１の
電極と電気的に接続され、前記第４のトランジスタのゲ
ート電極は、前記第２のゲート信号線と電気的に接続さ
れ、第１の電極は、前記ソース信号線もしくは、前記第
１のトランジスタの第２の電極と電気的に接続され、第
２の電極は、前記第２のトランジスタのゲート電極およ
び第１の電極と、前記第３のトランジスタのゲート電極
と電気的に接続されていることを特徴としている。
【００６３】本発明の半導体装置は、複数の画素を有す
る半導体装置であって、前記複数の画素はそれぞれ、ソ
ース信号線と、第１および第２のゲート信号線と、リセ
ット用電源線と、電流供給線と、第１乃至第３のトラン
ジスタと、容量手段と、ダイオードと、発光素子とを有
し、前記第１のトランジスタのゲート電極は、前記第１
のゲート信号線と電気的に接続され、第１の電極は、前
記ソース信号線と電気的に接続され、第２の電極は、前
記容量手段の第１の電極と電気的に接続され、前記容量
手段の第２の電極は、前記第２のトランジスタのゲート
電極および第１の電極と、前記第３のトランジスタのゲ
ート電極と電気的に接続され、前記第２のトランジスタ
の第２の電極は、前記リセット用電源線と電気的に接続
され、前記第３のトランジスタの第１の電極は、前記電
流供給線と電気的に接続され、第２の電極は、前記発光
素子の第１の電極と電気的に接続され、前記ダイオード
の第１の電極は、前記第２のトランジスタのゲート電極
および第１の電極と、前記第３のトランジスタのゲート
電極と電気的に接続され、第２の電極は、前記第２のゲ
ート信号線と電気的に接続されていることを特徴として
いる。
【００６４】本発明の半導体装置は、複数の画素を有す
る半導体装置であって、前記複数の画素はそれぞれ、ソ
ース信号線と、第１および第２のゲート信号線と、リセ
ット用電源線と、電流供給線と、第１乃至第３のトラン
ジスタと、第１および第２の容量手段と、発光素子とを
有し、前記第１のトランジスタのゲート電極は、前記第
１のゲート信号線と電気的に接続され、第１の電極は、
前記ソース信号線と電気的に接続され、第２の電極は、
前記第１の容量手段の第１の電極と電気的に接続され、
前記第１の容量手段の第２の電極は、前記第２のトラン
ジスタのゲート電極および第１の電極と、前記第３のト
ランジスタのゲート電極と電気的に接続され、前記第２
のトランジスタの第２の電極は、前記リセット用電源線
と電気的に接続され、前記第３のトランジスタの第１の
電極は、前記電流供給線と電気的に接続され、第２の電
極は、前記発光素子の第１の電極と電気的に接続され、
前記第２の容量手段の第１の電極は、前記第２のトラン
ジスタのゲート電極および第１の電極と、前記第３のト
ランジスタのゲート電極と電気的に接続され、第２の電
極は、前記第２のゲート信号線と電気的に接続されてい
ることを特徴としている。
【００６５】本発明の半導体装置は、複数の画素を有す
る半導体装置であって、前記複数の画素はそれぞれ、ソ
ース信号線と、第１乃至第３のゲート信号線と、リセッ
ト用電源線と、電流供給線と、第１乃至第５のトランジ
スタと、第１および第２の容量手段と、発光素子とを有
し、前記第１のトランジスタのゲート電極は、前記第１
のゲート信号線と電気的に接続され、第１の電極は、前
記ソース信号線と電気的に接続され、第２の電極は、前
記第１の容量手段の第１の電極と電気的に接続され、前
記第１の容量手段の第２の電極は、前記第２のトランジ
スタのゲート電極および第１の電極と、前記第３のトラ
ンジスタのゲート電極と電気的に接続され、前記第２の
トランジスタの第２の電極は、前記リセット用電源線と
電気的に接続され、前記第３のトランジスタの第１の電
極は、前記電流供給線と電気的に接続され、第２の電極
は、前記発光素子の第１の電極と電気的に接続され、前
記第４のトランジスタのゲート電極は、前記第２のゲー
ト信号線と電気的に接続され、第１の電極は、前記ソー
ス信号線もしくは、前記第１のトランジスタの第２の電
極と電気的に接続され、第２の電極は、前記第２のトラ
ンジスタのゲート電極および第１の電極と、前記第３の
トランジスタのゲート電極と電気的に接続され、前記第
２の容量手段の第１の電極は、前記第１のトランジスタ
の第２の電極と電気的に接続され、第２の電極は、前記
第３のトランジスタの第２の電極と電気的に接続され、
前記第５のトランジスタのゲート電極は、前記第３のゲ
ート信号線と電気的に接続され、第１の電極は、前記第
３のトランジスタの第２の電極と電気的に接続され、第
２の電極は、前記発光素子の第２の電極の電位に等しい
か、それより低い電源電位に接続されていることを特徴
としている。
【００６６】本発明の半導体装置は、前記半導体装置
は、さらに消去用ゲート信号線と、消去用トランジスタ
とを有し、前記消去用トランジスタのゲート電極は、前
記消去用ゲート信号線と電気的に接続され、第１の電極
は、前記電流供給線と電気的に接続され、第２の電極
は、前記第３のトランジスタのゲート電極と電気的に接
続されていることを特徴としている。
【００６７】本発明の半導体装置は、前記半導体装置
は、さらに消去用ゲート信号線と、消去用トランジスタ
とを有し、前記消去用トランジスタのゲート電極は、前
記消去用ゲート信号線と電気的に接続され、第１の電極
は、前記電流供給線と電気的に接続され、第２の電極
は、前記第１のトランジスタの第２の電極と電気的に接
続されていることを特徴としている。
【００６８】本発明の半導体装置は、前記半導体装置
は、さらに消去用ゲート信号線と、消去用トランジスタ
とを有し、前記消去用トランジスタは、前記電流供給線
と前記第３のトランジスタの第１の電極との間、もしく
は、前記第３のトランジスタの第２の電極と、前記発光
素子の第１の電極との間に設けられ、前記消去用トラン
ジスタのゲート電極は、前記消去用ゲート信号線と電気
的に接続されていることを特徴としている。
【００６９】本発明の半導体装置は、前記第２のトラン
ジスタと、前記第３のトランジスタとは、同一極性であ
ることを特徴としている。
【００７０】本発明の半導体装置の駆動方法は、整流性
素子と、容量手段と、スイッチング素子とを有し、前記
整流性素子の第１の電極には、第１の電源電位Ｖ1が与
えられ、前記整流性素子の第２の電極は、前記容量手段
の第１の電極および、前記スイッチング素子の第１の電
極と電気的に接続され、前記スイッチング素子の第２の
電極には、第２の電源電位Ｖ2が与えられ、前記整流性
素子のしきい値電圧がＶthであるとき、前記スイッチン
グ素子を導通して、前記整流性素子の第２の電極の電位
をＶ2とする第１のステップと、前記第１のステップか
ら、前記スイッチング素子を非導通とし、前記整流性素
子の両電極間の電圧を、しきい値Ｖthに収束させ、前記
整流性素子の第２の電極の電位を（Ｖ1＋Ｖth）とする
第２のステップとを有することを特徴としている。
【００７１】本発明の半導体装置の駆動方法は、整流性
素子と、容量手段と、スイッチング素子とを有し、前記
整流性素子の第１の電極には、第１の電源電位Ｖ1が与
えられ、前記整流性素子の第２の電極は、前記容量手段
の第１の電極および、前記スイッチング素子の第１の電
極と電気的に接続され、前記スイッチング素子の第２の
電極には、第２の電源電位Ｖ2が与えられ、前記容量手
段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、また
は(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する信号が入力
され、前記整流性素子のしきい値電圧がＶthであると
き、前記スイッチング素子を導通して、前記整流性素子
の第２の電極の電位をＶ2とする第１のステップと、前
記第１のステップから、前記スイッチング素子を非導通
とし、前記整流性素子の両電極間の電圧を、しきい値Ｖ
thに収束させ、前記整流性素子の第２の電極の電位を
（Ｖ1＋Ｖth）とする第２のステップと、前記容量手段
の第２の電極の電位をＶDataだけ変化させ、前記整流性
素子の第２の電極の電位を(Ｖ1＋Ｖth±ＶData)とする
第３のステップとを有することを特徴としている。
【００７２】本発明の半導体装置の駆動方法は、整流性
素子と、容量手段と、スイッチング素子とを有し、前記
整流性素子の第１の電極には、第１の電源電位Ｖ1が与
えられ、前記整流性素子の第２の電極は、前記容量手段
の第１の電極および、前記スイッチング素子の第１の電
極と電気的に接続され、前記スイッチング素子の第２の
電極には、第２の電源電位Ｖ2が与えられ、前記整流性
素子のしきい値電圧がＶthであるとき、前記スイッチン
グ素子を導通して、前記整流性素子の第２の電極の電位
をＶ2とする第１のステップと、前記第１のステップか
ら、前記スイッチング素子を非導通とし、前記整流性素
子の両電極間の電圧を、しきい値Ｖthに収束させ、前記
整流性素子の第２の電極の電位を（Ｖ1−|Ｖth|）とす
る第２のステップとを有することを特徴としている。
【００７３】本発明の半導体装置の駆動方法は、整流性
素子と、容量手段と、スイッチング素子とを有し、前記
整流性素子の第１の電極には、第１の電源電位Ｖ1が与
えられ、前記整流性素子の第２の電極は、前記容量手段
の第１の電極および、前記スイッチング素子の第１の電
極と電気的に接続され、前記スイッチング素子の第２の
電極には、第２の電源電位Ｖ2が与えられ、前記容量手
段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、また
は(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する信号が入力
され、前記整流性素子のしきい値電圧がＶthであると
き、前記スイッチング素子を導通して、前記整流性素子
の第２の電極の電位をＶ2とする第１のステップと、前
記第１のステップから、前記スイッチング素子を非導通
とし、前記整流性素子の両電極間の電圧を、しきい値Ｖ
thに収束させ、前記整流性素子の第２の電極の電位を
（Ｖ1−|Ｖth|）とする第２のステップと、前記容量手
段の第２の電極の電位をＶDataだけ変化させ、前記整流
性素子の第２の電極の電位を(Ｖ1−|Ｖth|±ＶData)と
する第３のステップとを有することを特徴としている。
【００７４】本発明の半導体装置の駆動方法は、前記半
導体装置は、さらにトランジスタを有し、前記トランジ
スタのゲート電極は、前記整流性素子の第２の電極と電
気的に接続されていることを特徴としている。
【００７５】本発明の半導体装置の駆動方法は、第１の
整流性素子と、第２の整流性素子と、容量手段とを有
し、前記第１の整流性素子の第１の電極には、第１の電
源電位Ｖ1が与えられ、前記第１の整流性素子の第２の
電極は、前記容量手段の第１の電極および、前記第２の
整流性素子の第１の電極と電気的に接続され、前記第２
の整流性素子の第２の電極には、Ｖ2以上Ｖ2'以下の電
位を有する第１の信号が入力され、前記第１の整流性素
子のしきい値電圧がＶth１、前記第２の整流性素子のし
きい値電圧がＶth２であるとき、前記第２の容量手段の
第２の電極の電位をＶ2とし、前記第１の整流性素子の
第２の電極の電位を（Ｖ2＋Ｖth２）とする第１のステ
ップと、前記第１のステップから、前記第２の容量手段
の第２の電極の電位をＶ2'とし、前記第１の整流性素子
の両電極間の電圧を、しきい値Ｖth１に収束させ、前記
整流性素子の第２の電極の電位を（Ｖ1−|Ｖth１|）と
する第２のステップとを有することを特徴としている。
【００７６】本発明の半導体装置の駆動方法は、第１の
整流性素子と、第２の整流性素子と、容量手段とを有
し、前記第１の整流性素子の第１の電極には、第１の電
源電位Ｖ1が与えられ、前記第１の整流性素子の第２の
電極は、前記容量手段の第１の電極および、前記第２の
整流性素子の第１の電極と電気的に接続され、前記第２
の整流性素子の第２の電極には、Ｖ2以上Ｖ2'以下の電
位を有する第１の信号が入力され、前記容量手段の第２
の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−
Ｖ Data)以上Ｖ3以下の電位を有する第２の信号が入力さ
れ、前記第１の整流性素子のしきい値電圧がＶth１、前
記第２の整流性素子のしきい値電圧がＶth２であると
き、前記第２の容量手段の第２の電極の電位をＶ2と
し、前記第１の整流性素子の第２の電極の電位を（Ｖ2
＋Ｖth２）とする第１のステップと、前記第１のステッ
プから、前記第２の容量手段の第２の電極の電位をＶ2'
とし、前記第１の整流性素子の両電極間の電圧を、しき
い値Ｖth１に収束させ、前記整流性素子の第２の電極の
電位を（Ｖ1−|Ｖth１|）とする第２のステップと、前
記容量手段の第２の電極の電位をＶDataだけ変化させ、
前記第１の整流性素子の第２の電極の電位を(Ｖ1−|Ｖ
th１|±ＶData)とする第３のステップとを有することを
特徴としている。
【００７７】本発明の半導体装置の駆動方法は、第１の
整流性素子と、第２の整流性素子と、容量手段とを有
し、前記第１の整流性素子の第１の電極には、第１の電
源電位Ｖ1が与えられ、前記第１の整流性素子の第２の
電極は、前記容量手段の第１の電極および、前記第２の
整流性素子の第１の電極と電気的に接続され、前記第２
の整流性素子の第２の電極には、Ｖ2以上Ｖ2'以下の電
位を有する第１の信号が入力され、前記第１の整流性素
子のしきい値電圧がＶth１、前記第２の整流性素子のし
きい値電圧がＶth２であるとき、前記第２の容量手段の
第２の電極の電位をＶ2'とし、前記第１の整流性素子の
第２の電極の電位を（Ｖ2'−|Ｖth２|）とする第１のス
テップと、前記第１のステップから、前記第２の容量手
段の第２の電極の電位をＶ2とし、前記第１の整流性素
子の両電極間の電圧を、しきい値Ｖth１に収束させ、前
記整流性素子の第２の電極の電位を（Ｖ1＋Ｖth１）と
する第２のステップとを有することを特徴としている。
【００７８】本発明の半導体装置の駆動方法は、第１の
整流性素子と、第２の整流性素子と、容量手段とを有
し、前記第１の整流性素子の第１の電極には、第１の電
源電位Ｖ1が与えられ、前記第１の整流性素子の第２の
電極は、前記容量手段の第１の電極および、前記第２の
整流性素子の第１の電極と電気的に接続され、前記第２
の整流性素子の第２の電極には、Ｖ2以上Ｖ2'以下の電
位を有する第１の信号が入力され、前記容量手段の第２
の電極には、Ｖ3以上(Ｖ3＋ＶData)以下、または(Ｖ3−
Ｖ Data)以上Ｖ3以下の電位を有する第２の信号が入力さ
れ、前記第１の整流性素子のしきい値電圧がＶth１、前
記第２の整流性素子のしきい値電圧がＶth２であると
き、前記第２の容量手段の第２の電極の電位をＶ2'と
し、前記第１の整流性素子の第２の電極の電位を（Ｖ2'
−|Ｖth２|）とする第１のステップと、前記第１のステ
ップから、前記第２の容量手段の第２の電極の電位をＶ
2とし、前記第１の整流性素子の両電極間の電圧を、し
きい値Ｖth１に収束させ、前記整流性素子の第２の電極
の電位を（Ｖ1＋Ｖth１）とする第２のステップと、前
記容量手段の第２の電極の電位をＶDataだけ変化させ、
前記第１の整流性素子の第２の電極の電位を(Ｖ1＋Ｖth
１±ＶData)とする第３のステップとを有することを特
徴としている。
【００７９】本発明の半導体装置の駆動方法は、前記半
導体装置は、さらにトランジスタを有し、前記トランジ
スタのゲート電極は、前記第１の整流性素子の第２の電
極と電気的に接続されていることを特徴としている。
【００８０】本発明の半導体装置の駆動方法は、前記整
流性素子は、ゲート・ドレイン間を接続したトランジス
タを用いてなり、前記トランジスタがＮチャネル型であ
るとき、Ｖ1＜Ｖ2であり、前記トランジスタがＰチャネ
ル型であるとき、Ｖ1＞Ｖ2であることを特徴としてい
る。
【００８１】本発明の半導体装置の駆動方法は、前記第
１の整流性素子は、ゲート・ドレイン間を接続したトラ
ンジスタを用いてなり、前記トランジスタがＮチャネル
型であるとき、Ｖ1＜Ｖ2であり、前記トランジスタがＰ
チャネル型であるとき、Ｖ1＞Ｖ2であることを特徴とし
ている。
【００８２】
【発明の実施の形態】[実施の形態１]図１(Ａ)に、本発
明の第１の実施形態を示す。本実施形態は、ソース信号
線１０１、第１、第２のゲート信号線１０２、１０３、
ＴＦＴ１０４〜１０７、容量手段１０８、ＥＬ素子１０
９、リセット用電源線１１０、電流供給線１１１、電源
線１１２を有する。さらに、映像信号を保持するための
保持容量手段１１３を設けても良い。
【００８３】ＴＦＴ１０４のゲート電極は、第１のゲー
ト信号線１０２に接続され、第１の電極は、ソース信号
線１０１に接続され、第２の電極は、容量手段１０８の
第１の電極に接続されている。ＴＦＴ１０５のゲート電
極と第１の電極とは互いに接続されて容量手段１０８の
第２の電極に接続され、ＴＦＴ１０５の第２の電極は、
リセット用電源線１１０に接続されている。ＴＦＴ１０
６のゲート電極は、容量手段１０８の第２の電極、ＴＦ
Ｔ１０５のゲート電極、および第１の電極に接続され、
ＴＦＴ１０６の第１の電極は、電流供給線１１１に接続
され、第２の電極は、ＥＬ素子１０９の第１の電極に接
続されている。ＥＬ素子１０９の第２の電極は、電源線
１１２に接続され、電流供給線１１１とは互いに電位差
を有している。ＴＦＴ１０７のゲート電極は、第２のゲ
ート信号線１０３に接続され、第１の電極はソース信号
線１０１に接続され、第２の電極は、ＴＦＴ１０６のゲ
ート電極に接続されている。保持容量手段１１３を設け
る場合には、ＴＦＴ１０６のゲート電極と、電流供給線
１１１等の定電位を得られる部位との間に設ければ良
い。
【００８４】図１(Ｂ)は、第１、第２のゲート信号線に
入力されるパルスのタイミングを示している。図１およ
び図２(Ａ)〜(Ｄ)を用いて、動作について説明する。な
お、ここではＴＦＴ１０４、１０７はＮチャネル型ＴＦ
Ｔ、ＴＦＴ１０５、１０６はＰチャネル型ＴＦＴを用い
て構成しているが、ＴＦＴ１０４、１０７に関しては単
にスイッチング素子として機能すれば良く、その極性は
問わない。
【００８５】リセット用電源線１１０の電位が
ＶReset、電流供給線１１１の電位がＶDDであり、Ｖ
Reset＜ＶDDとする。まず、ソース信号線１０１の電位
がＶSS(＜ＶRese t)となり、さらに第２のゲート信号線
１０３がＨレベルとなってＴＦＴ１０７がＯＮする。す
ると、ＴＦＴ１０５、１０６のゲート電極の電位が降下
していく。やがて、ＴＦＴ１０６のゲート・ソース間電
圧がしきい値よりも低くなってＯＮし、続いてＴＦＴ１
０５のゲート・ソース間電圧がしきい値よりも低くなっ
てＯＮする(図２(Ａ))。このとき、図２（Ａ）において
は、ＴＦＴ１０４はＯＦＦしているが、この期間でＯＮ
していても構わない。
【００８６】ＴＦＴ１０５がＯＮすると、リセット用電
源線１１０〜ＴＦＴ１０５〜ＴＦＴ１０７〜ソース信号
線１０１に電流パスが生ずる。よって、ＴＦＴ１０５が
ＯＮした後、すぐに第２のゲート信号線１０３をＬレベ
ルとして、ＴＦＴ１０７をＯＦＦする。同時に、第１の
ゲート信号線１０２をＨレベルとし、ＴＦＴ１０４をＯ
Ｎする。すると、図２(Ｂ)に示すような電荷の移動が生
ずる。ＴＦＴ１０５がＯＮしているので、ＴＦＴ１０
５、１０６のゲート電極の電位が上昇していく。ここ
で、ＴＦＴ１０５のゲート・ドレイン間は接続されてい
るため、ＴＦＴ１０５のゲート・ソース間電圧、すなわ
ちＴＦＴ１０５のソース・ドレイン間電圧がしきい値に
等しくなったところで、ＴＦＴ１０５がＯＦＦする。こ
のとき、ＴＦＴ１０５、１０６のゲート電極の電位は、
(ＶReset−|Ｖth|)である。一方、容量手段１０８に注
目すると、両端の電圧が(ＶReset−|Ｖth|−ＶSS)とな
るだけの電荷が貯まっている。
【００８７】続いて、ソース信号線１０１より、映像信
号が入力される(図２(Ｃ))。ソース信号線１０１の電位
が、ＶSSからＶDataだけ変化する。ここで、容量手段１
０８による容量結合により、ＴＦＴ１０５、１０６のゲ
ート電極の電位もＶDataだけ変化する。このとき、ＴＦ
Ｔ１０５がＯＮしてはならない。このときのＶDataの値
の条件に関しては後述する。一方、ＴＦＴ１０６のソー
ス電位はＶDD(＞ＶRes et)であり、ゲート・ソース間電
圧は、(ＶReset−|Ｖth|＋ＶData−ＶDD)となり、この
ゲート・ソース間電圧に応じたドレイン電流が、ＥＬ素
子１０９に供給され、発光する(図２(Ｄ))。
【００８８】ここで、リセット用電源線１１０の電位Ｖ
Reset、電流供給線１１１の電位ＶD D、ソース信号線１
０１の電位、および映像信号ＶDataの大小関係につい
て、図２(Ｅ)を用いて説明する。
【００８９】まず、固定電位の大小関係としては、ＶSS
＜ＶReset＜ＶDDである。
【００９０】次に、ＴＦＴ１０５、１０６のゲート電極
の電位について考える。図２(Ａ)の初期化によって、Ｔ
ＦＴ１０５、１０６のゲート電極の電位は図２(Ｅ)に
で示した電位、すなわちＶSSとなる。続いて、しきい値
の保存を行っている期間には、ＴＦＴ１０５、１０６の
ゲート電極の電位は上昇し、最終的に図２(Ｅ)にで示
した電位、すなわち(ＶReset−|Ｖth|)となる。続い
て、映像信号が入力されると、の電位からさらにＶ
Dataだけ変化する。ここで、ＶDataが負の値である場
合、ＴＦＴ１０５、１０６のゲート電極の電位は、の
電位よりも低くなる。すなわち、ＴＦＴ１０５のゲート
・ソース間電圧はしきい値よりも低くなってＯＮしてし
まうため、前述の条件に反する。よってＶDataは正の値
である必要がある。よって、映像信号の入力によって、
ＴＦＴ１０５、１０６の電位は、図２(Ｅ)にで示した
電位、すなわち(ＶReset−|Ｖth|＋ＶData)となる。ま
た、ＴＦＴ１０６においては、そのゲート電極の電位が
ＶDD−|Ｖth|よりも高くなるとＯＦＦするので、映像信
号ＶDataのとり得る電位の範囲は、図２(Ｅ)に２００で
示した範囲、すなわち０≦ＶData≦ＶDD−ＶReset(好ま
しくは、ＴＦＴ１０５が確実にＯＦＦするよう、０＜Ｖ
Data≦ＶDD−ＶReset)である必要がある。ただし、階調
０、すなわちＥＬ素子１０９が全く発光しない状態のと
きは、ＴＦＴ１０６がＯＦＦする電位、すなわち(ＶDD
−ＶReset)よりもわずかに高い電位を与えるようにして
も良い。
【００９１】このとき、ＶDataが０に近いほど、ＴＦＴ
１０６のゲート・ソース間電圧の絶対値は大きくなるの
で、ＥＬ素子１０９の輝度は高い。ＶDataが大きい値で
あるほど、ＴＦＴ１０６のゲート・ソース間電圧の絶対
値は小さくなるので、ＥＬ素子１０９の輝度は低い。
【００９２】以上の動作を１画面にわたって行うことに
より、映像の表示を行う。本発明の場合、しきい値の保
存は容量手段１０８のみによってなされるので、前述の
ような容量値のばらつきがＥＬ素子１０９に流れる電流
値に影響することがなく、確実なしきい値補正を行うこ
とが出来る。
【００９３】[実施の形態２]前述のアナログ階調方式と
は異なる方式として、ＴＦＴのしきい値等がＯＮ電流に
影響しにくい領域を用いて、ＥＬ素子１０９を輝度１０
０％、０％の２つの状態のみで制御するデジタル階調方
式が提案されている。この方式では、白、黒の２階調し
か表現出来ないため、時間階調方式や、面積階調方式等
と組み合わせて多階調化を実現している。
【００９４】時間階調方式とは、ＥＬ素子１０９が発光
している時間の差を利用して、視覚的に輝度差を表現す
る方法である。詳細な動作については他の項で述べる
が、このような駆動方法の場合、ＥＬ素子１０９は発
光、非発光の２つの状態のみをとれば良い。よって映像
信号ＶDataもＨレベル、Ｌレベルの２電位のみが与えら
れれば良い。
【００９５】今、ＴＦＴ１０６はＰチャネル型であるの
で、ＶDataがＬレベルのとき、ＥＬ素子１０９が発光
し、ＶDataがＨレベルのとき、ＥＬ素子１０９が非発光
となる。このとき、実施形態１にて示したＶDataの条件
より、ＶDataがＬレベルのとき、その電位は図２(Ｅ)に
て２００で示される範囲のうち、出来るだけＥＬ素子１
０９に多くの電流を供給出来て、かつＴＦＴ１０５がＯ
Ｎしない電位とすれば良い。すなわち(ＶReset−|Ｖ
th|)に等しいか、やや高い電位とすれば良い。一方、Ｖ
ＤａｔａがＨレベルのときは、ＴＦＴ１０６が確実にＯ
ＦＦする電位とすれば良い。この場合、特にその電位は
２００で示された範囲である必要はなく、むしろそれよ
り高い電位、(例えばＶDD等)を入力するのが望ましい。
【００９６】[実施の形態３]図３(Ａ)に、第３の実施形
態として、ＴＦＴの接続を一部異なるものとした例を示
す。概ね図１(Ａ)に示した構成と同様であるが、ＴＦＴ
３０７の第１の電極が、ソース信号線ではなく、ＴＦＴ
３０４の第２の電極に接続されている点が異なる。
【００９７】図３(Ｂ)〜(Ｅ)に沿って、動作について説
明する。リセット用電源線３１０の電位がＶReset、電
流供給線３１１の電位がＶDDであり、ＶReset＜ＶDDと
する。まず、ソース信号線３０１の電位がＶSS(＜Ｖ
Reset)となり、さらに第１、第２のゲート信号線３０
２、３０３がＨレベルとなってＴＦＴ３０４、３０７が
ＯＮする。すると、ＴＦＴ３０５、３０６のゲート電極
の電位が降下していく。やがて、ＴＦＴ３０５のゲート
・ソース間電圧がしきい値よりも低くなってＯＮし、続
いてＴＦＴ３０６のゲート・ソース間電圧がしきい値よ
りも低くなってＯＮする(図３(Ｂ))。
【００９８】ＴＦＴ３０５がＯＮしたことによって、リ
セット用電源線３１０〜ＴＦＴ３０５〜ＴＦＴ３０７〜
ＴＦＴ３０４〜ソース信号線３０１に電流パスが生ず
る。よってＴＦＴ３０５、３０６がいずれもＯＮした
後、すぐに第２のゲート信号線３０３をＬレベルとし
て、ＴＦＴ３０７をＯＦＦする。すると、図３(Ｃ)に示
すような電荷の移動が生ずる。ＴＦＴ３０５がＯＮして
いるので、ＴＦＴ３０５、３０６のゲート電極の電位が
上昇していく。ここで、ＴＦＴ３０５のゲート・ドレイ
ン間は接続されているため、ＴＦＴ３０５のゲート・ソ
ース間電圧、すなわちＴＦＴ３０５のソース・ドレイン
間電圧がしきい値Ｖthに等しくなったところで、ＴＦＴ
３０５がＯＦＦする。このとき、ＴＦＴ３０５、３０６
のゲート電極の電位は、(ＶReset−|Ｖth|)である。一
方、容量手段３０８に注目すると、第２の電極の電位が
変化した分により、電荷が貯まっている。
【００９９】続いて、ソース信号線３０１より、映像信
号が入力される(図３(Ｄ))。ソース信号線３０１の電位
が、ＶSSからＶDataだけ変化する。ここで、容量手段３
０８による容量結合により、ＴＦＴ３０５、３０６のゲ
ート電極の電位もＶDataだけ変化する。このとき、ＴＦ
Ｔ３０５がＯＮしてはならない。一方、ＴＦＴ３０６の
ソース電位はＶDD(＞ＶReset)であり、ゲート・ソース
間電圧は、(ＶReset−|Ｖth|＋ＶData−ＶDD)となり、
このゲート・ソース間電圧に応じたドレイン電流が、Ｅ
Ｌ素子３０９に供給され、発光する(図３(Ｅ))。
【０１００】[実施の形態４]ここで、デジタル階調方式
と時間階調方式とを組み合わせた方法について説明す
る。このような方法を用いて駆動する場合、画素の構成
は図９(Ａ)に示すようなものが一例とされる。スイッチ
ング用ＴＦＴ９０４、駆動用ＴＦＴ９０５に加え、消去
用ＴＦＴ９０６を用いることによって、発光時間の長さ
を細かく制御することが可能となっている。
【０１０１】デジタル階調方式と時間階調方式とを組み
合わせた場合、図９(Ｂ)に示すように、１フレーム期間
を複数のサブフレーム期間に分割する。各サブフレーム
期間は、図９(Ｃ)に示すように、アドレス(書き込み)期
間と、サステイン(発光)期間とを有し、さらに、必要な
場合には消去期間を有する。階調表現の方法としては、
例えば、表示ビット数に応じた数のサブフレーム期間を
設け、各サブフレーム期間におけるサステイン(発光)期
間の長さを、２(n-1)：２(n-2)：・・・：２：１とし、
各サステイン(発光)期間でＥＬ素子の発光、もしくは非
発光の選択をし、１フレーム期間内にＥＬ素子が発光し
ている合計時間の長さの差を利用して階調表現を行う。
発光している合計期間が長ければ輝度が高く、短ければ
輝度が低く認識される。図９(Ｂ)においては４ビット階
調の例を示しており、１フレーム期間は４つのサブフレ
ーム期間に分割され、サステイン(発光)期間の組み合わ
せによって２4＝１６階調を表現出来る。なお、フレー
ム期間の分割数についてはこの限りではなく、さらに多
くのサブフレーム期間に分割されていても良い。
【０１０２】また、階調表現に際しては、サステイン
（発光）期間の長さの比が必ずしも２ (n-1)：２(n-2)：
・・・：２：１となっていなくても良い。
【０１０３】この方法により多階調化を図る場合、下位
ビットのサステイン(発光)期間の長さがより短くなるた
め、サステイン(発光)期間の終了後、直ちに次のアドレ
ス期間を開始しようとすると、異なるサブフレーム期間
のアドレス(書き込み)期間が重複する期間が生ずる。そ
の場合、ある画素に入力される映像信号が、同時に異な
る画素にも入力されてしまうことになるため、正常な表
示が出来なくなる。消去期間は、このような問題を解決
する期間として、図９(Ｂ)において、Ｔｓ３の後、およ
びＴｓ４の後で、隣接するサブフレーム期間に属するア
ドレス(書き込み)期間が重複しないように設けられる。
よって、サステイン(発光)期間が長く、隣接するサブフ
レーム期間に属するアドレス(書き込み)期間の重複が生
ずる心配の無いＳＦ１、ＳＦ２においては、消去期間は
設けられていない。
【０１０４】図４(Ａ)は、実施形態１にて示した構成の
画素に、第３のゲート信号線４１４、消去用ＴＦＴ４１
５を追加し、デジタル階調方式と時間階調方式とを組み
合わせた方法を用いるものである。消去用ＴＦＴ４１５
のゲート電極は、第３のゲート信号線４１４に接続さ
れ、消去用ＴＦＴ４１５の第１の電極は、ＴＦＴ４０６
のゲート信号線に接続され、消去用ＴＦＴ４１５の第２
の電極は、電流供給線４１１に接続されている。また、
映像信号を保持するために、保持容量手段４１３を設け
る場合には、ＴＦＴ４０６のゲート電極と、ある定電位
を得られる部位との間に設ければ良い。図４の場合、電
流供給線４１１との間に設けているが、例えば前段のゲ
ート信号線等でも良い。また、ＴＦＴ４０４の第２の電
極と、電流供給線４１１等の定電位との間に設けても良
いし、保持容量の値を大きくしたい場合には、両方に設
けても良い。
【０１０５】初期化から映像信号の入力、発光までは、
実施形態１にて説明したものと同様である。なお、初期
化、映像信号の入力、およびサステイン(発光)期間にお
いては、消去用ＴＦＴ４１５はＯＦＦしている。
【０１０６】ここで、サステイン(発光)期間から消去期
間における動作について、図４および図１２を用いて説
明する。図１２(Ａ)は、図９(Ｂ)に示したものと同様で
あり、１フレーム期間は４つのサブフレーム期間を有す
る。図１２(Ｂ)に示すとおり、サステイン(発光)期間が
短いサブフレーム期間ＳＦ３、ＳＦ４においては、それ
ぞれ消去期間Ｔｅ３、Ｔｅ４を有している。ここでは、
ＳＦ３での動作を例として説明する。
【０１０７】映像信号の入力が完了した後、図４(Ｂ)に
示すように、ＴＦＴ４０６のゲート・ソース間に電圧に
応じた電流がＥＬ素子４０９に流れて発光する。その
後、当該サステイン(発光)期間の終了するタイミングに
達すると、第３のゲート信号線４１４にパルスが入力さ
れてＨレベルとなり、ＴＦＴ４１５がＯＮし、図４(Ｃ)
に示すように、ＴＦＴ４０６のゲート・ソース間電圧を
０とする。この動作によってＴＦＴ４０６がＯＦＦして
ＥＬ素子４０９への電流が遮断され、強制的にＥＬ素子
４０９が非発光となる。
【０１０８】これらの動作に関するタイミングチャート
を図１２(Ｃ)に示した。初期化、しきい値保存、映像信
号書き込みを行う期間がアドレス(書き込み)期間に含ま
れる。サステイン(発光)期間の後、第３のゲート信号線
４１４にパルスが入力されてＥＬ素子４０９が非発光と
なってから、次に第２のゲート信号線４０３にパルスが
入力されて初期化が始まるまでの期間が消去期間とな
る。
【０１０９】[実施の形態５]本実施形態においては、実
施形態４とは異なる構成によって消去動作を行う例につ
いて、図５を用いて説明する。
【０１１０】図５(Ａ)は、実施形態４と同様、消去用Ｔ
ＦＴ４１５を有する構成であるが、実施形態４におい
て、ＴＦＴ４１５の第１の電極は、ＴＦＴ４０６のゲー
ト電極、つまり容量手段４０８の第２の電極に接続され
ていたのに対し、図５(Ａ)においては、容量手段４０８
の第１の電極に接続されている。
【０１１１】映像信号の入力が完了した後、図５(Ｂ)に
示すように、ＴＦＴ４０６のゲート・ソース間に電圧に
応じた電流がＥＬ素子４０９に流れて発光する。その
後、当該サステイン(発光)期間の終了するタイミングに
達すると、第３のゲート信号線４１４にパルスが入力さ
れてＨレベルとなり、ＴＦＴ４１５がＯＮし、図５(Ｃ)
に示すように、容量手段４０８の第１の電極における電
位がＶDDとなる。よって、ＴＦＴ４０６のゲート電極の
電位はＶDDよりもさらに高くなるため、ゲート・ソース
間電圧が正の値となる。この動作によってＴＦＴ４０６
がＯＦＦしてＥＬ素子４０９への電流が遮断され、強制
的にＥＬ素子４０９が非発光となる。
【０１１２】つまり、消去期間の動作は、ＥＬ素子４０
９に電流を供給するための駆動用ＴＦＴとして機能して
いるＴＦＴ４０６のゲート・ソース間電圧を、ＴＦＴ４
０６がＯＦＦするような電圧とすることにより、ＥＬ素
子４０９への電流を遮断する。このような原理に基づく
限りは、消去用ＴＦＴ４１５の位置は、限定しない。
【０１１３】[実施の形態６]実施の形態４、５におい
て、消去期間の動作は、ＥＬ素子４０９に電流を供給す
るための駆動用ＴＦＴとして機能しているＴＦＴ４０６
のゲート・ソース間電圧を、ＴＦＴ４０６がＯＦＦする
ような電圧とすることにより、ＥＬ素子４０９への電流
を遮断していた。この他の方法を用いた例を図６(Ａ)に
示す。実施の形態４、５においては、消去用ＴＦＴ４１
５は、電流供給線４１１と、ＴＦＴ４０６のゲート電
極、もしくは電流供給線４１１と、容量手段４０８の第
１の電極との間に設けられていたが、本実施形態におい
ては、消去用ＴＦＴ４１５は、ＴＦＴ４０６とＥＬ素子
４０９との間に設けられている。つまり、本実施形態の
手法では、電流供給線〜ＴＦＴ４０６〜ＥＬ素子４０９
という経路のいずれかの場所にＴＦＴを追加し、そのＴ
ＦＴをＯＦＦすることによって、ＥＬ素子４０９への電
流供給を遮断する。
【０１１４】初期化、映像信号の入力、および発光につ
いては、実施の形態４，５と同様である。ただし、消去
用ＴＦＴ４１５は、サステイン(発光)期間にのみＯＮ
し、図６(Ｂ)に示すように電流が流れる。初期化、映像
信号の入力、および消去期間においては、ＴＦＴ４１５
はＯＦＦし、ＥＬ素子４０９への電流を遮断する。
【０１１５】実施の形態４、５と動作面で異なる点とし
ては、実施の形態４，５においては、一度消去用ＴＦＴ
４１５をＯＮすることによって、ＴＦＴ４０６のゲート
・ソース間電圧を制御するので、一度この動作を行った
後は、ＥＬ素子４０９は次の映像信号が書き込まれるま
で発光しない。よって第３のゲート信号線４１４に入力
されるパルスは、図１２(Ｃ)に示したように、消去期間
を開始するタイミングで短いパルスを入力するだけで良
いが、本実施形態においては、消去用ＴＦＴ４１５は、
サステイン(発光)期間を通じてＯＮしている必要がある
ため、第３のゲート信号線４１５には、サブフレーム期
間ごとに、サステイン(発光)期間に等しい長さでパルス
を入力する必要がある。
【０１１６】また、実施の形態４，５および本実施形態
において、消去用ＴＦＴはＮチャネル型ＴＦＴを用いて
いるが、消去用ＴＦＴは単なるスイッチング素子として
用いているので、特にその極性は限定しない。
【０１１７】[実施の形態７]実施の形態１〜６において
は、映像信号が入力される前の初期化動作には、あるＴ
ＦＴを用いて行っている。具体的には、ゲート電極とド
レイン領域とが接続されたＴＦＴのソース・ドレイン間
に現れるしきい値を取得している。これに対し、図７
(Ａ)では、ＴＦＴの代わりにダイオード７１３を用い
る。ダイオード７１３の第１の電極は、ＴＦＴ７０６の
ゲート電極に接続され、第２の電極は、第２のゲート信
号線７０３に接続されている。また、映像信号を保持す
るために、容量手段７１２を設ける場合には、ＴＦＴ７
０６のゲート電極と、電流供給線７１０等の定電位を得
られる部位との間に設ければ良い。また、ＴＦＴ７０４
の第２の電極と、電流供給線７１０等の定電位を得られ
る部位との間に設けても良いし、保持容量の値を大きく
したい場合には、両方に設けても良い。
【０１１８】実施の形態１と異なる点は、初期化の際の
動作のみである。ここでは、映像信号の入力および発光
動作についての説明は省略し、図７(Ｂ)を用いて初期化
の際の動作について説明する。
【０１１９】まず、第２のゲート信号線７０３の電位
は、Ｈレベル(例えばＶDD)としておく。続いて、初期化
のタイミングで、第２のゲート信号線７０３の電位をＬ
レベル(例えばＶSS)とすると、ダイオード７１３には順
バイアスがかかり、電位の高いノードから低いノード
へ、つまり図７(Ｂ)に示すように電流が生じ、ＴＦＴ７
０５、７０６のゲート電極の電位が降下する。やがて、
ＴＦＴ７０５において、ゲート・ソース間電圧がしきい
値電圧よりも低くなってＯＮし、その後さらに、ＴＦＴ
７０６において、ゲート・ソース間電圧がしきい値電圧
よりも低くなってＯＮする。ここで初期化は完了し、第
２のゲート信号線７０３の電位は再びＨレベルとなる。
このとき、ダイオード７１３には逆バイアスがかかり、
映像信号の入力、発光動作を行っている期間において
は、電流が流れない。
【０１２０】以後、実施の形態１と同様にして、入力さ
れた映像信号に応じた電流がＥＬ素子７０８に流れて発
光する。
【０１２１】図７(Ｃ)は、ダイオード７１３に代わっ
て、容量手段７１４を設けた例を示している。容量手段
７１４の第１の電極は、ＴＦＴ７０６のゲート電極に接
続され、第２の電極は、第２のゲート信号線７０３に接
続されている。この場合も、動作は図７(Ｂ)に示したも
のと同様であり、まず、第２のゲート信号線７０３をＨ
レベルとしておき、初期化のタイミングで、第２のゲー
ト信号線７０３の電位をＬレベルとする。このとき、Ｔ
ＦＴ７０５がＯＦＦしているので、容量手段７１４によ
る容量結合により、ＴＦＴ７０５、７０６のゲート電極
の電位が降下する。やがて、ＴＦＴ７０５において、ゲ
ート・ソース間電圧がしきい値電圧よりも低くなってＯ
Ｎし、その後さらに、ＴＦＴ７０６において、ゲート・
ソース間電圧がしきい値電圧よりも低くなってＯＮす
る。
【０１２２】続いて、ＴＦＴ７０４がＯＮして、映像信
号の入力が行われる。第２のゲート信号線７０３は、こ
のときＬレベルとなっているが、映像信号が入力されて
いる間にＨレベルとしておけば良い。
【０１２３】以後、実施の形態１と同様にして、入力さ
れた映像信号に応じた電流がＥＬ素子７０８に流れて発
光する。
【０１２４】[実施の形態８]ＴＦＴ等を基板上に作り込
み、画素部と周辺回路とを一体形成した表示装置は、小
型、軽量という利点に対し、成膜、エッチングの繰り返
しによる素子形成と、半導体層に導電性を与えるための
不純物元素の添加等、作製工程の複雑さがある。特に、
不純物元素の添加は、Ｐチャネル型ＴＦＴとＮチャネル
型ＴＦＴとでは別の工程となるため、さらに工程の増加
を招いている。
【０１２５】そこで、画素部および周辺回路を、単一極
性のＴＦＴによって構成することにより、不純物元素の
添加工程を一部省略することが出来る。これにより、工
程短縮が可能となるのみならず、フォトマスクの枚数も
減らすことが出来る。
【０１２６】単一極性のＴＦＴを用いて構成した例とし
ては、同発明者によって特願２００１−３４８０３２号
に記載の構成がある。これは、電界効果移動度の高いＮ
チャネル型ＴＦＴのみを用いて構成されており、さらに
ＥＬ素子の劣化が生じても、輝度低下を起こしにくい構
成となっている。
【０１２７】本実施形態においては、この技術を本発明
と組み合わせた構成により、双方の利点を兼ね備える構
成、つまりＥＬ素子の劣化に伴う輝度低下を抑制し、か
つＴＦＴのしきい値ばらつきの補正が可能な構成につい
て説明する。
【０１２８】図１６(Ａ)に構成例を示す。ソース信号線
１６０１、第１〜第３のゲート信号線１６０２〜１６０
４、ＴＦＴ１６０５〜１６０９、容量手段１６１０、１
６１１、ＥＬ素子１６１２、リセット用電源線１６１
３、電流供給線１６１４、電源線１６１５、１６１６を
有する。保持容量手段１６１７を設ける場合には、ＴＦ
Ｔ１６０７のゲート電極と、電流供給線１６１４等の定
電位を得られる部位との間に設ければ良い。
【０１２９】ＴＦＴ１６０５のゲート電極は、第１のゲ
ート信号線１６０２に接続され、第１の電極は、ソース
信号線１６０１に接続され、第２の電極は、容量手段１
６１０の第１の電極に接続されている。ＴＦＴ１６０６
のゲート電極および第１の電極は互いに接続され、容量
手段１６１０の第２の電極に接続されている。ＴＦＴ１
６０６の第２の電極は、リセット用電源線１６１３に接
続されている。ＴＦＴ１６０７のゲート電極は、ＴＦＴ
１６０６のゲート電極および第１の電極に接続され、第
１の電極は、電流供給線１６１４に接続され、第２の電
極は、ＥＬ素子１６１２の第１の電極(陽極)に接続され
ている。ＴＦＴ１６０８のゲート電極は、第２のゲート
信号線１６０３に接続され、第１の電極は、ソース信号
線１６０１に接続され、第２の電極は、ＴＦＴ１６０
６、１６０７のゲート電極に接続されている。ＴＦＴ１
６０９のゲート電極は、第３のゲート信号線１６０４に
接続され、第１の電極は、電源線１６１６に接続され、
第２の電極は、ＥＬ素子１６１２の第１の電極(陽極)に
接続されている。ＥＬ素子１６１２の第２の電極(陰極)
は、電源線１６１５に接続されている。容量手段１６１
１の第１の電極は、ＴＦＴ１６０５の第２の電極に接続
され、容量手段１６１１の第２の電極は、ＥＬ素子１６
１２の第１の電極(陽極)に接続されている。
【０１３０】図１６(Ｂ)、図１７(Ａ)〜(Ｅ)に沿って、
動作について説明する。第１〜第３のゲート信号線１６
０２〜１６０４に入力されるパルスおよび、ソース信号
線１６０１に入力される映像信号のタイミングチャート
を図１６(Ｂ)に示す。映像信号は、"Ｖ"で示されるタイ
ミングで入力され、所定の電位をとる。
【０１３１】今、リセット用電源線１６１３の電位はＶ
Reset、電流供給線１６１４の電位はＶDD、電源線１６
１５の電位はＶC、電源線１６１６の電位はＶSSであ
り、ＶS S＜ＶC＜ＶDD＜ＶResetである。まず、ソース信
号線１６０１の電位をＶX(＞ＶR eset)とする。そして、
第２、第３のゲート信号線１６０３、１６０４がＨレベ
ルとなってＴＦＴ１６０８、１６０９がともにＯＮする
と、図１７(Ａ)に示すように電流が生じ、ＴＦＴ１６０
６、１６０７のゲート電極の電位が上昇する。やがて、
ＴＦＴ１６０６のゲート・ソース間電圧がしきい値を上
回ってＴＦＴ１６０６がＯＮし、さらに、ＴＦＴ１６０
７のゲート・ソース間電圧がしきい値を上回ってＴＦＴ
１６０７がＯＮする。以上の動作で初期化が完了する。
【０１３２】初期化の完了後、直ちに第２のゲート信号
線がＬレベルとなってＴＦＴ１６０８がＯＦＦする。す
ると、ＴＦＴ１６０６、１６０７のゲート電極の電位が
降下を始める。そして、その電位が(ＶReset＋Ｖth)、
すなわちＴＦＴ１６０６のゲート・ソース間電圧がしき
い値に等しくなったところでＴＦＴ１６０６がＯＦＦす
る。これにより、容量手段１６１０の両電極間には電位
差が生じてこれが保持される。
【０１３３】一方、この時点ではＴＦＴ１６０７のゲー
ト・ソース間電圧はしきい値を上回っているためＯＮし
ており、ＴＦＴ１６０９もまたＯＮしているため、電流
供給線１６１４〜ＴＦＴ１６０７〜ＴＦＴ１６０９〜電
源線１６１６という経路に、図１７(Ｂ)に示すように電
流が流れるが、このときＥＬ素子１６１２においては、
ＶSS＜ＶCであるため電流が流れない。よってここでは
ＥＬ素子１６１２は発光しない。
【０１３４】続いて、映像信号の入力を開始する。電位
ＶXに固定されていたソース信号線１６０１に、所定の
電位を持った映像信号が入力され、ソース信号線１６０
１の電位は(ＶX−ＶData)となる。ＴＦＴ１６０６は、
そのゲート・ソース間電圧がしきい値よりも小さくなっ
ており、ＯＦＦしたままである。一方、ＴＦＴ１６０７
のゲート・ソース間電圧は、(ＶReset＋Ｖth−ＶData−
ＶDD)となり、この電圧に応じたドレイン電流が流れる
(図１７(Ｃ))。
【０１３５】映像信号の入力が終了すると、第１のゲー
ト信号線１６０２がＬレベルとなってＴＦＴ１６０５が
ＯＦＦし、その後、第３のゲート信号線１６０４がＬレ
ベルとなってＴＦＴ１６０９がＯＦＦする。これによ
り、ＴＦＴ１６０７を流れる電流は、ＥＬ素子１６１２
に流れ、発光する(図１７(Ｄ))。
【０１３６】ここで、リセット用電源線１６１３の電位
ＶReset、電流供給線１６１４の電位ＶDD、ソース信号
線１６０１の電位、および映像信号ＶDataの大小関係に
ついて、図１７(Ｅ)を用いて説明する。
【０１３７】ＴＦＴ１６０６、１６０７のゲート電極の
電位について考える。図１７(Ａ)の初期化によって、Ｔ
ＦＴ１６０６、１６０７のゲート電極の電位は図１７
(Ｅ)にで示した電位、すなわちＶXとなる。続いて、
しきい値の保存を行っている期間には、ＴＦＴ１６０
６、１６０７のゲート電極の電位は下降し、最終的に図
１７(Ｅ)にで示した電位、すなわち(ＶReset＋|Ｖ
th|)となる。続いて、映像信号が入力されると、の電
位からさらにＶDataだけ変化する。ここで、この変化が
正である場合、ＴＦＴ１６０６、１６０７のゲート電極
の電位は、の電位よりも高くなる。すなわち、ＴＦＴ
１６０６のゲート・ソース間電圧はしきい値よりも高く
なってＯＮしてしまうため、前述の条件に反する。よっ
て、映像信号の変化は負である必要がある。よって、映
像信号の入力によって、ＴＦＴ１６０６、１６０７の電
位は、図１７(Ｅ)にで示した電位、すなわち(ＶReset
＋|Ｖth|−ＶData)となる。また、ＴＦＴ１６０７にお
いては、そのゲート電極の電位がＶDD＋|Ｖth|よりも低
くなるとＯＦＦするので、映像信号ＶDataのとり得る電
位の範囲は、図１７(Ｅ)に１７００で示した範囲、すな
わち０≦ＶData≦ＶReset−ＶDD(好ましくは、ＴＦＴ１
６０６が確実にＯＦＦするよう、０＜ＶData≦ＶR eset
−ＶDD)である必要がある。ただし、階調０、すなわち
ＥＬ素子１６１２が全く発光しない状態のときは、ＴＦ
Ｔ１６０７が確実にＯＦＦするように、(ＶR eset−
ＶDD)よりもわずかに大きい電位をＶDataとして与える
ようにしても良い。
【０１３８】このとき、ＶDataが０に近いほど、ＴＦＴ
１６０７のゲート・ソース間電圧の絶対値は大きくなる
ので、ＥＬ素子１６１２の輝度は高い。ＶDataが大きい
値であるほど、ＴＦＴ１６０７のゲート・ソース間電圧
の絶対値は小さくなるので、ＥＬ素子１６１２の輝度は
低い。
【０１３９】以上の説明は、アナログ階調方式による表
示の場合を例にとって行ってきたが、実施の形態２に示
すようなデジタル階調による表示も、同様に行うことが
出来る。また、時間階調方式を用いる場合に、消去用Ｔ
ＦＴを設けた構成と本実施形態とを組み合わせることも
容易である。
【０１４０】
【実施例】以下に、本発明の実施例について記載する。
【０１４１】[実施例１]本実施例においては、映像信号
にアナログ映像信号を用いて表示を行う発光装置の構成
について説明する。図１８(Ａ)に、発光装置の構成例を
示す。基板１８０１上に、複数の画素がマトリクス状に
配置された画素部１８０２を有し、画素部周辺には、ソ
ース信号線駆動回路１８０３および、第１、第２のゲー
ト信号線駆動回路１８０４、１８０５を有している。図
１８(Ａ)においては、２組のゲート信号線駆動回路を用
い、第１、第２のゲート信号線をそれぞれ制御する。
【０１４２】ソース信号線駆動回路１８０３、第１、第
２のゲート信号線駆動回路１８０４、１８０５に入力さ
れる信号は、フレキシブルプリント基板(Flexible Prin
t Circuit：ＦＰＣ)１８０６を介して外部より供給され
る。
【０１４３】図１８(Ｂ)に、ソース信号線駆動回路の構
成例を示す。これは、映像信号にアナログ映像信号を用
いて表示を行うためのソース信号線駆動回路であり、シ
フトレジスタ１８１１、バッファ１８１２、サンプリン
グ回路１８１３を有している。特に図示していないが、
必要に応じてレベルシフタ等を追加しても良い。
【０１４４】ソース信号線駆動回路の動作について説明
する。図１９(Ａ)に、より詳細な構成を示したので、そ
ちらを参照する。
【０１４５】シフトレジスタ１９０１は、フリップフロ
ップ回路(ＦＦ)１９０２等を複数段用いてなり、クロッ
ク信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫ
ｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これら
の信号のタイミングに従って、順次サンプリングパルス
が出力される。
【０１４６】シフトレジスタ１９０１より出力されたサ
ンプリングパルスは、バッファ１９０３等を通って増幅
された後、サンプリング回路へと入力される。サンプリ
ング回路１９０４は、サンプリングスイッチ(ＳＷ)１９
０５を複数段用いてなり、サンプリングパルスが入力さ
れるタイミングに従って、ある列で映像信号のサンプリ
ングを行う。具体的には、サンプリングスイッチにサン
プリングパルスが入力されると、サンプリングスイッチ
１９０５がＯＮし、そのときに映像信号が有する電位
が、サンプリングスイッチを介して各々のソース信号線
へと出力される。
【０１４７】続いて、ゲート信号線駆動回路の動作につ
いて説明する。図１８(Ｃ)に示した、第１、第２のゲー
ト信号線駆動回路１８０４、１８０５についての詳細な
構成の一例を図１９(Ｂ)に示した。第１のゲート信号線
駆動回路は、シフトレジスタ回路１９１１、バッファ１
９１２を有し、クロック信号(Ｇ−ＣＬＫ１)、クロック
反転信号(Ｇ−ＣＬＫｂ１)、スタートパルス(Ｇ−ＳＰ
１)に従って駆動される。第２のゲート信号線駆動回路
２４０５も構成は同様で良い。
【０１４８】シフトレジスタ〜バッファの動作について
は、ソース信号線駆動回路の場合と同様である。バッフ
ァによって増幅された選択パルスは、それぞれのゲート
信号線を選択する。第１のゲート信号線駆動回路によっ
て、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順
次選択され、第２のゲート信号線駆動回路によって、第
２のゲート信号線Ｇ12、Ｇ22、・・・、Ｇm2が順次選択
される。図示していないが、第３のゲート信号線駆動回
路についても第１、第２のゲート信号線駆動回路と同様
であり、第３のゲート信号線Ｇ13、Ｇ23、・・・、Ｇm3
が順次選択される。選択された行において、実施形態に
て説明した手順により、画素に映像信号が書き込まれて
発光する。
【０１４９】なお、ここではシフトレジスタの一例とし
て、Ｄ−フリップフロップを複数段用いてなるものを図
示したが、デコーダ等によって、信号線を選択出来るよ
うな構成としていても良い。
【０１５０】[実施例２]本実施例においては、映像信号
にデジタル映像信号を用いて表示を行う発光装置の構成
について説明する。図２０(Ａ)に、発光装置の構成例を
示す。基板２００１上に、複数の画素がマトリクス状に
配置された画素部２００２を有し、画素部周辺には、ソ
ース信号線駆動回路２００３および、第１、第２のゲー
ト信号線駆動回路２００４、２００５を有している。図
２０(Ａ)においては、２組のゲート信号線駆動回路を用
い、第１、第２のゲート信号線をそれぞれ制御する。
【０１５１】ソース信号線駆動回路２００３、第１、第
４のゲート信号線駆動回路２００４、２００５に入力さ
れる信号は、フレキシブルプリント基板(Flexible Prin
t Circuit：ＦＰＣ)２００６を介して外部より供給され
る。
【０１５２】図２０(Ｂ)に、ソース信号線駆動回路の構
成例を示す。これは、映像信号にデジタル映像信号を用
いて表示を行うためのソース信号線駆動回路であり、シ
フトレジスタ２０１１、第１のラッチ回路２０１２、第
２のラッチ回路２０１３、Ｄ／Ａ変換回路２０１４を有
している。特に図示していないが、必要に応じてレベル
シフタ等を追加しても良い。
【０１５３】第１、第２のゲート信号線駆動回路２００
４、２００５については、実施例１にて示したものと同
様で良いので、ここでは図示および説明を省略する。
【０１５４】ソース信号線駆動回路の動作について説明
する。図２１(Ａ)に、より詳細な構成を示したので、そ
ちらを参照する。
【０１５５】シフトレジスタ２１０１は、フリップフロ
ップ回路(ＦＦ)２１１０等を複数段用いてなり、クロッ
ク信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫ
ｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これら
の信号のタイミングに従って、順次サンプリングパルス
が出力される。
【０１５６】シフトレジスタ２１０１より出力されたサ
ンプリングパルスは、第１のラッチ回路２１０２に入力
される。第１のラッチ回路２１０２には、デジタル映像
信号が入力されており、サンプリングパルスが入力され
るタイミングに従って、各段でデジタル映像信号を保持
していく。ここでは、デジタル映像信号は３ビット入力
されており、各ビットの映像信号を、それぞれの第１の
ラッチ回路において保持する。１つのサンプリングパル
スによって、ここでは３つの第１のラッチ回路が並行し
て動作する。
【０１５７】第１のラッチ回路２１０２において、最終
段までデジタル映像信号の保持が完了すると、水平帰線
期間中に、第２のラッチ回路２１０３にラッチパルス
(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力され、第１のラッチ回
路２１０２に保持されていたデジタル映像信号は、一斉
に第２のラッチ回路２１０３に転送される。その後、第
２のラッチ回路２１０３に保持されたデジタル映像信号
は、１行分が同時に、Ｄ／Ａ変換回路２１０４へと入力
される。
【０１５８】第２のラッチ回路２１０３に保持されたデ
ジタル映像信号がＤ／Ａ変換回路２１０４に入力されて
いる間、シフトレジスタ２１０１においては再びサンプ
リングパルスが出力される。以後、この動作を繰り返
し、１フレーム分の映像信号の処理を行う。
【０１５９】Ｄ／Ａ変換回路２１０４においては、入力
されるデジタル映像信号をデジタル−アナログ変換し、
アナログ電圧を有する映像信号としてソース信号線に出
力する。
【０１６０】前記の動作が、１水平期間内に、全段にわ
たって同時に行われる。よって、全てのソース信号線に
映像信号が出力される。
【０１６１】なお、実施例１においても述べたとおり、
シフトレジスタの代わりにデコーダ等を用いて、信号線
を選択出来るような構成としていても良い。
【０１６２】[実施例３]実施例２においては、デジタル
映像信号はＤ／Ａ変換回路によってデジタル−アナログ
変換を受け、画素に書き込まれるが、本発明の半導体装
置は、時間階調方式によって階調表現を行うことも出来
る。この場合には、図２１(Ｂ)に示すように、Ｄ／Ａ変
換回路を必要とせず、階調表現は、ＥＬ素子の発光時間
の長短によって制御されるので、各ビットの映像信号を
並列処理する必要がないため、第１および第２のラッチ
回路も１ビット分で良い。このとき、デジタル映像信号
は、各ビットが直列に入力され、順次ラッチ回路に保持
され、画素に書き込まれる。勿論、必要ビット数分だけ
のラッチ回路を並列配置していても構わない。
【０１６３】[実施例４]本実施例では、本発明を用いて
発光装置を作製した例について、図１５を用いて説明す
る。
【０１６４】図１５は、ＴＦＴが形成された素子基板を
シーリング材によって封止することによって形成された
発光装置の上面図であり、図１５(Ｂ)は、図１５(Ａ)の
Ａ−Ａ'における断面図、図１５(Ｃ)は図１５(Ａ)のＢ
−Ｂ'における断面図である。
【０１６５】基板４００１上に設けられた画素部４００
２と、ソース信号線駆動回路４００３と、第１及び第２
のゲート信号線駆動回路４００４ａ、４００４ｂとを囲
むようにして、シール材４００９が設けられている。ま
た画素部４００２と、ソース信号線駆動回路４００３
と、第１及び第２のゲート信号線駆動回路４００４ａ、
４００４ｂとの上にシーリング材４００８が設けられて
いる。よって画素部４００２と、ソース信号線駆動回路
４００３と、第１及び第２のゲート信号線駆動回路４０
０４ａ、４００４ｂとは、基板４００１とシール材４０
０９とシーリング材４００８とによって、充填材４２１
０で密封されている。
【０１６６】また基板４００１上に設けられた画素部４
００２と、ソース信号線駆動回路４００３と、第１及び
第２のゲート信号線駆動回路４００４ａ、４００４ｂと
は、複数のＴＦＴを有している。図１５(Ｂ)では代表的
に、下地膜４０１０上に形成された、ソース信号線駆動
回路４００３に含まれるＴＦＴ(但し、ここではＮチャ
ネル型ＴＦＴとＰチャネル型ＴＦＴを図示する)４２０
１及び画素部４００２に含まれるＴＦＴ４２０２を図示
した。
【０１６７】ＴＦＴ４２０１及び４２０２上には層間絶
縁膜(平坦化膜)４３０１が形成され、その上にＴＦＴ４
２０２のドレインと電気的に接続する画素電極(陽極)４
２０３が形成される。画素電極４２０３としては仕事関
数の大きい透明導電膜が用いられる。透明導電膜として
は、酸化インジウムと酸化スズとの化合物、酸化インジ
ウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは
酸化インジウムを用いることができる。また、前記透明
導電膜にガリウムを添加したものを用いても良い。
【０１６８】そして、画素電極４２０３の上には絶縁膜
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機発光層４２０４が形
成される。有機発光層４２０４は公知の有機発光材料ま
たは無機発光材料を用いることができる。また、有機発
光材料には低分子系(モノマー系)材料と高分子系(ポリ
マー系)材料があるがどちらを用いても良い。
【０１６９】有機発光層４２０４の形成方法は公知の蒸
着技術もしくは塗布法技術を用いれば良い。また、有機
発光層の構造は正孔注入層、正孔輸送層、発光層、電子
輸送層または電子注入層を自由に組み合わせて積層構造
または単層構造とすれば良い。
【０１７０】有機発光層４２０４の上には遮光性を有す
る導電膜(代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜)からなる陰極４２０５が形成される。また、陰極４
２０５と有機発光層４２０４の界面に存在する水分や酸
素は極力排除しておくことが望ましい。従って、有機発
光層４２０４を窒素または希ガス雰囲気で形成し、酸素
や水分に触れさせないまま陰極４２０５を形成するとい
った工夫が必要である。本実施例ではマルチチャンバー
方式(クラスターツール方式)の成膜装置を用いることで
上述のような成膜を可能とする。そして陰極４２０５は
所定の電圧が与えられている。
【０１７１】以上のようにして、画素電極(陽極)４２０
３、有機発光層４２０４及び陰極４２０５からなる発光
素子４３０３が形成される。そして発光素子４３０３を
覆うように、絶縁膜４３０２上に保護膜４３０３が形成
されている。保護膜４３０３は、発光素子４３０３に酸
素や水分等が入り込むのを防ぐのに効果的である。
【０１７２】４００５ａは電源線に接続された引き回し
配線であり、ＴＦＴ４２０２の第１の電極に接続されて
いる。引き回し配線４００５ａはシール材４００９と基
板４００１との間を通り、異方導電性フィルム４３００
を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１
に電気的に接続される。
【０１７３】シーリング材４００８としては、ガラス
材、金属材(代表的にはステンレス材)、セラミックス
材、プラスチック材(プラスチックフィルムも含む)を用
いることができる。プラスチック材としては、ＦＲＰ(F
iberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビ
ニルフルオライド)フィルム、マイラーフィルム、ポリ
エステルフィルムまたはアクリル樹脂フィルムを用いる
ことができる。また、アルミニウムホイルをＰＶＦフィ
ルムやマイラーフィルムで挟んだ構造のシートを用いる
こともできる。
【０１７４】但し、発光素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０１７５】また、充填材４１０３としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルク
ロライド)、アクリル、ポリイミド、エポキシ樹脂、シ
リコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ
(エチレンビニルアセテート)を用いることができる。本
実施例では充填材として窒素を用いた。
【０１７６】また充填材４１０３を吸湿性物質(好まし
くは酸化バリウム)もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質または酸素
を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らな
いように、凹部カバー材４２０８によって吸湿性物質ま
たは酸素を吸着しうる物質４２０７は凹部４００７に保
持されている。なお凹部カバー材４２０８は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質４２０７は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
４２０７を設けることで、発光素子４３０３の劣化を抑
制できる。
【０１７７】図１５(Ｃ)に示すように、画素電極４２０
３が形成されると同時に、引き回し配線４００５ａ上に
接するように導電性膜４２０３ａが形成される。
【０１７８】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
【０１７９】[実施例５]図２２に、図１(Ａ)にて示した
構成で、画素を実際に作製した例を示す。点線枠２２０
０で囲まれた部分が１画素であり、他の図番は、図１
(Ａ)に付したものと同様である。
【０１８０】ここでは、ゲート電極を形成する材料と同
層の材料を用いて、ソース信号線１０１、リセット用電
源線１１０、電流供給線１１１を形成し、配線材料を用
いて、第１および第２のゲート信号線１０２、１０３を
形成している。
【０１８１】画素電極１２０は、ここでは透明電極とし
ており、ＴＦＴ１０６のドレイン電極と接続される。画
素電極１２０とＴＦＴ１０６のドレイン電極とは、コン
タクトホール等を介することなく、画素電極１２０を形
成する透明導電膜と、配線材料とが直接重なり合うこと
によって接点がとられている。勿論、これ以外の方法で
接点をとっても良い。
【０１８２】なお、容量手段１０８および保持容量手段
１１３は、ゲート材料および配線材料の間で形成してい
るが、特にこの型には限定しない。また、ＴＦＴ１０４
〜１０７は、簡単のため実際とは必ずしもチャネル長Ｌ
およびチャネル幅Ｗが一致するようには示していない
が、設計の段階で、所望のＬ、Ｗの値を決定し、各ＴＦ
Ｔのサイズが異なっていても良い。
【０１８３】[実施例６]発光素子を用いた発光装置は自
発光型であるため、液晶ディスプレイに比べ、明るい場
所での視認性に優れ、視野角が広い。従って、様々な電
子機器の表示部に用いることができる。
【０１８４】本発明の発光装置を用いた電子機器とし
て、ビデオカメラ、デジタルカメラ、ゴーグル型ディス
プレイ(ヘッドマウントディスプレイ)、ナビゲーション
システム、音響再生装置(カーオーディオ、オーディオ
コンポ等)、ノート型パーソナルコンピュータ、ゲーム
機器、携帯情報端末(モバイルコンピュータ、携帯電
話、携帯型ゲーム機または電子書籍等)、記録媒体を備
えた画像再生装置(具体的にはDigital Versatile Disc
(ＤＶＤ)等の記録媒体を再生し、その画像を表示しうる
ディスプレイを備えた装置)などが挙げられる。特に、
斜め方向から画面を見る機会が多い携帯情報端末は、視
野角の広さが重要視されるため、発光装置を用いること
が望ましい。それら電子機器の具体例を図１３に示す。
【０１８５】図１３(Ａ)は発光素子表示装置であり、筐
体３００１、支持台３００２、表示部３００３、スピー
カー部３００４、ビデオ入力端子３００５等を含む。本
発明の発光装置は表示部３００３に用いることができ
る。発光装置は自発光型であるためバックライトが必要
なく、液晶ディスプレイよりも薄い表示部とすることが
できる。なお、発光素子表示装置は、パソコン用、ＴＶ
放送受信用、広告表示用などの全ての情報表示用表示装
置が含まれる。
【０１８６】図１３(Ｂ)はデジタルスチルカメラであ
り、本体３１０１、表示部３１０２、受像部３１０３、
操作キー３１０４、外部接続ポート３１０５、シャッタ
ー３１０６等を含む。本発明の発光装置は表示部３１０
２に用いることができる。
【０１８７】図１３(Ｃ)はノート型パーソナルコンピュ
ータであり、本体３２０１、筐体３２０２、表示部３２
０３、キーボード３２０４、外部接続ポート３２０５、
ポインティングマウス３２０６等を含む。本発明の発光
装置は表示部３２０３に用いることができる。
【０１８８】図１３(Ｄ)はモバイルコンピュータであ
り、本体３３０１、表示部３３０２、スイッチ３３０
３、操作キー３３０４、赤外線ポート３３０５等を含
む。本発明の発光装置は表示部３３０２に用いることが
できる。
【０１８９】図１３(Ｅ)は記録媒体を備えた携帯型の画
像再生装置(具体的にはＤＶＤ再生装置)であり、本体３
４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３
４０４、記録媒体(ＤＶＤ等)読込部３４０５、操作キー
３４０６、スピーカー部３４０７等を含む。表示部Ａ３
４０３は主として画像情報を表示し、表示部Ｂ３４０４
は主として文字情報を表示するが、本発明の発光装置は
これら表示部Ａ、Ｂ３４０３、３４０４に用いることが
できる。なお、記録媒体を備えた画像再生装置には家庭
用ゲーム機器なども含まれる。
【０１９０】図１３(Ｆ)はゴーグル型ディスプレイ(ヘ
ッドマウントディスプレイ)であり、本体３５０１、表
示部３５０２、アーム部３５０３を含む。本発明の発光
装置は表示部３５０２に用いることができる。
【０１９１】図１３(Ｇ)はビデオカメラであり、本体３
６０１、表示部３６０２、筐体３６０３、外部接続ポー
ト３６０４、リモコン受信部３６０５、受像部３６０
６、バッテリー３６０７、音声入力部３６０８、操作キ
ー３６０９、接眼部３６１０等を含む。本発明の発光装
置は表示部３６０２に用いることができる。
【０１９２】図１３(Ｈ)は携帯電話であり、本体３７０
１、筐体３７０２、表示部３７０３、音声入力部３７０
４、音声出力部３７０５、操作キー３７０６、外部接続
ポート３７０７、アンテナ３７０８等を含む。本発明の
発光装置は表示部３７０３に用いることができる。な
お、表示部３７０３は黒色の背景に白色の文字を表示す
ることで携帯電話の消費電流を抑えることができる。
【０１９３】なお、将来的に有機発光材料の発光輝度が
高くなれば、出力した画像情報を含む光をレンズ等で拡
大投影してフロント型若しくはリア型のプロジェクター
に用いることも可能となる。
【０１９４】また、上記電子機器はインターネットやＣ
ＡＴＶ(ケーブルテレビ)などの電子通信回線を通じて配
信された情報を表示することが多くなり、特に動画情報
を表示する機会が増してきている。有機発光材料の応答
速度は非常に高いため、発光装置は動画表示に好まし
い。
【０１９５】また、発光装置は発光している部分が電力
を消費するため、発光部分が極力少なくなるように情報
を表示することが望ましい。従って、携帯情報端末、特
に携帯電話や音響再生装置のような文字情報を主とする
表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動するこ
とが望ましい。
【０１９６】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜７に示した
いずれの構成の発光装置を用いても良い。 [実施例７]本発明におけるトランジスタのしきい値補正
の方法として、補正に用いるトランジスタのゲート・ド
レイン間を短絡してダイオード化した状態でソース・ド
レイン間に電流を流し、ソース・ドレイン間の電圧がト
ランジスタのしきい値に等しくなる現象を利用している
が、これは本発明で紹介したような画素部への適用のみ
ならず、駆動回路への応用も可能である。
【０１９７】例として、電流を画素などへ出力する駆動
回路における、電流源回路を挙げる。電流源回路は、入
力された電圧信号から、所望の電流を出力する回路であ
る。電流源回路内の電流源トランジスタのゲート電極に
電圧信号が入力され、そのゲート・ソース間電圧に応じ
た電流が、電流源トランジスタを介して出力される。つ
まり、電流源トランジスタのしきい値補正に、本発明の
しきい値補正方法を用いる。
【０１９８】図２３（Ａ）に、電流源回路の利用例を示
す。シフトレジスタより順次サンプリングパルスが出力
され、該サンプリングパルスはそれぞれの電流源回路９
００１へと入力され、該サンプリングパルスが電流源回
路９００１に入力されたタイミングに従って、映像信号
のサンプリングを行う。この場合、サンプリング動作は
点順次で行われる。
【０１９９】簡単な動作タイミングを図２３（Ｂ）に示
す。ｉ行目のゲート信号線が選択されている期間は、シ
フトレジスタからサンプリングパルスが出力され、映像
信号のサンプリングを行う期間と、帰線期間とに分けら
れる。この帰線期間において、本発明のしきい値補正動
作、つまり、各部の電位を初期化したり、トランジスタ
のしきい値電圧を取得したりする一連の動作を行う。つ
まり、しきい値取得動作は１水平期間ごとに行うことが
出来る。
【０２００】図２４（Ａ）に、図２３とは異なる構成の
電流を画素などへ出力する駆動回路の構成を示す。図２
３の場合と異なる点としては、１段のサンプリングパル
スによって制御される電流源回路９００１は、９００１
Ａ、９００１Ｂの２つとなっており、電流源制御信号に
よって、双方の動作が選択される。
【０２０１】図２４（Ｂ）に示すように、電流源制御信
号は、例えば１水平期間ごとに切り替わるようにする。
すると電流源回路９００１Ａ、９００１Ｂの動作は、一
方が画素などへの電流出力を行い、他方が映像信号の入
力などを行う。これが行ごとに入れ替わり行われる。こ
の場合、サンプリング動作は線順次で行われる。
【０２０２】図２５（Ａ）に、さらに異なる構成の駆動
回路の構成を示す。図２３、図２４においては、映像信
号の形式はデジタル・アナログを問わないが、図２５
（Ａ）の構成では、デジタル映像信号を入力する。入力
されたデジタル映像信号は、サンプリングパルスの出力
に従って第１のラッチ回路に取りこまれ、一行分の映像
信号の取り込みが終了した後、第２のラッチ回路に転送
され、その後、各電流源回路９００１Ａ〜９００１Ｃへ
と入力される。ここで、電流源回路９００１Ａ〜９００
１Ｃは、それぞれから出力される電流値が異なってい
る。例えば、電流値の比が１：２：４となっている。つ
まり、並列にｎ個の電流源回路を配置し、その電流値の
比を１：２：４：・・・２(n-1)とし、各電流源回路か
ら出力される電流を足し合わせることにより、出力され
る電流値を線形的に変化させることが出来る。
【０２０３】動作タイミングは、図２３に示したものと
ほぼ同様であり、サンプリング動作を行わない帰線期間
内に、電流源回路９００１において、しきい値補正動作
が行われ、続いてラッチ回路に保持されているデータが
転送され、電流源回路９００１においてＶ−Ｉ変換を行
い、画素へ電流を出力する。サンプリング動作は、図２
４に示した構成と同様、線順次で行われる。
【０２０４】図２６（Ａ）に、さらに異なる構成の電流
を画素などへ出力する駆動回路の構成を示す。この構成
では、ラッチ回路に取り込まれたデジタル映像信号は、
ラッチ信号の入力によってＤ／Ａ変換回路へと転送さ
れ、アナログ映像信号へと変換され、該アナログ映像信
号が各電流源回路９００１へと入力されて、電流が出力
される。
【０２０５】また、このようなＤ／Ａ変換回路に、例え
ばガンマ補正用の機能を持たせても良い。
【０２０６】図２６（Ｂ）に示すように、帰線期間内に
しきい値補正、ラッチデータ転送が行われ、ある行のサ
ンプリング動作が行われている期間に、前行の映像信号
のＶ−Ｉ変換、画素などへの電流の出力が行われる。サ
ンプリング動作は、図２４に示した構成と同様、線順次
で行われる。
【０２０７】以上に示した構成に限らず、電流源回路に
よってＶ−Ｉ変換を行うような場合には、本発明のしき
い値補正手段の適用が可能である。また、図２４に示し
たような、複数の電流源回路を並列に配置し、切り替え
て使用するといった構成を、図２５、図２６等の構成と
組み合わせて使用しても良い。
【発明の効果】本発明によると、容量手段の容量値等の
ばらつきの影響等を受けることなく、正常にＴＦＴのし
きい値ばらつきを補正することが出来る。さらに、図１
０、１１に示したような構成によってしきい値補正を行
う場合、１水平期間内に行う動作が多かったのに対し
て、本発明はより簡単な動作原理に基づいており、動作
タイミングも簡単なため、回路の高速動作が可能とな
り、特にデジタル階調方式と時間階調方式とを組み合わ
せた方法によって表示を行う際に、よりビット数の高い
映像信号を用いて高品質な映像の表示が可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施形態と、その動作を説明す
る図。
【図２】 本発明の一実施形態と、その動作を説明す
る図。
【図３】 本発明の一実施形態と、その動作を説明す
る図。
【図４】 本発明の一実施形態と、その動作を説明す
る図。
【図５】 本発明の一実施形態と、その動作を説明す
る図。
【図６】 本発明の一実施形態と、その動作を説明す
る図。
【図７】 本発明の一実施形態と、その動作を説明す
る図。
【図８】 一般的な発光装置における画素の構成を示
す図。
【図９】 デジタル階調方式と時間階調方式とを組み
合わせた方法を説明する図。
【図１０】 ＴＦＴのしきい値ばらつき補正が可能な
発光装置の画素の一例と、その動作を説明する図。
【図１１】 ＴＦＴのしきい値ばらつき補正が可能な
発光装置の画素の一例と、その動作を説明する図。
【図１２】 本発明において、デジタル階調方式と時
間階調方式とを組み合わせた方法を用いる場合の動作を
説明する図。
【図１３】 本発明が適用可能な電子機器の例を示す
図。
【図１４】 本発明の動作原理を説明する図。
【図１５】 発光装置の上面図および断面図。
【図１６】 本発明の一実施形態と、その動作を説明
する図。
【図１７】 本発明の一実施形態と、その動作を説明
する図。
【図１８】 アナログ信号方式による発光装置の概要
を説明する図。
【図１９】 図１８にて用いるソース信号線駆動回路
およびゲート信号線駆動回路の構成例を示す図。
【図２０】 デジタル信号方式による発光装置の概要
を説明する図。
【図２１】 図２０にて用いるソース信号線駆動回路
およびゲート信号線駆動回路の構成例を示す図。
【図２２】 図１に示した構成の画素のレイアウト例
を示す図。
【図２３】 本発明のしきい値補正原理を用いて電流
源回路を構成する例を示す図。
【図２４】 本発明のしきい値補正原理を用いて電流
源回路を構成する例を示す図。
【図２５】 本発明のしきい値補正原理を用いて電流
源回路を構成する例を示す図。
【図２６】 本発明のしきい値補正原理を用いて電流
源回路を構成する例を示す図。
【符号の説明】
１０１・・・ソース信号線 １０２・・・第１のゲート信号線 １０３・・・第２のゲート信号線 １０４〜１０７・・・ＴＦＴ １０８・・・容量手段 １０９・・・ＥＬ素子 １１０・・・リセット用電源線 １１１・・・電流供給線 １１２・・・電源線 １１３・・・保持容量手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/14 Ｈ０１Ｌ 29/78 ６１４ Ｆターム(参考） 3K007 AB17 BA06 DB03 GA04 5C080 AA06 BB05 DD05 FF11 JJ02 JJ03 JJ04 JJ06 KK07 KK43 KK47 5F110 AA30 BB02 BB04 DD01 DD02 GG02 GG13 NN72 NN73

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】整流性素子と、容量手段と、スイッチング
    素子とを有し、 前記整流性素子の第１の電極は、前記容量手段の第１の
    電極および、前記スイッチング素子の第１の電極と電気
    的に接続されていることを特徴とする半導体装置。
  2. 【請求項２】第１の整流性素子と、第２の整流性素子
    と、容量手段とを有し、 前記第１の整流性素子の第１の電極は、前記容量手段の
    第１の電極および、前記第２の整流性素子の第１の電極
    と電気的に接続されていることを特徴とする半導体装
    置。
  3. 【請求項３】整流性素子と、容量手段と、スイッチング
    素子とを有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1
    が与えられ、前記整流性素子の第２の電極は、前記容量
    手段の第１の電極および、前記スイッチング素子の第１
    の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電
    位Ｖ2が与えられ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)
    以下、または(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する
    信号が入力される半導体装置であって、 前記整流性素子のしきい値電圧がＶthであるとき、 前記整流性素子の第２の電極より、(Ｖ1＋|Ｖth|)、
    Ｖ2、(Ｖ1＋|Ｖth|±ＶDa ta)のいずれかの電位を有する
    信号を得ることを特徴とする半導体装置。
  4. 【請求項４】整流性素子と、容量手段と、スイッチング
    素子とを有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1
    が与えられ、前記整流性素子の第２の電極は、前記容量
    手段の第１の電極および、前記スイッチング素子の第１
    の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電
    位Ｖ2が与えられ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)
    以下、または(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する
    信号が入力される半導体装置であって、 前記整流性素子のしきい値電圧がＶthであるとき、 前記整流性素子の第２の電極より、(Ｖ1−|Ｖth|)、
    Ｖ2、(Ｖ1−|Ｖth|±ＶDa ta)のいずれかの電位を有する
    信号を得ることを特徴とする半導体装置。
  5. 【請求項５】第１の整流性素子と、第２の整流性素子
    と、容量手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電
    位Ｖ1が与えられ、前記第１の整流性素子の第２の電極
    は、前記容量手段の第１の電極および、前記第２の整流
    性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以上Ｖ2'
    以下の電位を有する第１の信号が入力され、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)
    以下、または(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する
    第２の信号が入力される半導体装置であって、 前記第１の整流性素子のしきい値電圧がＶth１、前記第
    ２の整流性素子のしきい値電圧がＶth２であるとき、 前記第１の整流性素子の第２の電極より、(Ｖ1−|Ｖth
    １|)、（Ｖ2＋Ｖth２）、（Ｖ1−|Ｖth１|±ＶData）の
    いずれかの電位を有する信号を得ることを特徴とする半
    導体装置。
  6. 【請求項６】第１の整流性素子と、第２の整流性素子
    と、容量手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電
    位Ｖ1が与えられ、前記第１の整流性素子の第２の電極
    は、前記容量手段の第１の電極および、前記第２の整流
    性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以上Ｖ2'
    以下の電位の電圧振幅を有する第１の信号が入力され、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)
    以下、または(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する
    第２の信号が入力される半導体装置であって、 前記第１の整流性素子のしきい値電圧がＶth１、前記第
    ２の整流性素子のしきい値電圧がＶth２であるとき、 前記第１の整流性素子の第２の電極より、(Ｖ1＋Ｖ
    th１)、（Ｖ2'−Ｖth２）、（Ｖ1＋Ｖth１±ＶData）の
    いずれかの電位を有する信号を得ることを特徴とする半
    導体装置。
  7. 【請求項７】請求項３もしくは請求項４において、 前記整流性素子は、ゲート・ドレイン間を接続したトラ
    ンジスタを用いてなり、 前記ゲート・ドレイン間を接続したトランジスタがＮチ
    ャネル型であるとき、Ｖ1＜Ｖ2であり、 前記ゲート・ドレイン間を接続したトランジスタがＰチ
    ャネル型であるとき、Ｖ1＞Ｖ2であることを特徴とする
    半導体装置。
  8. 【請求項８】請求項５もしくは請求項６において、 前記第１の整流性素子は、ゲート・ドレイン間を接続し
    たトランジスタを用いてなり、 前記ゲート・ドレイン間を接続したトランジスタがＮチ
    ャネル型であるとき、Ｖ1＜Ｖ2であり、 前記ゲート・ドレイン間を接続したトランジスタがＰチ
    ャネル型であるとき、Ｖ1＞Ｖ2であることを特徴とする
    半導体装置。
  9. 【請求項９】請求項１乃至請求項８において、 前記半導体装置は、さらにトランジスタを有し、 前記トランジスタのゲート電極は、前記容量手段の第１
    の電極と電気的に接続されていることを特徴とする半導
    体装置。
  10. 【請求項１０】複数の画素を有する半導体装置であっ
    て、 前記複数の画素はそれぞれ、 ソース信号線と、第１および第２のゲート信号線と、リ
    セット用電源線と、電流供給線と、第１乃至第４のトラ
    ンジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲ
    ート信号線と電気的に接続され、第１の電極は、前記ソ
    ース信号線と電気的に接続され、第２の電極は、前記容
    量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタ
    のゲート電極および第１の電極と、前記第３のトランジ
    スタのゲート電極と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセット
    用電源線と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流供給
    線と電気的に接続され、第２の電極は、前記発光素子の
    第１の電極と電気的に接続され、 前記第４のトランジスタのゲート電極は、前記第２のゲ
    ート信号線と電気的に接続され、第１の電極は、前記ソ
    ース信号線もしくは、前記第１のトランジスタの第２の
    電極と電気的に接続され、第２の電極は、前記第２のト
    ランジスタのゲート電極および第１の電極と、前記第３
    のトランジスタのゲート電極と電気的に接続されている
    ことを特徴とする半導体装置。
  11. 【請求項１１】複数の画素を有する半導体装置であっ
    て、 前記複数の画素はそれぞれ、 ソース信号線と、第１および第２のゲート信号線と、リ
    セット用電源線と、電流供給線と、第１乃至第３のトラ
    ンジスタと、容量手段と、ダイオードと、発光素子とを
    有し、 前記第１のトランジスタのゲート電極は、前記第１のゲ
    ート信号線と電気的に接続され、第１の電極は、前記ソ
    ース信号線と電気的に接続され、第２の電極は、前記容
    量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタ
    のゲート電極および第１の電極と、前記第３のトランジ
    スタのゲート電極と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセット
    用電源線と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流供給
    線と電気的に接続され、第２の電極は、前記発光素子の
    第１の電極と電気的に接続され、 前記ダイオードの第１の電極は、前記第２のトランジス
    タのゲート電極および第１の電極と、前記第３のトラン
    ジスタのゲート電極と電気的に接続され、第２の電極
    は、前記第２のゲート信号線と電気的に接続されている
    ことを特徴とする半導体装置。
  12. 【請求項１２】複数の画素を有する半導体装置であっ
    て、 前記複数の画素はそれぞれ、 ソース信号線と、第１および第２のゲート信号線と、リ
    セット用電源線と、電流供給線と、第１乃至第３のトラ
    ンジスタと、第１および第２の容量手段と、発光素子と
    を有し、 前記第１のトランジスタのゲート電極は、前記第１のゲ
    ート信号線と電気的に接続され、第１の電極は、前記ソ
    ース信号線と電気的に接続され、第２の電極は、前記第
    １の容量手段の第１の電極と電気的に接続され、 前記第１の容量手段の第２の電極は、前記第２のトラン
    ジスタのゲート電極および第１の電極と、前記第３のト
    ランジスタのゲート電極と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセット
    用電源線と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流供給
    線と電気的に接続され、第２の電極は、前記発光素子の
    第１の電極と電気的に接続され、 前記第２の容量手段の第１の電極は、前記第２のトラン
    ジスタのゲート電極および第１の電極と、前記第３のト
    ランジスタのゲート電極と電気的に接続され、第２の電
    極は、前記第２のゲート信号線と電気的に接続されてい
    ることを特徴とする半導体装置。
  13. 【請求項１３】複数の画素を有する半導体装置であっ
    て、 前記複数の画素はそれぞれ、 ソース信号線と、第１乃至第３のゲート信号線と、リセ
    ット用電源線と、電流供給線と、第１乃至第５のトラン
    ジスタと、第１および第２の容量手段と、発光素子とを
    有し、 前記第１のトランジスタのゲート電極は、前記第１のゲ
    ート信号線と電気的に接続され、第１の電極は、前記ソ
    ース信号線と電気的に接続され、第２の電極は、前記第
    １の容量手段の第１の電極と電気的に接続され、 前記第１の容量手段の第２の電極は、前記第２のトラン
    ジスタのゲート電極および第１の電極と、前記第３のト
    ランジスタのゲート電極と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記リセット
    用電源線と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電流供給
    線と電気的に接続され、第２の電極は、前記発光素子の
    第１の電極と電気的に接続され、 前記第４のトランジスタのゲート電極は、前記第２のゲ
    ート信号線と電気的に接続され、第１の電極は、前記ソ
    ース信号線もしくは、前記第１のトランジスタの第２の
    電極と電気的に接続され、第２の電極は、前記第２のト
    ランジスタのゲート電極および第１の電極と、前記第３
    のトランジスタのゲート電極と電気的に接続され、 前記第２の容量手段の第１の電極は、前記第１のトラン
    ジスタの第２の電極と電気的に接続され、第２の電極
    は、前記第３のトランジスタの第２の電極と電気的に接
    続され、 前記第５のトランジスタのゲート電極は、前記第３のゲ
    ート信号線と電気的に接続され、第１の電極は、前記第
    ３のトランジスタの第２の電極と電気的に接続され、第
    ２の電極は、前記発光素子の第２の電極の電位に等しい
    か、それより低い電源電位に接続されていることを特徴
    とする半導体装置。
  14. 【請求項１４】請求項１０乃至請求項１３のいずれか１
    項において、 前記半導体装置は、さらに消去用ゲート信号線と、消去
    用トランジスタとを有し、 前記消去用トランジスタのゲート電極は、前記消去用ゲ
    ート信号線と電気的に接続され、第１の電極は、前記電
    流供給線と電気的に接続され、第２の電極は、前記第３
    のトランジスタのゲート電極と電気的に接続されている
    ことを特徴とする半導体装置。
  15. 【請求項１５】請求項１０乃至請求項１３のいずれか１
    項において、 前記半導体装置は、さらに消去用ゲート信号線と、消去
    用トランジスタとを有し、 前記消去用トランジスタのゲート電極は、前記消去用ゲ
    ート信号線と電気的に接続され、第１の電極は、前記電
    流供給線と電気的に接続され、第２の電極は、前記第１
    のトランジスタの第２の電極と電気的に接続されている
    ことを特徴とする半導体装置。
  16. 【請求項１６】請求項１０乃至請求項１３のいずれか１
    項において、 前記半導体装置は、さらに消去用ゲート信号線と、消去
    用トランジスタとを有し、 前記消去用トランジスタは、前記電流供給線と前記第３
    のトランジスタの第１の電極との間、もしくは、前記第
    ３のトランジスタの第２の電極と、前記発光素子の第１
    の電極との間に設けられ、前記消去用トランジスタのゲ
    ート電極は、前記消去用ゲート信号線と電気的に接続さ
    れていることを特徴とする半導体装置。
  17. 【請求項１７】請求項１０乃至請求項１３のいずれか１
    項において、 前記第２のトランジスタと、前記第３のトランジスタと
    は、同一極性であることを特徴とする半導体装置。
  18. 【請求項１８】整流性素子と、容量手段と、スイッチン
    グ素子とを有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1
    が与えられ、前記整流性素子の第２の電極は、前記容量
    手段の第１の電極および、前記スイッチング素子の第１
    の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電
    位Ｖ2が与えられ、 前記整流性素子のしきい値電圧がＶthであるとき、 前記スイッチング素子を導通して、前記整流性素子の第
    ２の電極の電位をＶ2とする第１のステップと、 前記第１のステップから、前記スイッチング素子を非導
    通とし、前記整流性素子の両電極間の電圧を、しきい値
    Ｖthに収束させ、前記整流性素子の第２の電極の電位を
    （Ｖ1＋Ｖth）とする第２のステップとを有することを
    特徴とする半導体装置の駆動方法。
  19. 【請求項１９】整流性素子と、容量手段と、スイッチン
    グ素子とを有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1
    が与えられ、前記整流性素子の第２の電極は、前記容量
    手段の第１の電極および、前記スイッチング素子の第１
    の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電
    位Ｖ2が与えられ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)
    以下、または(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する
    信号が入力され、 前記整流性素子のしきい値電圧がＶthであるとき、 前記スイッチング素子を導通して、前記整流性素子の第
    ２の電極の電位をＶ2とする第１のステップと、 前記第１のステップから、前記スイッチング素子を非導
    通とし、前記整流性素子の両電極間の電圧を、しきい値
    Ｖthに収束させ、前記整流性素子の第２の電極の電位を
    （Ｖ1＋Ｖth）とする第２のステップと、 前記容量手段の第２の電極の電位をＶDataだけ変化さ
    せ、前記整流性素子の第２の電極の電位を(Ｖ1＋Ｖth±
    ＶData)とする第３のステップとを有することを特徴と
    する半導体装置の駆動方法。
  20. 【請求項２０】整流性素子と、容量手段と、スイッチン
    グ素子とを有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1
    が与えられ、前記整流性素子の第２の電極は、前記容量
    手段の第１の電極および、前記スイッチング素子の第１
    の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電
    位Ｖ2が与えられ、 前記整流性素子のしきい値電圧がＶthであるとき、 前記スイッチング素子を導通して、前記整流性素子の第
    ２の電極の電位をＶ2とする第１のステップと、 前記第１のステップから、前記スイッチング素子を非導
    通とし、前記整流性素子の両電極間の電圧を、しきい値
    Ｖthに収束させ、前記整流性素子の第２の電極の電位を
    （Ｖ1−|Ｖth|）とする第２のステップとを有すること
    を特徴とする半導体装置の駆動方法。
  21. 【請求項２１】整流性素子と、容量手段と、スイッチン
    グ素子とを有し、 前記整流性素子の第１の電極には、第１の電源電位Ｖ1
    が与えられ、前記整流性素子の第２の電極は、前記容量
    手段の第１の電極および、前記スイッチング素子の第１
    の電極と電気的に接続され、 前記スイッチング素子の第２の電極には、第２の電源電
    位Ｖ2が与えられ、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)
    以下、または(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する
    信号が入力され、 前記整流性素子のしきい値電圧がＶthであるとき、 前記スイッチング素子を導通して、前記整流性素子の第
    ２の電極の電位をＶ2とする第１のステップと、 前記第１のステップから、前記スイッチング素子を非導
    通とし、前記整流性素子の両電極間の電圧を、しきい値
    Ｖthに収束させ、前記整流性素子の第２の電極の電位を
    （Ｖ1−|Ｖth|）とする第２のステップと、 前記容量手段の第２の電極の電位をＶDataだけ変化さ
    せ、前記整流性素子の第２の電極の電位を(Ｖ1−|Ｖth|
    ±ＶData)とする第３のステップとを有することを特徴
    とする半導体装置の駆動方法。
  22. 【請求項２２】請求項１９もしくは請求項２１におい
    て、 前記半導体装置は、さらにトランジスタを有し、 前記トランジスタのゲート電極は、前記整流性素子の第
    ２の電極と電気的に接続されていることを特徴とする半
    導体装置の駆動方法。
  23. 【請求項２３】第１の整流性素子と、第２の整流性素子
    と、容量手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電
    位Ｖ1が与えられ、前記第１の整流性素子の第２の電極
    は、前記容量手段の第１の電極および、前記第２の整流
    性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以上Ｖ2'
    以下の電位を有する第１の信号が入力され、 前記第１の整流性素子のしきい値電圧がＶth１、前記第
    ２の整流性素子のしきい値電圧がＶth２であるとき、 前記第２の容量手段の第２の電極の電位をＶ2とし、前
    記第１の整流性素子の第２の電極の電位を（Ｖ2＋Ｖth
    ２）とする第１のステップと、 前記第１のステップから、前記第２の容量手段の第２の
    電極の電位をＶ2'とし、前記第１の整流性素子の両電極
    間の電圧を、しきい値Ｖth１に収束させ、前記整流性素
    子の第２の電極の電位を（Ｖ1−|Ｖth１|）とする第２
    のステップとを有することを特徴とする半導体装置の駆
    動方法。
  24. 【請求項２４】第１の整流性素子と、第２の整流性素子
    と、容量手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電
    位Ｖ1が与えられ、前記第１の整流性素子の第２の電極
    は、前記容量手段の第１の電極および、前記第２の整流
    性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以上Ｖ2'
    以下の電位を有する第１の信号が入力され、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)
    以下、または(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する
    第２の信号が入力され、 前記第１の整流性素子のしきい値電圧がＶth１、前記第
    ２の整流性素子のしきい値電圧がＶth２であるとき、 前記第２の容量手段の第２の電極の電位をＶ2とし、前
    記第１の整流性素子の第２の電極の電位を（Ｖ2＋Ｖth
    ２）とする第１のステップと、 前記第１のステップから、前記第２の容量手段の第２の
    電極の電位をＶ2'とし、前記第１の整流性素子の両電極
    間の電圧を、しきい値Ｖth１に収束させ、前記整流性素
    子の第２の電極の電位を（Ｖ1−|Ｖth１|）とする第２
    のステップと、 前記容量手段の第２の電極の電位をＶDataだけ変化さ
    せ、前記第１の整流性素子の第２の電極の電位を(Ｖ1−
    |Ｖth１|±ＶData)とする第３のステップとを有するこ
    とを特徴とする半導体装置の駆動方法。
  25. 【請求項２５】第１の整流性素子と、第２の整流性素子
    と、容量手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電
    位Ｖ1が与えられ、前記第１の整流性素子の第２の電極
    は、前記容量手段の第１の電極および、前記第２の整流
    性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以上Ｖ2'
    以下の電位を有する第１の信号が入力され、 前記第１の整流性素子のしきい値電圧がＶth１、前記第
    ２の整流性素子のしきい値電圧がＶth２であるとき、 前記第２の容量手段の第２の電極の電位をＶ2'とし、前
    記第１の整流性素子の第２の電極の電位を（Ｖ2'−|Ｖ
    th２|）とする第１のステップと、 前記第１のステップから、前記第２の容量手段の第２の
    電極の電位をＶ2とし、前記第１の整流性素子の両電極
    間の電圧を、しきい値Ｖth１に収束させ、前記整流性素
    子の第２の電極の電位を（Ｖ1＋Ｖth１）とする第２の
    ステップとを有することを特徴とする半導体装置の駆動
    方法。
  26. 【請求項２６】第１の整流性素子と、第２の整流性素子
    と、容量手段とを有し、 前記第１の整流性素子の第１の電極には、第１の電源電
    位Ｖ1が与えられ、前記第１の整流性素子の第２の電極
    は、前記容量手段の第１の電極および、前記第２の整流
    性素子の第１の電極と電気的に接続され、 前記第２の整流性素子の第２の電極には、Ｖ2以上Ｖ2'
    以下の電位を有する第１の信号が入力され、 前記容量手段の第２の電極には、Ｖ3以上(Ｖ3＋ＶData)
    以下、または(Ｖ3−Ｖ Data)以上Ｖ3以下の電位を有する
    第２の信号が入力され、 前記第１の整流性素子のしきい値電圧がＶth１、前記第
    ２の整流性素子のしきい値電圧がＶth２であるとき、 前記第２の容量手段の第２の電極の電位をＶ2'とし、前
    記第１の整流性素子の第２の電極の電位を（Ｖ2'−|Ｖ
    th２|）とする第１のステップと、 前記第１のステップから、前記第２の容量手段の第２の
    電極の電位をＶ2とし、前記第１の整流性素子の両電極
    間の電圧を、しきい値Ｖth１に収束させ、前記整流性素
    子の第２の電極の電位を（Ｖ1＋Ｖth１）とする第２の
    ステップと、 前記容量手段の第２の電極の電位をＶDataだけ変化さ
    せ、前記第１の整流性素子の第２の電極の電位を(Ｖ1＋
    Ｖth１±ＶData)とする第３のステップとを有すること
    を特徴とする半導体装置の駆動方法。
  27. 【請求項２７】請求項２４もしくは請求項２６におい
    て、 前記半導体装置は、さらにトランジスタを有し、 前記トランジスタのゲート電極は、前記第１の整流性素
    子の第２の電極と電気的に接続されていることを特徴と
    する半導体装置の駆動方法。
  28. 【請求項２８】請求１８乃至請求項２２のいずれか１項
    において、 前記整流性素子は、ゲート・ドレイン間を接続したトラ
    ンジスタを用いてなり、 前記トランジスタがＮチャネル型であるとき、Ｖ1＜Ｖ2
    であり、 前記トランジスタがＰチャネル型であるとき、Ｖ1＞Ｖ2
    であることを特徴とする半導体装置の駆動方法。
  29. 【請求項２９】請求項２３乃至請求項２７のいずれか１
    項において、 前記第１の整流性素子は、ゲート・ドレイン間を接続し
    たトランジスタを用いてなり、 前記トランジスタがＮチャネル型であるとき、Ｖ1＜Ｖ2
    であり、 前記トランジスタがＰチャネル型であるとき、Ｖ1＞Ｖ2
    であることを特徴とする半導体装置の駆動方法。
  30. 【請求項３０】請求項１乃至請求項１７に記載の半導体
    装置、または請求項１８乃至請求項２９に記載の半導体
    装置の駆動方法を用いることを特徴とする電子機器。
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