JP2003295220A - 液晶用マトリクス基板、ならびに液晶用マトリクス基板の製造方法および電子回路基板の接続部形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 フォトマスクの使用枚数を削減して製造する
ことができる液晶用マトリクス基板の製造方法および液
晶用マトリクス基板を提供する。 【解決手段】 ガラス基板１１上に、ゲート電極膜１２
とゲート絶縁膜１４と第１半導体層１５と第２半導体層
１６とソース・ドレイン電極膜１７とパッシベーション
膜１９とを積層したＴＦＴ素子部３１を形成し、ＴＦＴ
素子部３１の予め定められる位置に突起部４０を形成
し、突起部４０と突起部４０の形成されていないＴＦＴ
素子部３１とを覆うようにアクリル系樹脂膜２０を形成
し、アクリル系樹脂膜２０をエッチングし、突起部４０
を露出させ、突起部４０およびアクリル系樹脂膜２０の
表面に画素電極２１ａを形成し、突起部４０と画素電極
２１ａとを接続させ、ＴＦＴアクティブマトリクス基板
１を製造する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶用マトリクス
基板、ならびに液晶用マトリクス基板の製造方法および
電子回路基板の接続部形成方法に関する。

【０００２】

【従来の技術】従来から、液晶表示装置としては、薄膜
トランジスタ（Thin Film Transistor；略称：ＴＦＴ）
をスイッチング素子に用いるアクティブマトリクス型液
晶表示装置が広く用いられている。ＴＦＴをスイッチン
グ素子に用いるＴＦＴアクティブマトリクス型液晶表示
装置では、透光性を有するガラス基板の表面に、複数の
ＴＦＴ素子を含むＴＦＴアクティブマトリクス回路を形
成したＴＦＴアクティブマトリクス基板を使用する。Ｔ
ＦＴアクティブマトリクス基板は、複数枚のフォトマス
クを用い、フォトリソグラフィプロセスによる微細パタ
ーニングを繰返すことによって製造される。液晶表示装
置の生産性および製造歩留を向上させるという観点、ま
た原価を低く抑えるという観点から、ＴＦＴアクティブ
マトリクス基板の製造工程におけるフォトマスクの使用
枚数の削減、すなわちフォトリソグラフィプロセスの削
減が検討されている。

【０００３】また、ＴＦＴアクティブマトリクス型液晶
表示装置の低消費電力化および高輝度化を図る観点か
ら、液晶セルの光透過率を高めることが求められる。液
晶セルの光透過率を高めるためには、ＴＦＴアクティブ
マトリクス基板の開口率を向上させることが必要であ
る。開口率とは、液晶セルに電界を与えるための画素電
極の全画素に対する面積比を百分率で表すものである。
開口率を向上させる技術としては、ＴＦＴ素子部を覆う
平坦な絶縁性の保護膜上に画素電極を形成し、保護膜を
介することによってＴＦＴ素子部と画素電極とを立体的
に分離して積み重ねて配置し、積み重ね方向から見た平
面図上ではＴＦＴ素子部と画素電極とをオーバーラップ
させて画素領域を広くする技術が知られている。このよ
うにＴＦＴ素子部と画素電極とが立体的に分離して積み
重ねられ平面的にはオーバーラップしている状態を、以
後、立体的にオーバーラップしている状態と称する。こ
の従来技術によって８０％を越える高開口率が実現され
ている。図１８は、従来技術によって得られる高開口率
のＴＦＴアクティブマトリクス基板の一例を示す図であ
る。図１８（ａ）は、高開口率のＴＦＴアクティブマト
リクス基板５の構成の一部を示す平面図である。図１８
（ｂ）は、図１８（ａ）に示すＴＦＴアクティブマトリ
クス基板５の切断面線ＩＩ−ＩＩ′における断面構成を
示す断面図である。図１８（ｂ）では、ゲート電極膜５
２で形成される走査用のゲート電極配線７４とソース・
ドレイン電極膜５８で形成されるデータ用のソース電極
配線７５とが交差するＧ−Ｓ交差部７０、スイッチング
素子であるＴＦＴ素子部７１、表示領域である画素部７
２およびＴＦＴアクティブマトリクス基板５の周辺に設
けられる端子部７３の断面構成を、説明の便宜上連なっ
て構成されるものと仮定し並べて示す。ＴＦＴアクティ
ブマトリクス基板５には、ガラス基板５１上にゲート電
極膜５２、ゲート絶縁膜５４、チャネル領域を有する第
１半導体層５５、第２半導体層５６、ソース・ドレイン
電極膜５８およびパッシベーション膜６０が積層され、
これらの層を覆うように形成される平坦な感光性アクリ
ル系樹脂膜６１上に、画素電極６４ａが形成される。図
１８（ａ）および図１８（ｂ）に示すように、ＴＦＴア
クティブマトリクス基板５では、感光性アクリル系樹脂
膜６１を介することによって、ゲート電極膜５２と画素
電極６４ａとを積み重ねて形成し、ＴＦＴ素子部７１と
画素電極６４ａとを立体的にオーバーラップさせること
ができるので、高い開口率を得ることができる。

【０００４】図１８に示す高開口率のＴＦＴアクティブ
マトリクス基板５の製造工程を説明する。図１９〜図３
４は、ＴＦＴアクティブマトリクス基板５の製造工程の
各工程における状態を模式的に示す断面図である。図１
９〜図３４では、図１８（ｂ）と同様に、図１８（ａ）
の切断面線ＩＩ−ＩＩ′における断面構成のうちのＧ−
Ｓ交差部７０、ＴＦＴ素子部７１、画素部７２および端
子部７３の断面構成を、説明の便宜上連なって構成され
るものと仮定し並べて示す。

【０００５】まず、ガラス基板５１の一方の表面５１ａ
全体に、スパッタリング法などによって、クロム（Ｃ
ｒ）、アルミニウム（Ａｌ）およびタンタル（Ｔａ）な
どのうちから選ばれる少なくとも１つのゲート電極材料
で成膜し、金属膜としてゲート電極膜５２を形成する。
図１９は、ガラス基板５１の一方の表面５１ａ全体にゲ
ート電極膜５２を形成した状態を示す図である。

【０００６】ゲート電極膜５２の表面にフォトレジスト
を均一に塗布した後、１枚目のフォトマスクを用いてパ
ターニングすることによって、レジストパターン５３を
形成する。レジストパターン５３は、Ｇ−Ｓ交差部７
０、ＴＦＴ素子部７１および端子部７３に形成され、画
素部７２には形成されない。図２０は、ゲート電極膜５
２上にレジストパターン５３を形成した状態を示す図で
ある。

【０００７】レジストパターン５３をマスクとしてエッ
チングを行い、ゲート電極膜５２をパターニングする。
図２１は、ゲート電極膜５２をパターニングした状態を
示す図である。

【０００８】レジストパターン５３を除去した後、ゲー
ト絶縁膜５４、第１半導体層５５および第２半導体層５
６の３層を、プラズマ化学気相成長(chemical vapordep
osition； 略称：ＣＶＤ）法またはスパッタリング法な
どによって順次積層する。ゲート絶縁膜５４、第１半導
体層５５および第２半導体層５６の３層は連続して形成
される。ゲート絶縁膜５４は、たとえば窒化シリコン
（ＳｉＮ_x）膜などで形成される。第１半導体層５５
は、たとえばアモルファスシリコン（以下、「ａ−Ｓ
ｉ」と略記する）膜で形成される。第２半導体層５６
は、ｎ型不純物、たとえばリン、ヒ素およびアンチモン
などの５価の元素を高濃度で混入させたシリコン（以
下、「ｎ⁺−Ｓｉ」と略記する）膜で形成される。図２
２は、ゲート絶縁膜５４、第１半導体層５５および第２
半導体層５６の３層を形成した状態を示す図である。

【０００９】第２半導体層５６の表面全体にフォトレジ
ストを塗布した後、２枚目のフォトマスクを用いてレジ
ストパターン５７を形成する。レジストパターン５７
は、Ｇ−Ｓ交差部７０およびＴＦＴ素子部７１に形成さ
れ、画素部７２および端子部７３には形成されない。図
２３は、第２半導体層５６上にレジストパターン５７を
形成した状態を示す図である。

【００１０】レジストパターン５７をマスクとしてエッ
チングを行い、ＴＦＴ素子部７１の第１半導体層５５お
よび第２半導体層５６の２層を島状にパターニングす
る。このときＧ−Ｓ交差部７０およびソース電極配線７
５の位置の第１半導体層５５および第２半導体層５６の
２層も残される。図２４は、ＴＦＴ素子部７１の第１半
導体層５５および第２半導体層５６の２層を島状にパタ
ーニングした状態を示す図である。

【００１１】レジストパターン５７を除去した後、全面
にスパッタリング法などによって、クロム（Ｃｒ）、ア
ルミニウム（Ａｌ）およびタンタル（Ｔａ）などのうち
から選ばれる少なくとも１つの金属材料で成膜し、金属
膜としてソース・ドレイン電極膜５８を形成する。図２
５は、ソース・ドレイン電極膜５８を形成した状態を示
す図である。

【００１２】ソース・ドレイン電極膜５８の表面全体に
フォトレジストを塗布した後、３枚目のフォトマスクを
用いてレジストパターン５９を形成する。レジストパタ
ーン５９は、Ｇ−Ｓ交差部７０とＴＦＴ素子部７１とに
形成されるけれども、ＴＦＴ素子部７１のチャネル部形
成位置５９ａには形成されない。図２６は、ソース・ド
レイン電極膜５８上にレジストパターン５９を形成した
状態を示す図である。

【００１３】レジストパターン５９をマスクとしてエッ
チングを行う。チャネル部形成位置５９ａではレジスト
パターン５９が形成されていないので、このエッチング
によってソース・ドレイン電極膜５８および第２半導体
層５６が除去され、ソース電極とドレイン電極との分離
のためのソース・ドレイン電極膜５８のパターニングが
行われる。さらに第１半導体層５５も部分的にエッチン
グされ、チャネル部形成位置５９ａの第１半導体層５５
の厚みを調整するチャネルエッチングが行われ、第１半
導体層５５にチャネル部５５ａが形成される。図２７
は、レジストパターン５９をマスクとしてエッチングを
施した状態を示す図である。

【００１４】次いで、レジストパターン５９を除去す
る。図２８は、レジストパターン５９を除去した状態を
示す図である。

【００１５】レジストパターン５９を除去した後の基板
の表面全体にスパッタリング法などによって窒化シリコ
ン（ＳｉＮ_x）膜などを成膜し、保護膜であるパッシベ
ーション膜６０を形成する。図２９は、パッシベーショ
ン膜６０を形成した状態を示す図である。

【００１６】パッシベーション膜６０上に、感光性を有
するアクリル系樹脂を塗布し、表面が平坦な感光性アク
リル系樹脂膜６１を形成する。図３０は、感光性アクリ
ル系樹脂膜６１を形成した状態を示す図である。

【００１７】感光性アクリル系樹脂膜６１を４枚目のフ
ォトマスクを用いてパターニングし、感光性アクリル系
樹脂膜６１の表面からパッシベーション膜６０に達する
貫通孔６２ａ，６２ｂを形成する。図３１は、感光性ア
クリル系樹脂膜６１をパターニングした状態を示す図で
ある。

【００１８】パターニングした感光性アクリル系樹脂膜
６１をマスクとしてパッシベーション膜６０をエッチン
グし、感光性アクリル系樹脂膜６１の表面からソース・
ドレイン電極膜５８のうちでソース電極と分離されたド
レイン電極に達するコンタクトホール６３ａを形成す
る。このとき同時に端子部７３では、パッシベーション
膜６０およびゲート絶縁膜５４がエッチングされ、感光
性アクリル系樹脂膜６１の表面からゲート電極膜５２に
達するコンタクトホール６３ｂが形成される。図３２
は、コンタクトホール６３ａ，６３ｂを形成した状態を
示す図である。

【００１９】感光性アクリル系樹脂膜６１の表面全体
と、コンタクトホール６３ａの表面、すなわちコンタク
トホール６３ａに臨むソース・ドレイン電極膜５８、パ
ッシベーション膜６０および感光性アクリル系樹脂膜６
１の表面と、コンタクトホール６３ｂの表面、すなわち
コンタクトホール６３ｂに臨むゲート電極膜５２、ゲー
ト絶縁膜５４、パッシベーション膜６０および感光性ア
クリル系樹脂膜６１の表面とに、スパッタリング法など
によって、インジウム−錫酸化物(Indium-TinOxide；略
称：ＩＴＯ）および酸化錫（ＳｎＯ₂）などのうちから
選ばれる少なくとも１つの電極材料で成膜し、透光性導
電膜６４を形成する。図３３は、透光性導電膜６４を形
成した状態を示す図である。

【００２０】透光性導電膜６４を５枚目のフォトマスク
を用いてパターニングし、画素電極６４ａを形成する。
以上のようにしてＴＦＴアクティブマトリクス基板５を
得る。図３４は、画素電極６４ａを形成した状態を示す
図である。図３４に示すように、画素電極６４ａは、感
光性アクリル系樹脂膜６１を介することによって、ＴＦ
Ｔ素子部７１と立体的にオーバーラップさせて形成する
ことができるので、ＴＦＴアクティブマトリクス基板５
では高い開口率を実現することができる。

【００２１】以上に述べたＴＦＴアクティブマトリクス
基板５の製造工程では、図２０、図２３、図２６、図３
１および図３４に示す５つの工程でそれぞれ１枚のフォ
トマスクを使用し、合計５枚のフォトマスクを使用す
る。このことはプロセス時間の長時間化および製造歩留
の低下の要因となっている。

【００２２】ＴＦＴアクティブマトリクス基板の製造工
程においてフォトマスクの使用枚数を削減することに関
する先行技術が特開平５−３０３１１１号公報に開示さ
れている。この先行技術では、まず基板上に透光性導電
膜を成膜し、画素電極およびゲート電極の下地層として
パターニングする。得られたゲート電極の下地層の上に
選択的に電解めっきを施してゲート電極を形成する。こ
のように、画素電極のパターニングとゲート電極のパタ
ーニングとを同時に行うことができるので、製造工程で
用いるフォトマスクの使用枚数を削減することができ
る。

【００２３】また別の先行技術が特開２０００−２０６
５７１号公報に開示されている。この先行技術では、厚
みが異なるレジストパターンを形成し、前述の製造工程
の図２３〜図２７に相当するＴＦＴ素子部の形成工程を
１枚のフォトマスクで行う考え方が示されている。すな
わち、レジストパターンの厚みが異なる部分を利用して
２段階のエッチングを行い、フォトマスクの使用枚数を
１枚削減することに成功している。厚みが異なるレジス
トパターンは、特開昭６１−１８１１３０号公報に開示
されているように、露光量を変えることによって形成す
ることができる。特開昭６１−１８１１３０号公報で
は、段差がある部分でも高精度なパターンを形成するた
めに露光量を変えてレジストパターンを形成している。

【００２４】特開２０００−２０６５７１号公報に開示
の技術と同様の技術は、C.W.Kimらによる「A Novel Fou
r-Mask-Count Process Architecture for TFT-LCDs」
(ＳＩＤ 2000 Digest 第１００６頁〜第１００９
頁）、および「三国電子 ＩＰＳＴＦＴ−ＬＣＤを２Ｐ
ＥＰで製造するプロセスを考案−ＴＦＴチャネル部分を
ハーフトーン露光」（月刊FPD intelligence １９９９
年５月号 第３１頁〜第３５頁）にも開示されている。

【００２５】また、このようなフォトリソグラフィプロ
セスは、ＴＦＴアクティブマトリクス基板の製造工程だ
けでなく、電子回路を形成する配線基板の製造工程、た
とえば、基板の多層配線間の接続部および基板と外部配
線との接続部を形成する工程においても広く用いられて
いる。

【００２６】

【発明が解決しようとする課題】前述のように、高開口
率を示すＴＦＴアクティブマトリクス基板５の製造工程
では、合計５枚のフォトマスクが必要であり、プロセス
時間の長時間化および製造歩留の低下の要因となってい
る。特開平５−３０３１１１号公報に開示されている先
行技術では、基板上に成膜した透光性導電膜を画素電極
およびゲート電極の下地層として用い、ゲート電極を電
解めっきで形成し、フォトプロセスを用いることなくゲ
ート電極膜のパターニングを行い、ＴＦＴアクティブマ
トリクス基板の製造工程におけるフォトマスクの使用枚
数を削減している。しかしながら、この先行技術におい
ても前述の高開口率のＴＦＴアクティブマトリクス基板
５の製造工程と同じ５枚のフォトマスクが必要であり、
プロセス時間の長時間化および製造歩留の低下の要因と
なる。また、基板上に成膜した透光性導電膜を画素電極
およびゲート電極の下地層として用いるので、ゲート電
極と画素電極とをオーバーラップさせることができず、
高い開口率を得ることはできない。さらに、ゲート電極
を電解めっきで作製するので、作製時の電位降下によっ
て膜厚の不均一性が非常に大きくなりやすく、特に大型
基板の場合には膜厚の均一性を保つことが難しい。

【００２７】また、前述の特開２０００−２０６５７１
号公報に開示の厚みを変えたレジストパターンを用いる
技術では、ＴＦＴ素子部を形成する工程においてフォト
マスクの使用枚数を１枚削減することが可能となるだけ
である。またこの先行技術では主として面内スイッチン
グ（In Plane Switching；略称：ＩＰＳ）型のＴＦＴア
クティブマトリクス型液晶表示装置について説明してい
るだけである。ＴＦＴ素子部と画素電極とを立体的にオ
ーバーラップさせ、開口率を高めたＴＦＴアクティブマ
トリクス基板の製造工程において、ＴＦＴ素子部を形成
する工程以外でフォトマスクの使用枚数をさらに削減す
る可能性については示されていない。

【００２８】本発明の目的は、ＴＦＴアクティブマトリ
クス基板などの電子回路を形成する配線基板の製造工程
におけるフォトマスクの使用枚数を削減することができ
る液晶用マトリクス基板の製造方法および電子回路基板
の接続部形成方法、ならびに液晶用マトリクス基板を提
供することである。

【００２９】

【課題を解決するための手段】本発明は、液晶セルを形
成するためのマトリクス回路が電気絶縁性基板上に形成
される液晶用マトリクス基板であって、前記マトリクス
回路を覆うように形成される電気絶縁層と、前記マトリ
クス回路の予め定められる位置から突出するように形成
され、前記電気絶縁層を貫通する突起部と、前記突起部
および前記電気絶縁層の表面に形成され、前記突起部に
よってマトリクス回路と電気的に接続される画素電極と
を含むことを特徴とする液晶用マトリクス基板である。

【００３０】本発明に従えば、液晶用マトリクス基板
は、液晶セルを形成するためのマトリクス回路が電気絶
縁性基板上に形成され、電気絶縁層と突起部と画素電極
とを含む。前記電気絶縁層は、前記マトリクス回路を覆
うように形成される。前記突起部は、前記マトリクス回
路の予め定められる位置から突出するように形成され、
前記電気絶縁層を貫通する。前記画素電極は、前記突起
部および前記電気絶縁層の表面に形成され、前記突起部
によってマトリクス回路と電気的に接続される。このこ
とによって、製造時のフォトマスクの使用枚数を削減
し、画素電極とマトリクス回路とを電気絶縁層を介して
立体的にオーバーラップさせ、開口率を高めた液晶用マ
トリクス基板を得ることができる。

【００３１】また本発明は、前記マトリクス回路は、複
数の薄膜トランジスタを含む薄膜トランジスタアクティ
ブマトリクス回路であり、前記薄膜トランジスタアクテ
ィブマトリクス回路は、ゲート電極層と、ゲート絶縁層
と、チャネル領域を有する第１の半導体層と、オーミッ
クコンタクト層である第２の半導体層と、ソース電極お
よびゲート電極となる金属層と、パッシベーション膜と
を含むことを特徴とする。

【００３２】本発明に従えば、複数の薄膜トランジスタ
を含む薄膜トランジスタアクティブマトリクス回路は、
ゲート電極層と、ゲート絶縁層と、チャネル領域を有す
る第１の半導体層と、オーミックコンタクト層である第
２の半導体層と、ソース電極およびゲート電極となる金
属層と、パッシベーション膜とを含む。このことによっ
て、画素電極と薄膜トランジスタアクティブマトリクス
回路とを電気絶縁層を介して立体的にオーバーラップさ
せ、開口率を高めたＴＦＴアクティブマトリクス基板を
得ることができる。

【００３３】また本発明は、前記突起部は、前記ゲート
電極層、前記ゲート絶縁層、前記第１の半導体層、前記
第２の半導体層、前記金属層および前記パッシベーショ
ン膜のうちから選ばれる少なくとも１つの層と、レジス
ト層との積層構造を有することを特徴とする。

【００３４】本発明に従えば、前記突起部は、前記ゲー
ト電極層、前記ゲート絶縁層、前記第１の半導体層、前
記第２の半導体層、前記金属層および前記パッシベーシ
ョン膜のうちから選ばれる少なくとも１つの層と、レジ
スト層との積層構造を有する。このことによって、前記
薄膜トランジスタアクティブマトリクス回路と同時に形
成される前記突起部によって画素電極と薄膜トランジス
タアクティブマトリクス回路とを電気的に接続すること
ができる。

【００３５】また本発明は、電気絶縁性基板上に液晶セ
ルを形成するためのマトリクス回路を形成する工程と、
前記マトリクス回路の予め定められる位置に突起部を形
成する工程と、前記突起部と突起部の形成されていない
マトリクス回路とを覆うように電気絶縁層を形成する工
程と、前記電気絶縁層をエッチングし、前記突起部を露
出させる工程と、前記突起部および前記電気絶縁層の表
面に画素電極を形成し、前記突起部と前記画素電極とを
接続させる工程とを含むことを特徴とする液晶用マトリ
クス基板の製造方法である。

【００３６】本発明に従えば、液晶用マトリクス基板
は、電気絶縁性基板上に液晶セルを形成するためのマト
リクス回路を形成する工程と、前記マトリクス回路の予
め定められる位置に突起部を形成する工程と、前記突起
部と突起部の形成されていないマトリクス回路とを覆う
ように電気絶縁層を形成する工程と、前記電気絶縁層を
エッチングし、前記突起部を露出させる工程と、前記突
起部および前記電気絶縁層の表面に画素電極を形成し、
前記突起部と前記画素電極とを接続させる工程とを経て
製造される。このことによって、画素電極とマトリクス
回路とを電気的に接続する接続部は、マトリクス回路に
形成される突起部が露出するまで電気絶縁層をエッチン
グすることによって形成されるので、接続部を形成する
ためにフォトマスクを用いる必要はない。したがって、
画素電極とマトリクス回路との接続部および画素電極を
形成する際には、画素電極を形成する際に１枚のフォト
マスクを使用するだけでよいので、液晶用マトリクス基
板の製造工程におけるフォトマスクの使用枚数を削減す
ることができる。

【００３７】また本発明は、前記突起部と突起部の形成
されていないマトリクス回路とを覆うように電気絶縁層
を形成する工程は、前記電気絶縁層を、表面が平坦にな
るように形成し、前記電気絶縁層をエッチングし、前記
突起部を露出させる工程は、前記電気絶縁層を、前記突
起部が露出するまで、全面エッチングすることを特徴と
する。

【００３８】本発明に従えば、前記突起部と突起部の形
成されていないマトリクス回路とを覆うように電気絶縁
層を形成する工程では、前記電気絶縁層を、表面が平坦
になるように形成し、前記電気絶縁層をエッチングし、
前記突起部を露出させる工程では、前記電気絶縁層を、
前記突起部が露出するまで、全面エッチングする。この
ことによって、画素電極は接続孔などのない表面が平坦
な電気絶縁層上に形成され、また画素電極とマトリクス
回路とを電気的に接続する接続部は電気絶縁層に凹凸を
形成することなく形成されるので、表面の平坦性の高い
液晶用マトリクス基板を得ることができる。このように
表面の平坦性の高い液晶用マトリクス基板を用いて液晶
表示装置を製造すれば、製造時に行う基板表面の配向処
理を均一に行うことができるので、配向処理の信頼性を
向上させることができる。

【００３９】また本発明は、前記マトリクス回路は、複
数の薄膜トランジスタを含む薄膜トランジスタアクティ
ブマトリクス回路であり、前記薄膜トランジスタアクテ
ィブマトリクス回路を形成する工程は、前記電気絶縁性
基板上にゲート電極材料で成膜してゲート電極層を形成
する工程と、前記ゲート電極層の表面にレジスト層を形
成し、該レジスト層に露光量を調整することによってハ
ーフトーン露光を施し、ゲート電極層をパターニングす
る工程と、ゲート絶縁層、チャネル領域となる第１の半
導体層、オーミックコンタクト層となる第２の半導体
層、ならびにソース電極およびドレイン電極となる金属
層を順次積層する工程と、前記金属層の表面にレジスト
層を形成し、該レジスト層に露光量を調整することによ
ってハーフトーン露光を施す工程と、前記第１の半導体
層および第２の半導体層をエッチングによって島状に形
成する工程と、前記金属層をパターニングするととも
に、前記第１の半導体層にチャネル領域を形成する工程
と、パッシベーション膜を成膜して覆う工程とを含むこ
とを特徴とする。

【００４０】本発明に従えば、複数の薄膜トランジスタ
を含む薄膜トランジスタアクティブマトリクス回路は、
前記電気絶縁性基板上にゲート電極材料で成膜してゲー
ト電極層を形成する工程と、前記ゲート電極層の表面に
レジスト層を形成し、該レジスト層に露光量を調整する
ことによってハーフトーン露光を施し、ゲート電極層を
パターニングする工程と、ゲート絶縁層、チャネル領域
となる第１の半導体層、オーミックコンタクト層となる
第２の半導体層、ならびにソース電極およびドレイン電
極となる金属層を順次積層する工程と、前記金属層の表
面にレジスト層を形成し、該レジスト層に露光量を調整
することによってハーフトーン露光を施す工程と、前記
第１の半導体層および第２の半導体層をエッチングによ
って島状に形成する工程と、前記金属層をパターニング
するとともに、前記第１の半導体層にチャネル領域を形
成する工程と、パッシベーション膜を成膜して覆う工程
とを経て形成される。このことによって、前記ゲート電
極層をパターニングするために１枚のフォトマスクを使
用し、前記第１の半導体層および第２の半導体層を島状
に形成するためと、前記金属層をパターニングするとと
もに、前記第１の半導体層にチャネル領域を形成するた
めとに１枚のフォトマスクを使用するだけで薄膜トラン
ジスタアクティブマトリクス回路を形成することができ
る。また画素電極と薄膜トランジスタアクティブマトリ
クス回路との接続部および画素電極を形成する際には、
画素電極を形成する際に１枚のフォトマスクを使用する
だけでよい。したがって、合計で３枚のフォトマスクを
使用するだけで、画素電極と薄膜トランジスタアクティ
ブマトリクス回路とを立体的にオーバーラップさせて高
開口率を有するＴＦＴアクティブマトリクス基板を製造
することができる。

【００４１】また本発明は、前記突起部は、前記ゲート
電極層、前記ゲート絶縁層、前記第１の半導体層、前記
第２の半導体層、前記金属層および前記パッシベーショ
ン膜のうちから選ばれる少なくとも１つの層と、前記レ
ジスト層との積層によって形成されることを特徴とす
る。

【００４２】本発明に従えば、前記突起部は、前記ゲー
ト電極層、前記ゲート絶縁層、前記第１の半導体層、前
記第２の半導体層、前記金属層および前記パッシベーシ
ョン膜のうちから選ばれる少なくとも１つの層と、前記
レジスト層との積層によって形成される。このことによ
って、前記突起部を前記薄膜トランジスタアクティブマ
トリクス回路と同時に形成することができる。

【００４３】また本発明は、基板上に第１の導電部分を
形成する工程と、前記第１の導電部分の予め定められる
位置に突起部を形成する工程と、前記突起部と突起部の
形成されていない第１の導電部分とを覆うように電気絶
縁層を形成する工程と、前記電気絶縁層をエッチング
し、前記突起部を露出させる工程と、前記突起部および
前記電気絶縁層の表面に第２の導電部分を形成し、前記
突起部と前記第２の導電部分とを接続させる工程とを含
むことを特徴とする電子回路基板の接続部形成方法であ
る。

【００４４】本発明に従えば、電子回路基板の接続部
は、基板上に第１の導電部分を形成する工程と、前記第
１の導電部分の予め定められる位置に突起部を形成する
工程と、前記突起部と突起部の形成されていない第１の
導電部分とを覆うように電気絶縁層を形成する工程と、
前記電気絶縁層をエッチングし、前記突起部を露出させ
る工程と、前記突起部および前記電気絶縁層の表面に第
２の導電部分を形成し、前記突起部と前記第２の導電部
分とを接続させる工程とを経て形成される。このことに
よって、フォトマスクを用いることなく、電気絶縁層で
覆われる第１の導電部分と電気絶縁層の表面の第２の導
電部分とを導通させるための接続部を形成することがで
きるので、電子回路を形成する配線基板の製造工程にお
けるフォトマスクの使用枚数を削減することができる。

【００４５】また本発明は、前記突起部と突起部の形成
されていない第１の導電部分とを覆うように電気絶縁層
を形成する工程は、前記電気絶縁層を、表面が平坦にな
るように形成し、前記電気絶縁層をエッチングし、前記
突起部を露出させる工程は、前記電気絶縁層を、前記突
起部が露出するまで、全面エッチングすることを特徴と
する。

【００４６】本発明に従えば、前記突起部と突起部の形
成されていない第１の導電部分とを覆うように電気絶縁
層を形成する工程では、前記電気絶縁層を、表面が平坦
になるように形成し、前記電気絶縁層をエッチングし、
前記突起部を露出させる工程では、前記電気絶縁層を、
前記突起部が露出するまで、全面エッチングする。この
ことによって、前記第２の導電部分は接続孔などのない
表面が平坦な電気絶縁層上に形成され、また電気絶縁層
で覆われる第１の導電部分と電気絶縁層の表面の第２の
導電部分とを導通させるための接続部は前記電気絶縁層
に凹凸を形成することなく形成されるので、基板の表面
の平坦性を高くすることができる。したがって、前記電
気絶縁層上に形成される第２の導電部分の断線を防ぐと
ともに、第２の導電部分の形成後の基板の処理を精度よ
く行うことができるので、電子回路基板の製造歩留を向
上させることができる。

【００４７】

【発明の実施の形態】本発明の実施の一形態である液晶
用マトリクス基板として、以下ではＴＦＴアクティブマ
トリクス基板１を例示する。図１は、ＴＦＴアクティブ
マトリクス基板１の概略構成を示す図である。図１
（ａ）は、ＴＦＴアクティブマトリクス基板１の構成の
一部を示す平面図である。図１（ｂ）は、図１（ａ）に
示すＴＦＴアクティブマトリクス基板１の切断面線Ｉ−
Ｉ′における断面構成を示す断面図である。図１（ｂ）
では、ゲート電極膜１２で形成される走査用のゲート電
極配線３４とソース・ドレイン電極膜１７で形成される
データ用のソース電極配線３５とが交差するＧ−Ｓ交差
部３０、スイッチング素子であるＴＦＴ素子部３１、表
示領域である画素部３２およびＴＦＴアクティブマトリ
クス基板１の周辺に設けられる端子部３３の断面構成
を、説明の便宜上連なって構成されるものと仮定し並べ
て示す。

【００４８】ＴＦＴアクティブマトリクス基板１には、
ガラス基板１１上に、ゲート電極膜１２と、ゲート絶縁
膜１４と、チャネル領域を有する第１半導体層１５と、
オーミックコンタクト層である第２半導体層１６と、ソ
ース電極およびドレイン電極となるソース・ドレイン電
極膜１７と、パッシベーション膜１９とを積層すること
によってＴＦＴ素子部３１が形成され、ＴＦＴ素子部３
１を覆うアクリル系樹脂膜２０の平坦な表面と、ＴＦＴ
素子部３１の予め定められる位置から突出しアクリル系
樹脂膜２０を貫通する突起部４０の表面とに、画素電極
２１ａが形成される。画素電極２１ａは、突起部４０に
よってＴＦＴ素子部３１と電気的に接続されている。図
１（ａ）および図１（ｂ）に示すように、ＴＦＴアクテ
ィブマトリクス基板１では、アクリル系樹脂膜２０を介
することによって、ゲート電極膜１２と画素電極２１ａ
とを積み重ねて形成し、画素電極２１ａとＴＦＴ素子部
３１とを立体的にオーバーラップさせることができるの
で、高い開口率を得ることができる。このように高い開
口率を有するＴＦＴアクティブマトリクス基板１を用い
れば、高輝度の液晶表示装置を得ることができる。

【００４９】図１に示すＴＦＴアクティブマトリクス基
板１の製造方法を説明する。図２〜図１５は、ＴＦＴア
クティブマトリクス基板１の製造における各工程の状態
を模式的に示す断面図である。図２〜図１５では、図１
（ｂ）と同様に、図１（ａ）の切断面線Ｉ−Ｉ′におけ
る断面構成のうちのＧ−Ｓ交差部３０、ＴＦＴ素子部３
１、画素部３２および端子部３３の断面構成を、説明の
便宜上連なって構成されるものと仮定し並べて示す。

【００５０】まず、電気絶縁性基板であるガラス基板１
１の一方の表面１１ａに、スパッタリング法などによっ
て、クロム（Ｃｒ）、アルミニウム（Ａｌ）およびタン
タル（Ｔａ）などのうちから選ばれる少なくとも１つの
ゲート電極材料で成膜し、金属膜としてゲート電極膜１
２を形成する。図２は、ガラス基板１１の一方の表面１
１ａにゲート電極膜１２を形成した状態を示す図であ
る。

【００５１】ゲート電極膜１２の表面にフォトレジスト
を均一に塗布しレジスト層を形成する。レジスト層に、
１枚目のフォトマスクとしてスリットマスクなどを用い
て露光量を調整することによってハーフトーン露光を施
し、各部で異なる厚みを有するレジストパターン１３を
形成する。このように、ハーフトーン露光を施すことに
よって、１回のフォトレジスト塗布で各部で異なる厚み
を有するレジストパターンを形成することができる。図
３は、ゲート電極膜１２の表面に各部で異なる厚みを有
するレジストパターン１３を形成した状態を示す図であ
る。図３に示すように、レジストパターン１３は、突起
部形成位置４１では厚みＡになるように形成され、Ｇ−
Ｓ交差部３０およびＴＦＴ素子部３１では厚みＡより薄
い厚みＢ（Ｂ＜Ａ）になるように形成され、端子部３３
では厚みＡより厚い厚みＣ（Ｃ＞Ａ）になるように形成
される。

【００５２】レジストパターン１３をマスクとしてエッ
チングを行い、ゲート電極膜１２をパターニングした
後、レジストパターン１３全体をアッシングすることに
よって、Ｇ−Ｓ交差部３０およびＴＦＴ素子部３１のレ
ジストパターン１３を除去する。このとき、突起部形成
位置４１および端子部３３では、レジストパターン１３
は前述のようにＧ−Ｓ交差部３０およびＴＦＴ素子部３
１よりも厚く形成されているので、図３に示すＧ−Ｓ交
差部３０およびＴＦＴ素子部３１のレジストパターン１
３の厚みＢに相当する厚みが減少したレジストパターン
１３が残る。すなわち、突起部形成位置４１では厚みＡ
から厚みＢを差し引いた厚みＡ′（＝Ａ−Ｂ）のレジス
トパターン１３が残り、端子部３３では厚みＣから厚み
Ｂを差し引いた厚みＣ′（＝Ｃ−Ｂ）のレジストパター
ン１３が残る。図４は、ゲート電極膜１２をパターニン
グした後、レジストパターン１３にアッシングを施した
状態を示す図である。

【００５３】次いで、ゲート絶縁膜１４、第１半導体層
１５および第２半導体層１６の３層、ならびにソース・
ドレイン電極膜１７を、プラズマＣＶＤ法またはスパッ
タリング法などによって順次積層する。ゲート絶縁膜１
４、第１半導体層１５および第２半導体層１６の３層、
ならびにソース・ドレイン電極膜１７は連続して形成さ
れる。ゲート絶縁膜１４は、たとえば窒化シリコン（Ｓ
ｉＮ_x）膜などで形成される。第１半導体層１５は、た
とえばアモルファスシリコン（ａ−Ｓｉ）膜で形成され
る。第２半導体層１６は、ｎ型不純物、たとえばリン、
ヒ素およびアンチモンなどの５価の元素を高濃度で混入
させたシリコン（ｎ⁺−Ｓｉ）膜で形成される。第２半
導体層１６は、第１半導体層１５とソース・ドレイン電
極膜１７との良好なオーミック接触を得るためのオーミ
ックコンタクト層として形成される。ソース・ドレイン
電極膜１７は、クロム（Ｃｒ）、アルミニウム（Ａｌ）
およびタンタル（Ｔａ）などのうちから選ばれる少なく
とも１つの金属材料で形成される。図５は、ゲート絶縁
膜１４、第１半導体層１５および第２半導体層１６の３
層、ならびにソース・ドレイン電極膜１７を形成した状
態を示す図である。

【００５４】ソース・ドレイン電極膜１７の表面全体に
フォトレジストを均一に塗布しレジスト層を形成した
後、２枚目のフォトマスクとしてスリットマスクなどを
用いて露光量を調整することによってハーフトーン露光
を施し、１回のフォトレジスト塗布で各部で異なる厚み
を有するレジストパターン１８を形成する。レジストパ
ターン１８は、Ｇ−Ｓ交差部３０およびＴＦＴ素子部３
１に形成され、画素部３２および端子部３３には形成さ
れない。ＴＦＴ素子部３１に形成されるレジストパター
ン１８のうち、後述するチャネル部１５ａの位置に相当
する部分のレジストパターン１８は、その他の部分のレ
ジストパターン１８の厚みよりも薄い薄肉部１８ａとし
て形成される。図６は、レジストパターン１８を形成し
た状態を示す図である。

【００５５】レジストパターン１８をマスクとしてエッ
チングを行い、レジストパターン１８に覆われていない
ゲート絶縁膜１４、第１半導体層１５および第２半導体
層１６の３層、ならびにソース・ドレイン電極膜１７を
除去し、ＴＦＴ素子部３１の第１半導体層１５および第
２半導体層１６を島状にパターニングする。図７は、Ｔ
ＦＴ素子部３１の第１半導体層１５および第２半導体層
１６を島状にパターニングした状態を示す図である。

【００５６】アッシングによってレジストパターン１８
の全体の厚みを減少させ、チャネル部１５ａの位置に相
当するレジストパターン１８の薄肉部１８ａを除去し、
ソース・ドレイン電極膜１７を露出させる。図８は、ア
ッシングによって薄肉部１８ａを除去し、ソース・ドレ
イン電極膜１７を露出させた状態を示す図である。

【００５７】残存するレジストパターン１８をマスクと
してエッチングを行う。薄肉部１８ａの除去された位置
では、ソース・ドレイン電極膜１７および第２半導体層
１６が除去され、ソース電極とドレイン電極との分離の
ためのソース・ドレイン電極膜１７のパターニングが行
われる。さらに第１半導体層１５も部分的にエッチング
され、薄肉部１８ａの除去された位置の第１半導体層１
５の厚みを調整するチャネルエッチングが行われ、第１
半導体層１５にチャネル部１５ａが形成される。図９
は、残存するレジストパターン１８をマスクとしてエッ
チングを施した状態を示す図である。

【００５８】次いで、レジストパターン１８を除去す
る。図１０は、レジストパターン１８を除去した状態を
示す図である。

【００５９】レジストパターン１８を除去した後の基板
の表面全体にスパッタリング法などによって窒化シリコ
ン（ＳｉＮ_x）膜などを成膜して覆い、保護膜であるパ
ッシベーション膜１９を形成する。以上のようにして、
ＴＦＴ素子部３１と、ＴＦＴ素子部３１から突出する突
起部４０とを形成する。突起部４０は、ゲート電極膜１
２、ゲート絶縁膜１４、第１半導体層１５、第２半導体
層１６、ソース・ドレイン電極膜１７およびパッシベー
ション膜１９と、レジストパターン１３との積層によっ
て形成されるので、ＴＦＴ素子部３１と同時に形成する
ことができる。図１１は、パッシベーション膜１９を形
成した状態を示す図である。

【００６０】パッシベーション膜１９上に、アクリル系
樹脂を塗布し、ＴＦＴ素子部３１とＴＦＴ素子部３１か
ら突出する突起部４０とを覆う表面が平坦なアクリル系
樹脂膜２０を形成し、８０〜１００℃の温度でプリベー
クした後、２００〜２５０℃の温度で焼成する。図１２
は、アクリル系樹脂膜２０を形成した状態を示す図であ
る。

【００６１】アクリル系樹脂膜２０の全面を、突起部４
０のソース・ドレイン電極膜１７が露出するまでエッチ
ングした後、剥離液などを用いて端子部３３のレジスト
パターン１３を除去し、凹部４５を形成する。図１３
は、アクリル系樹脂膜２０を全面エッチングした後、端
子部３３のレジストパターン１３を除去した状態を示す
図である。

【００６２】突起部４０およびアクリル系樹脂膜２０の
表面全体、ならびに端子部３３の凹部４５の表面、すな
わち凹部４５に臨むゲート電極膜１２およびゲート絶縁
膜１４の表面に、スパッタリング法などによって、イン
ジウム−錫酸化物（ＩＴＯ）などの透光性導電材料で成
膜し、透光性導電膜２１を形成する。図１４は、透光性
導電膜２１を形成した状態を示す図である。

【００６３】透光性導電膜２１を３枚目のフォトマスク
を用いてパターニングし、突起部４０の表面と、ＴＦＴ
素子部３１および画素部３２のアクリル系樹脂膜２０の
表面とに画素電極２１ａを形成し、突起部４０と画素電
極２１ａとを接続させる。このとき同時に端子部３３で
は、ゲート電極膜１２と外部とを電気的に接続するコン
タクトホール４６が形成される。以上のようにしてＴＦ
Ｔアクティブマトリクス基板１を得る。図１５は、画素
電極２１ａを形成した状態を示す図である。

【００６４】以上のように、本実施形態によるＴＦＴア
クティブマトリクス基板１の製造方法では、図３、図６
および図１５に示す３つの工程において合計３枚のフォ
トマスクを使用するだけでＴＦＴアクティブマトリクス
基板１を製造することができる。

【００６５】図１６は、本実施形態によるアクティブマ
トリクス基板１の製造において、１枚目および２枚目の
フォトマスクとして使用するハーフトーン露光が可能な
フォトマスク１００の断面形状と、対応する透過光量お
よび形成されるレジストパターンの形状とを示す図であ
る。フォトマスク１００は、透光性基板１０１上に遮光
膜１０２が形成された構成であり、透過部１００ａ、遮
光部１００ｂおよびメッシュ部１００ｃを備える。通常
用いられるフォトマスクは、光の透過量、すなわち透過
光量が１００％となることを目標に形成される透過部
と、透過光量が０％となることを目標に形成される遮光
部とを備える。本実施形態において使用するフォトマス
ク１００は、通常用いられるフォトマスクと同様の透過
部１００ａと遮光部１００ｂとに加えて、透過光量が透
過部１００ａと遮光部１００ｂとの中間となることを目
標に形成されるメッシュ部１００ｃを備える。メッシュ
部１００ｃは、たとえば露光に使用する光の分解能より
も間隔の小さいメッシュパターンまたはスリットパター
ンで形成される。このようなフォトマスク１００を用い
ることによって、各部で厚みの異なるレジストパターン
を形成することができる。たとえば、ポジ型のフォトレ
ジストに対してフォトマスク１００を用いて露光する
と、透過部１００ａに対応する部分ではレジスト厚みが
零のレジストパターン２００ａとなり、遮光部１００ｂ
に対応する部分ではレジスト厚みが最大のレジストパタ
ーン２００ｂとなり、メッシュ部１００ｃに対応する部
分では透過光量に比例したレジスト厚みのレジストパタ
ーン２００ｃ，２００ｄとなり、各部で異なる厚みを有
するレジストパターン２００が形成される。

【００６６】図１７は、ＴＦＴアクティブマトリクス基
板を５枚のフォトマスクを用いて製造する方法と、３枚
のフォトマスクを用いて製造する方法とを対比して説明
するフローチャートである。図１７では、フローチャー
トの各ステップを、用いるフォトマスク毎のステップと
して表す。なお、５枚のフォトマスクを用いて製造する
方法を５枚マスクプロセスと呼び、３枚のフォトマスク
を用いて製造する方法を３枚マスクプロセスと呼ぶ。

【００６７】まず、３枚マスクプロセスおよび５枚マス
クプロセスともに、１枚目のフォトマスクによってゲー
ト電極膜のパターニングのためのレジストパターンを形
成する。ただし、３枚マスクプロセスでは、前述のハー
フトーン露光が可能なフォトマスクを使用する。

【００６８】次に、５枚マスクプロセスでは２枚目のフ
ォトマスクによってＴＦＴ素子部を島状にパターニング
するためのレジストパターンを形成し、３枚目のフォト
マスクによってソース電極とドレイン電極との分離およ
びチャネルエッチングのためのレジストパターンを形成
する。一方、３枚マスクプロセスでは、この２枚目およ
び３枚目のフォトマスクによるレジストパターンの形成
をハーフトーン露光を利用して１枚のフォトマスクで行
う。すなわち、本実施形態である３枚マスクプロセスで
は、２枚目のフォトマスク１枚によって、ＴＦＴ素子部
の島状パターニング、ソース電極とドレイン電極との分
離およびチャネルエッチングのためのレジストパターン
を形成するので、フォトマスクの使用枚数を削減するこ
とができる。

【００６９】また５枚マスクプロセスでは、４枚目のフ
ォトマスクによってコンタクトホールの形成のための感
光性アクリル系樹脂膜６１のパターニングを行う。３枚
マスクプロセスでは、突起部４０を露出させることによ
って、コンタクトホールを形成することなくＴＦＴ素子
部３１と画素電極２１ａとを電気的に接続する接続部を
形成するので、コンタクトホールの形成のためにフォト
マスクを使用することがなく、フォトマスクの使用枚数
を削減することができる。

【００７０】最後の画素電極膜のパターニングは、５枚
マスクプロセスでは５枚目のフォトマスク、３枚マスク
プロセスでは３枚目のフォトマスクを用いて行う。

【００７１】以上のように、本実施形態である３枚マス
クプロセスでは、高開口率のＴＦＴアクティブマトリク
ス基板を３枚のフォトマスクを使用するだけで製造する
ことができ、ＴＦＴアクティブマトリクス基板の製造工
程におけるフォトマスクの使用枚数を削減することがで
きる。

【００７２】以上に述べたように、本実施形態では、ア
クリル系樹脂膜２０を表面が平坦になるように形成し、
突起部４０のソース・ドレイン電極膜１７が露出するま
で全面エッチングするけれども、必ずしも表面が平坦に
なるように形成し、全面エッチングする必要はない。た
だし、アクリル系樹脂膜２０を表面が平坦になるように
形成し、全面エッチングすれば、画素電極２１ａを接続
孔などのない表面が平坦なアクリル系樹脂膜２０上に形
成することができる。また画素電極２１ａとＴＦＴ素子
部３１とを電気的に接続する接続部はアクリル系樹脂膜
２０に凹凸を形成することなく形成されるので、表面の
平坦性の高いＴＦＴアクティブマトリクス基板１を得る
ことができる。このように表面の平坦性の高いＴＦＴア
クティブマトリクス基板を用いて液晶表示装置を製造す
れば、製造時に行う基板表面の配向処理を均一に行うこ
とができるので、配向処理の信頼性を向上させることが
できる。

【００７３】また本実施形態では突起部４０のソース・
ドレイン電極膜１７を露出させているけれども、これに
限定されることなく、突起部に含まれる層の中で、ＴＦ
Ｔ素子部などのマトリクス回路と画素電極とを電気的に
接続することができる層を接続層として露出させるよう
にしてもよい。

【００７４】また、本実施形態では、図１２〜図１５に
示すように、アクリル系樹脂膜２０によってＴＦＴ素子
部３１とＴＦＴ素子部３１から突出する突起部４０とを
覆い、アクリル系樹脂膜２０をエッチングして突起部４
０を露出させ、突起部４０およびアクリル系樹脂膜２０
の表面に画素電極２１ａを形成し、突起部４０と画素電
極２１ａとを接続させることによって、フォトマスクを
用いることなくＴＦＴ素子部３１と画素電極２１ａとを
電気的に接続する接続部を形成している。

【００７５】このような接続部の形成方法は、ＴＦＴア
クティブマトリクス基板に限定されることなく、種々の
電子回路基板の製造にも用いることができ、これによっ
て電子回路を形成する配線基板の製造工程におけるフォ
トマスクの使用枚数を削減することができる。また、基
板上に形成される電子回路を覆う電気絶縁層は、表面が
平坦になるように形成し、全面エッチングすることが好
ましい。これによって、配線形成後の基板の表面の平坦
性を高くし、電気絶縁層上に形成される配線の断線を防
ぐとともに、配線形成後の基板の処理を精度よく行うこ
とができるので、電子回路基板の製造歩留を向上させる
ことができる。

【００７６】

【発明の効果】以上のように本発明によれば、製造時の
フォトマスクの使用枚数を削減し、画素電極とマトリク
ス回路とを電気絶縁層を介して立体的にオーバーラップ
させ、開口率を高めた液晶用マトリクス基板を得ること
ができる。

【００７７】また本発明によれば、画素電極と薄膜トラ
ンジスタアクティブマトリクス回路とを電気絶縁層を介
して立体的にオーバーラップさせ、開口率を高めたＴＦ
Ｔアクティブマトリクス基板を得ることができる。

【００７８】また本発明によれば、薄膜トランジスタア
クティブマトリクス回路と同時に形成される突起部によ
って画素電極と薄膜トランジスタアクティブマトリクス
回路とを電気的に接続することができる。

【００７９】また本発明によれば、画素電極とマトリク
ス回路とを電気的に接続する接続部を形成するためにフ
ォトマスクを用いる必要はないので、液晶用マトリクス
基板の製造工程におけるフォトマスクの使用枚数を削減
することができる。

【００８０】また本発明によれば、画素電極は接続孔な
どのない平坦な電気絶縁層上に形成され、また画素電極
とマトリクス回路とを電気的に接続する接続部は電気絶
縁層に凹凸を形成することなく形成されるので、表面の
平坦性の高い液晶用マトリクス基板を得ることができ、
液晶表示装置の製造時に行う基板表面の配向処理の信頼
性を向上させることができる。

【００８１】また本発明によれば、３枚のフォトマスク
を使用するだけで、画素電極と薄膜トランジスタアクテ
ィブマトリクス回路とを立体的にオーバーラップさせて
高開口率を有するＴＦＴアクティブマトリクス基板を製
造することができる。

【００８２】また本発明によれば、突起部を薄膜トラン
ジスタアクティブマトリクス回路と同時に形成すること
ができる。

【００８３】また本発明によれば、フォトマスクを用い
ることなく、電気絶縁層で覆われる第１の導電部分と電
気絶縁層の表面の第２の導電部分とを導通させるための
接続部を形成することができるので、電子回路を形成す
る配線基板の製造工程におけるフォトマスクの使用枚数
を削減することができる。

【００８４】また本発明によれば、電気絶縁層上に形成
される第２の導電部分の断線を防ぐとともに、第２の導
電部分の形成後の基板の処理を精度よく行うことができ
るので、電子回路基板の製造歩留を向上させることがで
きる。

【図面の簡単な説明】

【図１】ＴＦＴアクティブマトリクス基板１の概略構成
を示す図である。

【図２】ガラス基板１１の一方の表面１１ａにゲート電
極膜１２を形成した状態を示す図である。

【図３】ゲート電極膜１２の表面に各部で異なる厚みを
有するレジストパターン１３を形成した状態を示す図で
ある。

【図４】ゲート電極膜１２をパターニングした後、レジ
ストパターン１３にアッシングを施した状態を示す図で
ある。

【図５】ゲート絶縁膜１４、第１半導体層１５および第
２半導体層１６の３層、ならびにソース・ドレイン電極
膜１７を形成した状態を示す図である。

【図６】レジストパターン１８を形成した状態を示す図
である。

【図７】ＴＦＴ素子部３１の第１半導体層１５および第
２半導体層１６を島状にパターニングした状態を示す図
である。

【図８】アッシングによって薄肉部１８ａを除去し、ソ
ース・ドレイン電極膜１７を露出させた状態を示す図で
ある。

【図９】残存するレジストパターン１８をマスクとして
エッチングを施した状態を示す図である。

【図１０】レジストパターン１８を除去した状態を示す
図である。

【図１１】パッシベーション膜１９を形成した状態を示
す図である。

【図１２】アクリル系樹脂膜２０を形成した状態を示す
図である。

【図１３】アクリル系樹脂膜２０を全面エッチングした
後、端子部３３のレジストパターン１３を除去した状態
を示す図である。

【図１４】透光性導電膜２１を形成した状態を示す図で
ある。

【図１５】画素電極２１ａを形成した状態を示す図であ
る。

【図１６】本実施形態によるアクティブマトリクス基板
１の製造において、１枚目および２枚目のフォトマスク
として使用するハーフトーン露光が可能なフォトマスク
１００の断面形状と、対応する透過光量および形成され
るレジストパターンの形状とを示す図である。

【図１７】ＴＦＴアクティブマトリクス基板を５枚のフ
ォトマスクを用いて製造する方法と、３枚のフォトマス
クを用いて製造する方法とを対比して説明するフローチ
ャートである。

【図１８】従来技術によって得られる高開口率のＴＦＴ
アクティブマトリクス基板の一例を示す図である。

【図１９】ガラス基板５１の一方の表面５１ａ全体にゲ
ート電極膜５２を形成した状態を示す図である。

【図２０】ゲート電極膜５２上にレジストパターン５３
を形成した状態を示す図である。

【図２１】ゲート電極膜５２をパターニングした状態を
示す図である。

【図２２】ゲート絶縁膜５４、第１半導体層５５および
第２半導体層５６の３層を形成した状態を示す図であ
る。

【図２３】第２半導体層５６上にレジストパターン５７
を形成した状態を示す図である。

【図２４】ＴＦＴ素子部７１の第１半導体層５５および
第２半導体層５６の２層を島状にパターニングした状態
を示す図である。

【図２５】ソース・ドレイン電極膜５８を形成した状態
を示す図である。

【図２６】ソース・ドレイン電極膜５８上にレジストパ
ターン５９を形成した状態を示す図である。

【図２７】レジストパターン５９をマスクとしてエッチ
ングを施した状態を示す図である。

【図２８】レジストパターン５９を除去した状態を示す
図である。

【図２９】パッシベーション膜６０を形成した状態を示
す図である。

【図３０】感光性アクリル系樹脂膜６１を形成した状態
を示す図である。

【図３１】感光性アクリル系樹脂膜６１をパターニング
した状態を示す図である。

【図３２】コンタクトホール６３ａ，６３ｂを形成した
状態を示す図である。

【図３３】透光性導電膜６４を形成した状態を示す図で
ある。

【図３４】画素電極６４ａを形成した状態を示す図であ
る。

【符号の説明】

１ ＴＦＴアクティブマトリクス基板 １１ ガラス基板 １２ ゲート電極膜 １３，１８ レジストパターン １４ ゲート絶縁膜 １５ 第１半導体層 １５ａ チャネル部 １６ 第２半導体層 １７ ソース・ドレイン電極膜 １８ａ 薄肉部 １９ パッシベーション膜 ２０ アクリル系樹脂膜 ２１ 透光性導電膜 ２１ａ 画素電極 ３０ Ｇ−Ｓ交差部 ３１ ＴＦＴ素子部 ３２ 画素部 ３３ 端子部 ３４ ゲート電極配線 ３５ ソース電極配線 ４０ 突起部 ４１ 突起部形成位置 ４５ 凹部 ４６ コンタクトホール １００ フォトマスク １００ａ 透過部 １００ｂ 遮光部 １００ｃ メッシュ部 １０１ 透光性基板 １０２ 遮光膜 ２００，２００ａ，２００ｂ，２００ｃ，２００ｄ レ
ジストパターン

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 HA04 JA26 JA46 KB04 KB14 KB22 KB24 MA05 MA17 NA07 NA15 NA27 5F110 AA16 AA30 BB01 CC07 DD02 EE03 EE04 EE44 FF03 FF28 FF30 GG02 GG15 GG43 GG45 GG58 HK03 HK04 HK09 HK14 HK21 HK25 HK33 HK35 HL07 NN03 NN24 NN27 NN34 NN72 QQ02 QQ09

Claims (9)

【特許請求の範囲】
1. 【請求項１】 液晶セルを形成するためのマトリクス回
   路が電気絶縁性基板上に形成される液晶用マトリクス基
   板であって、 前記マトリクス回路を覆うように形成される電気絶縁層
   と、 前記マトリクス回路の予め定められる位置から突出する
   ように形成され、前記電気絶縁層を貫通する突起部と、 前記突起部および前記電気絶縁層の表面に形成され、前
   記突起部によってマトリクス回路と電気的に接続される
   画素電極とを含むことを特徴とする液晶用マトリクス基
   板。
2. 【請求項２】 前記マトリクス回路は、複数の薄膜トラ
   ンジスタを含む薄膜トランジスタアクティブマトリクス
   回路であり、 前記薄膜トランジスタアクティブマトリクス回路は、ゲ
   ート電極層と、ゲート絶縁層と、チャネル領域を有する
   第１の半導体層と、オーミックコンタクト層である第２
   の半導体層と、ソース電極およびゲート電極となる金属
   層と、パッシベーション膜とを含むことを特徴とする請
   求項１記載の液晶用マトリクス基板。
3. 【請求項３】 前記突起部は、前記ゲート電極層、前記
   ゲート絶縁層、前記第１の半導体層、前記第２の半導体
   層、前記金属層および前記パッシベーション膜のうちか
   ら選ばれる少なくとも１つの層と、レジスト層との積層
   構造を有することを特徴とする請求項２記載の液晶用マ
   トリクス基板。
4. 【請求項４】 電気絶縁性基板上に液晶セルを形成する
   ためのマトリクス回路を形成する工程と、 前記マトリクス回路の予め定められる位置に突起部を形
   成する工程と、 前記突起部と突起部の形成されていないマトリクス回路
   とを覆うように電気絶縁層を形成する工程と、 前記電気絶縁層をエッチングし、前記突起部を露出させ
   る工程と、 前記突起部および前記電気絶縁層の表面に画素電極を形
   成し、前記突起部と前記画素電極とを接続させる工程と
   を含むことを特徴とする液晶用マトリクス基板の製造方
   法。
5. 【請求項５】 前記突起部と突起部の形成されていない
   マトリクス回路とを覆うように電気絶縁層を形成する工
   程は、 前記電気絶縁層を、表面が平坦になるように形成し、 前記電気絶縁層をエッチングし、前記突起部を露出させ
   る工程は、 前記電気絶縁層を、前記突起部が露出するまで、全面エ
   ッチングすることを特徴とする請求項４記載の液晶用マ
   トリクス基板の製造方法。
6. 【請求項６】 前記マトリクス回路は、複数の薄膜トラ
   ンジスタを含む薄膜トランジスタアクティブマトリクス
   回路であり、 前記薄膜トランジスタアクティブマトリクス回路を形成
   する工程は、 前記電気絶縁性基板上にゲート電極材料で成膜してゲー
   ト電極層を形成する工程と、 前記ゲート電極層の表面にレジスト層を形成し、該レジ
   スト層に露光量を調整することによってハーフトーン露
   光を施し、ゲート電極層をパターニングする工程と、 ゲート絶縁層、チャネル領域となる第１の半導体層、オ
   ーミックコンタクト層となる第２の半導体層、ならびに
   ソース電極およびドレイン電極となる金属層を順次積層
   する工程と、 前記金属層の表面にレジスト層を形成し、該レジスト層
   に露光量を調整することによってハーフトーン露光を施
   す工程と、 前記第１の半導体層および第２の半導体層をエッチング
   によって島状に形成する工程と、 前記金属層をパターニングするとともに、前記第１の半
   導体層にチャネル領域を形成する工程と、 パッシベーション膜を成膜して覆う工程とを含むことを
   特徴とする請求項４または５記載の液晶用マトリクス基
   板の製造方法。
7. 【請求項７】 前記突起部は、前記ゲート電極層、前記
   ゲート絶縁層、前記第１の半導体層、前記第２の半導体
   層、前記金属層および前記パッシベーション膜のうちか
   ら選ばれる少なくとも１つの層と、前記レジスト層との
   積層によって形成されることを特徴とする請求項６記載
   の液晶用マトリクス基板の製造方法。
8. 【請求項８】 基板上に第１の導電部分を形成する工程
   と、 前記第１の導電部分の予め定められる位置に突起部を形
   成する工程と、 前記突起部と突起部の形成されていない第１の導電部分
   とを覆うように電気絶縁層を形成する工程と、 前記電気絶縁層をエッチングし、前記突起部を露出させ
   る工程と、 前記突起部および前記電気絶縁層の表面に第２の導電部
   分を形成し、前記突起部と前記第２の導電部分とを接続
   させる工程とを含むことを特徴とする電子回路基板の接
   続部形成方法。
9. 【請求項９】 前記突起部と突起部の形成されていない
   第１の導電部分とを覆うように電気絶縁層を形成する工
   程は、 前記電気絶縁層を、表面が平坦になるように形成し、 前記電気絶縁層をエッチングし、前記突起部を露出させ
   る工程は、 前記電気絶縁層を、前記突起部が露出するまで、全面エ
   ッチングすることを特徴とする請求項８記載の電子回路
   基板の接続部形成方法。