JP2003298405A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Landscapes
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】大規模なＬＳＩにおいて動作周波数が数ＧＨｚ
以上になると、許されるゲート間の遅延時間は１００ｐ
ｓ以下となり、配線の寄生インダクタンスによる遅延時
間を無視することができなくなる。そこで、本発明は寄
生インダクタンスの増大による影響の少ないＬＳＩを提
供することを課題とする。 【解決手段】解決手段として、本発明の半導体集積回路
は、配線の寄生インダクタンスに起因して生じる、信号
発振に伴う信号遅延時間の増大を押さえる効果を有して
おり、信号配線が長くなっても信号遅延の少ないＬＳＩ
を提供することを可能にする。
以上になると、許されるゲート間の遅延時間は１００ｐ
ｓ以下となり、配線の寄生インダクタンスによる遅延時
間を無視することができなくなる。そこで、本発明は寄
生インダクタンスの増大による影響の少ないＬＳＩを提
供することを課題とする。 【解決手段】解決手段として、本発明の半導体集積回路
は、配線の寄生インダクタンスに起因して生じる、信号
発振に伴う信号遅延時間の増大を押さえる効果を有して
おり、信号配線が長くなっても信号遅延の少ないＬＳＩ
を提供することを可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置における論理回路構成に関するものである。本発明に
関わる半導体集積回路技術は、特に、動作周波数が１０
ＧＨｚを超える大規模ＬＳＩに対して、その利用が期待
される。
置における論理回路構成に関するものである。本発明に
関わる半導体集積回路技術は、特に、動作周波数が１０
ＧＨｚを超える大規模ＬＳＩに対して、その利用が期待
される。
【０００２】
【従来の技術】ＬＳＩ製造技術の進展に伴い素子や信号
配線の微細化は進み、大規模なシステムＬＳＩでは多種
多様な機能ブロックをワンチップに集積する為に、より
複雑な設計最適化作業を必要とするようになった。大規
模システムＬＳＩの多くは、その大部分がＣＭＯＳ論理
回路により構成されている。現在の量産レベルである最
小線幅０．１８μｍ程度のプロセス技術によって製造さ
れたＣＭＯＳ論理ゲートは、通常、数百ｐｓ程度の遅延
時間で信号を伝えることができる。つまり最近のＬＳＩ
では、数ＧＨｚの動作周波数を実現することができる。
配線の微細化は進み、大規模なシステムＬＳＩでは多種
多様な機能ブロックをワンチップに集積する為に、より
複雑な設計最適化作業を必要とするようになった。大規
模システムＬＳＩの多くは、その大部分がＣＭＯＳ論理
回路により構成されている。現在の量産レベルである最
小線幅０．１８μｍ程度のプロセス技術によって製造さ
れたＣＭＯＳ論理ゲートは、通常、数百ｐｓ程度の遅延
時間で信号を伝えることができる。つまり最近のＬＳＩ
では、数ＧＨｚの動作周波数を実現することができる。
【０００３】しかし、大規模なＬＳＩを実際に数ＧＨｚ
で動作させる為には、注意深い設計が必要となる。その
原因のとして、素子の微細化が進むに従って、配線の寄
生インダクタンスが次第に無視できなくなりつつあるこ
とが挙げられる。配線の寄生インダクタンスに起因する
遅延時間は、通常は高々、数十ｐｓ程度であり、従来
は、ゲート遅延時間と比べて無視しうる値であったが、
動作周波数が数ＧＨｚ以上になると、許されるゲート間
の遅延時間は１００ｐｓ以下となり、配線の寄生インダ
クタンスによる遅延時間を無視することができなくな
る。
で動作させる為には、注意深い設計が必要となる。その
原因のとして、素子の微細化が進むに従って、配線の寄
生インダクタンスが次第に無視できなくなりつつあるこ
とが挙げられる。配線の寄生インダクタンスに起因する
遅延時間は、通常は高々、数十ｐｓ程度であり、従来
は、ゲート遅延時間と比べて無視しうる値であったが、
動作周波数が数ＧＨｚ以上になると、許されるゲート間
の遅延時間は１００ｐｓ以下となり、配線の寄生インダ
クタンスによる遅延時間を無視することができなくな
る。
【０００４】図８にＣＭＯＳインバータの一般的な回路
構成例を示す。図中のＣは負荷容量で、Ｌは配線に寄生
するインダクタンスを示している。本来、配線には寄生
容量と寄生抵抗が分布存在するが、ここでは簡単の為
に、寄生容量は負荷容量に、また、寄生抵抗はトランジ
スタのオン抵抗Ｒに含まれて表されるとする。図８の回
路において、入力信号に対する出力信号の時間変化の例
を図９に示す。図９は、出力信号が減衰振動を起こして
いる例を表している。この出力信号の発振現象は、一般
に、回路パラメータがＲ＜（４ＬＣ）０．５の条件を満
たすときに生じ、その減衰振動の減衰時定数τは２Ｌ／
Ｒである。一般にＬＳＩ内部の金属配線の寄生インダク
タンスは配線長が１ｍｍ程度の場合、０．３〜１ｎＨ程
度であるので、トランジスタのオン抵抗が１００Ωの場
合、この発振現象による遅延時間は６〜２０ｐｓ程度と
見積られる。この値は、もはや数ＧＨｚ動作のＬＳＩに
とって無視することができない程度である。
構成例を示す。図中のＣは負荷容量で、Ｌは配線に寄生
するインダクタンスを示している。本来、配線には寄生
容量と寄生抵抗が分布存在するが、ここでは簡単の為
に、寄生容量は負荷容量に、また、寄生抵抗はトランジ
スタのオン抵抗Ｒに含まれて表されるとする。図８の回
路において、入力信号に対する出力信号の時間変化の例
を図９に示す。図９は、出力信号が減衰振動を起こして
いる例を表している。この出力信号の発振現象は、一般
に、回路パラメータがＲ＜（４ＬＣ）０．５の条件を満
たすときに生じ、その減衰振動の減衰時定数τは２Ｌ／
Ｒである。一般にＬＳＩ内部の金属配線の寄生インダク
タンスは配線長が１ｍｍ程度の場合、０．３〜１ｎＨ程
度であるので、トランジスタのオン抵抗が１００Ωの場
合、この発振現象による遅延時間は６〜２０ｐｓ程度と
見積られる。この値は、もはや数ＧＨｚ動作のＬＳＩに
とって無視することができない程度である。
【０００５】図１０に、トランジスタのオン抵抗値と遅
延時間の関係を、負荷容量に起因する量と寄生インダク
タンスに起因する発振現象による量とに分けて表してい
る。オン抵抗に比例して増大する直線の例は、負荷容量
Ｃに起因する時定数ＲＣの成分であり、Ｃが増大すると
その傾きも増大する。一方、オン抵抗の逆数に比例する
点線で示す例は、インダクタンスＬに起因する時定数２
Ｌ／Ｒの成分である。この図から分かるように、遅延時
間を最小にする為のトランジスタのオン抵抗値は、負荷
容量ＣとインダクタンスＬの値によってその最適値が変
化する。オン抵抗値の最適化とは即ち、トランジスタの
サイズ（ゲート長／ゲート幅）を設計するということで
あるが、厄介なのは、インダクタンスＬによる遅延効果
が無視できなくなると、単にトランジスタのサイズを大
きくするだけでは遅延時間を小さくすることができない
ということである。つまり、図１１に示す様に、トラン
ジスタのサイズを大きくして負荷容量に関する遅延時間
を小さくできても、インダクタンスによる遅延が増大す
る問題が生じる。
延時間の関係を、負荷容量に起因する量と寄生インダク
タンスに起因する発振現象による量とに分けて表してい
る。オン抵抗に比例して増大する直線の例は、負荷容量
Ｃに起因する時定数ＲＣの成分であり、Ｃが増大すると
その傾きも増大する。一方、オン抵抗の逆数に比例する
点線で示す例は、インダクタンスＬに起因する時定数２
Ｌ／Ｒの成分である。この図から分かるように、遅延時
間を最小にする為のトランジスタのオン抵抗値は、負荷
容量ＣとインダクタンスＬの値によってその最適値が変
化する。オン抵抗値の最適化とは即ち、トランジスタの
サイズ（ゲート長／ゲート幅）を設計するということで
あるが、厄介なのは、インダクタンスＬによる遅延効果
が無視できなくなると、単にトランジスタのサイズを大
きくするだけでは遅延時間を小さくすることができない
ということである。つまり、図１１に示す様に、トラン
ジスタのサイズを大きくして負荷容量に関する遅延時間
を小さくできても、インダクタンスによる遅延が増大す
る問題が生じる。
【０００６】
【発明が解決しようとする問題】図１０と１１で分かる
ように、遅延時間を最小にする為には、負荷容量Ｃとイ
ンダクタンスＬ毎にトランジスタのサイズを設定しなけ
ればならない。しかし、仮にトランジスタのサイズを最
適化しても、遅延時間の最小値は、ＣまたはＬの増大に
伴って増大する問題がある。これは、ＬＳＩの高速化の
為には、ＣおよびＬを一定の値以下に抑える必要がある
こと意味し、配線長が長く負荷容量が大きくなりがちな
大規模ＬＳＩの設計においては、大きな制限となる。そ
の制限の為に大規模ＬＳＩの設計では、Ｃを小さくする
為にドライバーを複数分割にして負荷を分散させたり、
長い配線の途中に中継用ドライバーを配置する等の対応
が必要となる。
ように、遅延時間を最小にする為には、負荷容量Ｃとイ
ンダクタンスＬ毎にトランジスタのサイズを設定しなけ
ればならない。しかし、仮にトランジスタのサイズを最
適化しても、遅延時間の最小値は、ＣまたはＬの増大に
伴って増大する問題がある。これは、ＬＳＩの高速化の
為には、ＣおよびＬを一定の値以下に抑える必要がある
こと意味し、配線長が長く負荷容量が大きくなりがちな
大規模ＬＳＩの設計においては、大きな制限となる。そ
の制限の為に大規模ＬＳＩの設計では、Ｃを小さくする
為にドライバーを複数分割にして負荷を分散させたり、
長い配線の途中に中継用ドライバーを配置する等の対応
が必要となる。
【０００７】しかし、これらの対処は、消費電力や回路
面積の犠牲を多く支払うことになる。つまり、将来ＬＳ
Ｉの更なる高速化と大規模化の両立を図る為には、この
配線に寄生するインダクタンスによる遅延時間の問題を
解決する必要がある。そこで、本発明は寄生インダクタ
ンスの影響を抑えることを課題とする。
面積の犠牲を多く支払うことになる。つまり、将来ＬＳ
Ｉの更なる高速化と大規模化の両立を図る為には、この
配線に寄生するインダクタンスによる遅延時間の問題を
解決する必要がある。そこで、本発明は寄生インダクタ
ンスの影響を抑えることを課題とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路は、配線の寄生インダクタ
ンスに起因して生じる、信号発振に伴う信号遅延時間の
増大を押さえる効果を有しており、信号配線が長くなっ
ても信号遅延の少ないＬＳＩを提供することを可能にす
る。
に、本発明の半導体集積回路は、配線の寄生インダクタ
ンスに起因して生じる、信号発振に伴う信号遅延時間の
増大を押さえる効果を有しており、信号配線が長くなっ
ても信号遅延の少ないＬＳＩを提供することを可能にす
る。
【０００９】
【発明の実施の形態】本発明は、利得係数βを変調する
ことができるＭＯＳトランジスタで論理回路を構成する
ことを特徴としている。そして例えば、従来のＣＭＯＳ
論理回路構成において、各々のｐ−ｃｈあるいはｎ−ｃ
ｈのＭＯＳトランジスタの代わりにｐ−ｃｈ β可変Ｍ
ＯＳトランジスタあるいはｎ−ｃｈ β可変ＭＯＳトラ
ンジスタを用い、各々のβ可変ＭＯＳトランジスタのβ
制御ゲートを出力信号ノードに接続することを特徴とし
ている。
ことができるＭＯＳトランジスタで論理回路を構成する
ことを特徴としている。そして例えば、従来のＣＭＯＳ
論理回路構成において、各々のｐ−ｃｈあるいはｎ−ｃ
ｈのＭＯＳトランジスタの代わりにｐ−ｃｈ β可変Ｍ
ＯＳトランジスタあるいはｎ−ｃｈ β可変ＭＯＳトラ
ンジスタを用い、各々のβ可変ＭＯＳトランジスタのβ
制御ゲートを出力信号ノードに接続することを特徴とし
ている。
【００１０】
【実施例】本発明の一実施例として、インバータ回路の
β可変ＭＯＳトランジスタによる回路構成例を図１に示
す。この回路構成例では、従来のＭＯＳトランジスタの
代わりにＡ−ＭＯＳというβ可変ＭＯＳトランジスタ用
いている。Ａ−ＭＯＳデバイス（特願２００１−０１８
１３３半導体素子）はβ可変ＭＯＳトランジスタの一実
施例であり、本発明では必ずしもβ可変ＭＯＳトランジ
スタとしてＡ−ＭＯＳを使用することは限定しない。図
中で使用しているβ可変ＭＯＳトランジスタを表す記号
は、従来のＭＯＳトランジスタの記号に対し斜の失印し
を付加し、利得係数βを調整できることを表している。
また、その矢印ノードは追加された制御ゲートの端子を
表している。図１２で示す様に、β可変ＭＯＳトランジ
スタには、従来のＭＯＳデバイスと同様に、ｐ−ｃｈ
（ｐ型チャネル）及びｎ−ｃｈ（ｎ型チャネル）の２種
類のタイプがある。
β可変ＭＯＳトランジスタによる回路構成例を図１に示
す。この回路構成例では、従来のＭＯＳトランジスタの
代わりにＡ−ＭＯＳというβ可変ＭＯＳトランジスタ用
いている。Ａ−ＭＯＳデバイス（特願２００１−０１８
１３３半導体素子）はβ可変ＭＯＳトランジスタの一実
施例であり、本発明では必ずしもβ可変ＭＯＳトランジ
スタとしてＡ−ＭＯＳを使用することは限定しない。図
中で使用しているβ可変ＭＯＳトランジスタを表す記号
は、従来のＭＯＳトランジスタの記号に対し斜の失印し
を付加し、利得係数βを調整できることを表している。
また、その矢印ノードは追加された制御ゲートの端子を
表している。図１２で示す様に、β可変ＭＯＳトランジ
スタには、従来のＭＯＳデバイスと同様に、ｐ−ｃｈ
（ｐ型チャネル）及びｎ−ｃｈ（ｎ型チャネル）の２種
類のタイプがある。
【００１１】本発明の回路構成を説明する前に、まずＡ
−ＭＯＳ（特願２００１−０１８１３３半導体素子）に
ついてその概要を説明する。図１３にＡ−ＭＯＳの基本
的構成例を示す。Ａ−ＭＯＳデバイスの構造上の特徴
は、通常のＭＯＳゲートに対して、ある一定の角度をな
す制御ゲートを追加設置しているところにある。制御ゲ
ートは図１３の例で示すように、ＭＯＳゲートとは別の
層を用いてＭＯＳゲートに重ねる様に形成することが可
能である。制御ゲート下のチャネル部分は、チャネル不
純物濃度をＭＯＳゲート部と変えて、チャネルコンダク
タンスを独立に調整可能である。図１３の例で示すよう
にＡ−ＭＯＳにおける基本構造は、通常のＭＯＳゲート
とソースもしくはドレイン間に制御ゲート下チャネル領
域が実質上三角形を成し、ＭＯＳゲートを挟んでそれら
の領域は実質的に四角形を形成していることを特徴とし
ている。
−ＭＯＳ（特願２００１−０１８１３３半導体素子）に
ついてその概要を説明する。図１３にＡ−ＭＯＳの基本
的構成例を示す。Ａ−ＭＯＳデバイスの構造上の特徴
は、通常のＭＯＳゲートに対して、ある一定の角度をな
す制御ゲートを追加設置しているところにある。制御ゲ
ートは図１３の例で示すように、ＭＯＳゲートとは別の
層を用いてＭＯＳゲートに重ねる様に形成することが可
能である。制御ゲート下のチャネル部分は、チャネル不
純物濃度をＭＯＳゲート部と変えて、チャネルコンダク
タンスを独立に調整可能である。図１３の例で示すよう
にＡ−ＭＯＳにおける基本構造は、通常のＭＯＳゲート
とソースもしくはドレイン間に制御ゲート下チャネル領
域が実質上三角形を成し、ＭＯＳゲートを挟んでそれら
の領域は実質的に四角形を形成していることを特徴とし
ている。
【００１２】Ａ−ＭＯＳは、制御ゲートの電圧値によっ
て、制御ゲート下チャネルの抵抗値を制御することで、
ＭＯＳゲート下チャネルにかかる（ソース、ドレイン間
の）電界の向きを変調し、実効的なゲート長及びゲート
幅を変えることで利得係数βの電圧制御を可能にしてい
る。Ａ−ＭＯＳデバイスのβ変調特性は、図１４内に示
すように、ＭＯＳゲート長Ｌ及びゲート幅Ｗ、制御ゲー
トとＭＯＳゲートのなす角度θ、そして制御ゲートとＭ
ＯＳゲートのチャネルコンダクタンス比ｍ（＝γ／α）
によって決まる。図１５には、Ａ−ＭＯＳにおけるβ変
調例を示している。左側の図が制御ゲートとＭＯＳゲー
トのコンダクタンスがほぼ等しい場合の実効ゲート長お
よびゲート幅を示しており、右側の図は制御ゲートのコ
ンダクタンスがＭＯＳゲートより十分に大きい場合を示
している。Ａ−ＭＯＳは、制御ゲートの電圧を変えるこ
とで、実効ゲート幅／長を変え、その利得係数βをアナ
ログ的に変調することができる。
て、制御ゲート下チャネルの抵抗値を制御することで、
ＭＯＳゲート下チャネルにかかる（ソース、ドレイン間
の）電界の向きを変調し、実効的なゲート長及びゲート
幅を変えることで利得係数βの電圧制御を可能にしてい
る。Ａ−ＭＯＳデバイスのβ変調特性は、図１４内に示
すように、ＭＯＳゲート長Ｌ及びゲート幅Ｗ、制御ゲー
トとＭＯＳゲートのなす角度θ、そして制御ゲートとＭ
ＯＳゲートのチャネルコンダクタンス比ｍ（＝γ／α）
によって決まる。図１５には、Ａ−ＭＯＳにおけるβ変
調例を示している。左側の図が制御ゲートとＭＯＳゲー
トのコンダクタンスがほぼ等しい場合の実効ゲート長お
よびゲート幅を示しており、右側の図は制御ゲートのコ
ンダクタンスがＭＯＳゲートより十分に大きい場合を示
している。Ａ−ＭＯＳは、制御ゲートの電圧を変えるこ
とで、実効ゲート幅／長を変え、その利得係数βをアナ
ログ的に変調することができる。
【００１３】次に、発明の実施例について回路動作を説
明する。考案した回路構成において、各々のＡ−ＭＯＳ
トランジスタは、各々の制御ゲートを出力ノードに接続
していることから、Ｖｄｓ（ソース・ドレイン電圧）が
大きい程その利得係数βが大きくなる特徴を実現してい
る。図６、７で示したＮＡＮＤ、ＮＯＲ論理回路のβ可
変ＭＯＳトランジスタによる回路構成例でも分かるよう
に、本発明の回路構成は、従来のあらゆるＣＭＯＳ論理
回路に対して適応可能である。
明する。考案した回路構成において、各々のＡ−ＭＯＳ
トランジスタは、各々の制御ゲートを出力ノードに接続
していることから、Ｖｄｓ（ソース・ドレイン電圧）が
大きい程その利得係数βが大きくなる特徴を実現してい
る。図６、７で示したＮＡＮＤ、ＮＯＲ論理回路のβ可
変ＭＯＳトランジスタによる回路構成例でも分かるよう
に、本発明の回路構成は、従来のあらゆるＣＭＯＳ論理
回路に対して適応可能である。
【００１４】図２には、図１で示した回路内の各ノード
における信号レベルと各Ａ−ＭＯＳトランジスタの利得
係数βの時間的変化の例を示している。出力ノードＯＵ
Ｔには、その負荷容量とトランジスタの駆動能力によっ
て決まる遅延時間を経て入力信号の反転信号が現れる。
出力ノードに接続された各Ａ−ＭＯＳの制御ゲートＣＧ
は出力ＯＵＴと同じ電圧レベルとなるので、各々のＡ−
ＭＯＳトランジスタは、各々のソースとドレイン（出力
ノード）間の電圧Ｖｄｓに比例して各々の利得係数βを
変調することが実現される。この例では、利得係数βと
Ｖｄｓを線形な比例関係と仮定しているが、その関係は
非線形であっても良い。
における信号レベルと各Ａ−ＭＯＳトランジスタの利得
係数βの時間的変化の例を示している。出力ノードＯＵ
Ｔには、その負荷容量とトランジスタの駆動能力によっ
て決まる遅延時間を経て入力信号の反転信号が現れる。
出力ノードに接続された各Ａ−ＭＯＳの制御ゲートＣＧ
は出力ＯＵＴと同じ電圧レベルとなるので、各々のＡ−
ＭＯＳトランジスタは、各々のソースとドレイン（出力
ノード）間の電圧Ｖｄｓに比例して各々の利得係数βを
変調することが実現される。この例では、利得係数βと
Ｖｄｓを線形な比例関係と仮定しているが、その関係は
非線形であっても良い。
【００１５】本発明の回路構成によって、負荷を駆動す
るトランジスタのオン抵抗を出力信号電圧によって自動
的に変化させることを実現することができる。つまり、
信号を変化させる初期の段階で、まだ十分に出力電圧が
変化していない間は、利得係数βを大きく（オン抵抗を
小さく）し、出力信号が十分に変化した頃に利得係数β
を小さく（オン抵抗を大きく）することができる。この
駆動トランジスタ−オン抵抗の出力電圧による自動変調
は、高速な信号変化とそれに伴う発振現象を抑える効果
を同時に実現することを可能にする。
るトランジスタのオン抵抗を出力信号電圧によって自動
的に変化させることを実現することができる。つまり、
信号を変化させる初期の段階で、まだ十分に出力電圧が
変化していない間は、利得係数βを大きく（オン抵抗を
小さく）し、出力信号が十分に変化した頃に利得係数β
を小さく（オン抵抗を大きく）することができる。この
駆動トランジスタ−オン抵抗の出力電圧による自動変調
は、高速な信号変化とそれに伴う発振現象を抑える効果
を同時に実現することを可能にする。
【００１６】図３は、発明の回路構成におけるトランジ
スタ−オン抵抗に対する遅延時間の関係例を示してい
る。この図において、負荷容量によるＲＣ遅延時間は、
駆動トランジスタのオン抵抗が小さい時に対応し従来の
回路とほぼ同じである一方、発振による２Ｌ／Ｒ遅延
は、出力信号に伴うオン抵抗の増大により抑制されてい
る状態を示している。従って、発明の回路構成によるイ
ンバータの場合、図４に例示するような信号となること
が期待できる。
スタ−オン抵抗に対する遅延時間の関係例を示してい
る。この図において、負荷容量によるＲＣ遅延時間は、
駆動トランジスタのオン抵抗が小さい時に対応し従来の
回路とほぼ同じである一方、発振による２Ｌ／Ｒ遅延
は、出力信号に伴うオン抵抗の増大により抑制されてい
る状態を示している。従って、発明の回路構成によるイ
ンバータの場合、図４に例示するような信号となること
が期待できる。
【００１７】発明の回路構成における、これらの動作原
理から、配線インダクタンスＬを考慮した場合の負荷容
量Ｃとゲート遅延時間との関係をトランジスタサイズ
（βの大きさ）をパラメータとして図５に示す。図５に
よれば、従来の回路構成における図１１の同関係と比較
して、トランジスタサイズに関わらず一定の容量以下の
負荷に対して遅延時間がほとんど変化しないことが分か
る。つまり、従来はトランジスタのサイズを大きくする
と発振に伴う遅延が急速に大きくなっていたが、本発明
の回路構成では発振に伴う遅延増加が強く抑制される効
果がある。この効果によって、発明の回路構成では、予
想される最大の負荷容量さえ見積れば、そのトランジス
タサイズを設定することができ、良好な遅延時間を実現
することが可能となる。このことは、負荷容量の大幅な
変動に対してトランジスタサイズを調整する必要が無い
ことを意味しており、製造バラツキで生じる負荷容量の
変動に伴う性能劣化や複雑な回路構成における精密な負
荷容量見積などの厄介な問題を回避することを可能にし
ている。
理から、配線インダクタンスＬを考慮した場合の負荷容
量Ｃとゲート遅延時間との関係をトランジスタサイズ
（βの大きさ）をパラメータとして図５に示す。図５に
よれば、従来の回路構成における図１１の同関係と比較
して、トランジスタサイズに関わらず一定の容量以下の
負荷に対して遅延時間がほとんど変化しないことが分か
る。つまり、従来はトランジスタのサイズを大きくする
と発振に伴う遅延が急速に大きくなっていたが、本発明
の回路構成では発振に伴う遅延増加が強く抑制される効
果がある。この効果によって、発明の回路構成では、予
想される最大の負荷容量さえ見積れば、そのトランジス
タサイズを設定することができ、良好な遅延時間を実現
することが可能となる。このことは、負荷容量の大幅な
変動に対してトランジスタサイズを調整する必要が無い
ことを意味しており、製造バラツキで生じる負荷容量の
変動に伴う性能劣化や複雑な回路構成における精密な負
荷容量見積などの厄介な問題を回避することを可能にし
ている。
【００１８】また、発明の回路構成におけるトランジス
タのＶｄｓに比例したβ変調によって、ＯＦＦすべきト
ランジスタの貫通電流を抑制することが可能となる。つ
まり、入力信号がＨレベルの場合、ｎ−ｃｈ Ａ−ＭＯ
Ｓトランジスタは実質的にゲート長Ｌが長くなりβは小
さくなる。その結果、入力信号がＨからＬに変化する
時、出力がＬからＨになる迄の間そのｎ−ｃｈ Ａ−Ｍ
ＯＳトランジスタを流れる貫通電流は抑制されることに
なる。また、入力信号がＬの時には、ｐ−ｃｈＡ−ＭＯ
Ｓトランジスタの実効ゲート長Ｌが長くなりそのβが小
さくなることで、入力信号がＬからＨに変化する時に、
出力がＨからＬになる迄の間そのｐ−ｃｈ Ａ−ＭＯＳ
トランジスタを流れる貫通電流が抑制される。このよう
にＡ−ＭＯＳ回路構成によって、高速動作時に問題にな
る貫通電流を抑制することができ、その結果、ＬＳＩの
消費電力を少なく抑制することが可能になる。
タのＶｄｓに比例したβ変調によって、ＯＦＦすべきト
ランジスタの貫通電流を抑制することが可能となる。つ
まり、入力信号がＨレベルの場合、ｎ−ｃｈ Ａ−ＭＯ
Ｓトランジスタは実質的にゲート長Ｌが長くなりβは小
さくなる。その結果、入力信号がＨからＬに変化する
時、出力がＬからＨになる迄の間そのｎ−ｃｈ Ａ−Ｍ
ＯＳトランジスタを流れる貫通電流は抑制されることに
なる。また、入力信号がＬの時には、ｐ−ｃｈＡ−ＭＯ
Ｓトランジスタの実効ゲート長Ｌが長くなりそのβが小
さくなることで、入力信号がＬからＨに変化する時に、
出力がＨからＬになる迄の間そのｐ−ｃｈ Ａ−ＭＯＳ
トランジスタを流れる貫通電流が抑制される。このよう
にＡ−ＭＯＳ回路構成によって、高速動作時に問題にな
る貫通電流を抑制することができ、その結果、ＬＳＩの
消費電力を少なく抑制することが可能になる。
【００１９】
【発明の効果】本発明によって、半導体集積回路は、配
線の寄生インダクタンスに起因して生じる、信号発振に
伴う信号遅延時間の増大を押さえることが可能となる。
従って、本発明の半導体集積回路を採用することによっ
て、大規模なＬＳＩにおいて、信号配線が長くなる場合
でも信号遅延を極めて小さくすることができ、大規模Ｌ
ＳＩの高速動作さを実現できる。本発明の半導体集積回
路技術は、特に、動作周波数が１０ＧＨｚを超える大規
模ＬＳＩに対して、その有効性が発揮される。
線の寄生インダクタンスに起因して生じる、信号発振に
伴う信号遅延時間の増大を押さえることが可能となる。
従って、本発明の半導体集積回路を採用することによっ
て、大規模なＬＳＩにおいて、信号配線が長くなる場合
でも信号遅延を極めて小さくすることができ、大規模Ｌ
ＳＩの高速動作さを実現できる。本発明の半導体集積回
路技術は、特に、動作周波数が１０ＧＨｚを超える大規
模ＬＳＩに対して、その有効性が発揮される。
【００２０】また、従来のＣＭＯＳ論理回路は、その動
作速度が高速化するに従って、ＯＦＦすべきトランジス
タの貫通電流が増大し、消費電力が増大する問題があっ
た。本発明に関わるＡ−ＭＯＳによる回路構成は、論理
回路の高速動作時においても貫通電流を低減し、高速化
に伴うＬＳＩの消費電力の増大を抑制する効果がある。
作速度が高速化するに従って、ＯＦＦすべきトランジス
タの貫通電流が増大し、消費電力が増大する問題があっ
た。本発明に関わるＡ−ＭＯＳによる回路構成は、論理
回路の高速動作時においても貫通電流を低減し、高速化
に伴うＬＳＩの消費電力の増大を抑制する効果がある。
【０００２１】
【図１】インバータの構成例
【図２】Ａ−ＭＯＳインバータの各種信号とβ変調例
【図３】Ａ−ＭＯＳインバータのβ対遅延特性例
【図４】Ａ−ＭＯＳインバータの出力信号例
【図５】Ａ−ＭＯＳインバータの負荷容量対遅延特性例
【図６】ＮＡＮＤ論理回路の構成例
【図７】ＮＯＲ論理回路の構成例
【図８】一般的なインバータ回路構成例
【図９】従来のＣＭＯＳインバータの出力信号例
【図１０】従来のＣＭＯＳインバータのβ対遅延特性例
【図１１】従来のＣＭＯＳインバータの負荷対遅延特性
例
例
【図１２】β可変ＭＯＳトランジスタの記号
【図１３】Ａ−ＭＯＳの素子構成例
【図１４】Ａ−ＭＯＳの素子構成パラメータ
【図１５】Ａ−ＭＯＳのβ変調
【０００２２】
Ａ−ＭＯＳ Ａｄｊｕｓｔａｂｌｅ β−ＭＯＳ（特
願２００１−０１８１３３） β 利得特性 Ｖｄｄ 電源電圧 Ｖｄｓ ソース・ドレイン間の電圧 ｐ−ｃｈ Ａ−ＭＯＳ Ｐ型ＭＯＳトランジスタ ｎ−ｃｈ Ａ−ＭＯＳ Ｎ型ＭＯＳトランジスタ ＩＮ 入力信号 ＯＵＴ 出力信号 ＩＮａ 入力信号ａ ＩＮｂ 入力信号ｂ Ｓ ソース Ｄ ドレイン Ｃｏ コンタクト Ｇ 通常ゲート ＣＧ 制御ゲート Ｇｎｄ グランド ｐ−ｃｈ Ｐ型チャネル ｎ−ｃｈ Ｎ型チャネル ｔｄ 遅延時間 Ｒ 抵抗 Ｃ 負荷容量 Ｌ 実行ゲート長 Ｗ 実行ゲート幅 θ 通常ゲートと制御ゲートのなす角度
願２００１−０１８１３３） β 利得特性 Ｖｄｄ 電源電圧 Ｖｄｓ ソース・ドレイン間の電圧 ｐ−ｃｈ Ａ−ＭＯＳ Ｐ型ＭＯＳトランジスタ ｎ−ｃｈ Ａ−ＭＯＳ Ｎ型ＭＯＳトランジスタ ＩＮ 入力信号 ＯＵＴ 出力信号 ＩＮａ 入力信号ａ ＩＮｂ 入力信号ｂ Ｓ ソース Ｄ ドレイン Ｃｏ コンタクト Ｇ 通常ゲート ＣＧ 制御ゲート Ｇｎｄ グランド ｐ−ｃｈ Ｐ型チャネル ｎ−ｃｈ Ｎ型チャネル ｔｄ 遅延時間 Ｒ 抵抗 Ｃ 負荷容量 Ｌ 実行ゲート長 Ｗ 実行ゲート幅 θ 通常ゲートと制御ゲートのなす角度
Claims (4)
- 【請求項１】半導体論理回路において、利得係数βを電
気的にアナログ変調可能な素子を含む回路構成を特徴と
する半導体集積回路。 - 【請求項２】請求項１において、利得係数βを電気的に
アナログ変調可能な素子は、そのソース・ドレイン電圧
に応じて利得係数βを変調することを特徴とする半導体
集積回路。 - 【請求項３】請求項１において、利得係数βを電気的に
アナログ変調可能な素子は、そのソース・ドレイン電圧
の減少に伴って利得係数βを小さくすることを特徴とす
る半導体集積回路。 - 【請求項４】請求項１における論理回路において、ｐ型
の利得係数β可変調ＭＯＳ素子およびｎ型の利得係数β
可変調ＭＯＳ素子により構成され、少なくとも一つ以上
の利得係数β可変調ＭＯＳ素子の制御ゲートを出力ノー
ドと接続する回路構成を特徴とする半導体集積回路。
Priority Applications (2)
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|---|---|---|---|
| JP2002137800A JP2003298405A (ja) | 2002-04-03 | 2002-04-03 | 半導体集積回路 |
| US10/404,431 US6972591B2 (en) | 2002-04-03 | 2003-04-02 | Semiconductor integrated circuit device having a semiconductor device with a modulatable gain coefficient |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002137800A JP2003298405A (ja) | 2002-04-03 | 2002-04-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003298405A true JP2003298405A (ja) | 2003-10-17 |
| JP2003298405A5 JP2003298405A5 (ja) | 2005-10-13 |
Family
ID=28672709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002137800A Pending JP2003298405A (ja) | 2002-04-03 | 2002-04-03 | 半導体集積回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2003298405A (ja) |
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| FI87860C (fi) * | 1988-04-05 | 1993-02-25 | Nokia Mobira Oy | Differentialutgaongens koppling som enpolig |
| JPH06339082A (ja) * | 1993-05-28 | 1994-12-06 | Canon Inc | 光電変換装置 |
| JPH11195940A (ja) * | 1998-01-06 | 1999-07-21 | Mitsubishi Electric Corp | 可変利得増幅器 |
| US6426680B1 (en) * | 1999-05-26 | 2002-07-30 | Broadcom Corporation | System and method for narrow band PLL tuning |
| US6597199B1 (en) * | 1998-12-02 | 2003-07-22 | Winbond Electronics Corporation | Method and circuit for logic output buffer |
| US6509796B2 (en) * | 2000-02-15 | 2003-01-21 | Broadcom Corporation | Variable transconductance variable gain amplifier utilizing a degenerated differential pair |
| JP2002222944A (ja) | 2001-01-26 | 2002-08-09 | Kitakiyuushiyuu Techno Center:Kk | 半導体素子 |
| JP2003007723A (ja) * | 2001-06-26 | 2003-01-10 | Kitakyushu Foundation For The Advancement Of Industry Science & Technology | 半導体素子及び半導体集積回路 |
| JP2003163579A (ja) * | 2001-11-26 | 2003-06-06 | Eng Kk | 周波数可変発振回路 |
| US6526680B1 (en) * | 2002-01-23 | 2003-03-04 | Electra Accessories Inc. | Illuminated license plate holder |
-
2002
- 2002-04-03 JP JP2002137800A patent/JP2003298405A/ja active Pending
-
2003
- 2003-04-02 US US10/404,431 patent/US6972591B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6972591B2 (en) | 2005-12-06 |
| US20030189442A1 (en) | 2003-10-09 |
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| A02 | Decision of refusal |
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