JP2003303885A - 集積回路及びその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 他に悪影響を与えることなく、電源配線の低
抵抗化と信号配線の配線容量の低減化とを同時に実現す
る配線構造を有する集積回路及びその設計方法を得る。 【解決手段】 信号配線１及びグランド・電源配線２の
ビアホール近傍領域１ａ２ａを除く主要部の配線幅Ｗ及
び配線間隔Ｓはそれぞれ配線幅Ｗ１（最小配線幅）及び
配線間隔Ｓ１に設定され、ビアホール近傍領域１ａ及び
１ｂの配線幅Ｗ及び配線間隔Ｓは配線幅Ｗ２（＞Ｗ１）
及び配線間隔Ｓ２（＜Ｓ１）に設定される。配線幅Ｗ１
及び配線間隔Ｓ１並びに配線幅Ｗ２及び配線間隔Ｓ２は
それぞれ最小配線ピッチＰを満足し、配線間隔Ｓ１は
｛Ｓ１／Ｐ≧０．６｝となるように設定され、信号配線
１及びグランド・電源配線２の配線膜厚は同一の配線膜
厚Ｔ１で、｛アスペクト比（Ｔ１／Ｗ１）≧２｝となる
ように設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は配線に付随する抵
抗、容量を考慮した集積回路の配線構造及びその設計方
法に関する。

【０００２】

【従来の技術】集積回路の配線は、信号やクロックを
伝達する信号配線、電源電位及びグランド電位設定用
グランド・電源配線とに大別される。

【０００３】の信号配線として用いる場合、信号伝達
の遅延時間をより短くすることが重要であり、配線抵抗
Ｒと配線容量Ｃとの積に基づくＲＣ遅延時間を小さくす
ることが求められる。

【０００４】一般に、のグランド・電源配線として用
いる場合、（電源，グランド）電圧のＩＲドロップを小
さくすることが重要であるため、配線抵抗Ｒが小さい方
が望ましい。

【０００５】一般に信号配線は、配線の密度を高めるた
め、その配線層で規定されている最小配線ピッチに収ま
る配線幅Ｗと配線間隔Ｓとを使用する場合が多い。

【０００６】図１６は従来の集積回路の配線構造を示す
平面図である。同図に示すように、配線幅が共に配線幅
Ｗ５の信号配線２１及びグランド・電源配線２２が複数
本配置され、各配線間に配線間隔Ｓ５が設けられてい
る。また、ビアホール３が各配線２１，２２の所定箇所
に設けられる。なお、信号配線２１及びグランド・電源
配線２２はビアホール３を介して図示しない下層の配線
と電気的に接続される。

【０００７】そして、最小の配線幅Ｗと最小の配線間隔
Ｓとの和が当該配線層の最小配線ピッチＰと呼ばれる。
従来の配線構造は配線幅Ｗと配線間隔Ｓとはぼぼ等しい
値に設定されているため、配線幅Ｗ５は配線ピッチの約
５０％に設定されることになる。配線幅Ｗ５及び配線間
隔Ｓ５を最小配線ピッチＰを満足するように設定する場
合、図１６に示すように、Ｗ５＝Ｓ５＝Ｐ／２となる。

【０００８】

【発明が解決しようとする課題】図１７は図１６のＤ−
Ｄ断面を模式的に示す断面図である。同図に示すよう
に、信号配線２１及びグランド・電源配線２２はそれぞ
れ配線膜厚Ｔとして配線膜厚Ｔ５を有している。この
際、信号配線２１及びグランド・電源配線２２の配線幅
Ｗ５に対する配線膜厚Ｔ５の比率であるアスペクト比
（Ｔ５／Ｗ５）は２より小さく設定されていた。以下、
その理由について述べる。

【０００９】配線幅Ｗを有する配線の配線抵抗Ｒは、配
線材料の比抵抗をρ、配線長をＬとすると、｛Ｒ＝ρ・
Ｌ／（Ｗ・Ｔ）｝で与えられる。一方、一の配線と配線
間隔Ｓで隣接配置された他の配線との配線間容量Ｃｃ
（カップリング容量）は、近似的には｛Ｃｃ＝ε・Ｔ・
Ｌ｝で与えられる。なお、εは層間絶縁膜の誘電率であ
る。

【００１０】グランド・電源配線で要求される低抵抗化
の目的では、上述した配線抵抗Ｒの式から予想されるよ
うに、配線幅Ｗを広くする方法が有効となる。しかしな
がら、配線幅Ｗを広くする方法は配線密度の低下を招く
という無視できないデメリットを有している。

【００１１】一方、配線の低抵抗化には配線膜厚Ｔを厚
くする方法も有効となる。この方法に着目し配線膜厚Ｔ
を信号配線と電源配線との間で異なる値に設定したのが
特開平１１−２７４１５４号公報で開示された配線形成
方法である。

【００１２】図１８〜図２０は上記公報に開示された配
線形成方法を示す断面図である。これらの図はＭＯＳト
ランジスタ等のデバイスが作り込まれるシリコン基板２
００上のシリコン酸化膜（ＳｉＯ₂膜）３０１内にある
メタル配線３００に電気的に接続される第２のメタル配
線の形成方法を示している。このメタル配線３００はＭ
ＯＳトランジスタのソース・ドレイン領域あるいはゲー
ト電極等に電気的に接続される。

【００１３】まず、図１８に示すように、シリコン酸化
膜３０１上に、シリコン窒化膜３０２、シリコン酸化膜
３０３、シリコン窒化膜３０４、シリコン酸化膜３０
５、シリコン窒化膜３０６の順に積層を形成する。な
お、シリコン窒化膜３０２，３０４，３０６とシリコン
酸化膜３０１，３０３，３０５とは所定のエッチングに
対する選択比が異なる。

【００１４】その後、シリコン窒化膜３０６上に、配線
膜厚を薄くする第１の領域Ａ１（信号配線形成領域）に
は信号配線用のビアホールの形成幅に相当する開口部３
１１を有し、配線膜厚を厚くする第２の領域Ａ２（電源
配線形成領域）には電源配線の配線幅に相当する開口部
３１２を有するレジストパターン３０７を形成し、レジ
ストパターン３０７をマスクとして積層３０３〜３０６
をエッチングし、レジストパターン３０７を除去する。

【００１５】次に、図１９に示すように、第１の領域Ａ
１では信号配線の配線幅に相当する開口部３１３を有
し、第２の領域Ａ２には電源配線用のビアホールの形成
幅に相当する開口部３１４を有するレジストパターン３
０８を形成し、レジストパターン３０８をマスクとして
積層３０１，３０２をエッチングし、レジストパターン
３０８を除去する。

【００１６】この後、Ｔｉ／ＴｉＮを堆積後、アルミを
スパッタし、第１の領域Ａ１及び第２の領域Ａ２の開口
したビアホール及び配線パターンの中にアルミを埋込
み、ＣＭＰを用いて配線溝以外のメタルを除去すること
により、図２０に示すように、メタル配線３００にビア
ホールＶｉａを介して電気的に接続されるメタル配線３
０９を第１の領域Ａ１及び第２の領域Ａ２それぞれに形
成することができる。

【００１７】このとき、配線間容量が支配的になる第１
の領域Ａ１の信号配線となるメタル配線３０９の膜厚
を、抵抗低減が支配的になる第２の領域Ａ２の電源配線
となるメタル配線３０９に対して薄膜化することがで
き、ＬＳＩの性能向上が実現できる。

【００１８】しかしながら、信号配線２１，グランド・
電源配線２２間で配線膜厚Ｔを異ならせることは、製造
プロセスが複雑化すると等の問題点が大きく実用的では
ない。すなわち、信号配線２１，グランド・電源配線２
２間で配線膜厚Ｔは共通に設定する方が、図１８〜図２
０で示した特殊な製造方法を経る必要がないため製造コ
ストの簡略化が図れる。

【００１９】しかしながら、配線膜厚Ｔを信号配線２
１，グランド・電源配線２２間で共通化した場合、配線
膜厚Ｔを厚くすると、通常最小配線ピッチＰを満足すべ
く最小の配線幅Ｗ及び配線間隔Ｓで形成されている信号
配線２１もグランド・電源配線２２と共に配線膜厚Ｔが
厚くされることになる。このため、信号配線２１，２１
間のカップリング容量Ｃｃの増加を招くことになり、
０．５ｍｍ程度以下の短距離配線を有した回路の動作速
度の劣化や消費電力の増加を引き起こす。

【００２０】加えて、カップリング容量Ｃｃの増加によ
る信号配線間のノイズマージンがなくなるというデメリ
ットも生じる。このように、低抵抗化のために配線膜厚
Ｔを厚くするのは、カップリング容量Ｃｃの増加を招く
ため、従来の配線では低抵抗化とカップリング容量Ｃｃ
との調和を図るべく、アスペクト比Ｔ／Ｗを２より小さ
く設定することを余儀なくされた。

【００２１】この発明は上記問題点を解決するためにな
されたもので、他に悪影響を与えることなく、電源配線
の低抵抗化と信号配線の配線容量の低減化とを同時に実
現する配線構造を有する集積回路及びその設計方法を得
ることを目的とする。

【００２２】

【課題を解決するための手段】この発明に係る請求項１
記載の集積回路は、所定の最小配線ピッチを共に満足す
る複数の信号配線と複数のグランド・電源配線とを含む
配線構造を有する集積回路であって、前記複数の信号配
線における配線間隔の前記最小配線ピッチに対する比率
は、ビアホール形成近傍領域を除く主要部において０．
６以上になるように設定され、前記信号配線と前記グラ
ンド・電源配線の配線膜厚は同一で、かつ前記信号線の
最小配線幅に対する前記配線膜厚の比率であるアスペク
ト比が２以上に設定される。

【００２３】また、請求項２の発明は、請求項１記載の
集積回路であって、前記複数のグランド・電源配線にお
ける配線間隔の前記最小配線ピッチに対する比率は、ビ
アホール形成近傍領域を除く主要部において０．６以上
になるように設定される。

【００２４】また、請求項３の発明は、請求項１記載の
集積回路であって、前記グランド・電源配線の配線幅
は、前記信号配線の最小配線幅より広い幅に設定され
る。

【００２５】また、請求項４の発明は、請求項１ないし
請求項３のうち、いずれか１項に記載の集積回路であっ
て、前記複数の信号配線それぞれは配線間隔が規定値以
上となる少なくとも一部領域において配線幅の前記最小
配線ピッチに対する比率が０．４以上に設定される。

【００２６】また、請求項５の発明は、請求項１ないし
請求項４のうち、いずれか１項に記載の集積回路であっ
て、前記複数の信号配線及び前記複数のグランド・電源
配線は、形成材料が銅からなる複数の銅配線を含み、前
記複数の銅配線を絶縁分離する誘電率がシリコン酸化膜
より低い低比誘電率絶縁膜をさらに備える。

【００２７】この発明に係る請求項６記載の集積回路の
設計方法は、所定の最小配線ピッチを共に満足する複数
の信号配線及び複数のグランド・電源配線とを含む配線
構造を有する集積回路の設計方法であって、(a) 複数の
仮想信号配線及び複数の仮想グランド・電源配線をそれ
ぞれにおける配線間隔の前記最小配線ピッチに対する比
率が０．６未満となるように仮想配置するステップと、
(b) 少なくとも前記複数の仮想信号配線における配線間
隔の前記最小配線ピッチに対する比率が、ビアホール形
成近傍領域を除く主要部において０．６以上になるよう
に、前記複数の仮想信号配線それぞれの形成幅を縮小さ
せるステップと、(c) 前記信号線の配線幅に対する前記
配線膜厚の比率であるアスペクト比が２以上になるよう
に、前記信号配線及び前記グランド・電源配線の配線膜
厚を同一の値に設定するステップとを備え、前記ステッ
プ(a) 〜(c) 実行後の前記複数の仮想信号配線及び前記
複数の仮想グランド・電源配線が前記複数の信号配線と
前記複数のグランド・電源配線として決定される、を備
えている。

【００２８】また、請求項７の発明は、請求項６記載の
集積回路の設計方法であって、前記ステップ(b) は、前
記複数の仮想グランド・電源配線それぞれの配線間隔の
前記最小配線ピッチに対するの比率が、ビアホール形成
近傍領域を除く主要部において０．６以上になるよう
に、前記複数の仮想グランド・電源配線それぞれの形成
幅を縮小するステップをさらに含む。

【００２９】また、請求項８の発明は、請求項６記載の
集積回路の設計方法であって、前記ステップ(b) は、前
記複数の信号配線のみに対して行う。

【００３０】さらに、請求項９の発明は、請求項６ない
し請求項８のうち、いずれか１項に記載の集積回路の設
計方法であって、前記ステップ(b) は、前記複数の信号
配線それぞれの前記主要部において配線間隔が規定値以
上となる少なくとも一部の領域の配線幅の前記最小配線
ピッチに対する比率が０．４以上になるように設定する
ステップをさらに含む。

【００３１】

【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１である集積回路の配線構造を示す平面図
である。図２は図１のＡ−Ａ断面を模式的に示す断面図
である。

【００３２】これらの図に示すように、信号配線１及び
グランド・電源配線２が複数本配置され、信号配線１の
ビアホール近傍領域１ａを除く主要部の配線幅Ｗ及び配
線間隔Ｓはそれぞれ配線幅Ｗ１及び配線間隔Ｓ１に設定
され、ビアホール近傍領域１ａの配線幅Ｗ及び配線間隔
Ｓは配線幅Ｗ２（＞Ｗ１）及び配線間隔Ｓ２（＜Ｓ１）
に設定される。同様にして、グランド・電源配線２の主
要部の配線幅Ｗ及び配線間隔Ｓはそれぞれ配線幅Ｗ１及
び配線間隔Ｓ１に設定され、ビアホール近傍領域２ａの
配線幅Ｗ及び配線間隔Ｓはそれぞれ配線幅Ｗ２及び配線
間隔Ｓ２に設定される。なお、ビアホール近傍領域１
ａ，２ａはビアホール３から所定の距離にある信号配線
１及びグランド・電源配線２の一部領域を意味する。な
お、信号配線１、グランド・電源配線２はビアホール３
を介して下層の図示しない他の配線と電気的に接続され
る。

【００３３】配線幅Ｗ１，Ｗ２及び配線間隔Ｓ１，Ｓ２
が最小配線ピッチＰを満足し、最小配線ピッチＰ＝Ｗ１
＋Ｓ１＝Ｗ２＋Ｓ２となる。すなわち、本実施の形態の
集積回路において配線幅Ｗ１が最小配線幅、配線間隔Ｓ
２が最小配線間隔となる。

【００３４】この際、｛Ｓ１／Ｐ≧０．６｝となるよう
に、配線幅Ｗ１及び配線間隔Ｓ１を設定するとともに、
｛アスペクト比（Ｔ１／Ｗ１）≧２｝となるように配線
膜厚Ｔ１を設定する。

【００３５】一方、ビアホール近傍領域１ａ，２ａにお
ける信号配線１，グランド・電源配線２の配線幅Ｗ及び
配線間隔Ｓは従来同様に｛Ｗ２＝Ｓ２｝に設定してい
る。

【００３６】以下、実施の形態１の配線構造の利点を例
を挙げて説明する。まず、図１６及び図１７で示した従
来の配線構造の例として、最小配線ピッチＰが８００ｎ
ｍのときに、配線幅Ｗ５が４００ｎｍ、配線間隔Ｓ５が
４００ｎｍ、配線膜厚Ｔ５が６４０ｎｍ（すなわち、ア
スペクト比１．６（＝Ｔ５／Ｗ５））とする。

【００３７】これに対して、実施の形態１の配線構造
は、同じく最小配線ピッチＰが８００ｎｍのときに、配
線幅Ｗ１が３００ｎｍ、配線間隔Ｓ１が５００ｎｍ（す
なわち、Ｓ１／Ｐ＝０．６２５＞０．６となる。）に設
定している。一方、配線幅Ｗ２＝Ｗ５、配線間隔Ｓ２＝
Ｓ５である。

【００３８】図３は従来の配線と本実施の形態の配線と
の間におけるアスペクト比と配線膜厚Ｔとの関係を示す
グラフである。図４は同じくアスペクト比と配線容量Ｃ
との関係を示すグラフである。図５は同じくアスペクト
比と配線のシート抵抗との関係を示すグラフである。図
６は同じくアスペクト比とＲＣ遅延指数との関係を示す
グラフである。

【００３９】なお、図３〜図６で示したグラフにおい
て、配線容量Ｃとしては最小の配線間隔Ｓ（Ｓ５，Ｓ
１）で隣接配置された３本の配線のうち、中央の配線容
量Ｃを算出して得られた値であり、層間絶縁膜の比誘電
率は通常のシリコン酸化膜の値４．２を用い、配線層間
の層間絶縁膜の膜厚（ビアホールの深さ）は６４０ｎｍ
に固定している。

【００４０】図４に示すように、従来の配線構造の場
合、配線容量Ｃは０．２４ＰＦ／ｍｍである。この構造
で配線の配線膜厚Ｔ５を厚くしてアスペクト比を大きく
すると、図５に示すように配線のシート抵抗値の低減化
を図ることができるものの、図４に示すように配線容量
Ｃの増加を招いてしまい、オン駆動されるトランジスタ
で充電すべき容量の増加を招くため、従来の問題点で指
摘した通り、配線距離が短い場合の回路遅延時間や消費
電力の増加を招いてしまう問題点があった。また、この
場合の配線容量Ｃの増加は、主に隣接する配線間とのカ
ップリング容量（配線間容量）Ｃｃの増加に起因してい
るため、カップリングノイズの増加を招くという問題点
もあった。以上のように、従来の配線構造では、配線抵
抗が低減できる利点以上に配線容量の増大を招く上記問
題点が大きいため、アスペクト比が２を越える配線を用
いることができなかった。

【００４１】一方、本実施の形態の配線構造では、最小
配線ピッチＰに対する配線間隔Ｓ１の割合を６割強に設
定しているため、同割合が５割の配線間隔Ｓ２に設定す
る場合に比べ、複数の信号配線１間におけるカップリン
グ容量Ｃｃの低減化を図ることができる。

【００４２】したがって、図４に示すように、アスペク
ト比２．１〜３．０の範囲で大きく設定しても、従来の
配線の配線容量Ｃと同等以下の値に抑えることができ
る。すなわち、上述したカップリング容量Ｃｃの低減化
効果によって、アスペクト比２．１〜３．０の範囲で大
きく設定することによる配線間容量の増加を抑制するこ
とができるため、従来の配線構造で問題となった信号配
線１及びグランド・電源配線２（特に信号配線１）の配
線容量Ｃの増大を招くことはない。

【００４３】加えて、図５に示すように、アスペクト比
２．１〜３．０の範囲では配線のシート抵抗は、アスペ
クト比１．６の従来の配線のシート抵抗より低い値に設
定することができる。その結果、信号配線１及びグラン
ド・電源配線２の低抵抗化を図ることができ、特にグラ
ンド・電源配線２のように低抵抗性が要求される配線に
対して非常に有効となる。

【００４４】また、図６に示すように、本実施の形態の
配線構造は、従来構造に比べ、配線幅Ｗ１を狭く設定し
たため、配線のＲＣ遅延指数（単位長さ（ｍｍ）当たり
のＲＣの値）において劣っているが、アスペクト比３．
０程度にすれば、アスペクト比１．６の従来の配線のＲ
Ｃ遅延指数と同程度を確保することができる。

【００４５】このように、実施の形態１の集積回路の配
線構造は、最小配線ピッチＰを満足させながら、他に悪
影響を与えることなく、電源配線の低抵抗化と信号配線
の配線容量の低減化とを同時に実現することができる。

【００４６】また、本実施の形態の配線構造において、
アスペクト比を３．０まで大きく設定しない場合でも、
通常、数ｍｍ以上の長距離配線のＲＣ遅延が律速するよ
うな場合には、最小配線ピッチに設定しない配線を利用
することが多いため、このような配線ではシート抵抗低
減の効果を大きく設定することにより、従来の配線構造
よりもＲＣ遅延指数を低く設定することが可能である。
いずれにしろ、デバイスの性能目標に応じて、本実施の
形態の配線構造における配線のアスペクト比を２以上の
範囲で適切な値に設定することにより、他に悪影響を与
えることなく配線の低抵抗化と低配線容量化とを同時に
実現することができる。

【００４７】図７は実施の形態１の集積回路の配線構造
の設計方法を示すフローチャートである。図８は通常の
配線レイアウト処理結果を示す説明図である。以下、こ
れらの図を参照して、設計方法の処理の流れを説明す
る。

【００４８】まず、ステップＳＴ１で通常の配線レイア
ウト処理を行う。通常の配線レイアウト処理とは、図８
に示すように、最小配線ピッチＰのとき、配線幅Ｗ２＝
Ｐ／２、配線間隔Ｓ２＝Ｐ／２の仮想信号配線１０及び
仮想グランド・電源配線２０をレイアウト配置する処理
である。

【００４９】次に、ステップＳＴ２において、仮想信号
配線１０，仮想グランド・電源配線２０それぞれの両端
を縮小幅Δ１分狭くする配線幅縮小処理を行う。縮小幅
Δ１は最小配線ピッチＰの５％以上が理想的であるが、
上述した例では、縮小幅Δ１は５０ｎｍとなる。

【００５０】次に、ステップＳＴ３で、ビアホール形成
予定位置を検出し、ビアホールから所定距離にある仮想
信号配線１０，仮想グランド・電源配線２０の領域をビ
アホール近傍領域とし、当該ビアホール近傍領域におい
て、それぞれの両端を拡大幅Δで広げる配線幅拡大処理
を行う。すなわち、ビアホール近傍領域においては、配
線幅はステップＳＴ１の配線幅Ｗ２に戻される。

【００５１】そして、ステップＳＴ４で、図２に示すよ
うに、アスペクト比２以上の配線膜厚を有する配配線膜
厚Ｔ１を設定する。

【００５２】仮想信号配線１０及び仮想グランド・電源
配線２０が上述したステップＳＴ１〜ＳＴ４を経た結
果、信号配線１及びグランド・電源配線２として決定す
る。図１に示すように、信号配線１，グランド・電源配
線２の配線幅Ｗ及び配線間隔Ｓは、主要部で配線幅Ｗ１
及び配線間隔Ｓ１、ビアホール近傍領域１ａ，２ａで配
線幅Ｗ２及び配線間隔Ｓ２となる配線構造を設計するこ
とができる。

【００５３】ビアホール近傍領域１ａ，２ａで配線幅Ｗ
を広くするのは、アスペクト比を緩和できる分高アスペ
クト比の溝に銅等の配線を形成するプロセスを容易にで
き、さらに、ビアホールと配線の重なり面積を十分大き
くできる分、ビアホールを用いた電気的接続についての
配線の信頼性の向上を図ることができる。

【００５４】なお、ステップＳＴ２の配線幅縮小処理を
仮に行い、ステップＳＴ３でビアホール近傍領域におけ
る配線幅縮小処理をキャンセルした後、残りの領域にの
み対して配線幅縮小処理を実行するように、ステップＳ
Ｔ２，ＳＴ３の処理内容を変更しても同様に図１及び図
２で示す配線構造を得ることができる。

【００５５】実施の形態１の設計方法では、信号配線１
とグランド・電源配線２とを区別することなくステップ
ＳＴ２で配線幅縮小処理を実行しているため、最小配線
ピッチＰを満足しているグランド・電源配線２は配線幅
Ｗ１と配線幅Ｗ２から縮小する分、アスペクト比の増大
に伴うシート抵抗値減少度合が抑制されてしまう。した
がって、実際にはアスペクト比を３程度以上に設定しな
いと、グランド・電源配線２に低抵抗化効果は現れてこ
ない。

【００５６】しかしながら、電圧降下を重視する幹線と
なるグランド・電源配線（図１，図２では図示せず）
は、ステップＳＴ１の通常のレイアウト処理で、配線幅
Ｗ２より広い配線幅Ｗで形成されるのが一般的であるた
め、ステップＳＴ２で縮小幅Δ１で配線幅Ｗを縮小して
もその影響は小さいため、アスペクト比２〜３の範囲で
も、シート抵抗低減による配線抵抗低下効果は十分に発
揮することができる。

【００５７】＜実施の形態２＞図９はこの発明の実施の
形態２である集積回路の配線構造を示す平面図である。
図１０は図９のＢ−Ｂ断面を模式的に示す断面図であ
る。

【００５８】これらの図に示すように、信号配線１及び
グランド・電源配線４が複数本配置され、信号配線１の
ビアホール近傍領域１ａを除く主要部の配線幅Ｗ及び配
線間隔Ｓはそれぞれ配線幅Ｗ１（最小配線幅）及び配線
間隔Ｓ１に設定され、ビアホール近傍領域１ａの配線幅
Ｗ及び配線間隔Ｓは配線幅Ｗ２（＞Ｗ１）及び配線間隔
Ｓ２（＜Ｓ１）に設定される。一方、グランド・電源配
線４の配線幅Ｗ及び配線間隔Ｓはそれぞれ配線幅Ｗ２及
び配線間隔Ｓ２で均一に設定される。

【００５９】配線幅Ｗ１，Ｗ２及び配線間隔Ｓ１，Ｓ２
が最小配線ピッチＰを満足し、最小配線ピッチＰ＝Ｗ１
＋Ｓ１＝Ｗ２＋Ｓ２となる。このとき、実施の形態１同
様、｛Ｓ１／Ｐ≧０．６｝となるように、配線幅Ｗ１
（最小配線幅）及び配線間隔Ｓ１を設定するとともに、
｛アスペクト比（Ｔ１／Ｗ１）≧２｝となるように配線
膜厚Ｔ１を設定する。

【００６０】このような実施の形態２の集積回路の配線
構造は、実施の形態１の効果に加え、グランド・電源配
線４の配線幅Ｗは配線幅Ｗ２で均一に形成されるため、
グランド・電源配線４の低抵抗化効果がさらに向上させ
ることができる。この際、グランド・電源配線４の配線
容量は大きくなるが、グランド・電源配線４における配
線容量の増加による悪影響はないため問題ない。

【００６１】図１１は実施の形態２の集積回路の配線構
造の設計方法を示すフローチャートである。以下、同図
及び図８を参照して、設計方法の処理の流れを説明す
る。

【００６２】まず、ステップＳＴ１１で実施の形態１と
同様通常の配線レイアウト処理を行い、図８で示したレ
イアウト結果を得る。

【００６３】次に、ステップＳＴ１２において、仮想信
号配線１０のみに対し、それぞれの両端を縮小幅Δ１分
狭くする配線幅縮小処理を行う。

【００６４】次に、ステップＳＴ１３で、ビアホール形
成予定位置を検出し、ビアホールから所定距離にある仮
想信号配線１０の領域をビアホール近傍領域とし、当該
ビアホール近傍領域において、それぞれの両端を拡大幅
Δで広げる配線幅拡大処理を行う。すなわち、仮想信号
配線１０のビアホール近傍領域においては、配線幅はス
テップＳＴ１１の配線幅Ｗ２に戻る。また、ステップＳ
Ｔ１２，ＳＴ１３の処理対象は仮想信号配線１０に対し
てのみとなる。

【００６５】そして、ステップＳＴ１４で、アスペクト
比２以上の配線膜厚を有する配線膜厚Ｔ１を設定する。

【００６６】その結果、図９及び図１０に示すように、
信号配線１の配線幅Ｗ及び配線間隔Ｓは、主要部で配線
幅Ｗ１及び配線間隔Ｓ１、ビアホール近傍領域１ａ，２
ａで配線幅Ｗ２及び配線間隔Ｓ２となり、グランド・電
源配線４の配線幅Ｗ及び配線間隔Ｓは配線幅Ｗ２及び配
線間隔Ｓ２で均一で、信号配線１のアスペクト比が２以
上の配線膜厚を有する配線構造を設計することができ
る。

【００６７】なお、ステップＳＴ１２の配線幅縮小処理
を仮に行い、ステップＳＴ１３でビアホール近傍領域に
おける配線幅縮小処理をキャンセルした後、残りの配線
幅縮小処理を確定するように、ステップＳＴ１３，ＳＴ
１３の処理内容を変更しても同様に図９で示す配線構造
を得ることができる。

【００６８】＜実施の形態３＞図１２はこの発明の実施
の形態３である集積回路の配線構造を示す平面図であ
る。図１３は図１２のＣ−Ｃ断面を模式的に示す断面図
である。

【００６９】これらの図に示すように、信号配線１及び
グランド・電源配線４が複数本配置され、信号配線１の
ビアホール近傍領域１ａ及び隣接配線間隔余裕端１ｂを
除く主要部の配線幅Ｗ及び配線間隔Ｓはそれぞれ配線幅
Ｗ１及び配線間隔Ｓ１に設定され、ビアホール近傍領域
１ａの配線幅Ｗ及び配線間隔Ｓは配線幅Ｗ２（＞Ｗ１）
及び配線間隔Ｓ２（＜Ｓ１）に設定される。

【００７０】配線幅Ｗ１，Ｗ２及び配線間隔Ｓ１，Ｓ２
が最小配線ピッチＰを満足し、最小配線ピッチＰ＝Ｗ１
＋Ｓ１＝Ｗ２＋Ｓ２となる。このとき、実施の形態１及
び実施の形態２同様、｛Ｓ１／Ｐ≧０．６｝となるよう
に、配線幅Ｗ１（最小配線幅）及び配線間隔Ｓ１を設定
するとともに、｛アスペクト比（Ｔ１／Ｗ１）≧２｝と
なるように配線膜厚Ｔ１を設定する。

【００７１】さらに、信号配線１の両側それぞれも少な
くとも一部領域となる隣接配線間隔余裕側面１ｂは配線
幅Ｗ１から縮小幅Δ１拡げた形成幅で形成される。隣接
配線間隔余裕側面１ｂは隣接配線との配線間隔Ｓが規定
値以上となる信号配線１の側面の少なくとも一部の領域
を意味し、隣接配線間隔余裕側面１ｂでは配線間隔Ｓが
十分大きいため、縮小幅Δ１の配線幅縮小処理は行われ
ていない。

【００７２】そして、信号配線１のうち片側が隣接配線
間隔余裕側面１ｂである領域の配線幅Ｗ３は（Ｗ１＋Δ
１）であり、両側が隣接配線間隔余裕側面１ｂである場
合の信号配線１の配線幅ＷはＷ２（＝Ｗ１＋２・Δ１）
となる。したがって、配線幅Ｗ２，Ｗ３は共に０．４Ｐ
（＝Ｗ１）を上回る。

【００７３】一方、グランド・電源配線４の配線幅Ｗ及
び配線間隔Ｓは、実施の形態２と同様、それぞれ配線幅
Ｗ２及び配線間隔Ｓ２で均一に設定される。

【００７４】このような実施の形態３の集積回路の配線
構造は、実施の形態１及び実施の形態２の効果に加え、
信号配線１の隣接配線間隔余裕端１ｂにおいて配線幅Ｗ
２，Ｗ３の最小配線ピッチに対する比率が０．４以上に
設定されるため、配線幅Ｗ１よりを広く形成できる分、
信号配線１全体の低抵抗化を図ることができる。

【００７５】図１４は実施の形態３の集積回路の配線構
造の設計方法における信号配線１に対する配線幅縮小処
理を示すフローチャートである。なお、このフローは図
１１のステップＳＴ１２の処理を示している。なお、他
の処理は図１１で示したステップＳＴ１１，ＳＴ１３，
ＳＴ１４と同様である。

【００７６】まず、ステップＳＴ２１で縮小対象の仮想
信号配線を選択仮想信号配線として選択し、ステップＳ
Ｔ２２において、選択仮想信号配線の全領域における両
端その配線間隔Ｓを算出する。

【００７７】そして、ステップＳＴ２３において、選択
仮想信号配線の両端それぞれにおいて配線間隔Ｓが規定
値以下の少なくとも一部領域に対して縮小幅Δ１の配線
幅縮小処理を行う。なお、規定値としては最小配線ピッ
チＰの半分またはそれより若干大きい値が設定される。
したがって、選択仮想信号配線において配線間隔Ｓが規
定値を超える領域は配線幅縮小処理が施されることはな
い。

【００７８】その結果、選択仮想信号配線のうち配線間
隔が規定値を超える少なくとも一部領域（隣接配線間隔
余裕端１ｂに相当）の配線幅Ｗは配線幅Ｗ２あるいは配
線幅Ｗ３となり、Ｗ１＝０．４Ｐを上回ることになる。

【００７９】その後、ステップＳＴ２４において、全て
の仮想信号配線の選択の有無を確認し、未選択の仮想信
号配線が存在する場合はステップＳＴ２１に戻り新たな
仮想信号配線を選択し、未選択の仮想信号配線が存在し
ない場合は処理を終了する。

【００８０】なお、実施の形態３では実施の形態２に信
号配線１の選択的形成幅縮小処理を適用した例を示した
が、同様にして実施の形態１に信号配線１の選択的形成
幅縮小処理を適用しても良い。

【００８１】この場合、設計方法は、図７のステップＳ
Ｔ２の配線幅縮小処理として、図１４のフローで「信号
配線」を「信号配線及びグランド電源配線」に置き換え
た処理を行うことになる。

【００８２】＜実施の形態４＞図１５はこの発明の実施
の形態４である集積回路の配線構造の断面形状を模式的
に示す断面図である。同図に示すように、実施の形態４
では配線（信号配線１，グランド・電源配線２，４等）
として銅配線１１を用い、銅配線１１，１１間を低比誘
電率絶縁膜１２によって絶縁分離している。

【００８３】この構造では、銅の拡散防止等の目的で銅
配線１１，低比誘電率絶縁膜１２の上層にＳｉＮ，Ｓｉ
Ｃ等からなる銅キャップ膜１３を形成し、低比誘電率絶
縁膜１２の下層にＳｉＯ₂，ＳｉＮ，ＳｉＣ等からなる
エッチングストッパー膜１４を形成する必要がある。

【００８４】このため、低比誘電率絶縁膜１２によって
低比誘電率化を図っても、比誘電率が比較的高い銅キャ
ップ膜１３，エッチングストッパー膜１４により電気力
線の密度が大きくなって、低比誘電率絶縁膜１２による
低比誘電率化の効果が妨げられる。

【００８５】しかしながら、実施の形態１〜実施の形態
３の配線構造は、最小配線ピッチＰを満足する場合にお
いても配線間隔Ｓが広められる処理が施されているた
め、その分、低比誘電率絶縁膜１２の形成幅を大きく取
ることができるため、低比誘電率絶縁膜１２による低比
誘電率化の効果を最大限に発揮することができる。

【００８６】＜その他＞なお、信号配線１，グランド・
電源配線２の配線材料としては、銅、アルミ、タングス
テン等が考えられ、ｌｏｗ−ｋ材料としては、フッ素を
含むシリコン酸化膜（ＦＳＧ(Fluorinate Silicate Gla
ss)等、比誘電率３．６程度）、炭素を含むシリコン酸
化膜（ＳｉＯＣ等、比誘電率２．８程度）、有機ポリマ
ー（比誘電率２．８程度）、フッ素や炭素を含有した多
孔質層、多孔質シリコン酸化膜、多孔質有機ポリマー膜
（多孔質材料の比誘電率は１．５〜２．５程度）等が考
えられる。

【００８７】

【発明の効果】以上説明したように、この発明における
請求項１記載の集積回路の配線構造は、複数の信号配線
における配線間隔の最小配線ピッチに対する比率は、ビ
アホール形成近傍領域を除く主要部において０．６以上
になるように設定されるため、配線幅及び配線間隔が最
小配線ピッチを満足するように高密度化した場合でも、
当該比率を０．５程度に設定する場合に比べ大きな配線
間隔を得ることができる分、複数の信号配線における配
線間容量の低減化効果を発揮できる。

【００８８】一方、信号配線のアスペクト比が２以上に
なるように比較的厚い配線膜厚に設定されるため、複数
の信号配線及び複数のグランド・電源配線それぞれの配
線抵抗の低減化を図ることができる。

【００８９】この際、上述したように配線間容量の低減
化効果によって、上記配線膜厚の比率を上げることによ
る配線間容量の増加を効果的に抑制することができるた
め、配線間容量を主成分とする信号配線の配線容量とし
て十分小さな値を得ることができる。

【００９０】その結果、請求項１記載の集積回路は、ビ
アホール形成等を含む他の要因に悪影響を与えることな
く、電源配線の低抵抗化と信号配線の配線容量の低減化
とを同時に実現した配線構造を得ることができる。

【００９１】請求項２記載の集積回路は、複数のグラン
ド・電源配線における配線間隔の最小配線ピッチに対す
る比率は、ビアホール形成近傍領域を除く主要部におい
て０．６以上になるように設定されるため、当該配線間
隔の比率を０．５程度に設定する場合に比べ大きな配線
間隔を得ることができる分、グランド・電源配線の配線
間容量の低減化効果を発揮できる。

【００９２】請求項３記載の集積回路のグランド・電源
配線の配線幅は、信号配線の最小配線幅より広い幅に設
定されるため、より一層の低抵抗化を図ることができ
る。

【００９３】請求項４記載の集積回路の複数の信号配線
それぞれは配線間隔が規定値以上となる少なくとも一部
領域において配線幅の最小配線ピッチに対する比率が
０．５以上に設定されるため、配線間隔が規定値以上の
比較的余裕のある上記少なくとも一部領域の配線幅を広
く設定することにより、配線間容量を不要に増加させる
ことなく信号配線の低抵抗化を図ることができる。

【００９４】請求項５記載の集積回路は、配線間隔の最
小配線ピッチに対する比率を０．５程度に設定する場合
に比べ大きな配線間隔を得ることができる分、低比誘電
率絶縁膜による低比誘電率化の効果を最大限に発揮する
ことができる。

【００９５】この発明における請求項６記載の集積回路
の設計方法は、ステップ(b) において、複数の信号配線
における配線間隔の最小配線ピッチに対する比率を、ビ
アホール形成近傍領域を除く主要部において０．６以上
になるように設定するため、配線幅及び配線間隔が最小
配線ピッチを満足するように高密度化した場合でも、当
該配線間隔の比率を０．５程度に設定する配線構造に比
べ大きな配線間隔を得ることができる分、配線間容量の
低減化効果を発揮できる。

【００９６】また、ステップ(c) において、アスペクト
比を２以上にして比較的厚い配線膜厚に設定されるた
め、複数の信号配線及び複数のグランド・電源配線の配
線抵抗の低減化を図ることができる。

【００９７】この際、上述したように配線間容量の低減
化効果によって、上記配線膜厚の比率を上げることによ
る配線間容量の増加を抑制することができるため、配線
間容量を主成分とする信号配線の配線容量として十分小
さな値を得ることができる。

【００９８】その結果、請求項６記載の設計方法で設計
される集積回路は、ビアホール形成等を含む他の要因に
悪影響を与えることなく、電源配線の低抵抗化と信号配
線の配線容量の低減化とを同時に実現した配線構造を得
ることができる。

【００９９】請求項７記載の集積回路の設計方法は、ス
テップ(b) において、複数のグランド・電源配線におけ
る配線間隔の最小配線ピッチに対する比率を、ビアホー
ル形成近傍領域を除く主要部において０．６以上になる
ように設定するため、当該配線間隔の比率を０．５程度
に設定する場合に比べ大きな配線間隔を得ることができ
る分、グランド・電源配線の配線間容量の低減化効果を
発揮できる。

【０１００】請求項８記載の集積回路の設計方法は、ス
テップ(b) の処理対象は複数の信号配線のみであるた
め、複数のグランド・電源配線は比較的広い配線幅を有
することができる分、低抵抗化効果をより一層発揮する
ことができる。

【０１０１】請求項９記載の集積回路の設計方法は、ス
テップ(b) において、複数の信号配線それぞれは配線間
隔が規定値以上の少なくとも一部の領域において配線幅
の最小配線ピッチに対する比率が０．５以上に設定する
ため、配線間隔が規定値以上の比較的余裕のある少なく
とも一部の領域の配線幅を主要部の他の領域より広く設
定することにより、配線間容量を不要に増加させること
なく信号配線の低抵抗化を図ることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１である集積回路の配
線構造を示す平面図である。

【図２】 図１のＡ−Ａ断面を模式的に示す断面図であ
る。

【図３】 従来の配線と本実施の形態の配線との間にお
けるアスペクト比と配線膜厚Ｔとの関係を示すグラフで
ある。

【図４】 同じくアスペクト比と配線容量Ｃとの関係を
示すグラフである。

【図５】 同じくアスペクト比と配線のシート抵抗との
関係を示すグラフである。

【図６】 同じくアスペクト比とＲＣ遅延との関係を示
すグラフである。

【図７】 実施の形態１の集積回路の配線構造の設計方
法を示すフローチャートである。

【図８】 通常の配線レイアウト処理結果を示す説明図
である。

【図９】 この発明の実施の形態２である集積回路の配
線構造を示す平面図である。

【図１０】 図９のＢ−Ｂ断面を模式的に示す断面図で
ある。

【図１１】 実施の形態２の集積回路の配線構造の設計
方法を示すフローチャートである。

【図１２】 この発明の実施の形態３である集積回路の
配線構造を示す平面図である。

【図１３】 図１２のＣ−Ｃ断面を模式的に示す断面図
である。

【図１４】 実施の形態３の集積回路の配線構造の設計
方法における信号配線１に対する配線幅縮小処理を示す
フローチャートである。

【図１５】 この発明の実施の形態４である集積回路の
配線構造の断面形状を模式的に示す断面図である。

【図１６】 従来の集積回路の配線構造を示す平面図で
ある。

【図１７】 図１６のＣ−Ｃ断面を模式的に示す断面図
である。

【図１８】 従来の配線形成方法を示す断面図である。

【図１９】 従来の配線形成方法を示す断面図である。

【図２０】 従来の配線形成方法を示す断面図である。

【符号の説明】

１ 信号配線、２，４ グランド・電源配線、３ ビア
ホール、１ａ，２ａビアホール近傍領域、１ｂ 隣接配
線間隔余裕側面。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 昇 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 HH08 HH11 HH19 QQ25 RR01 RR04 RR06 RR09 RR11 RR21 RR25 RR29 UU03 VV04 VV05 WW01 XX10 XX24 XX28 XX33 XX34 5F038 CD02 CD05 CD13 EZ20 5F064 EE03 EE09 EE14 EE15 EE19 EE42 EE43 EE52

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定の最小配線ピッチを共に満足する複
   数の信号配線と複数のグランド・電源配線とを含む配線
   構造を有する集積回路であって、 前記複数の信号配線における配線間隔の前記最小配線ピ
   ッチに対する比率は、ビアホール形成近傍領域を除く主
   要部において０．６以上になるように設定され、 前記信号配線と前記グランド・電源配線の配線膜厚は同
   一で、かつ前記信号線の最小配線幅に対する前記配線膜
   厚の比率であるアスペクト比が２以上に設定されること
   を特徴とする、集積回路。
2. 【請求項２】 請求項１記載の集積回路であって、 前記複数のグランド・電源配線における配線間隔の前記
   最小配線ピッチに対する比率は、ビアホール形成近傍領
   域を除く主要部において０．６以上になるように設定さ
   れる、集積回路。
3. 【請求項３】 請求項１記載の集積回路であって、 前記グランド・電源配線の配線幅は、前記信号配線の最
   小配線幅より広い幅に設定される、集積回路。
4. 【請求項４】 請求項１ないし請求項３のうち、いずれ
   か１項に記載の集積回路であって、 前記複数の信号配線それぞれは配線間隔が規定値以上と
   なる少なくとも一部領域において配線幅の前記最小配線
   ピッチに対する比率が０．４以上に設定される集積回
   路。
5. 【請求項５】 請求項１ないし請求項４のうち、いずれ
   か１項に記載の集積回路であって、 前記複数の信号配線及び前記複数のグランド・電源配線
   は、形成材料が銅からなる複数の銅配線を含み、 前記複数の銅配線を絶縁分離する誘電率がシリコン酸化
   膜より低い低比誘電率絶縁膜をさらに備える、集積回
   路。
6. 【請求項６】 所定の最小配線ピッチを共に満足する複
   数の信号配線及び複数のグランド・電源配線とを含む配
   線構造を有する集積回路の設計方法であって、 (a) 複数の仮想信号配線及び複数の仮想グランド・電源
   配線をそれぞれにおける配線間隔の前記最小配線ピッチ
   に対する比率が０．６未満となるように仮想配置するス
   テップと、 (b) 少なくとも前記複数の仮想信号配線における配線間
   隔の前記最小配線ピッチに対する比率が、ビアホール形
   成近傍領域を除く主要部において０．６以上になるよう
   に、前記複数の仮想信号配線それぞれの形成幅を縮小さ
   せるステップと、 (c) 前記信号線の配線幅に対する前記配線膜厚の比率で
   あるアスペクト比が２以上になるように、前記信号配線
   及び前記グランド・電源配線の配線膜厚を同一の値に設
   定するステップとを備え、 前記ステップ(a) 〜(c) 実行後の前記複数の仮想信号配
   線及び前記複数の仮想グランド・電源配線が前記複数の
   信号配線と前記複数のグランド・電源配線として決定さ
   れる、を備える集積回路の設計方法。
7. 【請求項７】 請求項６記載の集積回路の設計方法であ
   って、 前記ステップ(b) は、 前記複数の仮想グランド・電源配線それぞれの配線間隔
   の前記最小配線ピッチに対するの比率が、ビアホール形
   成近傍領域を除く主要部において０．６以上になるよう
   に、前記複数の仮想グランド・電源配線それぞれの形成
   幅を縮小するステップをさらに含む、集積回路の設計方
   法。
8. 【請求項８】 請求項６記載の集積回路の設計方法であ
   って、 前記ステップ(b) は、 前記複数の信号配線のみに対して行う、集積回路の設計
   方法。
9. 【請求項９】 請求項６ないし請求項８のうち、いずれ
   か１項に記載の集積回路の設計方法であって、 前記ステップ(b) は、 前記複数の信号配線それぞれの前記主要部において配線
   間隔が規定値以上となる少なくとも一部の領域の配線幅
   の前記最小配線ピッチに対する比率が０．４以上になる
   ように設定するステップをさらに含む、集積回路の設計
   方法。