JP2003308206A - プロセッサ装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロトコルスタックの違いを意識せずに、同
一プログラムでのアクセスを可能とすることで、設計効
率を向上させ、高品質なパケット処理を行う。 【解決手段】 パケット格納部１０は、固定レジスタ長
を持つ複数のデータレジスタに、パケットを格納する。
アドレスレジスタ２０は、パケットの先頭からプロトコ
ルスタックの開始位置を示すプロトコルスタック位置情
報を取得し保持する。アドレスレジスタテーブル３０
は、プロトコルスタック内のフィールドの位置及び対象
フィールドを処理するためのパラメータを示すフィール
ド位置情報を管理する。演算部４０は、プロトコルスタ
ックの違いにより、フィールド位置が異なるパケットに
対し、プロトコルスタックの違いに依存せずに同一のプ
ログラムにより、プロトコルスタック位置情報及びフィ
ールド位置情報にもとづき、レジスタアライメントの整
形処理をして、対象フィールドのパケット処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプロセッサ装置に関
し、特にパケットに対して、プログラムによる処理を実
行するプロセッサ装置に関する。

【０００２】

【従来の技術】コンピュータや各種の情報処理機器を接
続してシステムの利用を拡大するために、例えば、ＬＡ
Ｎ(Local Area Network)とＬＡＮ、ＬＡＮと専用線等を
相互接続するといったネットワークが増加している。

【０００３】こうして構築されるネットワークで現在主
流なのはＩＰ(Internet Protocol)によるネットワーク
である。ＩＰはＩＳＯ(International Organization fo
r Standardization)のＯＳＩ(Open Systems Interconne
ction)モデルにおけるネットワーク層に相当するコネク
ションレス型のプロトコルである。

【０００４】コネクションレス型のＩＰ通信は、あらか
じめ端末間で通信路を確保するコネクション型のプロト
コルとは異なり、ＬＡＮ間を相互接続するパケット中継
装置が、通信データが格納されているパケットを、ヘッ
ダ情報にもとづいて中継処理することにより端末間の通
信を実現する。

【０００５】パケット中継装置では、受信パケットのパ
ケットフォーマットをヘッダ情報から判別し、各パケッ
トフォーマットに応じて、パケットヘッダのチェックサ
ムの計算、宛先テーブルの検索、パケットヘッダの書き
換え等を行ってパケット中継を実現する。

【０００６】さらに、パケット中継装置では、上述のパ
ケット中継処理に加え、ネットワーク上のある特定の通
信を制限するパケットフィルタリングの実装が求められ
ている。パケットフィルタリング処理では、特定の宛先
アドレスを有するパケットを判別して、パケット中継を
制限する処理を行う。

【０００７】パケット処理システムを構築する場合、装
置完成後のプロトコル自体の改訂に伴う処理手順の変更
に耐えうるためには、上述のパケット中継処理やフィル
タリング処理を含め、プロセッサによってソフトウェア
処理するのが一般的である。

【０００８】また近年では、装置開発者が記述したマイ
クロコード（命令列）のプログラムに従って、パケット
処理を行うパケット処理プロセッサが開発されている。
マイクロコードとは、パケット処理プロセッサが具備す
る機械語レベルの言語である。

【０００９】

【発明が解決しようとする課題】しかし、従来のパケッ
ト処理プロセッサでパケットへアクセスする場合、ある
ヘッダ(例えば、ＩＰヘッダ)に対して、同一内容のパケ
ット処理を行うプログラムであったとしても、そのヘッ
ダよりも下位層のプロトコルスタックが互いに違う場合
には、プログラム内の命令中で指定するオペランド（デ
ータの所在を示すもの）が異なることになる。

【００１０】このため、装置開発者は、パケットのプロ
トコルスタックの違いに応じて、個別のプログラムを作
成しなければならず、プログラム作成工数の増大及びプ
ログラム格納用メモリの容量増大を招くといった問題が
あった。

【００１１】本発明はこのような点に鑑みてなされたも
のであり、プロトコルスタックの違いを意識せずに、同
一プログラムでのアクセスを可能とすることで、設計効
率を向上させ、高品質なパケット処理を行うプロセッサ
装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示すような、パケットに対して、
プログラムによる処理を実行するプロセッサ装置１にお
いて、固定レジスタ長を持つ複数のデータレジスタに、
パケットを格納するパケット格納部１０と、パケットの
先頭からプロトコルスタックの開始位置を示すプロトコ
ルスタック位置情報を取得し保持するアドレスレジスタ
２０と、プロトコルスタック内のフィールドの位置及び
対象フィールドを処理するためのパラメータを示すフィ
ールド位置情報を管理するアドレスレジスタテーブル３
０と、プロトコルスタックの違いにより、フィールド位
置が異なるパケットに対して、プロトコルスタックの違
いに依存せずに同一のプログラムにより、プロトコルス
タック位置情報及びフィールド位置情報にもとづいて、
レジスタアライメントの整形処理をして、対象フィール
ドのパケット処理を行う演算部４０と、を有することを
特徴とするプロセッサ装置１が提供される。

【００１３】ここで、パケット格納部１０は、固定レジ
スタ長を持つ複数のデータレジスタに、パケットを格納
する。アドレスレジスタ２０は、パケットの先頭からプ
ロトコルスタックの開始位置を示すプロトコルスタック
位置情報を取得し保持する。アドレスレジスタテーブル
３０は、プロトコルスタック内のフィールドの位置及び
対象フィールドを処理するためのパラメータを示すフィ
ールド位置情報を管理する。演算部４０は、プロトコル
スタックの違いにより、フィールド位置が異なるパケッ
トに対して、プロトコルスタックの違いに依存せずに同
一のプログラムにより、プロトコルスタック位置情報及
びフィールド位置情報にもとづいて、レジスタアライメ
ントの整形処理をして、対象フィールドのパケット処理
を行う。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明のプロセッサ装置の
原理図である。プロセッサ装置１は、プログラム（マイ
クロコード）によりパケット処理を実行する装置であ
り、パケット中継装置などに適用される。パケット中継
装置（ＩＰルータ等）は、宛先テーブルの検索やヘッダ
書き換え処理等のパケット処理を行って、通信網上でパ
ケットの中継を行うものである。

【００１５】パケット格納部１０は、複数のデータレジ
スタ（１つのデータレジスタは固定のレジスタ長を持
つ）から構成され、受信したパケットを格納する。アド
レスレジスタ２０は、パケットの先頭からプロトコルス
タックの開始位置を示すプロトコルスタック位置情報
を、受信パケット毎に取得し保持する。

【００１６】アドレスレジスタテーブル３０は、プロト
コルスタック内のフィールドの位置及び対象フィールド
を処理するためのパラメータを示すフィールド位置情報
を管理する。

【００１７】なお、アドレスレジスタ２０で保持される
プロトコルスタック位置情報は、受信したパケット毎に
応じて取得される情報であり、アドレスレジスタテーブ
ル３０で管理するフィールド位置情報は、プログラム共
通のライブラリとしてあらかじめ設定しておく情報であ
る。

【００１８】演算部４０は、プロトコルスタックの違い
に依存せずに同一のプログラムにより、プロトコルスタ
ック位置情報及びフィールド位置情報にもとづいて、レ
ジスタアライメントの整形処理をしつつ、対象フィール
ドに対してのパケット処理（ここでは対象フィールドの
抽出・更新）を行う。

【００１９】なお、レジスタアライメントの整形処理と
は、抽出・更新すべき対象フィールドのデータのＭＳＢ
(Most Significant Bit)またはＬＳＢ(Least Significa
nt Bit)を、データレジスタのアライメント（境界線）
に一致させる処理のことである。

【００２０】ここで、パケットＡ、Ｂに対し、プロトコ
ルスタックが双方ちがうと、対象フィールドの位置がパ
ケットＡ、Ｂで異なる。このような場合、従来では、対
象フィールドにアクセスするために、プロトコルスタッ
ク毎にプログラムＡ、Ｂを作成する必要があったが（す
なわち、パケットＡ、Ｂそれぞれに対応するプログラム
を作成する必要があった）、本発明では、プロトコルス
タックが異なっていても、１つのプログラムＣでパケッ
トＡ、Ｂのそれぞれの対象フィールドに、アクセスの実
行を可能とするものである。なお、本発明の詳細な構成
及び動作については図４以降で説明する。

【００２１】次に本発明が解決したい問題点について詳
しく説明する。図２、図３はパケット構成を示す図であ
る。図２はデータリンク層がEthernet(登録商標)（DI
X）形式の場合のパケット１０１を示し、図３はデータ
リンク層がEthernet（SNAP）形式の場合のパケット１０
２を示している。

【００２２】図中、“任意の名前＿ＤＡ”は、任意の名
前のデスティネーションアドレス（Destination Addres
s：宛先アドレス）を示し、“任意の名前＿ＳＡ”は、
任意の名前のソースアドレス（Source Address：発信元
アドレス）を示す。そして、“任意のフィールド名[数
値１：数値２]”は、任意のフィールドの数値１と数値
２を含む数値１から数値２までの範囲を示す。

【００２３】また、ＤＩＸはDigital,Intel,Xeroxの略
であり、ＳＮＡＰはSubNetwork Access Protocolの略で
ある。ＭＡＣはMedia Access Controlの略でデータリン
ク層を示し、ＳＳＡＰはSource Service Access Point
の略である。ＤＳＡＰは、Destination Service Access
Pointの略であり、ＬＬＣはLogical Link Controlの略
であり、ＯＵＩはOrganizationally Unique Identifier
の略である。

【００２４】通常、パケットは、先頭から複数のパケッ
トヘッダが積み重なるように格納され、(図では、Ether
netヘッダの次にＩＰヘッダが積まれている)、後続して
パケットデータ(図中のData)が格納される。そして、各
パケットヘッダには、複数のフィールド（例えば、ＭＡ
Ｃ＿ＤＡ等）が格納される。

【００２５】また、パケットヘッダの位置は、パケット
が包含するプロトコルスタックに応じて異なる。例え
ば、ネットワーク層のプロトコルがＩＰのパケット同士
であったとしても、下位層のデータリンク層のプロトコ
ルが互いに異なれば、パケットヘッダの位置も異なって
くる。

【００２６】すなわち、図２、図３に示すように、デー
タリンク層のフォーマット形式がEthernet(DIX)形式とE
thernet(SNAP)形式というように異なれば、ＩＰヘッダ
の位置は異なることになる。データリンク層がEthernet
(DIX)形式のパケット１０１では、データレジスタｄ３
からＩＰヘッダの先頭が始まるのに対して、Ethernet(S
NAP)形式のパケット１０２では、データレジスタｄ５か
らＩＰヘッダの先頭が始まっている。

【００２７】ただし、パケットヘッダ内の各フィールド
位置は、固定的であり、パケットヘッダの種類が同一種
ならば、各フィールドの位置は、パケットヘッダの先頭
から互いに同一位置になる。例えば、ＩＰ＿ＳＡフィー
ルドは、いずれのパケット１０１、１０２に対しても、
ＩＰヘッダの先頭から同一位置（ＩＰヘッダ中のビット
位置３２、ビット位置６３）にある。

【００２８】このような特性を持つパケットに対して、
装置開発者が記述したマイクロコードの命令によって、
パケット処理が行われる。命令列のフォーマットは、
「修飾詞 オペコード デスティネーションレジスタ
ソースレジスタ」といった形をとる。

【００２９】オペコードとは、加算や減算等の処理動作
を規定し、デスティネーションレジスタは、処理動作結
果の格納先を示し、ソースレジスタは、処理動作の対象
となるデータの読み出し元を示す。

【００３０】ここで、命令列の一例として、パケット１
０１に対して、“ソースレジスタとしてＩＰ＿ＳＡを指
定する命令列”について示すと、この命令列は、Cond O
pecode Operand0 d6、Cond Opecode Operand1 d7とな
る。

【００３１】「Cond」は、任意の命令に対する任意の修
飾詞を示し、「Opecode」は、任意のオペコード(例え
ば、加算、減算等)を示し、「Operand0」「Operand１」
は、任意のデスティネーションレジスタを示す。そし
て、ＩＰ＿ＳＡは、パケット１０１の場合、データレジ
スタｄ６とデータレジスタｄ７にまたがっているため、
ソースレジスタ部分は「ｄ６」、「ｄ７」となる。

【００３２】同様にパケット１０２に対して、“ソース
レジスタとしてＩＰ＿ＳＡを指定する命令列”を示す
と、この命令列はCond Opecode Operand0 d8、Cond Ope
code Operand1 d9となる。パケット１０２では、ＩＰ＿
ＳＡは、データレジスタｄ８とデータレジスタｄ９にま
たがっているため、ソースレジスタ部分は「ｄ８」、
「ｄ９」となる。

【００３３】このように、同一内容である「ＩＰ＿ＳＡ
を参照する」というパケット処理を実行する場合、デー
タリンク層がEthernet(DIX)形式のパケット１０１で
は、ソースレジスタとしてデータレジスタｄ６、ｄ７を
指定するプログラムを実行するのに対して、データリン
ク層がEthernet(SNAP)形式のパケット１０２では、ソー
スレジスタとしてデータレジスタｄ８、ｄ９を指定する
プログラムを実行することになる。

【００３４】このため、従来では、装置開発者は、デー
タリンク層がEthernet(DIX)形式のときのプログラム
と、データリンク層がEthernet(SNAP)形式のときのプロ
グラムとの両方を作成する必要があり、利便性及び設計
効率が悪いといった問題があった。本発明では、プロト
コルスタックの違いに依存せず、同一プログラムで互い
のフィールドへアクセス可能となるように制御して、設
計効率の向上及びパケット処理の高品質化を図るもので
ある。

【００３５】次に本発明のプロセッサ装置１の構成及び
動作（第１の実施の形態とする）について具体例を用い
て詳しく説明する。図４はプロセッサ装置１によるパケ
ット格納部１０へのアクセスアーキテクチャを示す図で
ある。

【００３６】パケット格納部１０は、一定のビット長
(レジスタ長を３２ビットとする)を有するデータレジス
タで構成され（図中のｄ０〜ｄ１５はデータレジスタ
名）、パケットデータは、基本的にビット長単位に入出
力が実行される。

【００３７】したがって、１つの命令によってプロセッ
サ装置１がアクセス可能な最大フィールド長は、３２ビ
ットのレジスタ長であり、このレジスタ長より長いフィ
ールドをアクセスする際には、複数命令に分けて対象フ
ィールドをアクセスすることになる（本発明が解決した
い課題やその解決といったことに関係なく上述のことが
いえる）。

【００３８】本発明のプロセッサ装置１では、最大フィ
ールド長（３２ビット）から、最小フィールド長（０ビ
ット）までの範囲内のアクセス処理において、プロトコ
ルスタックの違いに関係なく、同一の対象フィールドに
対し、同一のオペランドでアクセスを可能とする。

【００３９】このため、本発明では、プロセッサ装置１
が、対象フィールドを複数命令に分けてアクセスする際
にも、対象フィールドを各命令がアクセスするフィール
ド長に分配して、分割後の対象フィールドを、あらたな
対象フィールドとしてアドレスレジスタテーブル上定義
しなおすことによって、これら複数の各命令に対して、
同一の対象フィールドに対し、同一のオペランドでアク
セス可能である。

【００４０】次に図中の各構成要素について説明する。
アドレスレジスタ２０は、複数のアドレスレジスタAddR
eg0、 AddReg1、 AddReg2、…によって構成し、プロト
コルスタック０がアドレスレジスタAddReg0、プロトコ
ルスタック１がアドレスレジスタAddReg1というように
対応する。

【００４１】なお、アドレスレジスタの番号(例えば、A
ddReg0)と、そのアドレスレジスタ番号が示すプロトコ
ルスタック(例えば、ＩＰヘッダ)との対応関係は、固定
的ではなく、装置開発者がプログラムに応じて関連付け
を定義して設定するものである。また、各アドレスレジ
スタは、プロトコルスタック位置情報として、レジスタ
オフセット（RegOffset）とビットオフセット（BitOffs
et）から構成される。

【００４２】１つのアドレスレジスタは、１つのプロト
コルスタック(例えば、EthernetヘッダとかＩＰヘッダ
等)のパケット先頭からの開始位置を示している。例え
ば、アドレスレジスタAddReg0に対しては、レジスタオ
フセットが４であり、ビットオフセットが２４であるの
で(以降、[AddReg0, RegOffset]＝４、[AddReg0, BitOf
fset]＝２４というように表記する)、プロトコルスタッ
ク０の開始位置は、データレジスタｄ４のビット位置７
となる。

【００４３】なお、３２ビット長のレジスタのビット位
置は、ＬＳＢ側から、ビット位置０、１、２、…、３１
である（１つのデータレジスタの右アライメント側がＬ
ＳＢ、左アライメント側がＭＳＢである）。

【００４４】一方、アドレスレジスタテーブル３０は、
複数のアドレスレジスタテーブルAddRegTbl0、AddRegTb
l1、AddRegTbl2、…によって構成される。なお、アドレ
スレジスタテーブルAddRegTbl0はアドレスレジスタAddR
eg0に、アドレスレジスタテーブルAddRegTbl1はアドレ
スレジスタAddReg1に、というように１：１に対応して
いる。

【００４５】また、各アドレスレジスタテーブルは、フ
ィールド位置情報として、エントリ番号(entry)、フィ
ールドレジスタオフセット(RegOffset)、フィールドＭ
ＳＢ位置、回転量、ビットマスク（６４ビット）（BitM
ask(64bit)）の各項目から構成される。

【００４６】図５はアドレスレジスタテーブル３０上の
フィールド位置情報の内容を説明するための図である。
エントリ番号(entry)は、プロトコルスタック内のフィ
ールドを示す。例えば、アドレスレジスタテーブルAddR
egTbl0のプロトコルスタックがＩＰヘッダのテーブルで
あるとき、Ｅ０はＩＰヘッダ内のＩＰ＿ＳＡに該当す
る、というようにエントリ番号はフィールドを表すもの
である。図では、エントリ番号Ｅ０は、図中の対象フィ
ールド０に該当し、エントリ番号Ｅ１は、対象フィール
ド１に該当するものとする。

【００４７】フィールドレジスタオフセット(RegOffse
t)は、プロトコルスタックの先頭がデータレジスタのア
ライメントと一致した場合の対象フィールドのＭＳＢが
存在するデータレジスタを示す。図の場合、パケット格
納部１０に対してプロトコルスタックの開始位置を、そ
の開始位置が存在する行の左端に移動させた場合に、左
端のデータレジスタから数えて、対象フィールドのＭＳ
Ｂが存在するデータレジスタまでの数を示す。

【００４８】ここで、プロトコルスタック０の実際の開
始位置は、図４で上述したように、データレジスタｄ４
のビット位置７（図５の位置Ｐ）であるが、この開始位
置Ｐを、その開始位置が存在するデータレジスタ左端
（位置Ｐｔ）に移動させる。そして、この状態（位置Ｐ
ｔからプロトコルスタック０が開始すると設定した状
態）のときに、開始位置が存在するデータレジスタから
数えて、対象フィールドのＭＳＢが存在するデータレジ
スタまでの数がフィールドレジスタオフセットである。

【００４９】例えば、エントリ番号Ｅ０の対象フィール
ド０のフィールドレジスタオフセット(RegOffset)につ
いて見ると、このフィールドレジスタオフセット(RegOf
fset)は、開始位置が存在するデータレジスタ（データ
レジスタｄ４）から数えて、対象フィールド０のＭＳＢ
が存在するデータレジスタ（データレジスタｄ７）まで
の数を示している。

【００５０】すなわち、データレジスタｄ４から０から
数えて３番目のデータレジスタに対象フィールド０のＭ
ＳＢがあるので（データレジスタｄ４から０から数えた
数字を図中の括弧内に示す）、対象フィールド０のフィ
ールドレジスタオフセット(RegOffset)は３となる。

【００５１】同様に、位置Ｐｔからプロトコルスタック
０が開始するとみなした状態で、エントリ番号Ｅ１の対
象フィールド１のフィールドレジスタオフセット(RegOf
fset)について見ると、対象フィールド１のＭＳＢは、
データレジスタｄ１２に存在することになるので、デー
タレジスタｄ４から０から数えて８番目のデータレジス
タとなり、対象フィールド１のフィールドレジスタオフ
セット(RegOffset)は８となる。

【００５２】一方、フィールドＭＳＢ位置は、位置Ｐｔ
からプロトコルスタック０が開始するとみなした状態
で、対象フィールドのＭＳＢがあるデータレジスタ内で
の対象フィールドの開始位置（すなわち、対象フィール
ドのＭＳＢの位置）を示す。

【００５３】例えば、対象フィールド０のＭＳＢは、デ
ータレジスタｄ７のビット位置７から始まるので、対象
フィールド０のフィールドＭＳＢ位置は７であり、対象
フィールド１のＭＳＢは、データレジスタｄ１２のビッ
ト位置１５から始まるので、対象フィールド１のフィー
ルドＭＳＢ位置は１５である。

【００５４】また、指定回転量を示す回転量及び対象フ
ィールドの存在箇所を示すビットマスク（BitMask(64bi
t)）は、レジスタアライメントの整形処理時に用いるパ
ラメータである。これらのパラメータを使用してのレジ
スタアライメントの整形処理については後述する。

【００５５】なお、ビットマスクのビット長は、レジス
タ長の２倍を持ち、ここではレジスタ長は３２ビットな
ので、この２倍の６４ビットとなっている。レジスタ長
が３２ビット以外のときは、ビットマスクのビット長
は、そのレジスタ長の２倍のビット長を有することにな
る。

【００５６】以上説明したような、アドレスレジスタ２
０のプロトコルスタック位置情報及びアドレスレジスタ
テーブル３０のフィールド位置情報にもとづき、装置開
発者が記述したプログラムにより、プロセッサ装置１
は、データレジスタ上の対象フィールドに対してアクセ
スを行うことになる。

【００５７】ここで、本発明のプロセッサ装置１を動作
させる際の、プロトコルスタックの違いに依存しないプ
ログラムについて説明する。例えば、ＩＰヘッダ内のＩ
Ｐ＿ＳＡフィールドにアクセスする命令列を、装置開発
者が記述する場合、装置開発者は、ＩＰヘッダを示す
“AddReg0”とＩＰ＿ＳＡフィールドを示すAddRegTbl0
のエントリ番号“Ｅ０”を組で、ソースレジスタ／デス
ティネーションレジスタとして指定することにより、パ
ケットのプロトコルスタックの違いに関係なく、同一処
理を同一プログラムで記述できる。

【００５８】命令列の具体例を示すと、ソースレジスタ
として対象フィールド０を指定する命令列はCond Opeco
de Operand0 AddReg0 E0となり、ソースレジスタとして
対象フィールド１を指定する命令列はCond Opecode Ope
rand1 AddReg0 E1となる。

【００５９】また、デスティネーションレジスタとして
対象フィールド０を指定する命令列はCond Opecode Add
Reg0 E0 Operand0となり、デスティネーションレジスタ
として対象フィールド１を指定する命令列はCond Opeco
de AddReg0 E1 Operand1となる。

【００６０】次に演算部４０について説明する。上述し
たようなプログラムにもとづいて、プログラム装置１内
の演算部４０は、対象フィールドを特定して、抽出／更
新（Read／Write）の処理を行うことになる。まず最初
に、ソースレジスタ内の対象フィールド０を抽出（リー
ド）してデスティネーションレジスタへ格納する処理に
ついて図６〜図１１を用いて説明する。

【００６１】図６は演算部の全体構成を示す図である。
演算部４０Ｒは、ソースレジスタ選択器４１Ｒ−１、４
１Ｒ−２、フィールド抽出器４２Ｒ−１、４２Ｒ−２か
ら構成される。ソースレジスタ選択器４１Ｒ−１、４１
Ｒ−２は、対象フィールドが存在するデータレジスタ
（ソースレジスタ）を選択する。フィールド抽出器４２
Ｒ−１、４２Ｒ−２は、レジスタアライメントの整形処
理を行い、対象フィールドを抽出し、抽出した対象フィ
ールドを、指定されたデスティネーションレジスタへ格
納する。

【００６２】図７はソースレジスタ選択器４１Ｒ−１の
構成を示す図である。ソースレジスタ選択器４１Ｒ−１
（第１のソースレジスタ選択器）は、減算部４１Ｒ−１
ａ、加算部４１Ｒ−１ｂから構成される。ソースレジス
タ選択器４１Ｒ−１は、データレジスタｄ８とデータレ
ジスタｄ９にまたがって格納されている対象フィールド
０の第１ソースレジスタとして、データレジスタｄ８を
選択するものである。

【００６３】また、ソースレジスタ選択器４１Ｒ−１
は、基本的には、[AddReg0, RegOffset]と[AddRegTbl0,
E0, RegOffset]をもとにデータレジスタを選択する
が、[AddRegTbl0, E0, フィールドＭＳＢ位置]が[AddRe
g0, BitOffset]よりも小さいときには、[AddReg0, RegO
ffset]と[AddRegTbl0, E0, RegOffset]をもとに選択し
たデータレジスタ値から次のデータレジスタを選択す
る。

【００６４】ここで、減算部４１Ｒ−１ａは、[AddRegT
bl0,E0,フィールドＭＳＢ位置]＝７と[AddReg0, BitOff
set]＝２４を入力値として、７−２４の減算を行う。減
算結果が負の数のとき（[AddRegTbl0, E0, フィールド
ＭＳＢ位置]が[AddReg0, BitOffset]よりも小さいと
き）は“１”を出力する。

【００６５】加算部４１Ｒ−１ｂは、[AddReg0,RegOffs
et]＝４、[AddRegTbl0,E0,RegOffset]＝３を加算し、さ
らに減算部４１Ｒ−２ａの出力値＝１を加えて加算値８
として、データレジスタ選択番号ｄ８を選択する。

【００６６】図８はソースレジスタ選択器４１Ｒ−２の
構成を示す図である。ソースレジスタ選択器４１Ｒ−２
（第２のソースレジスタ選択器）は、減算部４１Ｒ−２
ａ、加算部４１Ｒ−２ｂから構成される。ソースレジス
タ選択器４１Ｒ−２は、データレジスタｄ８とデータレ
ジスタｄ９にまたがって格納されている対象フィールド
０の第２ソースレジスタとして、データレジスタｄ９を
選択するものである。

【００６７】ソースレジスタ選択器４１Ｒ−２は、ソー
スレジスタ選択器４１Ｒ−１と同様の動作を行う。ただ
し、ソースレジスタ選択器４１Ｒ−１が選択した次のデ
ータレジスタを選択するため、加算部４１Ｒ−２ｂで
は、[AddReg0,RegOffset]＝４、[AddRegTbl0,E0,RegOff
set]＝３、減算部４１Ｒ−２ａの出力値＝１の他に、さ
らに１を加算して加算値９として、データレジスタ選択
番号ｄ９を選択する。

【００６８】図９はフィールド抽出器（置き換え）４２
Ｒ−１の構成を示す図である。第１のフィールド抽出器
であるフィールド抽出器（置き換え）４２Ｒ−１は、論
理積器４２Ｒ−１ａ、右回転器４２Ｒ−１ｂ（第２の右
回転器）、右回転器４２Ｒ−１ｃ（第１の右回転器）、
左回転器４２Ｒ−１ｄ、上位３２ｂｉｔ／下位３２ｂｉ
ｔ出力器４２Ｒ−１ｅ（ビット分割部）、セレクタ４２
Ｒ−１ｆ、減算部４２Ｒ−１ｇから構成される。

【００６９】フィールド抽出器(置き換え)４２Ｒ−１
は、対象フィールドがレジスタアライメントと一致して
いない場合に、対象フィールドを抽出して整形処理をし
て置き換えを行う。ここでは、データレジスタｄ８の下
位１６ビットの位置にある対象フィールド０を抽出し、
デスティネーションレジスタOperand0の上位１６ビット
に置き換えて格納する。

【００７０】減算部４２Ｒ−１ｇは、[AddReg0, BitOff
set]＝２４と[AddRegTbl0、E0、フィールドＭＳＢ位置]
＝７とを減算して大小関係を求め“１”を出力する。右
回転器４２Ｒ−１ｃは、[AddReg0, BitOffset]＝２４を
指定回転量として、[AddRegTbl0, E0, BitMask]＝0x000
000FFFFFFFF00（０ｘは１６進数を示す）に、後述の右
回転処理を施し、0xFFFF00000000FFFFを出力する。

【００７１】上位３２ｂｉｔ／下位３２ｂｉｔ出力器４
２Ｒ−１ｅは、右回転器４２Ｒ−１ｃの６４ビットの出
力値を上位３２ビット、下位の３２ビットに分割して、
上位３２ビット0xFFFF0000、下位３２ビット0x0000FFFF
を出力する。

【００７２】セレクタ４２Ｒ−１ｆは、減算部４２Ｒ−
１ｇの出力値をセレクト信号として用いて、端子（０）
に入力する上位３２ビットデータと、端子（１）に入力
する下位３２ビットデータのいずれかを選択して出力す
る。ここでは、減算部４２Ｒ−１ｇの出力値は“１”な
ので、端子（１）に入力する下位３２ビットデータ0x00
00FFFFが選択されて出力される。

【００７３】論理積器４２Ｒ−１ａは、データレジスタ
ｄ８内のデータ値（0x12345678とする）とセレクタ４２
Ｒ−１ｆの選択出力0x0000FFFFとを受信し、ＡＮＤ論理
をとって、0x00005678を出力する。

【００７４】右回転器４２Ｒ−１ｂは、[AddRegTbl0, E
0, 回転量]＝８を指定回転量として、論理積器４２Ｒ−
１ａからの出力値0x00005678に、後述の右回転処理を施
し、0x78000056を出力する。

【００７５】左回転器４２Ｒ−１ｄは、[AddReg0, BitO
ffset]＝２４を指定回転量として、右回転器４２Ｒ−１
ｂからの出力値0x78000056に、後述の左回転処理を施
し、0x56780000を出力する。

【００７６】このような演算制御を行って、対象フィー
ルド０の下位１６ビットが存在するデータレジスタｄ８
のデータ0x12345678を0x56780000と変換している。これ
により、第１ソースレジスタ（データレジスタｄ８）か
ら対象フィールド０の下位１６ビットを抽出した結果
を、デスティネーションレジスタOperand０の上位１６
ビット側へ置き換えて格納できる。

【００７７】ここで右回転処理、左回転処理について説
明する。右回転処理は、指定回転量の分だけ、下位ビッ
ト値を上位ビットの位置へ移動させて全体を右へシフト
する。左回転処理は、上位ビット値を下位ビットの位置
へ移動させて全体を左へシフトする。例えば、２進数１
０１１を１ビット右回転すると２進数１１０１になる。
また、２進数１０１１を１ビット左回転すると２進数０
１１１になる。

【００７８】図１０は右回転、左回転を示す図である。
右回転器４２Ｒ−１ｃと左回転器４２Ｒ−１ｄの動作に
ついて示す。右回転器４２Ｒ−１ｃでは、0x000000FFFF
FFFF00に対し、指定回転量の[AddReg0, BitOffset]＝２
４ビット分を右回転する場合、下位ビット値FFFF00を上
位ビットの位置へ移動させて全体を右へシフトする。右
回転後の値は、0xFFFF00000000FFFFとなる。

【００７９】また、左回転器４２Ｒ−１ｄでは、0x7800
0056に対し、指定回転量の[AddReg0, BitOffset]＝２４
ビット分を左回転する場合、上位ビット値780000を下位
ビットの位置へ移動させて全体を左へシフトする。左回
転後の値は、0x56780000となる。

【００８０】図１１はフィールド抽出器（追加）４２Ｒ
−２の構成を示す図である。第２のフィールド抽出器で
あるフィールド抽出器（追加）４２Ｒ−２は、論理積器
４２Ｒ−２ａ、右回転器４２Ｒ−２ｂ（第２の右回転
器）、右回転器４２Ｒ−２ｃ（第１の右回転器）、左回
転器４２Ｒ−２ｄ、上位３２ｂｉｔ／下位３２ｂｉｔ出
力器４２Ｒ−２ｅ（ビット分割部）、セレクタ４２Ｒ−
２ｆ、減算部４２Ｒ−２ｇ、論理和器４２Ｒ−２ｈから
構成される。

【００８１】フィールド抽出器（追加）４２Ｒ−２は、
図９で上述したフィールド抽出器（置き換え）４２Ｒ−
１により格納された残りのデータレジスタの空き部分
に、データレジスタｄ９から抽出した対象フィールドを
追加して格納する。

【００８２】ここでは、データレジスタｄ９の上位１６
ビットの位置にある対象フィールド０を抽出し、レジス
タアライメントの整形処理を行って、デスティネーショ
ンレジスタOperand0の下位１６ビット（上位１６ビット
は、すでにデータレジスタｄ８の対象フィールド０が格
納済み）に追加して格納できる。

【００８３】減算部４２Ｒ−２ｇは、[AddReg0, BitOff
set]＝２４と[AddRegTbl0、E0、フィールドＭＳＢ位置]
＝７とを減算して大小関係を求め“１”を出力する。右
回転器４２Ｒ−２ｃは、[AddReg0, BitOffset]＝２４を
指定回転量として、[AddRegTbl0, E0, BitMask]＝0x000
000FFFFFFFF00に、右回転処理を施し、0xFFFF00000000F
FFFを出力する。

【００８４】上位３２ｂｉｔ／下位３２ｂｉｔ出力器４
２Ｒ−２ｅは、0xFFFF00000000FFFFを、上位３２ビット
0xFFFF0000、下位３２ビット0x0000FFFFに分割して出力
する。

【００８５】セレクタ４２Ｒ−２ｆは、減算部４２Ｒ−
２ｇの出力値をセレクト信号として用いて、端子（１）
に入力する上位３２ビットデータと、端子（０）に入力
する下位３２ビットデータのいずれかを選択して出力す
る。ここでは、端子（１）に入力する上位３２ビットデ
ータ0xFFFF0000が選択されて出力される。

【００８６】論理積器４２Ｒ−２ａは、データレジスタ
ｄ９のデータ値（0x9ABCDEF0とする）とセレクタ４２Ｒ
−２ｆの選択出力0xFFFF0000とを受信し、ＡＮＤ論理を
とって、0x9ABC0000を出力する。

【００８７】右回転器４２Ｒ−２ｂは、[AddRegTbl0, E
0, 回転量]＝８を指定回転量として、論理積器４２Ｒ−
２ａからの出力値0x9ABC0000に、右回転処理を施し、0x
009ABC00を出力する。

【００８８】左回転器４２Ｒ−２ｄは、[AddReg0, BitO
ffset]＝２４を指定回転量として、右回転器４２Ｒ−２
ｂからの出力値0x009ABC00に、左回転処理を施し、0x00
009ABCを出力する。

【００８９】論理和器４２Ｒ−２ｈは、左回転器４２Ｒ
−２ｄからの出力値0x00009ABCと、図９で上述したフィ
ールド抽出器（置き換え）４２Ｒ−２による演算結果0x
56780000とのＯＲ論理をとって、0x56789ABCを出力す
る。

【００９０】このような演算制御を行って、対象フィー
ルド０の上位１６ビットが存在するデータレジスタｄ９
のデータ0x9ABCDEF0を0x56789ABCと変換している。これ
により、第２ソースレジスタ（データレジスタｄ９）か
ら対象フィールド０の上位１６ビットを抽出した結果
を、デスティネーションレジスタOperand０の下位１６
ビット側へ追加して格納する。

【００９１】以上説明したような制御を行うことで、プ
ロトコルスタックの違いに依存しないプログラムによ
り、対象フィールドを特定して、抽出処理を行うことが
可能になる。

【００９２】次にデスティネーションレジスタに格納さ
れている対象フィールドをソースレジスタのデータで更
新（ライト）する処理について図１２〜図１６を用いて
説明する。図１２は演算部の全体構成を示す図である。
演算部４０Ｗは、デスティネーションレジスタ選択器４
１Ｗ−１、４１Ｗ−２、フィールド書き込み器４２Ｗ−
１、４２Ｗ−２から構成される。デスティネーションレ
ジスタ選択器４１Ｗ−１、４１Ｗ−２は、対象フィール
ドが存在するデータレジスタを選択する。

【００９３】ここでは、デスティネーションレジスタ選
択器４１Ｗ−１（第１のデスティネーションレジスタ選
択器）とデスティネーションレジスタ選択器（第２のデ
スティネーションレジスタ選択器）４１Ｗ−２は、デス
ティネーションレジスタとして、データレジスタｄ８、
ｄ９を選択する。

【００９４】なお、デスティネーションレジスタ選択器
４１Ｗ−１、４１Ｗ−２の内部構成及び動作は、図７、
図８で上述したソースレジスタ選択器４１Ｒ−１、４１
Ｒ−２と同様であるので説明は省略する。一方、フィー
ルド書き込み器４２Ｗ−１、４２Ｗ−２は、レジスタア
ライメントの整形処理を行い、フィールド書き込み処理
を実行する。

【００９５】図１３、図１４はフィールド書き込み器４
２Ｗ−１の構成を示す図である。フィールド書き込み器
４２Ｗ−１（第１のフィールド書き込み器）は、論理積
器４２Ｗ−１ａ（第２の論理積器）、論理積器４２Ｗ−
１ｂ（第１の論理積器）、右回転器４２Ｗ−１ｃ（第２
の右回転器）、右回転器４２Ｗ−１ｄ（第１の右回転
器）、上位３２ｂｉｔ／下位３２ｂｉｔ出力器４２Ｗ−
１ｅ（ビット分割部）、セレクタ４２Ｗ−１ｆ、減算部
４２Ｗ−１ｇ、論理和器４２Ｗ−１ｈ、左回転器４２Ｗ
−１ｉ、論理否定器４２Ｗ−１ｊから構成される。

【００９６】フィールド書き込み器４２Ｗ−１は、デス
ティネーションレジスタｄ８の対象フィールド０の下位
１６ビットのみを書き換えて（他の領域は書き換えな
い）更新する。

【００９７】減算部４２Ｗ−１ｇは、[AddReg0, BitOff
set]＝２４と[AddRegTbl0、E0、フィールドＭＳＢ位置]
＝７とを減算して大小関係を求め“１”を出力する。右
回転器４２Ｗ−１ｄは、[AddReg0, BitOffset]＝２４を
指定回転量として、[AddRegTbl0, E0, BitMask]＝0x000
000FFFFFFFF00に、右回転処理を施し、0xFFFF00000000F
FFFを出力する。

【００９８】上位３２ｂｉｔ／下位３２ｂｉｔ出力器４
２Ｗ−１ｅは、0xFFFF00000000FFFFを、上位３２ビット
0xFFFF0000、下位３２ビット0x0000FFFFに分割して出力
する。

【００９９】セレクタ４２Ｗ−１ｆは、減算部４２Ｗ−
１ｇの出力値をセレクト信号として用いて、端子（０）
に入力する上位３２ビットデータと、端子（１）に入力
する下位３２ビットデータのいずれかを選択して出力す
る。ここでは、端子（１）に入力する下位３２ビットデ
ータ0x0000FFFFが選択されて出力される。

【０１００】右回転器４２Ｗ−１ｃは、[AddReg0, BitO
ffset]＝２４を指定回転量として、ソースレジスタOper
and0のデータ値（0x6789ABCDとする）に、右回転処理を
施し、0x89ABCD67を出力する。

【０１０１】左回転器４２Ｗ−１ｉは、[AddRegTbl0, E
0, 回転量]＝８を指定回転量として、右回転器４２Ｗ−
１ｃからの出力値0x89ABCD67に、左回転処理を施し、0x
ABCD6789を出力する。

【０１０２】論理積器４２Ｗ−１ａは、左回転器４２Ｗ
−１ｉからの出力値0xABCD6789と、セレクタ４２Ｗ−１
ｆからの選択出力0x0000FFFFとを受信し、ＡＮＤ論理を
とって、0x00006789を出力する。

【０１０３】論理否定器４２Ｗ−１ｊは、セレクタ４２
Ｗ−１ｆからの選択出力0x0000FFFFのＮＯＴ論理をとっ
て、0xFFFF0000とする。論理積器４２Ｗ−１ｂは、デス
ティネーションレジスタｄ８のデータ値（0x12345678と
する）と、論理否定器４２Ｗ−１ｊからの出力値0xFFFF
0000とのＡＮＤ論理をとって、0x12340000を出力する。
論理和器４２Ｗ−１ｈは、論理積器４２Ｗ−１ａからの
出力値0x00006789と、論理積器４２Ｗ−１ｂからの出力
値0x12340000とのＯＲ論理をとって、0x12346789を出力
する。

【０１０４】このような演算制御を行って、対象フィー
ルド０の下位１６ビットが存在するデータレジスタｄ８
のデータ0x12345678を0x12346789と変換している。すな
わち、第１デスティネーションレジスタ（データレジス
タｄ８）の対象フィールド０の下位１６ビットのみを、
ソースレジスタOperand0の上位１６ビットの書き換えデ
ータ元で書き換えている。

【０１０５】図１５、図１６はフィールド書き込み器４
２Ｗ−２の構成を示す図である。フィールド書き込み器
４２Ｗ−２（第２のフィールド書き込み器）は、論理積
器４２Ｗ−２ａ（第２の論理積器）、論理積器４２Ｗ−
２ｂ（第１の論理積器）、右回転器４２Ｗ−２ｃ（第１
の右回転器）、右回転器４２Ｗ−２ｄ（第１の右回転
器）、上位３２ｂｉｔ／下位３２ｂｉｔ出力器４２Ｗ−
２ｅ（ビット分割部）、セレクタ４２Ｗ−２ｆ、減算部
４２Ｗ−２ｇ、論理和器４２Ｗ−２ｈ、左回転器４２Ｗ
−２ｉ、論理否定器４２Ｗ−２ｊから構成される。

【０１０６】フィールド書き込み器４２Ｗ−２は、デス
ティネーションレジスタｄ９の対象フィールド０の上位
１６ビットのみを書き換えて（他の領域は書き換えな
い）更新する。

【０１０７】減算部４２Ｗ−２ｇは、[AddReg0, BitOff
set]＝２４と[AddRegTbl0、E0、フィールドＭＳＢ位置]
＝７とを減算して大小関係を求め“１”を出力する。右
回転器４２Ｗ−１ｄは、[AddReg0, BitOffset]＝２４を
指定回転量とし、[AddRegTbl0, E0, BitMask]＝0x00000
0FFFFFFFF00に、右回転処理を施し、0xFFFF00000000FFF
Fを出力する。

【０１０８】上位３２ｂｉｔ／下位３２ｂｉｔ出力器４
２Ｗ−２ｅは、0xFFFF00000000FFFFを、上位３２ビット
0xFFFF0000、下位３２ビット0x0000FFFFに分割して出力
する。

【０１０９】セレクタ４２Ｗ−２ｆは、減算部４２Ｗ−
２ｇの出力値をセレクト信号として用いて、端子（０）
に入力する下位３２ビットデータと、端子（１）に入力
する上位３２ビットデータのいずれかを選択して出力す
る。ここでは、端子（１）に入力する上位３２ビットデ
ータ0xFFFF0000が選択されて出力される。

【０１１０】右回転器４２Ｗ−２ｃは、[AddReg0, BitO
ffset]＝２４を指定回転量として、ソースレジスタOper
and0のデータ値（0x6789ABCDとする）に、右回転処理を
施し、0x89ABCD67を出力する。

【０１１１】左回転器４２Ｗ−２ｉは、[AddRegTbl0, E
0, 回転量]＝８を指定回転量として、右回転器４２Ｗ−
２ｃからの出力値0x89ABCD67に、左回転処理を施し、0x
ABCD6789を出力する。

【０１１２】論理積器４２Ｗ−２ａは、左回転器４２Ｗ
−２ｉからの出力値0xABCD6789と、セレクタ４２Ｗ−２
ｆからの選択出力0xFFFF0000とを受信し、ＡＮＤ論理を
とって、0xABCD0000を出力する。

【０１１３】論理否定器４２Ｗ−２ｊは、セレクタ４２
Ｗ−２ｆからの選択出力0xFFFF0000のＮＯＴ論理をとっ
て、0x0000FFFFとする。論理積器４２Ｗ−２ｂは、デス
ティネーションレジスタｄ９のデータ値（0x9ABCDEF0と
する）と、論理否定器４２Ｗ−２ｊからの出力値0x0000
FFFFとのＡＮＤ論理をとって、0x0000DEF0を出力する。

【０１１４】論理和器４２Ｗ−２ｈは、論理積器４２Ｗ
−２ａからの出力値0x0000DEF0と、論理積器４２Ｗ−２
ｂのから出力値0xABCD0000とのＯＲ論理をとって、0xAB
CDDEF0を出力する。

【０１１５】このような演算制御を行って、対象フィー
ルド０の上位１６ビットが存在するデータレジスタｄ９
のデータ0x9ABCDEF0を0xABCDDEF0と変換している。すな
わち、第２デスティネーションレジスタ（データレジス
タｄ９）の対象フィールド０の上位１６ビットのみを、
ソースレジスタOperand0の下位１６ビットの書き換えデ
ータ元で書き換えている。

【０１１６】以上説明したような制御を行うことで、プ
ロトコルスタックの違いに依存しないプログラムによ
り、対象フィールドを特定して、更新処理を行うことが
可能になる。

【０１１７】次に第２の実施の形態について図１７〜図
２４を用いて説明する。第２の実施の形態のプロセッサ
装置は、パケット前処理部を有する。パケット前処理部
では、受信したパケットのプロトコルスタックの先頭
が、データレジスタのアライメントと一致するように、
パディングを付加してパケットを加工する。その後にパ
ケット処理が行われる。

【０１１８】図１７は第２の実施の形態によるパケット
格納部１０へのアクセスアーキテクチャを示す図であ
る。第１の実施の形態と異なる点を中心に説明する。ア
ドレスレジスタ２０−２は、複数のアドレスレジスタAd
dReg0、 AddReg1、 AddReg2、…によって構成する。ま
た、各アドレスレジスタは、プロトコルスタック位置情
報として、レジスタオフセット（RegOffset）のみから
構成される。

【０１１９】図では、パケット前処理部によって、プロ
トコルスタック０はデータレジスタｄ５のアライメント
に一致するように加工されているため、[AddReg0, RegO
ffset]＝５である。

【０１２０】一方、アドレスレジスタテーブル３０−２
は、複数のアドレスレジスタテーブルAddRegTbl0、AddR
egTbl1、AddRegTbl2、…によって構成される。また、各
アドレスレジスタテーブルは、フィールド位置情報とし
て、エントリ番号(entry)、フィールドレジスタオフセ
ット(RegOffset)、回転量、ビットマスク（６４ビッ
ト）（BitMask(64bit)）の各項目から構成される。な
お、パケット格納部１０内の括弧内の数字は、データレ
ジスタｄ５から０から数えた数字を示す。

【０１２１】このような、アドレスレジスタ２０−２の
プロトコルスタック位置情報及びアドレスレジスタテー
ブル３０−２のフィールド位置情報にもとづき、装置開
発者が記述したプログラムにより、第２の実施の形態の
プロセッサ装置は、データレジスタ上の対象フィールド
に対してアクセスを行うことになる。なお、プログラム
例は、第１の実施の形態で上述した命令列と同じフォー
マットである。

【０１２２】図１８、図１９は第２の実施の形態による
パケット格納部１０への入力例を示す図である。図１８
はデータリンク層がEthernet（DIX）形式のパケットの
格納例１１１を示し、図１９はデータリンク層がEthern
et（SNAP）形式のパケットの格納例１１２を示してい
る。

【０１２３】図１８に対し、パケット前処理部は、Ethe
rnet(DIX)形式のヘッダの末尾へ１６ビット長のパディ
ング（以下、ＰＡＤ）を付加し、ＩＰヘッダの先頭をデ
ータレジスタｄ４の先頭から開始するようにパケットデ
ータを加工している。

【０１２４】図１９に対し、パケット前処理部は、Ethe
rnet(SNAP)形式のヘッダの末尾へ１６ビット長のＰＡＤ
を付加し、ＩＰヘッダの先頭をデータレジスタｄ６の先
頭から開始するようにパケットデータを加工している。

【０１２５】次に図７、図８のソースレジスタ選択器に
対応する、第２の実施の形態のソースレジスタ選択器に
ついて説明する。図２０はソースレジスタ選択器を示す
図である。ソースレジスタ選択器４３−１（第１のソー
スレジスタ選択器）は、加算部４３−１ｂを含む。加算
部４３−１ｂは、[AddReg0,RegOffset]＝５、[AddRegTb
l0,E0,RegOffset]＝３を加算して加算値８として、デー
タレジスタ選択番号ｄ８を選択する。

【０１２６】図２１はソースレジスタ選択器を示す図で
ある。ソースレジスタ選択器４３−２（第２のソースレ
ジスタ選択器）は、加算部４３−２ｂを含み、ソースレ
ジスタ選択器４３−１が選択した次のデータレジスタを
選択する、加算部４３−２ｂでは、[AddReg0,RegOffse
t]＝５、[AddRegTbl0,E0,RegOffset]＝３の他に、さら
に１を加算して加算値９とし、データレジスタ選択番号
ｄ９を選択する。

【０１２７】このように、第２の実施の形態でのソース
レジスタ選択器は、第１の実施の形態と比べて、論理段
数が少なくてすむため、より高速の選択動作を行うこと
が可能になる。

【０１２８】次に図９、図１１のフィールド抽出器に対
応する、第２の実施の形態のフィールド抽出器について
説明する。図２２はフィールド抽出器（置き換え）の構
成を示す図である。第１のフィールド抽出器であるフィ
ールド抽出器（置き換え）４４−１は、論理積器４４−
１ａ、右回転器４４−１ｂ、上位３２ｂｉｔ出力器４４
−１ｅ（上位ビット出力部）から構成される。

【０１２９】フィールド抽出器(置き換え)４４−１のこ
こでの動作は、データレジスタｄ８の下位８ビットの位
置にある対象フィールド０を抽出し、デスティネーショ
ンレジスタOperand0の上位８ビットに置き換えて格納す
る。

【０１３０】上位３２ｂｉｔ出力器４２Ｒ−１ｅは、[A
ddRegTbl0, E0, BitMask]＝0x000000FFFFFFFF00の上位
３２ビット0x000000FFを出力する。論理積器４４−１ａ
は、データレジスタｄ８の値（0xF0123456とする）と、
0x000000FFとを受信し、ＡＮＤ論理をとって、0x000000
56を出力する。

【０１３１】右回転器４４−１ｂは、[AddRegTbl0, E0,
回転量]＝８を指定回転量として、論理積器４４−１ａ
からの出力値0x00000056に、右回転処理を施し、0x5600
0000を出力する。

【０１３２】このような演算制御を行って、対象フィー
ルド０の下位８ビットが存在するデータレジスタｄ８の
データ0xF0123456を0x56000000と変換している。これに
より、第１ソースレジスタ（データレジスタｄ８）から
対象フィールド０の下位８ビットを抽出した結果を、デ
スティネーションレジスタOperand０の上位８ビット側
へ置き換えて格納できる。

【０１３３】図２３はフィールド抽出器（追加）の構成
を示す図である。第２のフィールド抽出器であるフィー
ルド抽出器（追加）４４−２は、論理積器４４−２ａ、
右回転器４４−２ｂ、下位３２ｂｉｔ出力器４４−２ｅ
（下位ビット出力部）、論理和器４４−２ｈから構成さ
れる。

【０１３４】フィールド抽出器(追加)４４−２のここで
の動作は、データレジスタｄ９の上位２４ビットの位置
にある対象フィールド０を抽出し、デスティネーション
レジスタOperand0の下位２４ビットに追加して格納する
（上位８ビットは、すでにデータレジスタｄ８の対象フ
ィールド０が格納済み）。

【０１３５】下位３２ｂｉｔ出力器４２Ｒ−２ｅは、[A
ddRegTbl0, E0, BitMask]＝0x000000FFFFFFFF00の下位
３２ビット0xFFFFFF00を出力する。論理積器４４−2ａ
は、データレジスタｄ9の値（0x789ABCDEとする）と、0
xFFFFFF00とを受信し、ＡＮＤ論理をとって、0x789ABC0
0を出力する。

【０１３６】右回転器４４−２ｂは、[AddRegTbl0, E0,
回転量]＝８を指定回転量として、論理積器４４−１ａ
からの出力値0x789ABC00に、右回転処理を施し、0x0078
9ABCを出力する。論理和器４４−２ｈは、右回転器４４
−２ｂからの出力値0x00789ABCと、図２２で上述したフ
ィールド抽出器（置き換え）４４−１による演算結果0x
56000000とのＯＲ論理をとって、0x56789ABCを出力す
る。

【０１３７】このような演算制御を行って、対象フィー
ルド０の上位２４ビットが存在するデータレジスタｄ９
のデータ0x789ABCDEを0x56789ABCと変換している。これ
により、第２ソースレジスタ（データレジスタｄ９）か
ら対象フィールド０の上位２４ビットを抽出した結果
を、デスティネーションレジスタOperand０の下位２４
ビット側へ追加して格納できる。

【０１３８】以上説明したように、第２の実施の形態で
のフィールド抽出器は、第１の実施の形態と比べて、論
理段数が少なくてすむため、より高速のフィールド抽出
動作を行うことが可能になる。

【０１３９】次に図１３、図１４のフィールド書き込み
器に対応する第２の実施の形態のフィールド書き込み器
について説明する。図２４はフィールド書き込み器の構
成を示す図である。第１のフィールド書き込み器である
フィールド書き込み器４５は、論理積器４５ａ（第２の
論理積器）、論理積器４５ｂ（第１の論理積器）、上位
３２ｂｉｔ出力器４５ｅ（上位ビット出力部）、論理和
器４５ｈ、左回転器４５ｉ、論理否定器４５ｊから構成
される。

【０１４０】フィールド書き込み器４５は、デスティネ
ーションレジスタｄ８の対象フィールド０の書き換え対
象領域を、この書き換え対象領域以外の領域は書き換え
ずに更新する。

【０１４１】上位３２ｂｉｔ出力器４５ｅは、0x000000
FFFFFFFF00の上位３２ビット0x000000FFを出力する。左
回転器４５ｉは、[AddRegTbl0, E0, 回転量]＝８を指定
回転量として、ソースレジスタOperand0のデータ値（0x
6789ABCDとする）に、左回転処理を施し、0x89ABCD67を
出力する。

【０１４２】論理積器４２ａは、左回転器４５ｉからの
出力値0x89ABCD67と、上位３２ｂｉｔ出力器４５ｅの出
力値0x000000FFとを受信し、ＡＮＤ論理をとって、0x00
000067を出力する。

【０１４３】論理否定器４５ｊは、上位３２ｂｉｔ出力
器４５ｅの出力値0x000000FFのＮＯＴ論理をとって、0x
FFFFFF00とする。論理積器４５ｂは、デスティネーショ
ンレジスタｄ８のデータ値（0xF0123456とする）と、論
理否定器４５ｊからの出力値0xFFFFFF00とのＡＮＤ論理
をとって、0xF0123400を出力する。論理和器４５ｈは、
論理積器４５ａからの出力値0x00000067と論理積器４５
ｂからの出力値0xF0123400とのＯＲ論理をとって、0xF0
123467を出力する。

【０１４４】このような演算制御を行って、対象フィー
ルド０の下位８ビットが存在するデータレジスタｄ８の
データ0xF0123456を0xF0123467と変換している。すなわ
ち、第１デスティネーションレジスタ（データレジスタ
ｄ８）の対象フィールド０の下位８ビットのみを、ソー
スレジスタOperand0の上位８ビットの書き換えデータ元
で書き換えている。

【０１４５】なお、デスティネーションレジスタｄ９の
上位２４ビットの対象フィールド０を対象領域とした書
き換えを行う第２のフィールド書き込み器に対しては、
図２４の構成に対し、上位３２ビット出力器を下位３２
ビット出力器（下位ビット出力部）に変更するだけでよ
い。

【０１４６】このように、第２の実施の形態でのフィー
ルド書き込み器は、第１の実施の形態と比べて、論理段
数が少なくてすむため、より高速のフィールド書き込み
動作を行うことが可能になる。

【０１４７】以上説明したように、第２の実施の形態で
は、パケット前処理部が、プロトコルスタックの先頭を
データレジスタアライメントに一致するように加工す
る。これにより、その後のパケット処理として、演算部
４０における論理段数が全体的に少なくなるので、装置
開発者が記述したプログラムにしたがって、より高速に
抽出・更新の処理を行うことが可能になる。

【０１４８】次に第３の実施の形態について説明する。
第３の実施の形態では、第１の実施の形態で上述したよ
うな数値にエンコードしたレジスタオフセットを取得す
るのではなく、レジスタビットマップ作成部がレジスタ
ビットマップを作成し、このレジスタビットマップによ
りデータレジスタの選択動作が実行されるものである。

【０１４９】図２５はレジスタビットマップの構成を示
す図である。レジスタビットマップ作成部はレジスタビ
ットマップＭを作成する。また、レジスタビットマップ
Ｍ上の対応データレジスタのビット位置が“１”なら
ば、そこのデータレジスタを選択することを意味する。
例えば、図の場合、データレジスタｄ８が選択されるこ
とになる。

【０１５０】図２６はソースレジスタ選択器とデスティ
ネーションレジスタ選択器の動作を示す図である。第１
のソースレジスタを選択するソースレジスタ選択器また
は第１のデスティネーションレジスタを選択するデステ
ィネーションレジスタ選択器（以下、両方を含めてレジ
スタ選択器４１−１と呼ぶ）は、[AddReg, RegBitMap]
としてデータレジスタｄ５に“１”が立っているレジス
タビットマップＭ１を受信する。

【０１５１】そして、[AddRegTbl0, E0, RegOffset]＝
３であるため、レジスタビットマップＭ１に対して、３
ビット分左シフトする。これにより、レジスタ選択器４
１−１は、データレジスタｄ８に“１”が立つレジスタ
ビットマップＭ１ａを出力することで、データレジスタ
ｄ８を選択する。

【０１５２】図２７はソースレジスタ選択器とデスティ
ネーションレジスタ選択器の動作を示す図である。第２
のソースレジスタを選択するソースレジスタ選択器また
は第２のデスティネーションレジスタを選択するデステ
ィネーションレジスタ選択器（以下、両方を含めてレジ
スタ選択器４１−２呼ぶ）は、[AddReg, RegBitMap]と
してデータレジスタｄ５に“１”が立っているレジスタ
ビットマップＭ１を受信する。

【０１５３】そして、[AddRegTbl0, E0, RegOffset]＝
３であるため、レジスタビットマップＭ１に対して、３
ビット分左シフトし、さらにここでは左へ１ビットシフ
トする。これにより、レジスタ選択器４１−２は、デー
タレジスタｄ９に“１”が立つレジスタビットマップＭ
１ｂを出力することで、データレジスタｄ９を選択す
る。

【０１５４】このように、第３の実施の形態では、デー
タレジスタの選択動作から加減算処理を排すことができ
るので、より高速に選択動作が可能となり、パケット処
理の高速化を図ることが可能になる。

【０１５５】次に第４の実施の形態について説明する。
図２８は第４の実施の形態の構成を示す図である。第４
の実施の形態のプロセッサ装置１−４は、パケット格納
部１０、アドレスレジスタ２０、アドレスレジスタテー
ブル３０、書き換え計算部６０、アドレスレジスタテー
ブル（書き換え後）３０ａから構成される。

【０１５６】動作として、書き換え計算部６０は、プロ
トコルスタック位置情報にもとづき、アドレスレジスタ
テーブル３０のフィールド位置情報の書き換え計算をパ
ケットの受信毎に行い、あらたにアドレスレジスタテー
ブル（書き換え後）３０ａを作成する。

【０１５７】演算部４０では、アドレスレジスタ３０と
アドレスレジスタテーブル（書き換え後）３０ａの内容
にもとづいてパケット処理を行う。なお、元のアドレス
レジスタテーブル３０は、他の次パケット処理を実行す
るときに必要となるので、別記憶領域にマスターテーブ
ルとして格納しておく。

【０１５８】図２９は第４の実施の形態の概要を説明す
るための図である。書き換え計算部６０により、元のア
ドレスレジスタテーブル３０のAddRegTbl0の内容は、ア
ドレスレジスタテーブル（書き換え後）３０ａのAddReg
Tbl0aに示す値に書き換えられる。

【０１５９】ここで、アドレスレジスタテーブル３０
は、プロトコルスタックの先頭がデータレジスタのアラ
イメントに一致させた場合における値を格納している
が、アドレスレジスタテーブル（書き換え後）３０ａ
は、書き換え計算部６０により計算された、パケット格
納部１０に対するそのままの位置（データレジスタのア
ライメントに一致していない位置）のフィールド位置情
報が格納される。

【０１６０】図では、アドレスレジスタテーブル（書き
換え後）３０ａのAddRegTbl0aに対し、エントリ番号Ｅ
０の対象フィールド０は、[AddRegTbl0a, E0, RegOffse
t]＝８、[AddRegTbl0a, E0, 回転量]＝１６、[AddRegTb
l0a, E0, BitMask]＝0x0000FFFFFFFF0000となる。

【０１６１】なお、フィールドＭＳＢ位置は、アドレス
レジスタテーブル３０からアドレスレジスタテーブル
（書き換え後）３０ａを作成するときには必要だが、そ
の後のパケット処理には不要であるので、アドレスレジ
スタテーブル３０ａではフィールドＭＳＢ位置は書き換
えない（この項目は必要ないということ）。

【０１６２】一方、演算部４０では、AddRegTbl0aにも
とづきパケット処理を行う。この場合、ソース／デステ
ィネーションレジスタの選択処理、フィールド抽出及び
フィールド書き込み処理内のアドレスレジスタのビット
オフセットまたはフィールドＭＳＢ位置を入力とする処
理ブロックは、実行する必要がなく、高速に処理するこ
とができる。

【０１６３】例えば、演算部４０は対象フィールド０に
対し、[AddRegTbl0a, E0, RegOffset]＝８から直ちに、
第１のデータレジスタはデータレジスタｄ８、したがっ
て第２のデータレジスタはデータレジスタｄ９と認識で
きるし、[AddRegTbl0a, E0,BitMask]＝0000FFFFFFFF000
0から、データレジスタｄ８の下位１６ビットが対象フ
ィールド０の有効ビット、データレジスタｄ９の上位１
６ビットが対象フィールド０の有効ビットであり、[Add
RegTbl0a, E0, 回転量]＝１６の指定回転量を回転し
て、レジスタアライメントの整形が行える。このよう
に、第４の実施の形態により、演算部４０での処理を高
速化できる。

【０１６４】次に第４の実施の形態の変形例について説
明する。図２９ではパケット受信毎に、書き換え計算を
行ってアドレスレジスタテーブル３０ａを作成したが、
変形例の場合では、プログラム中で別のプロトコルスタ
ックをアクセスする際に、該当のプロトコルスタックに
対応するアドレスレジスタテーブルの値を書き換えるも
のである。

【０１６５】図３０は第４の実施の形態の変形例の概要
を説明するための図である。変形例では、別プロトコル
スタックへアクセスを行う毎に、アドレスレジスタテー
ブルの書き換え計算を行う。図に示すように、命令列が
プロトコルスタック０に関する命令列Ｃ０からプロトコ
ルスタック１に関する命令列Ｃ１に切り替わったとき
に、書き換え計算部６０は、プロトコルスタック１に関
する書き換え計算を行って、アドレスレジスタテーブル
（書き換え後）３０ａとしてAddRegTbl0bを作成する。

【０１６６】ここで、一般的にパケット処理を実行する
プログラムは、対象フィールドアクセスに関して、プロ
トコルスタック毎の局在性が存在する。変形例ではこの
点に注目したものである。したがって、パケット受信時
に全アドレスレジスタテーブルを書きかえるよりも、別
プロトコルスタックのアクセス時に書き換え計算を行っ
た方が、パケット処理全体での高速化を図ることができ
る。

【０１６７】次に第５の実施の形態について説明する。
図３１は第５の実施の形態を示す図である。第５の実施
の形態では、アドレスレジスタテーブルの構成要素（フ
ィールド位置情報）を命令列中に即値として記述して、
演算部４０がこれを処理するものである。

【０１６８】すなわち、マイクロコードが格納されるメ
モリから命令列をリードした後、命令中のエントリ番号
をもとに、アドレスレジスタテーブルからアドレスレジ
スタテーブルの構成要素をリードして、命令を実行する
のではなく、マイクロコード格納メモリから命令列をリ
ードした後に、即時に命令を実行するものである。これ
により、より高速に命令を実行することが可能になる。

【０１６９】以上説明したように本発明によれば、装置
開発者は、対象フィールドを演算処理する命令列中に対
して、ソースレジスタまたはデスティネーションレジス
タとして、対象フィールドと一意に対応する、アドレス
レジスタのレジスタネームとアドレスレジスタテーブル
のエントリ番号を組で指定するだけで、パケットのプロ
トコルスタックの違いに関係なく、同一処理を同一プロ
グラムで実行することが可能になる。

【０１７０】また、パケット前処理部により、パケット
のプロトコルスタックの先頭をレジスタアライメントと
一致するように整形することで、演算部内の論理段数を
少なくすることができるので、パケット処理を高速に行
うことが可能になる。

【０１７１】さらに、アドレスレジスタのプロトコルス
タック位置情報を、数値としてではなくレジスタビット
マップの形で受信することによって、データレジスタの
選択動作から加減算処理を排することができ、より高速
にデータレジスタ選択動作を実行することが可能にな
る。

【０１７２】また、書き換え計算部により、パケット受
信時または別プロトコルスタックのアクセス時に、アド
レスレジスタテーブル値を書きかえることによって、以
降の受信パケットに対する処理を高速に行うことが可能
になる。

【０１７３】さらに、アドレスレジスタテーブルの構成
要素を命令列中に即値として記述して、演算部がこれを
処理することにより、高速に命令を実行し、パケット処
理の高速化を図ることが可能になる。

【０１７４】なお、上記の説明では、パケット処理を中
心に説明したが、パケット処理以外にも、手順を記述し
たプログラムにより処理を実行するさまざまなプロセッ
サに対して、本発明の機能を適用することが可能であ
る。

【０１７５】（付記１） パケットに対して、プログラ
ムによる処理を実行するプロセッサ装置において、固定
レジスタ長を持つ複数のデータレジスタに、前記パケッ
トを格納するパケット格納部と、前記パケットの先頭か
らプロトコルスタックの開始位置を示すプロトコルスタ
ック位置情報を取得し保持するアドレスレジスタと、前
記プロトコルスタック内のフィールドの位置及び対象フ
ィールドを処理するためのパラメータを示すフィールド
位置情報を管理するアドレスレジスタテーブルと、前記
プロトコルスタックの違いにより、フィールド位置が異
なる前記パケットに対して、前記プロトコルスタックの
違いに依存せずに同一のプログラムにより、前記プロト
コルスタック位置情報及び前記フィールド位置情報にも
とづいて、レジスタアライメントの整形処理をして、前
記対象フィールドのパケット処理を行う演算部と、を有
することを特徴とするプロセッサ装置。

【０１７６】（付記２） 前記アドレスレジスタは、前
記プロトコルスタック位置情報として、前記プロトコル
スタックの開始位置が存在するデータレジスタを示すレ
ジスタオフセットと、前記データレジスタ内で、前記開
始位置のビット位置を示すビットオフセットと、から構
成され、前記アドレスレジスタテーブルは、前記フィー
ルド位置情報として、前記プロトコルスタック内のフィ
ールドを示すエントリ番号と、前記プロトコルスタック
の先頭がデータレジスタのアライメントと一致した場合
の対象フィールドのＭＳＢが存在するデータレジスタを
示すフィールドレジスタオフセットと、前記対象フィー
ルドのＭＳＢがあるデータレジスタ内での開始位置のビ
ット位置を示すフィールドＭＳＢ位置と、指定回転量を
示す回転量と、前記対象フィールドの存在箇所を示すビ
ットマスクと、から構成されることを特徴とする付記１
記載のプロセッサ装置。

【０１７７】（付記３） 前記演算部は、ソースレジス
タ内の対象フィールドを抽出してデスティネーションレ
ジスタへ格納する場合、前記プロトコルスタック位置情
報及び前記フィールド位置情報にもとづいて、前記対象
フィールドが存在するソースレジスタを選択するソース
レジスタ選択器と、前記プロトコルスタック位置情報及
び前記フィールド位置情報にもとづいて、選択されたソ
ースレジスタから前記対象フィールドを抽出するフィー
ルド抽出器と、から構成されることを特徴とする付記２
記載のプロセッサ装置。

【０１７８】（付記４） 前記対象フィールドが２つの
データレジスタにまたがっている場合、前記ソースレジ
スタ選択器は、前記フィールドＭＳＢ位置と前記ビット
オフセットとの大小関係を求める減算部と、前記レジス
タオフセットと前記フィールドレジスタオフセットと前
記減算部からの出力値とを加算して１つ目のデータレジ
スタである第１のソースレジスタを求める加算部と、を
含む第１のソースレジスタ選択器と、前記第１のソース
レジスタ選択器の結果に１を加算して２つ目のデータレ
ジスタである第２のソースレジスタを求める第２のソー
スレジスタ選択器と、から構成されることを特徴とする
付記３記載のプロセッサ装置。

【０１７９】（付記５） 前記対象フィールドが２つの
データレジスタにまたがっている場合、前記フィールド
抽出器は、前記第１のソースレジスタから抽出した該当
ビットをデスティネーションレジスタの対応する該当ビ
ット位置に置き換える第１のフィールド抽出器と、前記
第２のソースレジスタから抽出した該当ビットをデステ
ィネーションレジスタの対応する該当ビット位置に追加
する第２のフィールド抽出器と、から構成されることを
特徴とする付記３記載のプロセッサ装置。

【０１８０】（付記６） 前記第１のフィールド抽出器
は、前記フィールドＭＳＢ位置と前記ビットオフセット
との大小関係を求める減算部と、前記ビットオフセット
の値を指定回転量として前記ビットマスクを右回転する
第１の右回転器と、前記第１の右回転器からの出力値を
上位ビットと下位ビットに分割するビット分割部と、前
記減算部の出力値にもとづき、前記上位ビットまたは前
記下位ビットを選択するセレクタと、前記対象フィール
ドが存在するデータレジスタのデータ値と、選択された
前記上位または下位ビットの論理積をとる論理積器と、
前記回転量により前記論理積器からの出力値を右回転す
る第２の右回転器と、前記ビットオフセットの値を指定
回転量として、前記第２の右回転器からの出力値を左回
転する左回転器と、から構成されることを特徴とする付
記５記載のプロセッサ装置。

【０１８１】（付記７） 前記第２のフィールド抽出器
は、前記フィールドＭＳＢ位置と前記ビットオフセット
との大小関係を求める減算部と、前記ビットオフセット
の値を指定回転量として前記ビットマスクを右回転する
第１の右回転器と、前記第１の右回転器からの出力値を
上位ビットと下位ビットに分割するビット分割部と、前
記減算部の出力値にもとづき、前記上位ビットまたは前
期下位ビットを選択するセレクタと、前記対象フィール
ドが存在するデータレジスタのデータ値と、選択された
前記上位または下位ビットの論理積をとる論理積器と、
前記回転量により前記論理積器からの出力値を右回転す
る第２の右回転器と、前記ビットオフセットの値を指定
回転量として、前記第２の右回転器からの出力値を左回
転する左回転器と、前記左回転器からの出力値と前記第
１のフィールド抽出器の処理結果との論理和をとる論理
和器と、から構成されることを特徴とする付記５記載の
プロセッサ装置。

【０１８２】（付記８） 前記演算部は、デスティネー
ションレジスタに格納されている対象フィールドをソー
スレジスタのデータで更新する場合、前記プロトコルス
タック位置情報及び前記フィールド位置情報にもとづい
て、前記対象フィールドが存在するデスティネーション
レジスタを選択するデスティネーションレジスタ選択器
と、前記プロトコルスタック位置情報及び前記フィール
ド位置情報にもとづいて、選択されたデスティネーショ
ンレジスタ内の前記対象フィールドを更新するフィール
ド書き込み器と、から構成されることを特徴とする付記
２記載のプロセッサ装置。

【０１８３】（付記９） 前記対象フィールドが２つの
データレジスタにまたがっている場合、前記デスティネ
ーションレジスタ選択器は、前記フィールドＭＳＢ位置
と前記ビットオフセットとの大小関係を求める減算部
と、前記レジスタオフセットと前記フィールドレジスタ
オフセットと前記減算部からの出力値とを加算して１つ
目のデータレジスタである第１のデスティネーションレ
ジスタを求める加算部と、を含む第１のデスティネーシ
ョンレジスタ選択器と、前記第１のデスティネーション
レジスタ選択器の結果に１を加算して２つ目のデータレ
ジスタである第２のデスティネーションレジスタを求め
る第２のデスティネーションレジスタ選択器と、から構
成されることを特徴とする付記８記載のプロセッサ装
置。

【０１８４】（付記１０） 前記対象フィールドが２つ
のデータレジスタにまたがっている場合、前記フィール
ド書き込み器は、ソースレジスタの該当ビットのデータ
を元にして、前記第１のデスティネーションレジスタの
対応する該当ビットのデータを更新する第１のフィール
ド書き込み器と、ソースレジスタの前記該当ビット以外
のビットのデータを元にして、前記第２のデスティネー
ションレジスタの対応する該当ビットのデータを更新す
る第２のフィールド書き込み器と、から構成されること
を特徴とする付記８記載のプロセッサ装置。

【０１８５】（付記１１） 前記第１のフィールド書き
込み器は、前記フィールドＭＳＢ位置と前記ビットオフ
セットとの大小関係を求める減算部と、前記ビットオフ
セットの値を指定回転量として前記ビットマスクを右回
転する第１の右回転器と、前記第１の右回転器からの出
力値を上位ビットと下位ビットに分割するビット分割部
と、前記減算部の出力値にもとづき、前期上位ビットま
たは前記下位ビットを選択するセレクタと、前記セレク
タからの出力値の論理否定をとる論理否定器と、前記第
１のデスティネーションレジスタ内のデータ値と前記論
理否定器からの出力値との論理積をとる第１の論理積器
と、前記ビットオフセットの値を指定回転量として、ソ
ースレジスタ内のデータ値を右回転する第２の右回転器
と、前記回転量により前記第２の右回転器からの出力値
を左回転する左回転器と、前記左回転器からの出力値と
前記セレクタからの出力値との論理積をとる第２の論理
積器と、前記第１の論理積器と前記第２の論理積器から
の出力値との論理和をとる論理和器と、から構成される
ことを特徴とする付記１０記載のプロセッサ装置。

【０１８６】（付記１２） 前記第２のフィールド書き
込み器は、前記フィールドＭＳＢ位置と前記ビットオフ
セットとの大小関係を求める減算部と、前記ビットオフ
セットの値を指定回転量として前記ビットマスクを右回
転する第１の右回転器と、前記第１の右回転器からの出
力値を上位ビットと下位ビットに分割するビット分割部
と、前記減算部の出力値にもとづき、前記上位ビットま
たは前期下位ビットを選択するセレクタと、前記セレク
タからの出力値の論理否定をとる論理否定器と、第２の
デスティネーションレジスタ内のデータ値と前記論理否
定器からの出力値との論理積をとる第１の論理積器と、
前記ビットオフセットの値を指定回転量として、ソース
レジスタ内のデータ値を右回転する第２の右回転器と、
前記回転量により前記第２の右回転器からの出力値を左
回転する左回転器と、前記左回転器の出力値と前記セレ
クタからの出力値との論理積をとる第２の論理積器と、
前記第１の論理積器と前記第２の論理積器からの出力値
との論理和をとる論理和器と、から構成されることを特
徴とする付記１０記載のプロセッサ装置。

【０１８７】（付記１３） 受信したパケットのプロト
コルスタックの先頭が、データレジスタのアライメント
と一致するように、パディングを付加して前記パケット
を加工するパケット前処理部をさらに有することを特徴
とする付記１記載のプロセッサ装置。

【０１８８】（付記１４） 前記アドレスレジスタは、
前記プロトコルスタックの開始位置が存在するデータレ
ジスタを示すレジスタオフセットを含み、前記アドレス
レジスタテーブルは、前記フィールド位置情報として、
前記プロトコルスタック内のフィールドを示すエントリ
番号と、対象フィールドのＭＳＢが存在するデータレジ
スタを示すフィールドレジスタオフセットと、指定回転
量を示す回転量と、前記対象フィールドの存在箇所を示
すビットマスクと、から構成されることを特徴とする付
記１３記載のプロセッサ装置。

【０１８９】（付記１５） 前記演算部は、ソースレジ
スタ内の対象フィールドを抽出してデスティネーション
レジスタへ格納する場合、前記プロトコルスタック位置
情報及び前記フィールド位置情報にもとづいて、前記対
象フィールドが存在するソースレジスタを選択するソー
スレジスタ選択器と、前記プロトコルスタック位置情報
及び前記フィールド位置情報にもとづいて、選択された
ソースレジスタから前記対象フィールドを抽出するフィ
ールド抽出器と、から構成されることを特徴とする付記
１４記載のプロセッサ装置。

【０１９０】（付記１６） 前記対象フィールドが２つ
のデータレジスタにまたがっている場合、前記ソースレ
ジスタ選択器は、前記レジスタオフセットと前記フィー
ルドレジスタオフセットとを加算して１つ目のデータレ
ジスタである第１のソースレジスタを求める加算部を含
む第１のソースレジスタ選択器と、前記第１のソースレ
ジスタ選択器の結果に１を加算して２つ目のデータレジ
スタである第２のソースレジスタを求める第２のソース
レジスタ選択器と、から構成されることを特徴とする付
記１５記載のプロセッサ装置。

【０１９１】（付記１７） 前記対象フィールドが２つ
のデータレジスタにまたがっている場合、前記フィール
ド抽出器は、前記第１のソースレジスタから抽出した該
当ビットをデスティネーションレジスタの対応する該当
ビット位置に置き換える第１のフィールド抽出器と、前
記第２のソースレジスタから抽出した該当ビットをデス
ティネーションレジスタの対応する該当ビット位置に追
加する第２のフィールド抽出器と、から構成されること
を特徴とする付記１５記載のプロセッサ装置。

【０１９２】（付記１８） 前記第１のフィールド抽出
器は、前記ビットマスクの上位ビットを出力する上位ビ
ット出力部と、前記対象フィールドが存在するデータレ
ジスタのデータ値と前記上位ビットとの論理積をとる論
理積器と、前記回転量により前記論理積器からの出力値
を右回転する右回転器と、から構成されることを特徴と
する付記１７記載のプロセッサ装置。

【０１９３】（付記１９） 前記第２のフィールド抽出
器は、前記ビットマスクの下位ビットを出力する下位ビ
ット出力部と、前記対象フィールドが存在するデータレ
ジスタのデータ値と前記下位ビットの論理積をとる論理
積器と、前記回転量により前記論理積器からの出力値を
右回転する右回転器と、前記右回転器からの出力値と前
記第１のフィールド抽出器の処理結果との論理和をとる
論理和器と、から構成されることを特徴とする付記１７
記載のプロセッサ装置。

【０１９４】（付記２０） 前記演算部は、デスティネ
ーションレジスタに格納されている対象フィールドをソ
ースレジスタのデータで更新する場合、前記プロトコル
スタック位置情報及び前記フィールド位置情報にもとづ
いて、前記対象フィールドが存在するデスティネーショ
ンレジスタを選択するデスティネーションレジスタ選択
器と、前記プロトコルスタック位置情報及び前記フィー
ルド位置情報にもとづいて、選択されたデスティネーシ
ョンレジスタ内の前記対象フィールドを更新するフィー
ルド書き込み器と、から構成されることを特徴とする付
記１４記載のプロセッサ装置。

【０１９５】（付記２１） 前記対象フィールドが２つ
のデータレジスタにまたがっている場合、前記デスティ
ネーションレジスタ選択器は、前記レジスタオフセット
と前記フィールドレジスタオフセットとを加算して１つ
目のデータレジスタである第１のデスティネーションレ
ジスタを求める加算部を含む第１のデスティネーション
レジスタ選択器と、前記第１のデスティネーションレジ
スタ選択器の結果に１を加算して２つ目のデータレジス
タである第２のデスティネーションレジスタを求める第
２のデスティネーションレジスタ選択器と、から構成さ
れることを特徴とする付記２０記載のプロセッサ装置。

【０１９６】（付記２２） 前記対象フィールドが２つ
のデータレジスタにまたがっている場合、前記フィール
ド書き込み器は、ソースレジスタの該当ビットのデータ
を元にして、前記第１のデスティネーションレジスタの
対応する該当ビットのデータを更新する第１のフィール
ド書き込み器と、ソースレジスタの前記該当ビット以外
のビットのデータを元にして、前記第２のデスティネー
ションレジスタの対応する該当ビットのデータを更新す
る第２のフィールド書き込み器と、から構成されること
を特徴とする付記３記載のプロセッサ装置。

【０１９７】（付記２３） 前記第１のフィールド書き
込み器は、前記ビットマスクの上位ビットを出力する上
位ビット出力器と、前記上位ビットの論理否定をとる論
理否定器と、第１のデスティネーションレジスタ内のデ
ータ値と前記論理否定器からの出力値との論理積をとる
第１の論理積器と、前記回転量によりソースレジスタ内
のデータ値を左回転する左回転器と、前記左回転器から
の出力値と前記上位ビットとの論理積をとる第２の論理
積器と、前記第１の論理積器と前記第２の論理積器から
の出力値との論理和をとる論理和器と、から構成される
ことを特徴とする付記２２記載のプロセッサ装置。

【０１９８】（付記２４） 前記第２のフィールド書き
込み器は、前記ビットマスクの下位ビットを出力する下
位ビット出力器と、前記下位ビットの論理否定をとる論
理否定器と、第１のデスティネーションレジスタ内のデ
ータと前記論理否定器からの出力値との論理積をとる第
１の論理積器と、前記回転量により前記ソースレジスタ
内のデータ値を左回転する左回転器と、前記左回転器の
出力値と前記下位ビットの論理積をとる第２の論理積器
と、前記第１の論理積器と前記第２の論理積器からの出
力値との論理和をとる論理和器と、から構成されること
を特徴とする付記２２記載のプロセッサ装置。

【０１９９】（付記２５） 前記対象フィールドが存在
するデータレジスタを示すレジスタビットマップを作成
するレジスタビットマップ作成部をさらに有し、前記演
算部は、前記レジスタビットマップにもとづきデータレ
ジスタを選択することを特徴とする付記１記載のプロセ
ッサ装置。

【０２００】（付記２６） 前記パケットの受信毎に、
または別プロトコルスタックへアクセスを行う毎に、前
記アドレスレジスタテーブルの書き換え計算を行い、プ
ロトコルスタックの先頭が、データレジスタのアライメ
ントに一致していない場合のフィールド位置情報を含む
書き換え後のアドレスレジスタテーブルを作成する書き
換え計算部をさらに有することを特徴とする付記１記載
のプロセッサ装置。

【０２０１】（付記２７） 前記演算部は、前記アドレ
スレジスタテーブルの前記フィールド位置情報が記述さ
れた命令列にもとづいて、前記対象フィールドのパケッ
ト処理を行うことを特徴とする付記１記載のプロセッサ
装置。

【０２０２】（付記２８) パケットに対して、プログ
ラムによる処理を実行するパケット処理方法において、
固定レジスタ長を持つ複数のデータレジスタに、前記パ
ケットを格納し、前記パケットの先頭からプロトコルス
タックの開始位置を示すプロトコルスタック位置情報を
取得して保持し、前記プロトコルスタック内のフィール
ドの位置及び対象フィールドを処理するためのパラメー
タを示すフィールド位置情報を管理し、前記プロトコル
スタックの違いにより、フィールド位置が異なる前記パ
ケットに対して、前記プロトコルスタックの違いに依存
せずに同一のプログラムにより、前記プロトコルスタッ
ク位置情報及び前記フィールド位置情報にもとづいて、
レジスタアライメントの整形処理を含み、前記対象フィ
ールドのパケット処理を行うことを特徴とするパケット
処理方法。

【０２０３】（付記２９） パケットの中継制御を行う
パケット中継装置において、固定レジスタ長を持つ複数
のデータレジスタに、前記パケットを格納するパケット
格納部と、前記パケットの先頭からプロトコルスタック
の開始位置を示すプロトコルスタック位置情報を取得し
保持するアドレスレジスタと、前記プロトコルスタック
内のフィールドの位置及び対象フィールドを処理するた
めのパラメータを示すフィールド位置情報を管理するア
ドレスレジスタテーブルと、前記プロトコルスタックの
違いにより、フィールド位置が異なる前記パケットに対
して、前記プロトコルスタックの違いに依存せずに同一
のプログラムにより、前記プロトコルスタック位置情報
及び前記フィールド位置情報にもとづいて、レジスタア
ライメントの整形処理を含み、前記対象フィールドのパ
ケット処理を行う演算部と、から構成されるプロセッサ
部と、前記プロセッサ部で演算された結果にもとづい
て、パケットの中継制御を行うパケット中継制御部と、
を有することを特徴とするパケット中継装置。

【０２０４】

【発明の効果】以上説明したように、本発明のプロセッ
サ装置は、パケットの先頭からプロトコルスタックの開
始位置を示すプロトコルスタック位置情報と、プロトコ
ルスタック内のフィールドの位置及び対象フィールドを
処理するためのパラメータを示すフィールド位置情報と
から、プロトコルスタックの違いに依存せずに同一プロ
グラムにより、レジスタアライメントの整形処理をしつ
つ、対象フィールドのパケット処理を行う構成とした。
これにより、異なるプロトコルスタック毎に個別のプロ
グラムを作成する必要がなくなり、同一プログラムで互
いのフィールドへアクセスが可能となるので、設計効率
が向上し、高品質なパケット処理を行うことが可能にな
る。

【図面の簡単な説明】

【図１】本発明のプロセッサ装置の原理図である。

【図２】パケット構成を示す図である。

【図３】パケット構成を示す図である。

【図４】プロセッサ装置によるパケット格納部へのアク
セスアーキテクチャを示す図である。

【図５】アドレスレジスタテーブル上のフィールド位置
情報の内容を説明するための図である。

【図６】演算部の構成を示す図である。

【図７】ソースレジスタ選択器の構成を示す図である。

【図８】ソースレジスタ選択器の構成を示す図である。

【図９】フィールド抽出器（置き換え）の構成を示す図
である。

【図１０】右回転、左回転を示す図である。

【図１１】フィールド抽出器（追加）の構成を示す図で
ある。

【図１２】演算部の全体構成を示す図である。

【図１３】フィールド書き込み器の構成を示す図であ
る。

【図１４】フィールド書き込み器の構成を示す図であ
る。

【図１５】フィールド書き込み器の構成を示す図であ
る。

【図１６】フィールド書き込み器の構成を示す図であ
る。

【図１７】第２の実施の形態によるパケット格納部への
アクセスアーキテクチャを示す図である。

【図１８】第２の実施の形態によるパケット格納部への
入力例を示す図である。

【図１９】第２の実施の形態によるパケット格納部への
入力例を示す図である。

【図２０】ソースレジスタ選択器を示す図である。

【図２１】ソースレジスタ選択器を示す図である。

【図２２】フィールド抽出器（置き換え）の構成を示す
図である。

【図２３】フィールド抽出器（追加）の構成を示す図で
ある。

【図２４】フィールド書き込み器の構成を示す図であ
る。

【図２５】レジスタビットマップの構成を示す図であ
る。

【図２６】ソースレジスタ選択器とデスティネーション
レジスタ選択器の動作を示す図である。

【図２７】ソースレジスタ選択器とデスティネーション
レジスタ選択器の動作を示す図である。

【図２８】第４の実施の形態の構成を示す図である。

【図２９】第４の実施の形態の概要を説明するための図
である。

【図３０】第４の実施の形態の変形例の概要を説明する
ための図である。

【図３１】第５の実施の形態を示す図である。

【符号の説明】

１ プロセッサ装置 １０ パケット格納部 ２０ アドレスレジスタ ３０ アドレスレジスタテーブル ４０ 演算部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿比留 健一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B033 AA08 BD03 BD04 BE00 DD09 5K034 AA13 DD01 EE11 HH63 SS01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 パケットに対して、プログラムによる処
   理を実行するプロセッサ装置において、 固定レジスタ長を持つ複数のデータレジスタに、前記パ
   ケットを格納するパケット格納部と、 前記パケットの先頭からプロトコルスタックの開始位置
   を示すプロトコルスタック位置情報を取得し保持するア
   ドレスレジスタと、 前記プロトコルスタック内のフィールドの位置及び対象
   フィールドを処理するためのパラメータを示すフィール
   ド位置情報を管理するアドレスレジスタテーブルと、 前記プロトコルスタックの違いにより、フィールド位置
   が異なる前記パケットに対して、前記プロトコルスタッ
   クの違いに依存せずに同一のプログラムにより、前記プ
   ロトコルスタック位置情報及び前記フィールド位置情報
   にもとづいて、レジスタアライメントの整形処理をし
   て、前記対象フィールドのパケット処理を行う演算部
   と、 を有することを特徴とするプロセッサ装置。
2. 【請求項２】 前記アドレスレジスタは、前記プロトコ
   ルスタック位置情報として、前記プロトコルスタックの
   開始位置が存在するデータレジスタを示すレジスタオフ
   セットと、前記データレジスタ内で、前記開始位置のビ
   ット位置を示すビットオフセットと、から構成され、前
   記アドレスレジスタテーブルは、前記フィールド位置情
   報として、前記プロトコルスタック内のフィールドを示
   すエントリ番号と、前記プロトコルスタックの先頭がデ
   ータレジスタのアライメントと一致した場合の対象フィ
   ールドのＭＳＢが存在するデータレジスタを示すフィー
   ルドレジスタオフセットと、前記対象フィールドのＭＳ
   Ｂがあるデータレジスタ内での開始位置のビット位置を
   示すフィールドＭＳＢ位置と、指定回転量を示す回転量
   と、前記対象フィールドの存在箇所を示すビットマスク
   と、から構成されることを特徴とする請求項１記載のプ
   ロセッサ装置。
3. 【請求項３】 受信したパケットのプロトコルスタック
   の先頭が、データレジスタのアライメントと一致するよ
   うに、パディングを付加して前記パケットを加工するパ
   ケット前処理部をさらに有することを特徴とする請求項
   １記載のプロセッサ装置。
4. 【請求項４】 前記対象フィールドが存在するデータレ
   ジスタを示すレジスタビットマップを作成するレジスタ
   ビットマップ作成部をさらに有し、前記演算部は、前記
   レジスタビットマップにもとづきデータレジスタを選択
   することを特徴とする請求項１記載のプロセッサ装置。
5. 【請求項５】 前記パケットの受信毎に、または別プロ
   トコルスタックへアクセスを行う毎に、前記アドレスレ
   ジスタテーブルの書き換え計算を行い、プロトコルスタ
   ックの先頭が、データレジスタのアライメントに一致し
   ていない場合のフィールド位置情報を含む書き換え後の
   アドレスレジスタテーブルを作成する書き換え計算部を
   さらに有することを特徴とする請求項１記載のプロセッ
   サ装置。