JP2003309092A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＰ工程においてスループットを低下させ
ることなく、被研磨材の表面に生ずるスクラッチを防ぐ
ことのできる技術を提供する。 【解決手段】 粗削り研磨パッド７ａと仕上げ研磨パッ
ド７ｂとからなる研磨パッド７が、粗削り研磨パッド７
ａを外側に、仕上げ研磨パッド７ｂを内側にして、１台
のプラテン６上に貼り付けられており、粗削り研磨パッ
ド７ａで被研磨材の表面を粗削り研磨した後、仕上げ研
磨パッド７ｂで被研磨材の表面を仕上げ研磨する。この
ため、１台のプラテン上で粗削り研磨と仕上げ研磨とを
行うことができるので、ＣＭＰ工程におけるスループッ
トを低下させることなく、被研磨材の表面に生ずるスク
ラッチを防ぐことができるようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、基板上に堆積された絶縁膜または金
属膜などの表面の凹凸を平坦に加工する化学的機械研磨
（Chemical Mechanical Polishing：ＣＭＰ）法を用い
た半導体装置の製造方法に適用して有効な技術に関す
る。

【０００２】

【従来の技術】たとえば工業調査会発行「半導体平坦化
ＣＭＰ技術」１９９８年７月１５日発行、土肥俊郎、河
西敏雄、中西威雄著、Ｐ６５、図３.１にＣＭＰ装置の
ポリシング機構部の基本構成を示す模式図が記載されて
いる。

【０００３】すなわち、ＣＭＰ装置は、上側に半導体ウ
エハを保持しながら回転と加圧とを与えるポリシングヘ
ッド部およびその駆動機構、それに対向する形式で下側
に研磨パッドが貼付されるプラテン（定盤）およびその
駆動機構があって、その他研磨パッドのドレッシング機
構、半導体ウエハまたはチャック面などの洗浄機構、ス
ラリー（研磨液）供給機構などで構成される。

【０００４】ところで、半導体装置の高集積化が進むに
つれて、半導体素子は微細化され、素子構造は複雑とな
る。このため、現在ＣＭＰ工程において被研磨材（たと
えば絶縁膜、あるいはアルミニウムまたは銅などの相対
的に柔らかい金属膜）の表面に生ずるスクラッチ、ダメ
ージなどの加工欠陥が、半導体装置の製造歩留まりを低
下させる要因の１つとなっており、上記加工欠陥を低減
するために様々な検討がなされている。たとえば研磨パ
ッドの材料またはその表面に設けられた微細孔や溝の形
状、あるいはスラリー中の砥粒や添加剤などの最適化が
検討されている。

【０００５】また、特開平６−３１５８６４号公報に
は、第２の力を加えて粗面仕上げを行い、次いで第１の
力を加えて細面仕上げを行うことにより、２以上の面仕
上げを１つの研磨具で行う研磨方法が開示されている。

【０００６】

【発明が解決しようとする課題】本発明者は、ＣＭＰ工
程において粗削り研磨および仕上げ研磨の２段階研磨処
理を行うことにより、被研磨材の表面に生ずるスクラッ
チを低減する方法について検討した。以下は、本発明者
によって検討された技術であり、その概要は次のとおり
である。

【０００７】まず、粗削り研磨用の研磨パッドとスラリ
ーとを用いて、相対的に高い研磨レートにより被研磨材
の表面を研磨し、所定の加工量を除去する。次に仕上げ
研磨用の研磨パッドとスラリーとを用いて、スクラッチ
を防ぎながら被研磨材を研磨し、その表面を平坦化す
る。これによりスクラッチの発生を抑えた被研磨材の表
面の平坦化が可能となる。

【０００８】従来のＣＭＰ装置では、１台のプラテン上
で研磨パッドおよびスラリーを容易に交換することがで
きないため、前記２段階研磨処理を採用した場合は、粗
削り研磨用と仕上げ研磨用の２台のプラテンが必要とな
る。しかしながら、本発明者が検討したところ、粗削り
研磨用プラテンと仕上げ研磨用プラテンとを用いると、
２台のプラテン間のタクトタイムの相違によってＣＭＰ
工程のスループットが低下することが明らかとなった。
また、ＣＭＰ装置に粗削り研磨用と仕上げ研磨用の２台
のプラテンが必要となるため、ＣＭＰ装置のコストが高
くなるという問題点もある。

【０００９】本発明の目的は、ＣＭＰ工程においてスル
ープットを低下させることなく、被研磨材の表面に生ず
るスクラッチを防ぐことのできる技術を提供することに
ある。

【００１０】また、本発明の目的は、被研磨材の表面に
生ずるスクラッチを防ぐことのできる低コストのＣＭＰ
装置を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】本発明は、粗削り研磨用の研磨パッドと仕
上げ研磨用の研磨パッドとからなる研磨パッドが、粗削
り研磨用の研磨パッドを外側に、仕上げ研磨用の研磨パ
ッドを内側にして、１台のプラテン上に貼り付けられて
おり、粗削り研磨用の研磨パッドで被研磨材の表面を粗
削り研磨した後、仕上げ研磨用の研磨パッドで被研磨材
の表面を仕上げ研磨するものである。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１５】（実施の形態１）図１は、本実施の形態１
であるＣＭＰ装置に備わる１ピースタイプの研磨パッド
を示す模式図である。（ａ）は研磨パッドの上面図、
（ｂ）は（ａ）のＡ−Ａ′線の断面図である。

【００１６】１台のプラテン１上に貼られる１ピースタ
イプの研磨パッド２は、粗削りおよび仕上げの２つの機
能を有しており、外側に粗削り研磨用の研磨パッド（以
下、粗削り研磨パッドと記す）２ａ、内側に仕上げ研磨
用の研磨パッド（以下、仕上げ研磨パッドと記す）２ｂ
が配置されている。このように研磨パッド２を構成する
ことにより、プラテン１の中心から外周に向かうに従い
プラテン１の周速が早くなるので、粗削り研磨パッド２
ａにおける研磨レートを仕上げ研磨パッド２ｂにおける
研磨レートよりも高することができる。研磨パッド２は
１つのパッド材料で構成され、その表面の溝パターンの
デザインを異ならせることにより、粗削り研磨パッド２
ａと仕上げ研磨パッド２ｂとに分けられる。

【００１７】被研磨材のＣＭＰ工程では、粗削り研磨パ
ッド２ａを用いて被研磨材の表面を相対的に高い研磨レ
ートで研磨した後、連続して同一のプラテン１上の仕上
げ研磨パッド２ｂを用いて被研磨材の表面を平坦化す
る。これにより、粗削り研磨用と仕上げ研磨用の２台の
プラテンを用いた場合よりも短い研磨時間で、スクラッ
チの発生を抑えた被研磨材の研磨を行うことができる。

【００１８】次に、前記１ピースタイプの研磨パッドの
製造方法を図２に示す模式図を用いて説明する。

【００１９】まず、発泡ポリウレタンなどからなるパッ
ド材料３を必要なパッド型に成型する（図２（ａ））。
次にパッド材料３を規定の厚さにスライスカットして研
磨パッド３ａを切り出した後（図２（ｂ））、研磨パッ
ド３ａの表全面に第１の溝パターン４ａを形成する（図
２（ｃ））。この第１の溝パターン４ａは、粗削り研磨
パッドの溝パターンである。次いで研磨パッド３ａの内
側に第２の溝パターン４ｂを形成する（図２（ｄ））。
研磨パッド３ａの内側に形成された第１および第２の溝
パターン４ａ，４ｂが、仕上げ研磨パッドの溝パターン
となる。

【００２０】図３は、１ピースタイプの研磨パッドを備
えたＣＭＰ装置の一例を示す模式図である。

【００２１】被研磨材である半導体ウエハは加圧ヘッド
５に装着され、回転するプラテン６上に貼り付けられた
研磨パッド７の外側に位置する粗削り研磨パッド７ａに
加圧ヘッド５を介して押さえ付けられて、その表面は粗
削り研磨される。上記加圧ヘッド５は半導体ウエハの加
圧が可能であり、さらに自転機能を有する。その後、半
導体ウエハは研磨パッドの内側に位置する仕上げ研磨パ
ッド７ｂに加圧ヘッド５を介して押さえ付けられて、そ
の表面は仕上げ研磨される。

【００２２】研磨中は、研磨パッド７の上方に設置され
た供給ノズル８ａ，８ｂからスラリー９が供給される。
仕上げ研磨で使用されるスラリー９は、研磨パッド７の
外側に配置された粗削り研磨パッド７ａに流れ込むこと
から、粗削り研磨および仕上げ研磨共に同じスラリーが
用いられる。

【００２３】さらに、ＣＭＰ装置Ｍ１には膜厚測定器１
０が備え付けられており、粗削り研磨後に被研磨材の厚
さを測定し、その結果を粗削り研磨条件または仕上げ研
磨条件へフィードバックすることにより、一定の研磨量
を得ることができる。たとえば粗削り研磨で研磨量が変
動しても、仕上げ研磨における研磨時間を調節すること
により、その変動した研磨量を補うことができる。な
お、仕上げ研磨後の被研磨材の厚さを測定してもよく、
これにより仕上げ研磨条件、たとえば仕上げ研磨時間の
精度を向上することができる。

【００２４】図４は、１ピースタイプの研磨パッドを備
えたマルチチャンバ式ＣＭＰ装置の一例を示す模式図で
ある。

【００２５】マルチチャンバ式ＣＭＰ装置Ｍ２は、処理
室１１，１２を有し、それぞれにローダ１３，１４、洗
浄室１５，１６、プラテン１７，１８、洗浄・ローダ搬
送機構１９，２０およびプラテン搬送機構２１，２２が
独立して対称に配置されている。プラテン１７，１８上
には、外側に粗削り研磨パッド２３ａ、内側に仕上げ研
磨パッド２３ｂが配置された１ピースタイプの研磨パッ
ド２３が貼り付けられている。

【００２６】さらに処理室１１と処理室１２との間に
は、被研磨材の厚さを測定する機能を有した膜厚測定器
２４が備わっており、この膜厚測定器２４は処理室１
１，１２で研磨処理される半導体ウエハ上の被研磨材の
厚さを測定することができる。

【００２７】このように、マルチチャンバ式ＣＭＰ装置
Ｍ２では、処理室１１，１２にそれぞれ備わる１台のプ
ラテン１７，１８上で粗削り研磨および仕上げ研磨がで
きることから、処理室１１での研磨処理と処理室１２で
の研磨処理とをそれぞれ独立して行うことが可能とな
り、ＣＭＰの処理能力を向上することができる。さら
に、粗削り研磨と仕上げ研磨とを１台のプラテンで行う
ことから、ＣＭＰ装置の低コストを実現することができ
る。

【００２８】図５は、１ピースタイプの研磨パッドを備
えた連続処理式ＣＭＰ装置の一例を示す模式図である。

【００２９】連続処理式ＣＭＰ装置Ｍ３は、半導体ウエ
ハを保持する加圧ヘッドを４台備えており、粗削り研磨
パッド２５ａへ半導体ウエハを配置する加圧ヘッド２６
ａ、仕上げ研磨パッド２５ｂへ半導体ウエハを配置する
加圧ヘッド２６ｂ、膜厚測定器２７へ半導体ウエハを配
置する加圧ヘッド２６ｃおよび図示はしないが、ロード
カップへ半導体ウエハを配置する加圧ヘッドによって構
成される。

【００３０】すなわち、半導体ウエハ上の被研磨材の粗
削り研磨を行いながら、同時に他の半導体ウエハ上の被
研磨材の仕上げ研磨および膜厚測定を行うことができ
る。また、１枚の半導体ウエハに対して連続処理が可能
であり、その研磨シーケンスは、たとえばロード→粗削
り研磨→膜厚測定→仕上げ研磨→膜厚測定→アンロード
とすることができる。上記研磨シーケンスにおいて、仕
上げ研磨後の膜厚測定は必ずしも行わなくてもよい。図
中、２８はプラテン、２９ａ，２９ｂは供給ノズル、３
０はスラリーである。

【００３１】このように、連続処理式ＣＭＰ装置Ｍ３で
は、同時に４つの処理（粗削り研磨、仕上げ研磨、膜厚
測定、ロード）を行うことができるので、ＣＭＰの処理
能力を向上することができる。

【００３２】次に、本実施の形態１である研磨パッドを
備えたＣＭＰ装置を用いたＣＭＯＳ（Complementary Me
tal Oxide Semiconductor）デバイスの製造方法の一例
を図６〜図１５を用いて工程順に説明する。

【００３３】まず、図６に示すように、たとえばｐ型の
シリコン単結晶からなる半導体基板（円形の薄い板状に
加工した半導体ウエハ）３１を用意する。次に、この半
導体基板３１を熱酸化してその表面に厚さ０.０１μｍ
程度の薄いシリコン酸化膜３２を形成し、次いでその上
層にＣＶＤ（Chemical Vapor Deposition）法で厚さ０.
１μｍ程度のシリコン窒化膜３３を堆積する。

【００３４】この後、レジストパターンをマスクとして
シリコン窒化膜３３、シリコン酸化膜３２および半導体
基板３１を順次エッチングすることにより、素子分離領
域の半導体基板３１に深さ０.３５μｍ程度の素子分離
溝３４ａを形成する。

【００３５】次に、図７（ａ）に示すように、熱リン酸
を用いたウェットエッチングでシリコン窒化膜３３を除
去した後、半導体基板３１上にシリコン酸化膜３４ｂを
堆積する。シリコン酸化膜３４ｂは、たとえばＴＥＯＳ
（Tetra Ethyl Ortho Silicate : Si(OC₂H₅)₄）とオゾ
ン（O₃）とをソースガスに用いたプラズマＣＶＤ法で堆
積されたＴＥＯＳ酸化膜で構成される。

【００３６】次に、同図（ｂ）に示すように、本発明で
ある研磨パッドを備えたＣＭＰ装置を用いて、シリコン
酸化膜３４ｂを研磨し、素子分離溝３４ａの内部にシリ
コン酸化膜３４ｂを残すことにより素子分離部３４を形
成する。ＣＭＰ装置には、前記図４に記載したマルチチ
ャンバ式ＣＭＰ装置Ｍ２、または前記図５に記載した連
続処理式ＣＭＰ装置Ｍ３を用いることができる。

【００３７】上記ＣＭＰ工程におけるシリコン酸化膜３
４ｂの研磨は、たとえば以下のように行うことができ
る。図８に、研磨処理のシーケンスを説明するための工
程図を示す。

【００３８】まず、粗削り研磨パッドを用いてシリコン
酸化膜３４ｂの表面を一定時間粗削り研磨する（工程１
００）。次に、シリコン酸化膜３４ｂの残りの厚さを膜
厚測定器によって測定した後（工程１０１）、その厚さ
から仕上げ研磨時間を計算し（工程１０２）、得られた
仕上げ研磨時間に従って、仕上げ研磨パッドを用いたシ
リコン酸化膜３４ｂの表面の仕上げ研磨を行う（工程１
０３）。必要に応じて、仕上げ研磨後にシリコン酸化膜
３４ｂの残膜の厚さを測定し（工程１０４）、その結果
から得られる仕上げ研磨時間を仕上げ研磨工程にフィー
ドバックしてもよく、これによりシリコン酸化膜３４ｂ
の残膜管理を精度よく行うことができる。

【００３９】次に、図９に示すように、レジストパター
ンをマスクとして半導体基板３１に不純物をイオン注入
し、ｐウェル３５およびｎウェル３６を形成する。ｐウ
ェル３５にはｐ型の導電性を示す不純物、たとえばボロ
ンをイオン注入し、ｎウェル３６にはｎ型の導電性を示
す不純物、たとえばリンをイオン注入する。この後、各
ウェルにＭＩＳＦＥＴ（Metal Insulator Semiconducto
r Field Effect Transistor）のしきい値を制御するた
めの不純物をイオン注入してもよい。

【００４０】次に、図１０に示すように、ゲート絶縁膜
となるシリコン酸化膜、ゲート電極となるシリコン多結
晶膜およびキャップ絶縁膜となるシリコン酸化膜を順次
堆積して積層膜を形成した後、レジストパターンをマス
クとして上記積層膜をエッチングして、ゲート絶縁膜３
７、ゲート電極３８およびキャップ絶縁膜３９を形成す
る。次いで半導体基板３１上にＣＶＤ法でシリコン酸化
膜を堆積した後、このシリコン酸化膜を異方性エッチン
グすることにより、ゲート電極３８の側壁にサイドウォ
ールスペーサ４０を形成する。その後、レジストパター
ンをマスクとしてｐウェル３５にｎ型不純物、たとえば
ヒ素をイオン注入し、ゲート電極３８の両側のｐウェル
３５にｎ型半導体領域４１を形成する。ｎ型半導体領域
４１は、ゲート電極３８およびサイドウォールスペーサ
４０に対して自己整合的に形成され、ｎチャネルＭＩＳ
ＦＥＴＱｎのソース・ドレインとして機能する。

【００４１】同様に、レジストパターンをマスクとして
ｎウェル３６にｐ型不純物、たとえばフッ化ボロンをイ
オン注入し、ゲート電極３８の両側のｎウェル３６にｐ
型半導体領域４２を形成する。ｐ型半導体領域４２は、
ゲート電極３８およびサイドウォールスペーサ４０に対
して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴＱ
ｐのソース・ドレインとして機能する。

【００４２】次に、図１１（ａ）に示すように、半導体
基板３１上にシリコン酸化膜４３を堆積した後、同図
（ｂ）に示すように、そのシリコン酸化膜４３を、たと
えばＣＭＰ法で研磨することにより表面を平坦化する。
このＣＭＰ工程に、本発明である研磨パッドを備えたＣ
ＭＰ装置を用いることができる。

【００４３】次に、図１２（ａ）に示すように、レジス
トパターンをマスクとしたエッチングによってシリコン
酸化膜４３に接続孔４４を形成する。この接続孔４４
は、ｎ型半導体領域４１またはｐ型半導体領域４２上な
どの必要部分に形成する。続いて接続孔４４の内部を含
む半導体基板３１の全面にチタン窒化膜４５ａを、たと
えばＣＶＤ法で形成し、さらに接続孔３４を埋め込むタ
ングステン膜４５ｂを、たとえばＣＶＤ法で形成する。

【００４４】その後、同図（ｂ）に示すように、接続孔
４４以外の領域のチタン窒化膜４５ａおよびタングステ
ン膜４５ｂを、たとえばＣＭＰ法で除去して接続孔４４
の内部にプラグ４５を形成する。このＣＭＰ工程に、本
発明である研磨パッドを備えたＣＭＰ装置を用いること
ができる。

【００４５】次に、図１３（ａ）に示すように、半導体
基板３１上に、たとえばタングステン膜を形成した後、
レジストパターンをマスクとしたエッチングによってタ
ングステン膜を加工し、第１配線層の配線４６を形成す
る。タングステン膜は、たとえばＣＶＤ法またはスパッ
タ法により形成できる。次いで配線４６を覆う絶縁膜、
たとえばシリコン酸化膜４７ａを堆積する。

【００４６】その後、同図（ｂ）に示すように、シリコ
ン酸化膜４７ａを、たとえばＣＭＰ法で研磨することに
より、表面が平坦化された層間絶縁膜４７を形成する。
このＣＭＰ工程に、本発明である研磨パッドを備えたＣ
ＭＰ装置を用いることができる。

【００４７】次に、図１４（ａ）に示すように、レジス
トパターンをマスクとしたエッチングによって層間絶縁
膜４７の所定の領域に接続孔４８を形成する。

【００４８】次に、接続孔４８の内部を含む半導体基板
３１の全面にバリアメタル層４９ａを形成し、さらに接
続孔４８を埋め込む銅膜４９ｂを形成する。バリアメタ
ル層４９ａは、たとえばチタン窒化膜、タンタル膜、タ
ンタル窒化膜などであり、たとえばＣＶＤ法またはスパ
ッタ法により形成できる。銅膜４９ｂは主導体層として
機能し、たとえばメッキにより形成できる。メッキ法に
よる銅膜の形成前に、たとえばＣＶＤまたはスパッタ法
によりシード層として薄い銅膜を形成できる。

【００４９】その後、同図（ｂ）に示すように、接続孔
４８以外の領域の銅膜４９ｂおよびバリアメタル層４９
ａを、たとえばＣＭＰ法により除去して接続孔４８の内
部にプラグ４９を形成する。このＣＭＰ工程に、本発明
である研磨パッドを備えたＣＭＰ装置を用いることがで
きる。

【００５０】次に、図１５（ａ）に示すように、半導体
基板３１上にストッパ絶縁膜５０を形成し、さらに配線
形成用の絶縁膜５１を形成する。ストッパ絶縁膜５０
は、たとえばシリコン窒化膜、絶縁膜５１は、たとえば
シリコン酸化膜とすることができる。次いでレジストパ
ターンをマスクとしたエッチングによってストッパ絶縁
膜５０および絶縁膜５１の所定の領域に配線溝５２を形
成する。次いで配線溝５２の内部を含む半導体基板３１
の全面にバリアメタル層５３を形成し、さらに配線溝５
２を埋め込む銅膜５４ａを形成する。

【００５１】その後、同図（ｂ）に示すように、配線溝
５２以外の領域の銅膜５４ａおよびバリアメタル層５３
を、たとえばＣＭＰ法により除去して配線溝５２の内部
に銅膜を主導体層とする第２配線層の配線５４を形成す
る。このＣＭＰ工程に、本発明である研磨パッドを備え
たＣＭＰ装置を用いることができる。

【００５２】この後、さらに上層の配線を形成した後、
パッシベーション膜で半導体基板３１の全面を覆うこと
により、ＣＭＯＳデバイスが略完成する。

【００５３】なお、本発明をＣＭＯＳデバイスの製造過
程であるＣＭＰ工程に適用した場合について説明した
が、被研磨材の材質に限定されることなく、いかなる半
導体装置の製造過程のＣＭＰ工程にも適用可能である。

【００５４】このように、本実施の形態１によれば、１
台のプラテン上に貼り付けられた研磨パッドの溝パター
ン形状を異ならせることにより、１つの研磨パッドに粗
削り研磨パッドと仕上げ研磨パッドとを形成し、粗削り
研磨パッドを用いて被研磨材の表面を相対的に高い研磨
レートで研磨した後、連続して仕上げ研磨パッドを用い
て被研磨材の表面を研磨することができるので、粗削り
研磨用と仕上げ研磨用の２台のプラテンを用いた場合よ
りも短い研磨時間で、スクラッチの発生を抑えた被研磨
材の研磨を行うことができる。

【００５５】さらに、１台のプラテン上に粗削り研磨パ
ッドと仕上げ研磨パッドとが備わっており、粗削り研磨
用と仕上げ研磨用の２台のプラテンを用意する必要がな
いので、ＣＭＰ装置の低コストを実現することができ
る。

【００５６】（実施の形態２）図１６は、本実施の形態
２であるＣＭＰ装置に備わる２ピースタイプの研磨パッ
ドを示す模式図である。（ａ）は研磨パッドの上面図、
（ｂ）は（ａ）のＢ−Ｂ′線の断面図である。

【００５７】前記実施の形態１の図１に示した１ピース
タイプの研磨パッド２と同様に、２ピースタイプの研磨
パッド５５は粗削りおよび仕上げの２つの機能を有し、
外側に粗削り研磨パッド５５ａ、内側に仕上げ研磨パッ
ド５５ｂが配置されている。すなわち、１台のプラテン
５６上に、別々の工程で製造されたドーナツ状の粗削り
研磨パッド５５ａと円形の仕上げ研磨パッド５５ｂと
が、プラテン５６の形状に合わせて、粗削り研磨パッド
５５ａを外側に、仕上げ研磨パッド５５ｂを内側にして
貼り付けられている。

【００５８】さらに２ピースタイプの研磨パッド５５
は、粗削り研磨パッド５５ａと仕上げ研磨パッド５５ｂ
とが完全に分離しており、両者の間には廃水溝５７が設
けられている。この廃水溝５７につながる廃水ライン５
８がプラテン５６に設けられており、仕上げ研磨で使用
されるスラリーが粗削り研磨パッド５６ａへ流れること
なく、廃水溝５７から廃水ライン５８へ流れる構造とな
っている。

【００５９】粗削り研磨パッド５５ａと仕上げ研磨パッ
ド５５ｂとは異なるパッド材料で構成され、さらに表面
の溝パターンのデザインを異ならせることにより、粗削
り用と仕上げ用とに分けられる。また、粗削り研磨パッ
ド５５ａと仕上げ研磨パッド５５ｂとの間に設けられた
廃水溝５７によって、仕上げ研磨で使用されるスラリー
が粗削り研磨パッド５５ａへ流れるのを防ぐことができ
るので、粗削り研磨で使用されるスラリーと仕上げ研磨
で使用されるスラリーとを異ならせることができる。

【００６０】このように、本実施の形態２の２ピースタ
イプの研磨パッド５５を用いたＣＭＰ工程では、粗削り
研磨で用いられる研磨パッドおよびスラリーの最適化
と、仕上げ研磨での研磨パッドおよびスラリーの最適化
とをそれぞれ独立して行えるので、前記実施の形態１の
１ピースタイプの研磨パッドを用いたＣＭＰ工程より
も、被研磨材の研磨精度が向上でき、またスクラッチを
低減することができる。

【００６１】なお、前記実施の形態２では、研磨パッド
の材料、研磨パッドの溝パターン形状およびスラリーを
異ならせることにより、粗削り研磨と仕上げ研磨とを分
けたが、必ずしもこれら全てを異ならせる必要はない。
すなわち研磨パッドの材料、研磨パッドの溝パターン形
状およびスラリーのうち少なくともいずれか１つを異な
らせることによっても、粗削り研磨と仕上げ研磨とを行
うことができる。

【００６２】また、この２ピースタイプの研磨パッド
は、前記実施の形態１の図３〜図５に記載したＣＭＰ装
置Ｍ１〜Ｍ３に用いることができ、前記１ピースタイプ
の研磨パッドと同様な効果が得られる。

【００６３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６４】たとえば、前記実施の形態では、本発明を
半導体装置の製造工程に適用した場合について説明した
が、結晶研磨装置にも適用することが可能であり、同様
の効果が得られる。

【００６５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００６６】１台のプラテン上に粗削り研磨パッドと仕
上げ研磨パッドとを形成することにより、１台のプラテ
ン上で粗削り研磨と仕上げ研磨とを行うことができるの
で、ＣＭＰ工程におけるスループットを低下させること
なく、被研磨材の表面に生ずるスクラッチを防ぐことが
できる。

【００６７】また、ＣＭＰ装置に１台のプラテンを設置
することで、粗削り研磨と仕上げ研磨とが行えるので、
被研磨材の表面に生ずるスクラッチを防ぐことのできる
ＣＭＰ装置の低コスト化を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である１ピースタイプの
研磨パッドを示す模式図である。（ａ）は研磨パッドの
上面図、（ｂ）は（ａ）のＡ−Ａ′線の断面図である。

【図２】本発明の一実施の形態である１ピースタイプの
研磨パッドの製造方法を示す模式図である。

【図３】本発明の一実施の形態である１ピースタイプの
研磨パッドを備えたＣＭＰ装置の一例を示す模式図であ
る。

【図４】本発明の一実施の形態である１ピースタイプの
研磨パッドを備えたマルチチャンバ式ＣＭＰ装置の一例
を示す模式図である。

【図５】本発明の一実施の形態である１ピースタイプの
研磨パッドを備えた連続処理式ＣＭＰ装置の一例を示す
模式図である。

【図６】本発明の一実施の形態であるＣＭＰ技術を適用
したＣＭＯＳデバイスの製造方法を工程順に示す半導体
基板の要部断面図である。

【図７】本発明の一実施の形態であるＣＭＰ技術を適用
したＣＭＯＳデバイスの製造方法を工程順に示す半導体
基板の要部断面図である。

【図８】本発明の一実施の形態であるＣＭＰ技術を適用
したＣＭＯＳデバイスの製造方法を工程順に示す半導体
基板の要部断面図である。

【図９】本発明の一実施の形態であるＣＭＰ技術を適用
したＣＭＯＳデバイスの製造方法を工程順に示す半導体
基板の要部断面図である。

【図１０】本発明の一実施の形態であるＣＭＰ技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。

【図１１】本発明の一実施の形態であるＣＭＰ技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。

【図１２】本発明の一実施の形態であるＣＭＰ技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。

【図１３】本発明の一実施の形態であるＣＭＰ技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。

【図１４】本発明の一実施の形態であるＣＭＰ技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。

【図１５】本発明の一実施の形態であるＣＭＰ技術を適
用したＣＭＯＳデバイスの製造方法を工程順に示す半導
体基板の要部断面図である。

【図１６】本発明の他の実施の形態である２ピースタイ
プの研磨パッドを示す模式図である。（ａ）は研磨パッ
ドの上面図、（ｂ）は（ａ）のＢ−Ｂ′線の断面図であ
る。

【符号の説明】

１ プラテン ２ 研磨パッド ２ａ 粗削り研磨パッド ２ｂ 仕上げ研磨パッド ３ パッド材料 ３ａ 研磨パッド ４ａ 第１の溝パターン ４ｂ 第２の溝パターン ５ 加圧ヘッド ６ プラテン ７ 研磨パッド ７ａ 粗削り研磨パッド ７ｂ 仕上げ研磨パッド ８ａ 供給ノズル ８ｂ 供給ノズル ９ スラリー １０ 膜厚測定器 １１ 処理室 １２ 処理室 １３ ローダ １４ ローダ １５ 洗浄室 １６ 洗浄室 １７ プラテン １８ プラテン １９ 洗浄・ローダ搬送機構 ２０ 洗浄・ローダ搬送機構 ２１ プラテン搬送機構 ２２ プラテン搬送機構 ２３ 研磨パッド ２３ａ 粗削り研磨パッド ２３ｂ 仕上げ研磨パッド ２４ 膜厚測定器 ２５ａ 粗削り研磨パッド ２５ｂ 仕上げ研磨パッド ２６ａ 加圧ヘッド ２６ｂ 加圧ヘッド ２６ｃ 加圧ヘッド ２７ 膜厚測定器 ２８ プラテン ２９ａ 供給ノズル ２９ｂ 供給ノズル ３０ スラリー ３１ 半導体基板 ３２ シリコン酸化膜 ３３ シリコン窒化膜 ３４ 素子分離部 ３４ａ 素子分離溝 ３４ｂ シリコン酸化膜 ３５ ｐウェル ３６ ｎウェル ３７ ゲート絶縁膜 ３８ ゲート電極 ３９ キャップ絶縁膜 ４０ サイドウォールスペーサ ４１ ｎ型半導体領域 ４２ ｐ型半導体領域 ４３ シリコン酸化膜 ４４ 接続孔 ４５ プラグ ４５ａ チタン窒化膜 ４５ｂ タングステン膜 ４６ 配線 ４７ 層間絶縁膜 ４７ａ シリコン酸化膜 ４８ 接続孔 ４９ プラグ ４９ａ バリアメタル層 ４９ｂ 銅膜 ５０ ストッパ絶縁膜 ５１ 絶縁膜 ５２ 配線溝 ５３ バリアメタル層 ５４ 配線 ５４ａ 銅膜 ５５ 研磨パッド ５５ａ 粗削り研磨パッド ５５ｂ 仕上げ研磨パッド ５６ プラテン ５７ 廃水溝 ５８ 廃水ライン Ｍ１ ＣＭＰ装置 Ｍ２ マルチチャンバ式ＣＭＰ装置 Ｍ３ 連続処理式ＣＭＰ装置 Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｂ２４Ｂ 37/04 Ｂ２４Ｂ 37/04 Ｄ Ｚ 49/04 49/04 Ｚ 57/02 57/02 Ｆターム(参考） 3C034 AA19 CA02 CB01 DD01 3C047 FF08 GG15 3C058 AA07 AA11 AA18 BC02 CB01 CB03 DA17

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の研磨パッドと第２の研磨パッドと
   からなる研磨パッドが、前記第１の研磨パッドを外側
   に、前記第２の研磨パッドを内側にして、１つのプラテ
   ン上に貼り付けられており、 前記第１の研磨パッドで被研磨材の表面を粗削り研磨し
   た後、前記第２の研磨パッドで前記被研磨材の表面を仕
   上げ研磨することを特徴とする半導体装置の製造方法。
2. 【請求項２】 第１の研磨パッドと第２の研磨パッドと
   からなる研磨パッドが、前記第１の研磨パッドを外側
   に、前記第２の研磨パッドを内側にして、１つのプラテ
   ン上に貼り付けられており、 前記第１の研磨パッドで被研磨材の表面を粗削り研磨し
   た後、膜厚測定器により前記被研磨材の厚さを測定し、
   その結果から得られる仕上げ研磨時間を用いて前記第２
   の研磨パッドで前記被研磨材の表面を仕上げ研磨するこ
   とを特徴とする半導体装置の製造方法。
3. 【請求項３】 第１の溝パターンを有する第１の研磨パ
   ッドと、前記第１の溝パターンとは異なる形状の第２の
   溝パターンを有する第２の研磨パッドとからなる研磨パ
   ッドが、前記第１の研磨パッドを外側に、前記第２の研
   磨パッドを内側にして、１つのプラテン上に貼り付けら
   れており、 前記第１の研磨パッドで被研磨材の表面を粗削り研磨し
   た後、前記第２の研磨パッドで前記被研磨材の表面を仕
   上げ研磨することを特徴とする半導体装置の製造方法。
4. 【請求項４】 第１の溝パターンを有する第１の研磨パ
   ッドと、前記第１の溝パターンとは異なる形状の第２の
   溝パターンを有する第２の研磨パッドとからなる研磨パ
   ッドが、前記第１の研磨パッドを外側に、前記第２の研
   磨パッドを内側にして、１つのプラテン上に貼り付けら
   れており、 前記第１の研磨パッドで被研磨材の表面を粗削り研磨し
   た後、前記第２の研磨パッドで前記被研磨材の表面を仕
   上げ研磨する半導体装置の製造方法であって、 前記第１の研磨パッドを構成するパッド材料と前記第２
   の研磨パッドを構成するパッド材料とは同じであり、前
   記粗削り研磨で用いるスラリーと前記仕上げ研磨で用い
   るスラリーとは同じであることを特徴とする半導体装置
   の製造方法。
5. 【請求項５】 第１の研磨パッドと第２の研磨パッドと
   からなる研磨パッドが、前記第１の研磨パッドを外側
   に、前記第２の研磨パッドを内側にして、１つのプラテ
   ン上に貼り付けられており、 前記第１の研磨パッドで被研磨材の表面を粗削り研磨し
   た後、前記第２の研磨パッドで前記被研磨材の表面を仕
   上げ研磨する半導体装置の製造方法であって、 前記第１の研磨パッドと前記第２の研磨パッドとの間に
   廃水溝が設けられており、 前記第１の研磨パッドを構成するパッド材料と第２の研
   磨パッドを構成するパッド材料、前記第１の研磨パッド
   の溝パターン形状と第２の研磨パッドの溝パターン形
   状、前記粗削り研磨で用いるスラリーと前記仕上げ研磨
   で用いるスラリーのうち少なくともいずれか１つが異な
   ることを特徴とする半導体装置の製造方法。