JP2003309221A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 製造工程数を削減し、低コスト化を実現した
半導体装置を提供する。 【解決手段】 本発明の半導体装置の製造方法は、シリ
コンウエハ（Ｓｉ基板１）上に絶縁膜３を介して金属パ
ッド２を形成し、当該金属パッド２上に電極接続用の金
属ポスト（Ｃｕ７）を形成する工程と、前記Ｓｉ基板１
と当該Ｓｉ基板１を支持する支持板１１とを絶縁フィル
ム１０を介して貼り合わせる工程と、前記Ｓｉ基板１の
裏面を研磨する工程と、前記Ｓｉ基板１の裏面から前記
Ｃｕ７まで貫通する開口１４ａを形成する工程と、前記
開口１４ａの側壁部に絶縁膜１５を形成した後に、当該
開口内に金属膜（ＴｉＮ１６，Ｃｕ１７）を形成する工
程と、前記ＴｉＮ１６，Ｃｕ１７上に電極（半田ボール
１９）を形成する工程と、前記Ｓｉ基板１の裏面から前
記フィルム１０までダイシングする工程と、前記Ｓｉ基
板１と前記支持板１１とを分離する工程とを有すること
を特徴とするものである。
半導体装置を提供する。 【解決手段】 本発明の半導体装置の製造方法は、シリ
コンウエハ（Ｓｉ基板１）上に絶縁膜３を介して金属パ
ッド２を形成し、当該金属パッド２上に電極接続用の金
属ポスト（Ｃｕ７）を形成する工程と、前記Ｓｉ基板１
と当該Ｓｉ基板１を支持する支持板１１とを絶縁フィル
ム１０を介して貼り合わせる工程と、前記Ｓｉ基板１の
裏面を研磨する工程と、前記Ｓｉ基板１の裏面から前記
Ｃｕ７まで貫通する開口１４ａを形成する工程と、前記
開口１４ａの側壁部に絶縁膜１５を形成した後に、当該
開口内に金属膜（ＴｉＮ１６，Ｃｕ１７）を形成する工
程と、前記ＴｉＮ１６，Ｃｕ１７上に電極（半田ボール
１９）を形成する工程と、前記Ｓｉ基板１の裏面から前
記フィルム１０までダイシングする工程と、前記Ｓｉ基
板１と前記支持板１１とを分離する工程とを有すること
を特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に言えば、ボール状の導電端子を有する
ＢＧＡ（Ball Grid Array）型の半導体装置の製造方法
に関する。
方法に関し、更に言えば、ボール状の導電端子を有する
ＢＧＡ（Ball Grid Array）型の半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来より表面実装型の半導体装置の一種
としてＢＧＡ型の半導体装置がある。これは、半田等の
金属部材から成るボール状の導電端子をパッケージ基板
一主面上に格子状に複数配列し、基板の他の主面上に搭
載される半導体チップとボンディングしてパッケージン
グするものである。そして、電子機器に組み込まれる際
には、各導電端子をプリント基板上の配線パターンに熱
溶着し、半導体チップとプリント基板上に搭載される外
部回路とを電気的に接続する。
としてＢＧＡ型の半導体装置がある。これは、半田等の
金属部材から成るボール状の導電端子をパッケージ基板
一主面上に格子状に複数配列し、基板の他の主面上に搭
載される半導体チップとボンディングしてパッケージン
グするものである。そして、電子機器に組み込まれる際
には、各導電端子をプリント基板上の配線パターンに熱
溶着し、半導体チップとプリント基板上に搭載される外
部回路とを電気的に接続する。
【０００３】このようなＢＧＡ型の半導体装置は、半導
体装置の側面に突出したリードピンを有するＳＯＰ（Sm
all Outline Package）やＱＦＰ（Quad Flat Package）
等の他の表面実装型の半導体装置に比べ多数の接続端子
を接地することができ、小型化が有利なものとして知ら
れている。
体装置の側面に突出したリードピンを有するＳＯＰ（Sm
all Outline Package）やＱＦＰ（Quad Flat Package）
等の他の表面実装型の半導体装置に比べ多数の接続端子
を接地することができ、小型化が有利なものとして知ら
れている。
【０００４】近年において、このＢＧＡ型の半導体装置
がＣＣＤイメージセンサの分野にも取り入れられ、小型
化の要望が強い携帯電話機に搭載されるデジタルカメラ
のイメージセンサチップとして用いられている。
がＣＣＤイメージセンサの分野にも取り入れられ、小型
化の要望が強い携帯電話機に搭載されるデジタルカメラ
のイメージセンサチップとして用いられている。
【０００５】また、ウエハレベルのＣＳＰ（Chip Size
Package）やシリコン（Ｓｉ）貫通技術を用いた３次元
実装技術が注目されてきている。これらの技術は、チッ
プを何層にも貼り合わせた後、Ｓｉを貫通させたり、Ｓ
ｉウエハを表面からＳｉ貫通させた後、積み上げる方法
等が研究されている。
Package）やシリコン（Ｓｉ）貫通技術を用いた３次元
実装技術が注目されてきている。これらの技術は、チッ
プを何層にも貼り合わせた後、Ｓｉを貫通させたり、Ｓ
ｉウエハを表面からＳｉ貫通させた後、積み上げる方法
等が研究されている。
【０００６】
【発明が解決しようとする課題】しかし、従来の３次元
実装技術は、表面からＳｉ貫通等の加工を行い、銅（Ｃ
ｕ）のビアホールを形成するため、表面側にＣＭＰ（Ch
emical Mechanical Polishing）処理が必要であった
り、Ｃｕビア形成後に当該Ｃｕビアとパッドとを繋ぐた
めの再配線が必要であるため、製造工数が多くなってし
まう。
実装技術は、表面からＳｉ貫通等の加工を行い、銅（Ｃ
ｕ）のビアホールを形成するため、表面側にＣＭＰ（Ch
emical Mechanical Polishing）処理が必要であった
り、Ｃｕビア形成後に当該Ｃｕビアとパッドとを繋ぐた
めの再配線が必要であるため、製造工数が多くなってし
まう。
【０００７】
【課題を解決するための手段】そこで、本発明の半導体
装置の製造方法は上記課題に鑑み、シリコンウエハ上に
絶縁膜を介して金属パッドを形成し、当該金属パッド上
に電極接続用の金属ポストを形成する工程と、前記ウエ
ハと当該ウエハを支持する支持板とをフィルムを介して
貼り合わせる工程と、前記ウエハの裏面を研磨する工程
と、前記ウエハの裏面から前記金属パッドまで貫通する
開口を形成する工程と、前記開口の側壁部に絶縁膜を形
成した後に、当該開口内に金属膜を形成する工程と、前
記金属膜上に電極を形成する工程と、前記ウエハの裏面
から前記フィルムまでダイシングする工程と、前記ウエ
ハと前記支持板とを分離する工程とを有することを特徴
とするものである。
装置の製造方法は上記課題に鑑み、シリコンウエハ上に
絶縁膜を介して金属パッドを形成し、当該金属パッド上
に電極接続用の金属ポストを形成する工程と、前記ウエ
ハと当該ウエハを支持する支持板とをフィルムを介して
貼り合わせる工程と、前記ウエハの裏面を研磨する工程
と、前記ウエハの裏面から前記金属パッドまで貫通する
開口を形成する工程と、前記開口の側壁部に絶縁膜を形
成した後に、当該開口内に金属膜を形成する工程と、前
記金属膜上に電極を形成する工程と、前記ウエハの裏面
から前記フィルムまでダイシングする工程と、前記ウエ
ハと前記支持板とを分離する工程とを有することを特徴
とするものである。
【０００８】また、前記ウエハと当該ウエハを支持する
支持板とをフィルムを介して貼り合わせる工程が、前記
ウエハと前記支持板の外径よりも小さい外径を有するフ
ィルムを前記ウエハと前記支持板とで挟んだ状態で、そ
の周端部のみエポキシ樹脂を用いて貼り合わせる工程で
あることを特徴とするものである。
支持板とをフィルムを介して貼り合わせる工程が、前記
ウエハと前記支持板の外径よりも小さい外径を有するフ
ィルムを前記ウエハと前記支持板とで挟んだ状態で、そ
の周端部のみエポキシ樹脂を用いて貼り合わせる工程で
あることを特徴とするものである。
【０００９】更に、前記フィルムが、アセトン溶液に溶
ける有機系フィルムであることを特徴とするものであ
る。
ける有機系フィルムであることを特徴とするものであ
る。
【００１０】また、前記フィルムが、粘着性を有するフ
ィルムであることを特徴とするものである。
ィルムであることを特徴とするものである。
【００１１】更に、前記フィルムとしてＵＶフィルムを
用いる際には、前記支持板として透明ガラスを用いて、
前記ダイシング工程後にＵＶ照射をすることを特徴とす
るものである。
用いる際には、前記支持板として透明ガラスを用いて、
前記ダイシング工程後にＵＶ照射をすることを特徴とす
るものである。
【００１２】そして、前記金属膜上に電極を形成する工
程が、当該金属膜上に金属配線を形成し、当該配線上に
電極を形成する工程を有することを特徴とするものであ
る。
程が、当該金属膜上に金属配線を形成し、当該配線上に
電極を形成する工程を有することを特徴とするものであ
る。
【００１３】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法に係る一実施形態について図面を参照しながら説明
する。
方法に係る一実施形態について図面を参照しながら説明
する。
【００１４】先ず、図１（ａ）に示すようにおよそ６０
０μｍの膜厚のシリコンウエハ（以下、Ｓｉ基板）１上
に酸化膜が形成され、当該酸化膜上に金属（例えば、Ａ
ｌ）パッド２が形成され、当該Ａｌパッド２を被覆する
ようにプラズマＣＶＤ法によるＳｉＯ2膜またはＰＳＧ
膜から成る所定膜厚の酸化膜３を形成する。尚、特に平
坦性を必要とする場合には酸化膜を例えばＣＭＰ研磨等
しても良い。そして、不図示のフォトレジスト膜をマス
クにＡｌパッド２上の酸化膜３をエッチングして当該Ａ
ｌパッド２の一部（表面部）を露出させる。尚、本実施
形態では、前記酸化膜３の膜厚は、全体でおよそ５μｍ
程度としている。
０μｍの膜厚のシリコンウエハ（以下、Ｓｉ基板）１上
に酸化膜が形成され、当該酸化膜上に金属（例えば、Ａ
ｌ）パッド２が形成され、当該Ａｌパッド２を被覆する
ようにプラズマＣＶＤ法によるＳｉＯ2膜またはＰＳＧ
膜から成る所定膜厚の酸化膜３を形成する。尚、特に平
坦性を必要とする場合には酸化膜を例えばＣＭＰ研磨等
しても良い。そして、不図示のフォトレジスト膜をマス
クにＡｌパッド２上の酸化膜３をエッチングして当該Ａ
ｌパッド２の一部（表面部）を露出させる。尚、本実施
形態では、前記酸化膜３の膜厚は、全体でおよそ５μｍ
程度としている。
【００１５】次に、図１（ｂ）に示すように前記Ａｌパ
ッド２及び酸化膜３上にポリイミド膜を形成し、当該ポ
リイミド膜を不図示のフォトレジスト膜をマスクにエッ
チングして前記Ａｌパッド２上に開口部を有するポリイ
ミド膜４を形成する。そして、前記開口部内にニッケル
（Ｎｉ）５、金（Ａｕ）６を形成した後に、その上に銅
（Ｃｕ）メッキしてＣｕ７を埋め込む。また、当該Ｃｕ
７上に当該Ｃｕ７の腐食防止用としてＡｕをメッキ形成
しても良い。尚、本実施形態では、前記開口部内に埋設
された導電部材（Ｎｉ，Ａｕ，Ｃｕ，Ａｕ）の膜厚は、
全体でおよそ２５μｍ程度としている。
ッド２及び酸化膜３上にポリイミド膜を形成し、当該ポ
リイミド膜を不図示のフォトレジスト膜をマスクにエッ
チングして前記Ａｌパッド２上に開口部を有するポリイ
ミド膜４を形成する。そして、前記開口部内にニッケル
（Ｎｉ）５、金（Ａｕ）６を形成した後に、その上に銅
（Ｃｕ）メッキしてＣｕ７を埋め込む。また、当該Ｃｕ
７上に当該Ｃｕ７の腐食防止用としてＡｕをメッキ形成
しても良い。尚、本実施形態では、前記開口部内に埋設
された導電部材（Ｎｉ，Ａｕ，Ｃｕ，Ａｕ）の膜厚は、
全体でおよそ２５μｍ程度としている。
【００１６】ここで、本プロセスが、ＣＣＤイメージセ
ンサに採用される場合には、前記ポリイミド膜４は透明
性のポリイミド膜または透明ガラスエポキシ樹脂等をス
クリーン印刷法を用いて形成する必要がある。
ンサに採用される場合には、前記ポリイミド膜４は透明
性のポリイミド膜または透明ガラスエポキシ樹脂等をス
クリーン印刷法を用いて形成する必要がある。
【００１７】更に言えば、本プロセスを３次元プロセス
に用いないＣＳＰプロセスに適用するものである場合に
は、開口部を形成する必要はなく、ポリイミド膜４の全
面塗布で構わない。
に用いないＣＳＰプロセスに適用するものである場合に
は、開口部を形成する必要はなく、ポリイミド膜４の全
面塗布で構わない。
【００１８】また、図８（ａ）に示すように前記Ａｌパ
ッド２上を含む酸化膜３上にＴｉＷ２１（もしくはＴｉ
Ｗ上にＣｕを形成しても良い。）を形成し、所定パター
ンと成るようにパターニングする。そして、ポリイミド
膜４Ａを介してＣｕ７Ａ（Ａｕ）を形成する、いわゆる
再配線構造を採用しても良い。
ッド２上を含む酸化膜３上にＴｉＷ２１（もしくはＴｉ
Ｗ上にＣｕを形成しても良い。）を形成し、所定パター
ンと成るようにパターニングする。そして、ポリイミド
膜４Ａを介してＣｕ７Ａ（Ａｕ）を形成する、いわゆる
再配線構造を採用しても良い。
【００１９】続いて、図２（ａ）に示すように前記Ｃｕ
７（Ａｕ）上を含むポリイミド膜４上に絶縁フィルム１
０を貼り、当該フィルム１０を介して支持板１１と前記
Ｓｉ基板１側を貼り合わせる。
７（Ａｕ）上を含むポリイミド膜４上に絶縁フィルム１
０を貼り、当該フィルム１０を介して支持板１１と前記
Ｓｉ基板１側を貼り合わせる。
【００２０】ここで、前記支持板１１は、後述するＳｉ
基板１のＢＧ（バックグラインド）時に、Ｓｉ基板１の
割れ等を防止するための支持材で、例えばＳｉ基板や酸
化膜（ガラス基板）やセラミック等を利用している。
尚、本実施形態では、支持材として必要な膜厚として、
およそ４００μｍ程度としている。
基板１のＢＧ（バックグラインド）時に、Ｓｉ基板１の
割れ等を防止するための支持材で、例えばＳｉ基板や酸
化膜（ガラス基板）やセラミック等を利用している。
尚、本実施形態では、支持材として必要な膜厚として、
およそ４００μｍ程度としている。
【００２１】また、前記フィルム１０は、後述するＳｉ
基板１と支持板１１との分離工程における作業性向上を
図る目的で、アセトンに溶ける有機膜を採用している。
尚、本実施形態では、フィルム１０の膜厚をおよそ４０
０μｍ程度としている。
基板１と支持板１１との分離工程における作業性向上を
図る目的で、アセトンに溶ける有機膜を採用している。
尚、本実施形態では、フィルム１０の膜厚をおよそ４０
０μｍ程度としている。
【００２２】更に、当該フィルム１０の外周部には、図
２（ｂ）に示すようにエポキシ樹脂１２を充填すること
で、当該フィルム１０を密封し、固めている。これによ
り、各種作業中における有機溶媒等の薬液の侵入を防止
している。
２（ｂ）に示すようにエポキシ樹脂１２を充填すること
で、当該フィルム１０を密封し、固めている。これによ
り、各種作業中における有機溶媒等の薬液の侵入を防止
している。
【００２３】尚、Ｓｉ基板１のＢＧ工程におけるバック
グラインド膜厚が少ない場合には、支持板１１を貼り付
ける工程は省略できる。
グラインド膜厚が少ない場合には、支持板１１を貼り付
ける工程は省略できる。
【００２４】次に、図３（ａ）に示すようにＳｉ基板１
側をＢＧ処理して、当該Ｓｉ基板１の膜厚をおよそ１０
〜１００μｍ程度まで薄膜化できる。このとき、前記支
持板１１が、ＢＧ工程時にＳｉ基板１を支持する。そし
て、ＢＧ処理したＳｉ基板１の裏面側におよそ０．０１
μｍ程度の酸化膜１３を形成する。尚、前記酸化膜１３
の代わりにシリコン窒化膜やポリイミドから成る有機系
絶縁物を形成しても良い。更に言えば、前記ＢＧ工程に
おいて、Ｃｕ上の平坦性に左右されないため、そのまま
バックグラインド可能であり、作業性が良い。
側をＢＧ処理して、当該Ｓｉ基板１の膜厚をおよそ１０
〜１００μｍ程度まで薄膜化できる。このとき、前記支
持板１１が、ＢＧ工程時にＳｉ基板１を支持する。そし
て、ＢＧ処理したＳｉ基板１の裏面側におよそ０．０１
μｍ程度の酸化膜１３を形成する。尚、前記酸化膜１３
の代わりにシリコン窒化膜やポリイミドから成る有機系
絶縁物を形成しても良い。更に言えば、前記ＢＧ工程に
おいて、Ｃｕ上の平坦性に左右されないため、そのまま
バックグラインド可能であり、作業性が良い。
【００２５】更に、図３（ｂ）に示すように不図示のフ
ォトレジスト膜をマスクに前記酸化膜１３及びＳｉ基板
１をエッチングして開口部１４を形成する。続いて、図
４（ａ）に示すように前記開口部１４から露出した酸化
膜３をエッチングして、前記Ａｌパッド２を露出させ
る。そして、開口部１４ａ内の前記Ａｌパッド２上を含
む酸化膜１３上を被覆するようにＣＶＤ法による酸化膜
を形成し、当該酸化膜を異方性エッチングして開口部１
４ａの側壁部に酸化膜を残膜させてサイドウォールスペ
ーサ膜１５を形成する。尚、酸化膜のＣＶＤ成膜処理温
度は、２００℃程度の低温度が良い。また、シリコン窒
化膜を用いてサイドウォールスペーサ膜１５を形成して
も良い。
ォトレジスト膜をマスクに前記酸化膜１３及びＳｉ基板
１をエッチングして開口部１４を形成する。続いて、図
４（ａ）に示すように前記開口部１４から露出した酸化
膜３をエッチングして、前記Ａｌパッド２を露出させ
る。そして、開口部１４ａ内の前記Ａｌパッド２上を含
む酸化膜１３上を被覆するようにＣＶＤ法による酸化膜
を形成し、当該酸化膜を異方性エッチングして開口部１
４ａの側壁部に酸化膜を残膜させてサイドウォールスペ
ーサ膜１５を形成する。尚、酸化膜のＣＶＤ成膜処理温
度は、２００℃程度の低温度が良い。また、シリコン窒
化膜を用いてサイドウォールスペーサ膜１５を形成して
も良い。
【００２６】次に、図４（ｂ）に示すように前記開口部
１４ａ内にサイドウォールスペーサ膜１５を介して窒化
チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）等のバ
リア膜１６をスパッタ形成し、当該バリア膜１６を介し
て前記開口部１４ａ内にＣｕ１７を埋設する。尚、本工
程では、先ずバリア膜１６上にＣｕシード、Ｃｕメッキ
処理を施し、当該Ｃｕをアニール処理する。そして、当
該Ｃｕを開口部１４ａ内に埋設させている。ここで、平
坦性を特に必要とする場合は、当該ＣｕをＣＭＰ研磨す
る。
１４ａ内にサイドウォールスペーサ膜１５を介して窒化
チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）等のバ
リア膜１６をスパッタ形成し、当該バリア膜１６を介し
て前記開口部１４ａ内にＣｕ１７を埋設する。尚、本工
程では、先ずバリア膜１６上にＣｕシード、Ｃｕメッキ
処理を施し、当該Ｃｕをアニール処理する。そして、当
該Ｃｕを開口部１４ａ内に埋設させている。ここで、平
坦性を特に必要とする場合は、当該ＣｕをＣＭＰ研磨す
る。
【００２７】更に、図５（ａ）に示すように前記Ｃｕ１
７上に、当該Ｃｕ１７が埋設された開口部１４ａの開口
サイズよりも幾分広い開口を有するソルダーマスク１８
を形成し、当該マスク１８を介して当該開口上に半田ペ
ーストをスクリーン印刷し、当該半田ペーストをリフロ
ー処理することで、Ｃｕ１７上に半田ボール１９を形成
する。尚、本実施形態では、ソルダーマスク１８とし
て、２００℃でイミド化可能なリカコートから成るポリ
イミド膜を用いている。
７上に、当該Ｃｕ１７が埋設された開口部１４ａの開口
サイズよりも幾分広い開口を有するソルダーマスク１８
を形成し、当該マスク１８を介して当該開口上に半田ペ
ーストをスクリーン印刷し、当該半田ペーストをリフロ
ー処理することで、Ｃｕ１７上に半田ボール１９を形成
する。尚、本実施形態では、ソルダーマスク１８とし
て、２００℃でイミド化可能なリカコートから成るポリ
イミド膜を用いている。
【００２８】尚、図８（ｂ）に示すように前記Ｃｕ１７
上を含む酸化膜１３上にＡｌ膜３１及びＮｉ膜（Ａｕ
膜）３２を形成し、所定パターンと成るようにパターニ
ングする。そして、ソルダーマスク１８Ａを介して半田
ボール１９Ａを形成する構造を採用しても良い。
上を含む酸化膜１３上にＡｌ膜３１及びＮｉ膜（Ａｕ
膜）３２を形成し、所定パターンと成るようにパターニ
ングする。そして、ソルダーマスク１８Ａを介して半田
ボール１９Ａを形成する構造を採用しても良い。
【００２９】続いて、図５（ｂ）に示すように前記Ｓｉ
基板１側を前記フィルム１０に到達する位置までダイシ
ングする。
基板１側を前記フィルム１０に到達する位置までダイシ
ングする。
【００３０】そして、不図示のアセトン溶液槽内に当該
Ｓｉ基板１を浸すことで、図６（ｂ）に示すように前記
ダイシングライン（Ｄ）からアセトンが侵入し、前記フ
ィルム１０を溶解する。従って、前記Ｓｉ基板１（各チ
ップ）と支持板１１とが自動的に分離され、図６（ａ）
に示すような単体のＣＳＰチップ２０が完成する。
Ｓｉ基板１を浸すことで、図６（ｂ）に示すように前記
ダイシングライン（Ｄ）からアセトンが侵入し、前記フ
ィルム１０を溶解する。従って、前記Ｓｉ基板１（各チ
ップ）と支持板１１とが自動的に分離され、図６（ａ）
に示すような単体のＣＳＰチップ２０が完成する。
【００３１】このように本実施形態では、アセトンに溶
解する有機系のフィルム１０を用いてＳｉ基板１と支持
板１１とを貼り合わせているため、ダイシング後に、Ｓ
ｉ基板１をアセトンに浸すだけで両者を簡単に分離する
ことができ、作業性が良い。
解する有機系のフィルム１０を用いてＳｉ基板１と支持
板１１とを貼り合わせているため、ダイシング後に、Ｓ
ｉ基板１をアセトンに浸すだけで両者を簡単に分離する
ことができ、作業性が良い。
【００３２】また、前記フィルム１０の代わりに粘着力
の弱いフィルムを用いて、ダイシング後に、物理的にチ
ップを剥がすものであっても良い。更に言えば、支持板
１１として透明ガラスを用いる場合には、有機系フィル
ム１０としてＵＶテープを貼り、ダイシング後にＵＶ照
射をし、チップを剥がせば良い。
の弱いフィルムを用いて、ダイシング後に、物理的にチ
ップを剥がすものであっても良い。更に言えば、支持板
１１として透明ガラスを用いる場合には、有機系フィル
ム１０としてＵＶテープを貼り、ダイシング後にＵＶ照
射をし、チップを剥がせば良い。
【００３３】加えて、ダイシングした後に、例えばウエ
ハの裏面からホットプレートで熱を加えて、ウエハと支
持基板１１で挟まれた有機膜（フィルム１０）を溶かし
て軟化させることで両者を剥がすものであっても良い。
このとき、フィルム１０がアセトンに溶ける有機膜であ
るときは、２００℃程度の加熱を、ポリイミド膜を利用
した場合では４００℃程度の加熱で当該フィルム１０は
解ける。
ハの裏面からホットプレートで熱を加えて、ウエハと支
持基板１１で挟まれた有機膜（フィルム１０）を溶かし
て軟化させることで両者を剥がすものであっても良い。
このとき、フィルム１０がアセトンに溶ける有機膜であ
るときは、２００℃程度の加熱を、ポリイミド膜を利用
した場合では４００℃程度の加熱で当該フィルム１０は
解ける。
【００３４】Ｓｉ基板１と支持板１１とを剥がす別形態
としては、ダイシング前に、エッジのエポキシ樹脂を、
ウエハを縦にして回転させ、外周だけ酸などの薬品に浸
して剥がす方法もある。又、刃物をウエハとチップの間
のエッジのエポキシ樹脂に入れて切り離す方法もある。
そして、両方法の後、ＢＧテープを貼ってダイシングす
る。
としては、ダイシング前に、エッジのエポキシ樹脂を、
ウエハを縦にして回転させ、外周だけ酸などの薬品に浸
して剥がす方法もある。又、刃物をウエハとチップの間
のエッジのエポキシ樹脂に入れて切り離す方法もある。
そして、両方法の後、ＢＧテープを貼ってダイシングす
る。
【００３５】そして、図７に示すように前記単体のＣＳ
Ｐチップ２０をＣｕ７（Ａｕ）と半田ボール１９とを金
属密着でＣＳＰチップ２０同士を密着（積層）させるこ
とで、３次元実装が（何層でも）可能となり、チップサ
イズの同じもの（メモリ等）であれば大容量化が図れ
る。
Ｐチップ２０をＣｕ７（Ａｕ）と半田ボール１９とを金
属密着でＣＳＰチップ２０同士を密着（積層）させるこ
とで、３次元実装が（何層でも）可能となり、チップサ
イズの同じもの（メモリ等）であれば大容量化が図れ
る。
【００３６】
【発明の効果】本発明では、従来の３次元実装技術のよ
うに表面からＳｉ貫通等の加工を行い、銅（Ｃｕ）のビ
アホールを形成するため、表面側にＣＭＰ（Chemical M
echanical Polishing）処理を必要としない。また、Ｃ
ｕビア形成後に当該Ｃｕビアとパッドとを繋ぐための再
配線が不要であるため、製造工数が増大することがな
い。
うに表面からＳｉ貫通等の加工を行い、銅（Ｃｕ）のビ
アホールを形成するため、表面側にＣＭＰ（Chemical M
echanical Polishing）処理を必要としない。また、Ｃ
ｕビア形成後に当該Ｃｕビアとパッドとを繋ぐための再
配線が不要であるため、製造工数が増大することがな
い。
【００３７】更に言えば、Ｃｕ上の平坦性に左右されな
いため、そのままバックグラインド可能である。
いため、そのままバックグラインド可能である。
【００３８】また、支持板１１とＳｉ基板１とは、張り
合わせた後にＢＧ（バックグラインド）及びその後の処
理をしているため、チップの膜厚はいくらでも薄くでき
る。
合わせた後にＢＧ（バックグラインド）及びその後の処
理をしているため、チップの膜厚はいくらでも薄くでき
る。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
Claims (6)
- 【請求項１】 シリコンウエハ上に絶縁膜を介して金属
パッドを形成し、当該金属パッド上に電極接続用の金属
ポストを形成する工程と、 前記ウエハと当該ウエハを支持する支持板とを絶縁フィ
ルムを介して貼り合わせる工程と、 前記ウエハの裏面を研磨する工程と、 前記ウエハの裏面から前記金属パッドまで貫通する開口
を形成する工程と、 前記開口の側壁部に絶縁膜を形成した後に、当該開口内
に金属膜を形成する工程と、 前記金属膜上に電極を形成する工程と、 前記ウエハの裏面から前記フィルムまでダイシングする
工程と、 前記ウエハと前記支持板とを分離する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ウエハと当該ウエハを支持する支持
板とをフィルムを介して貼り合わせる工程が、前記ウエ
ハと前記支持板の外径よりも小さい外径を有するフィル
ムを前記ウエハと前記支持板とで挟んだ状態で、その周
端部のみエポキシ樹脂を用いて貼り合わせる工程である
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記フィルムが、アセトン溶液に溶ける
有機系フィルムであることを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項４】 前記フィルムが、粘着性を有するフィル
ムであることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項５】 前記フィルムとしてＵＶテープを用いる
際には、前記支持板として透明ガラスを用いて、前記ダ
イシング工程後にＵＶ照射をすることを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項６】 前記金属膜上に電極を形成する工程が、
当該金属膜上に金属配線を形成し、当該配線上に電極を
形成する工程を有することを特徴とする請求項１に記載
の半導体装置の製造方法。
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| JP2002111571A JP4212293B2 (ja) | 2002-04-15 | 2002-04-15 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003309221A true JP2003309221A (ja) | 2003-10-31 |
| JP2003309221A5 JP2003309221A5 (ja) | 2005-09-22 |
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