JP2003309531A - クロスコネクトスイッチおよび方路監視支援装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、クロスコネクトスイッチおよび
方路監視支援装置に関し、デバイスの速度の上限値に阻
まれることなく、高次群におけるクロスコネクトが安価
に、かつ確度高く達成されることを目的とする。 【解決手段】 それぞれ時分割多重化された複数のチャ
ネルのデータが入力される複数の書き込みポートと、ラ
ンダムアクセスが可能な複数の読み出しポートとを有す
るマルチポート記憶手段１１と、複数の読み出しポート
に個別に与えられるアドレスを格納した保持記憶手段１
２と、各書き込みポートにシーケンシャルに書き込みア
ドレスを与えて複数のチャネル単位でデータの書き込み
を行い、前記保持記憶手段１２に格納されたアドレスを
前記複数の読み出しポートにそれぞれ与える制御手段１
３とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期転送モードが
適用された伝送系のノードにおいて、入方路から与えら
れる高次群の信号を所望の対地との間に形成された出方
路に振り分けるクロスコネクトスイッチと、その信号に
多重化され、かつ監視されるべき所望の情報を抽出して
外部に通知する方路監視支援装置とに関する。

【０００２】

【従来の技術】近年、インタネットや移動通信端末の普
及と共に、同期転送モードが適用された既存の網を介し
て伝送されるべきトラヒックも著しく増加しつつある。
したがって、このような網の上位階梯のノードでは、例
えば、ＯＣ−１９２等の次群毎にクロスコネクトを行う
クロスコネクト装置を介して、各方路のトラヒックの分
布に適合した回線の割り付けが適宜行われている。図１
４は、クロスコネクト装置が備えられたネットワークの
構成例を示す図である。

【０００３】図において、クロスコネクト装置１４０-
u、１４０-dは、２つの異なる網１４１-1、１４１-2に
それぞれ設置されたノード１４２-1、１４２-2の間にお
ける上りのリンクと下りのリンクとにそれぞれ配置され
る。このようなクロスコネクト装置１４０-uは、下記の
要素から構成される。 ・ ノード１４２-2の対応するｎ個の出方路にそれぞれ
接続された光−電気変換部（ＯＲ）１４３-u1〜１４３-
un ・ 光−電気変換部１４３-u1〜１４３-unの後段にそれ
ぞれ配置された逆多重化部（ＤＭＵＸ）１４４-u1〜１
４３-un ・ 逆多重化部（ＤＭＵＸ）１４４-u1〜１４３-unの第
１ないし第ｋの出力にそれぞれ接続されたｎ個の入力を
有するクロスコネクトスイッチ１４５-u1〜１４５-uk ・ これらのクロスコネクトスイッチ１４５-u1〜１４
５-ukの第１ないし第ｎの出力にそれぞれ接続された多
重化部（ＤＭＵＸ）１４６-u1〜１４６-un ・ 多重化部（ＤＭＵＸ）１４６-u1〜１４６-unの後段
に最終段として個別に配置された電気−光変換部（Ｏ
Ｓ）１４７-u1〜１４７-un なお、クロスコネクト装置１４０-dの構成については、
クロスコネクト装置１４０-uの構成と同じであるので、
ここでは、その説明を省略する。

【０００４】さらに、クロスコネクトスイッチ１４５-u
1 は、図１５に示すように、下記の要素から構成され
る。 ・ 逆多重化部（ＤＭＵＸ）１４４-u1〜１４４-unによ
って主信号（ここでは、簡単のため、ＳＴＭ方式基づい
て１９２チャネルの伝送情報が多重化されたフレームの
列を示す主信号であると仮定する。）が並行して入力さ
れるスイッチ部１５０-u101〜１５０-u116およびＯＨド
ロップ部１５１-u1 ・ クロスコネクトスイッチ１４５-u1〜１４５-ukの動
作を統括するプロセッサ１５２ ・ このプロセッサ１５２-u1の対応する出力ポートに
接続され、かつ上述したスイッチ部１５０-u101〜１５
０-u116の対応する入力に接続された出力を有するアド
レス変換部１５３-u1 スイッチ部１５０-u101 は、下記の要素から構成され
る。

【０００５】・ 上述した主信号が入力されるＴＳＷ部
１６１-u101 ・ そのＴＳＷ部１６１-u101 が有する１６個の１２８
ビット長（ここでは、簡単のため、隣接する８ビット毎
からなる１６バイトから構成されると仮定する。）の読
み出しポートに接続された入力を有するセレクタ１６２
-u101 ・ このセレクタ１６２-u101 の後段に最終段として配
置されたインサータ１６３-u101 ・ 上述したアドレス変換部１５３-u1 の対応する出力
に接続された入力と、ＴＳＷ部１６１-u101 、セレクタ
１６２-u101 およびインサータ１６３-u101 の制御入力
にそれぞれ接続された出力とを有するスイッチ制御部１
６４-u101 ・ このスイッチ制御部１６４-u101 の配下で作動し、
かつ二面メモリとして構成されたＡＣＭ部１６５-u101 なお、以下では、セレクタ１６２-u101 については、簡
単のため、クロスコネクトによって所定のチャネルが振
り分けられるべき単一の対地に対応すると仮定する。

【０００６】また、スイッチ部１５０-u102〜１５０-u1
16の構成については、スイッチ部１５０-u101の構成と
同じであるので、ここでは、その説明を省略する。ＯＨ
ドロップ部１５１-u1 は、下記の要素から構成される。 ・ 上述した主信号が与えられるドロッパ１７０-u1 ・ そのドロッパ１７０-u1 の後段に縦続接続されたラ
ッチ１７１-u1 および並−直列変換部１７２-u1 ・ これらのドロッパ１７０-u1 、ラッチ１７１-u1 お
よび並−直列変換部１７２-u1 の制御入力に接続された
出力を有するＰＧ部１７３-u1 なお、クロスコネクトスイッチ１４５-u2〜１４５-ukの
構成については、クロスコネクトスイッチ１４５-u1 の
構成と同じであるので、以下では、その説明を省略す
る。

【０００７】また、以下では、クロスコネクトスイッチ
１４５-u1〜１４５-ukに共通の事項については、簡単の
ため、個々の符号に付加された第一の添え文字「ｕ」と
第二の添え文字「１」〜「ｋ」を省略して記述する。さ
らに、以下では、スイッチ部１５０-u101〜１５０-u116
に共通の事項については、簡単のため、個々の符号に付
加された第一の添え文字「ｕ」と、第二の添え文字
「１」〜「ｋ」とに併せて、第三および第四の添え文字
「０１」〜「１６」を省略して記述する。

【０００８】このような構成のクロスコネクト装置で
は、プロセッサ１５２は、主導的に、あるいは上位の装
置（保守や運用にかかわる処理を行う交換機や伝送装
置）と連係することによって、アドレス変換部１５３に
「所望のクロスコネクトの実現に供されるべきアドレス
の集合」を与える。アドレス変換部１５３は、このよう
なアドレスの集合に下記の項目に整合した処理を施すこ
とによってアドレスの列を生成し、そのアドレスの列を
スイッチ制御部１６４に与える。

【０００９】・ タイムスイッチとして作動するＴＳＷ
部１６１と、そのタイムスイッチに連係する空間スイッ
チとして作動するセレクタ１６２との構成 ・ これらのＴＳＷ部１６１およびセレクタ１６２に対
するアクセスの過程におけるアドレス変換部１５３、ス
イッチ制御部１６４およびＡＣＭ部１６５の負荷分散や
機能分散の形態 なお、このようなアドレスの列に含まれる個々のアドレ
スについては、ここでは、簡単のため、ＴＳＷ部１６１
に与えられるべき１６個の読み出しアドレスと、セレク
タ１６２に与えられるべき選択信号とが所定の形式でパ
ックされることによって構成されると仮定する。

【００１０】スイッチ制御部１６４は、ＡＣＭ部１６５
の領域管理（二面に対して書き込みと読み出しとをフレ
ーム周期で交互にを行う処理を含む。）を行い、かつ上
述した主信号とのフレーム同期の下でこのＡＣＭ部１６
５に対するアクセスを主導的に行うことによって、上述
したアドレスの列に含まれる個々のアドレスをその領域
管理の下で特定された記憶領域に適宜格納する。

【００１１】さらに、スイッチ制御部１６４は、上述し
たフレーム同期の下で、既述の主信号の速度および形式
に適合し、かつサイクリックな連続番号の列として与え
られる書き込みアドレスの列をＴＳＷ部１６１の書き込
みポートに与える。したがって、ＴＳＷ部１６１の記憶
領域には、上述した主信号で示されるフレームの個々の
フィールド（タイムスロット）の内容である伝送情報が
これらの記憶領域のアドレスの順に反復して格納され
る。

【００１２】また、スイッチ制御部１６４は、既述のフ
レーム同期の下で各フレームに含まれる個々のフィール
ド（タイムスロット）の期間を識別する。さらに、スイ
ッチ制御部１６４は、これらの期間には、ＴＳＷ部１６
１の読み出しポートとセレクタ部１６２の選択入力と
に、ＡＣＭ部１６５の対応する記憶領域に先行して格納
されていたアドレスを与える。

【００１３】なお、以下では、このようなアドレスの
内、ＴＳＷ部１６１の読み出しポートとセレクタ部１６
２の選択入力とに与えられるべきアドレスについては、
それぞれ「部分アドレス」および「選択アドレス」とい
う。ＴＳＷ部１６１は、既述の書き込みアドレスの列に
応じて先行して書き込まれた伝送情報の内、上述した部
分アドレスで示される記憶領域に書き込まれた１２８ビ
ット長の情報（隣接する８ビットからなる伝送情報が１
６個パックされて構成される。）を出力する。

【００１４】セレクタ１６２は、これらの１６個の情報
の内、上述した選択アドレスで示される単一の情報を選
択し、その単一の情報の列が含まれる所定のフレームを
示す信号を出力する。インサータ１６３は、このような
信号で示されるフレームのフィールドの内、スイッチ制
御部１６４によって指定されるフィールドに、保守や運
用にかかわる情報（例えば、末実装メッセージＵＮＥＱ
や警報表示信号ＡＩＳ）をインサートすることによっ
て、上記の所望の対地に振り分けられるべきフィールド
（タイムスロット）の列からなるフレームを示す出力信
号を出力する。

【００１５】また、ＯＨドロップ部１５１では、ドロッ
パ１７０は、既述の主信号で示されるフレームに含まれ
るフィールド（タイムスロット）の内、ＰＧ部１７３に
よって指定され、かつオーバヘッドが配置されているこ
とが既知であるフィールド（タイムスロット）の内容を
抽出する。ラッチ１７１はこのようにして抽出されたフ
ィールド（タイムスロット）の内容をそのＰＧ部１７３
の主導の下で保持し、並列−直列変換部１７２は、その
保持された内容を所定の形式の直列信号に変換して外部
に出力する。

【００１６】

【発明が解決しようとする課題】ところで、上述した従
来例では、主信号の容量が８０ギガビット／秒ないし１
１０ギガビット／秒以下となる程度にその主信号の多重
度が小さい場合には、既存の回路方式、デバイス、実装
（レイアウト）および布線にかかわる技術が適用される
ことによって、所望のクロスコネクトの達成と、伝送系
や網の保守や運用の形態に対する柔軟な適応とが可能で
あった。しかし、上述した多重度がさらに大きな値に設
定され、かつ主信号の容量が１６０ギガビット／秒以上
となる場合には、このようなクロスコネクトは、下記の
技術的な制約によって実現が阻まれ、あるいは実現され
ても、ハードウエアの規模や消費電力が著しく増大する
可能性が大きかった。

【００１７】・ ハードウエアの規模は、一般に、多重
度の二乗に比例して増大する。 ・ ＬＳＩ化その他によって布線のインピーダンスが極
限まで低減された場合であっても、実際の回路を構成す
るデバイスの速度の上限値は、許容され得る価格性能比
の範囲では、７８メガヘルツ程度である。 ・ その速度の上限にかかわる制約は理論的には並列処
理によって克服可能であるが、この並列処理が行われる
べき語の語長が大きいほど、ＬＳＩ化やパッケージ化の
実現に必要な信号線の数やピン数が増大し、これらのピ
ンの配置および熱設計に著しい制約を伴う。

【００１８】本発明は、デバイスの速度の上限値に阻ま
れることなく、従来例より大幅な高い次群においてクロ
スコネクトが安価に、かつ確度高く達成されるクロスコ
ネクトスイッチおよび方路監視支援装置を提供すること
を目的とする。

【００１９】

【課題を解決するための手段】図１は、本発明にかかわ
るクロスコネクトスイッチの第一の原理ブロック図であ
る。請求項１に記載の発明では、マルチポート記憶手段
１１は、それぞれ時分割多重化された複数のチャネルの
データが入力される複数の書き込みポートと、ランダム
アクセスが可能な複数の読み出しポートとを有する。保
持記憶手段１２には、複数の読み出しポートに個別に与
えられるアドレスが格納される。制御手段１３は、複数
のチャネルに同期して各書き込みポートにシーケンシャ
ルに書き込みアドレスを与えて複数のチャネル単位でデ
ータの書き込みを行い、保持記憶手段１２に格納された
アドレスを複数の読み出しポートにそれぞれ与える。

【００２０】すなわち、マルチポート記憶手段１１のサ
イズが時分割多重化された伝送情報の語長の総和より小
さな値に設定されても、そのマルチポート記憶手段１１
に備えられる読み出しポートの数が大きいほど多くの出
方路の収容が可能となり、かつ安価にブロックを伴うこ
となくクロスコネクトが達成される。したがって、マル
チポート記憶手段１１が有効に活用され、かつ多重度が
大きい場合であっても、ハードウエアのサイズが大幅に
増加することなく、布線の数やピン数の増大と、これら
の布線およびピンの配置および熱設計にかかわる制約が
大幅に緩和される。

【００２１】図２は、本発明にかかわるクロスコネクト
スイッチの第二の原理ブロック図である。請求項２に記
載の発明では、マルチポート記憶手段１１は、それぞれ
時分割多重化された複数のチャネルのデータが入力され
る複数の書き込みポートと、ランダムアクセスが可能な
複数の読み出しポートとを有する。保持記憶手段１２Ａ
には、複数の書き込みポートに与えられるアドレスが格
納される。制御手段１３Ａは、各読み出しポートにシー
ケンシャルに書き込みアドレスを与えて複数のチャネル
単位でデータの読み出しを行い、保持記憶手段１２Ａに
格納されたアドレスを書き込みポートにそれぞれ与え
る。

【００２２】すなわち、マルチポート記憶手段１１のサ
イズが時分割多重化された伝送情報の語長の総和より小
さな値にされても、そのマルチポート記憶手段１１に備
えられる読み出しポートの数が大きいほど多くの出方路
の収容が可能となり、かつ安価にブロックを伴うことな
くクロスコネクトが達成される。したがって、マルチポ
ート記憶手段１１が有効に活用され、かつ多重度が大き
い場合であっても、ハードウエアのサイズが大幅に増加
することなく、布線の数やピン数の増大と、これらの布
線およびピンの配置および熱設計にかかわる制約が大幅
に緩和される。

【００２３】請求項３に記載の発明では、複数のマルチ
ポート記憶手段２１-1〜２１-Nは、それぞれ時分割多重
化された複数のチャネルのデータが入力される書き込み
ポートと、ランダムアクセスが可能な複数の読み出しポ
ートとを個別に有し、共通のチャネルのデータが配信さ
れるべきチャネルの最大の数Ｎに等しい。保持記憶手段
２２には、読み出しポートに与えられるアドレスが格納
される。制御手段２３は、各書き込みポートにシーケン
シャルに書き込みアドレスを与えて複数チャネル単位で
データの書き込みを行い、保持記憶手段２２に格納され
たアドレスをマルチポート記憶手段２１-1〜２１-Nの読
み出しポートに与える。

【００２４】すなわち、マルチポート記憶手段２１-1〜
２１-Nの個々の読み出しポートに対応した対地には、こ
れらの読み出しポートを介する読み出しの周期が短縮さ
れることなく、所望の共通のチャネルの伝送情報が並行
して配信される。したがって、搭載されるべきマルチポ
ート記憶手段２１-1〜２１-Nの数Ｎが上記の共通のチャ
ネルの伝送情報が配信されるべき対地の数以上に設定さ
れ、かつ許容される程度に少ない限り、これらのマルチ
ポート記憶手段２１-1〜２１-Nの読み出しポートに対す
るアクセスの頻度（周期）が何ら変更されることなく、
所望の対地に対するマルチキャストが確度高く達成され
る。

【００２５】請求項４に記載の発明では、複数のマルチ
ポート記憶手段２１-1〜２１-nは、それぞれ時分割多重
化された複数のチャネルのデータが入力される書き込み
ポートと、ランダムアクセスが可能な複数の読み出しポ
ートとを個別に有し、共通のチャネルのデータが配信さ
れるべきチャネルの最大の数Ｎ未満である。保持記憶手
段２２Ａには、読み出しポートに与えられるべきアドレ
スが格納される。制御手段２３Ａは、書き込みポートに
シーケンシャルに書き込みアドレスを与えて複数のチャ
ネル単位でデータの書き込みを行い、最大の数Ｎとマル
チポート記憶手段２１-1〜２１-nの数ｎとの比に対する
この書き込み読み出しアドレスが更新される周期の商以
下の周期で、保持記憶手段２２Ａに格納されたアドレス
を読み出しポートに与える。

【００２６】すなわち、マルチポート記憶手段２１-1〜
２１-Nの個々の読み出しポートが書き込みサイクルの整
数分の一の周期で反復してアクセスされることによっ
て、備えられるべきマルチポート記憶手段２１-1〜２１
-Nの数が削減され、これらの読み出しポートに対応した
個々の対地には、所望の共通のチャネルの伝送情報が並
行して配信される。

【００２７】したがって、マルチポート記憶手段２１-1
〜２１-Nのアクセスタイムが有効に利用されることによ
って構成の簡略化が図られ、かつ所望の対地に対するマ
ルチキャストが確度高く達成される。請求項５に記載の
発明では、複数のマルチポート記憶手段２１-1〜２１-N
は、それぞれ時分割多重化された複数のチャネルのデー
タが入力される書き込みポートと、共通のチャネルのデ
ータが配信されるべきチャネルの最大の数Ｎに等しい。
保持記憶手段２２Ｂには、書き込みポートに与えられる
アドレスが格納される。制御手段２３Ｂは、各読み出し
ポートにシーケンシャルに読み出しアドレスを与えて複
数のチャネル単位でデータの読み出しを行い、保持記憶
手段２２Ｂに格納されたアドレスをマルチポート記憶手
段２１-1〜２１-Nの書き込みポートに与える。

【００２８】すなわち、マルチポート記憶手段２１-1〜
２１-Nの個々の読み出しポートに対応した対地には、こ
れらの読み出しポートを介する読み出しの周期が短縮さ
れることなく、所望の共通のチャネルの伝送情報が並行
して配信される。したがって、搭載されるべきマルチポ
ート記憶手段２１-1〜２１-Nの数Ｎが上記の共通のチャ
ネルの伝送情報が配信されるべき対地の数以上に設定さ
れ、かつ許容される程度に少ない限り、これらのマルチ
ポート記憶手段２１-1〜２１-Nの読み出しポートに対す
るアクセスの頻度（周期）が何ら変更されることなく、
所望の対地に対するマルチキャストが確度高く達成され
る。

【００２９】請求項６に記載の発明では、複数のマルチ
ポート記憶手段２１-1〜２１-nは、それぞれ時分割多重
化された複数のチャネルのデータが入力される書き込み
ポートと、ランダムアクセスが可能な複数の読み出しポ
ートとを個別に有し、共通のチャネルのデータが配信さ
れるべきチャネルの最大の数Ｎ未満である。保持記憶手
段２２Ｃには、書き込みポートに与えられるアドレスが
格納される。制御手段２３Ｃは、読み出しポートにシー
ケンシャルに書き込みアドレスを与えて複数のチャネル
単位でのデータの読み出しを行い、最大の数Ｎとマルチ
ポート記憶手段２１-1〜２１-nの数ｎとの比に対するこ
の読み出しアドレスが更新される周期の商以下の周期
で、保持記憶手段２２Ｃに格納されたアドレスを書き込
みポートに与える。

【００３０】すなわち、マルチポート記憶手段２１-1〜
２１-Nの個々の読み出しポートが書き込みサイクルの整
数分の一の周期で反復してアクセスされることによっ
て、備えられるべきマルチポート記憶手段２１-1〜２１
-Nの数が削減されると共に、これらの読み出しポートに
対応した個々の対地には、所望の共通のチャネルの伝送
情報が並行して配信される。

【００３１】したがって、マルチポート記憶手段２１-1
〜２１-Nのアクセスタイムが有効に利用されることによ
って構成の簡略化が図られ、かつ所望の対地に対するマ
ルチキャストが確度高く達成される。請求項７に記載の
発明と、この発明の第一および第二の下位概念の発明で
は、マルチポート記憶手段１１、２１-1〜２１-N、２１
-1〜２１-nは、クロスコネクトの対象である前記時分割
多重された複数チャネルのデータとは別のデータを記憶
する記憶領域を備える。制御手段１３、１３Ａ、２３、
２３Ａ、２３Ｂ、２３Ｃは、マルチポート記憶手段１
１、２１-1〜２１-N、２１-1〜２１-nの読み出しポート
に、別のデータが格納された記憶領域のアドレスを与え
る。

【００３２】すなわち、所望のチャネルに対応する上述
した別のデータの配置を可能とする専用のハードウエア
が搭載されていた従来例に比べて、多重度の如何にかか
わらず、ハードウエアの規模が削減され、かつランニン
グコストが削減される。したがって、構成の標準化に併
せて、簡略化が図られる。請求項８に記載の発明では、
書き込みポートを介してマルチポート記憶手段１１、２
１-1〜２１-N、２１-1〜２１-nの全てまたは一部に書き
込まれるべき語の一部には、保守と運用との双方もしく
は何れか一方にかかわる情報が含まれる。保持記憶手段
１２、１２Ａ、２２、２２Ａ、２２Ｂ、２２Ｃの記憶領
域の内、時分割多重化に適用されたフレーム構成に適応
する規定の時点に制御手段１３、１３Ａ、２３、２３
Ａ、２３Ｂ、２３Ｃとの連係の下で読み出されるべき記
憶領域には、情報が格納されたマルチポート記憶手段１
１、２１-1〜２１-N、２１-1〜２１-nの記憶領域のアド
レスが格納される。

【００３３】すなわち、マルチポート記憶手段１１、２
１-1〜２１-N、２１-1〜２１-nの読み出しポートに与え
られ、かつ所望のチャネルに対する上述した情報の配置
を可能とする読み出しアドレスは、保持記憶手段１２、
１２Ａ、２２、２２Ａ、２２Ｂ、２２Ｃに予め格納さ
れ、かつ制御手段１３、１３Ａ、２３、２３Ａ、２３
Ｂ、２３Ｃによって特異な処理が何ら施されることなく
順次読み出されることによって得られる。

【００３４】したがって、請求項７に記載の発明と同様
に、多重度の如何にかかわらずハードウエアの規模の削
減と、ランニングコストの削減とが図られ、さらに、そ
の請求項７に記載の発明より構成が簡略化される。図３
は、本発明にかかわる方路監視支援装置の原理ブロック
図である。請求項９に記載の発明では、記憶手段３１
は、時分割多重化された複数のチャネルの伝送情報をそ
の伝送情報の語長の複数倍以上の語長の語単位にサイク
リックに保持し、語長がその書き込みポートの語長より
短く、かつランダムアクセスが可能な読み出しポートと
を有する。制御手段３２は、記憶手段３１の記憶領域の
内、複数のチャネルの伝送情報を示すフレームの所望の
フィールドに配置された情報が保持された記憶領域のア
ドレスを複数のチャネルに同期して生成し、読み出しポ
ートにそのアドレスを与える。

【００３５】すなわち、従来例において行われていた並
−直列変換を含む処理は、多重度が大きな値となって
も、フレーム構成の如何にかかわらず、かつハードウエ
アの規模がその多重度に比例して増加することなく、既
述の通りに書き込みと読み出しとが行われる記憶手段３
１によって一括して行われる。したがって、上述した情
報は、多様な多重度およびフレーム構成に柔軟に適応し
た形態で確度高く保守や運用に供される。

【００３６】請求項１０に記載の発明では、記憶手段３
１は、時分割多重化された複数のチャネルの伝送情報を
その伝送情報の語長の複数倍以上の語長の語単位にサイ
クリックに保持し、語長がその書き込みポートの語長よ
り短く、かつランダムアクセスが可能な読み出しポート
とを有する。保持手段３３は、外部より与えられ、かつ
記憶手段３１の記憶領域の内、複数のチャネルの伝送情
報を示すフレームの所望のフィールドに配置された情報
が保持された記憶領域のアドレスを保持する。制御手段
３２Ａは、保持手段３３に保持されたアドレスを複数の
チャネルに同期して読み出しポートに与える。

【００３７】すなわち、上述した情報は、その情報がフ
レーム上の何れのフィールドに配置された場合であって
も、既述のアドレスが外部から的確に与えられる限り、
記憶手段３１の書き込みと読み出しとの過程で確度高く
順次抽出される。したがって、請求項１０に記載の発明
に比べて、多様なフレーム多重度やフレーム構成に対す
る柔軟な適応が可能となる。

【００３８】請求項１に記載の発明の下位概念の発明で
は、制御手段１３は、書き込みアドレスが更新される周
期と、クロスコネクトの過程で共通のチャネルの伝送情
報が配信されるべきチャネルの最大の数との比以下の周
期で、複数の読み出しポートの全てまたは一部に、保持
記憶手段１２に格納されたアドレスの列を与える。すな
わち、上述したマルチポート記憶手段１１および保持記
憶手段１２に対するアクセスが確実に行われる限り、そ
のマルチポート記憶手段１１の面数が増加することな
く、複数の方路に対するマルチキャストが確度高く達成
される。

【００３９】したがって、本発明は、ハードウエアの規
模が大幅に増加することなく、マルチキャストが行われ
るべき伝送系に対する適用が可能となる。請求項２に記
載の発明の下位概念の発明では、制御手段１３Ａは、書
き込みアドレスが更新される周期と、クロスコネクトの
過程で共通のチャネルの伝送情報が配信されるべきチャ
ネルの最大の数との比以下の周期で、複数の読み出しポ
ートの全てまたは一部に、シーケンシャルに書き込みア
ドレスを与える。

【００４０】すなわち、上述したマルチポート記憶手段
１１および保持記憶手段１２Ａに対するアクセスが確実
に行われ、そのマルチポート記憶手段１１の何れの読み
出しポートについても、該当する読み出しポートに対応
した複数の対地に共通のチャネルの伝送情報が配信され
ることが要求され、あるいは許容される限り、このマル
チポート記憶手段１１の面数が増加することなく、複数
の方路に対するマルチキャストが確度高く達成される。

【００４１】したがって、本発明は、ハードウエアの規
模が大幅に増加することなく、マルチキャストが行われ
るべき伝送系に対する適用が可能となる。請求項１ない
し請求項８に記載の発明に関連した第一の発明では、保
持記憶手段１２、１２Ａ、２２、２２Ａ、２２Ｂ、２２
Ｃは、その保持記憶手段１２、１２Ａ、２２、２２Ａ、
２２Ｂ、２２Ｃの記憶領域に格納されるべきアドレスの
更新を外部から与えられる要求に応じて可能とする手段
を含む。

【００４２】すなわち、マルチポート記憶手段１１、２
１-1〜２１-N、２１-1〜２１-nの読み出しポートまたは
読み出しポートに与えられるアドレスは、外部との連係
の下で適宜設定され、かつ更新される。したがって、入
方路と出方路との双方もしくは何れか一方の構成と、ト
ラヒックの分布その他の状態とに対する柔軟な適応が可
能となる。

【００４３】請求項１ないし請求項８に記載の発明に関
連した第二の発明では、保持記憶手段１２、１２Ａ、２
２、２２Ａ、２２Ｂ、２２Ｃは、アドレスの列に適合し
た形式に、外部から与えられる個々のアドレスの形式を
変換し、その結果を対応する記憶領域に格納する。すな
わち、所望の形態によるクロスコネクトの実現に必要な
アドレスの列は、これらのアドレスの形式が外部から与
えられるアドレスの形式と異なる場合であっても、確度
高く与えられ、かつ保持記憶手段１２、１２Ａ、２２、
２２Ａ、２２Ｂ、２２Ｃに格納される。

【００４４】したがって、本発明にかかわるクロスコネ
クトスイッチは、そのクロスコネクトスイッチとの連係
を可能とする機能を具備しない装置とも連係することが
可能となる。請求項９および請求項１０に記載の発明の
下位概念の発明では、変換手段３４は、記憶手段３１に
よって読み出しポートから読み出された情報の列を規定
の形式で外部に通知する。

【００４５】すなわち、上述した情報は、その情報を参
照する機器との機能分散や負荷分散が所望の形式でこの
機器に引き渡される。したがって、本発明が適用された
伝送系では、上述した情報に基づく監視、制御、保守お
よび運用の何れもが円滑に、かつ適切な形態で達成され
る。

【００４６】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態について詳細に説明する。図４は、本発明の第
一、第二、第四、第五および第七の実施形態を示す図で
ある。本実施形態の特徴は、下記の点にある。 ・ ＳＴＭ方式に基づいて多重化された３０７２チャネ
ルの伝送情報の列を示し、かつ１６０ギガビット／秒の
速度で与えられる「高次群主信号」が１２８ビット長の
語の列に変換されてなる信号が主信号として与えられる
こと ・ 図１５に示すスイッチ部１５０-u101 〜１５０-u11
6 に代えて備えられ、このような高次群主信号に適合す
る４個のスイッチ部４０-u11〜４０-u14の構成また、以
下では、スイッチ部４０-u11〜４０-u14に共通の事項に
ついては、簡単のため、第一ないし第三の添え文字「ｕ
１１」〜「ｕ１４」を省略して記載する。

【００４７】スイッチ部４０は、下記の要素から構成さ
れる。 ・ 語長が高次群主信号の語長の整数分の一（ここで
は、簡単のため、１２８ビットであると仮定する。）に
等しい２４語の記憶領域を有し、かつ上述した高次群主
信号が入力され、これらの語毎の書き込みに供される単
一の書き込みポートに併せて、語長が８ビットであって
４つの対地に個別に対応した４つの読み出しポートを有
する２つのマルチポートメモリ４１Ｍ、４１Ｓ ・ 高次群主信号を示すフレームに同期したフレームパ
ルスと、そのフレーム上に配置され、かつ隣接する１６
（＝１２８ビット／単位チャネル当たりのタイムスロッ
トの語長(＝８ビット))個のフィールド（タイムスロッ
ト）からなる集合の始点（終点）を示すクロック信号と
が与えられ、一方の出力がマルチポートメモリ４１の書
き込みポートのアドレス入力に接続されたカウンタ４２ ・ 図１５に示すアドレス変換部１５３に代わるアドレ
ス変換部４３のデータ出力とアドレス出力とに書き込み
ポートが接続され、カウンタ４２の他方の出力の内、Ｍ
ＳＢを除く下位オーダの出力が読み出しポートのアドレ
ス入力に接続されると共に、そのＭＳＢの論理値に応じ
て交互に書き込みが許容される５２（＝([log₂３０７
２]＋１)×４）ビット長の二面メモリとして作動する２
つのＡＣＭ部４４Ｍ、４４Ｓ ・ これらのＡＣＭ部４４Ｍ、４４Ｓの読み出しポート
のデータ出力にそれぞ接続された２つの入力と、上述し
たカウンタ４２の他方の出力のＭＳＢに接続された選択
入力とを有し、かつ出力が４つに等分されてなる個々の
１３（＝５２／４）ビットの内、下位の９(＞log₂(１６
・２４))ビットがマルチポートメモリ４１Ｍ、４１Ｓの
対応する読み出しポートのアドレス入力に接続されたセ
レクタ４５図５は、本発明の第一の実施形態の動作タイ
ムチャートである。

【００４８】以下、図４および図５を参照して本発明の
第一の実施形態の動作を説明する。カウンタ４２は、フ
レームパルスの前縁（後縁）でリセットされる（図５
(1))５ビット長の３２(>２４)進カウンタ（以下、「下
位カウンタ」という。）と、その下位カウンタのオーバ
フローを計数する２進カウンタ（以下、「上位カウン
タ」という。）とから構成される。

【００４９】したがって、下位カウンタは、既述のクロ
ック信号を計数しつつ、その計数の結果として得られた
計数値（＝「００」〜「２３」）をサイクリックに出力
する(図５(2))。なお、以下では、このような上位カウ
ンタの計数値と下位カウンタの計数値とについては、そ
れぞれ「上位計数値」および「下位計数値」という。

【００５０】マルチポートメモリ４１Ｍ、４１Ｓでは、
それぞれ上述した上位計数値が「０」、「１」である期
間（図５(3)、(4))に限って書き込みが許容され、主信号
として与えられる１２８ビット長の語は、これらのマル
チポートメモリ４１Ｍ、４１Ｓの内、その上位計数値に
対応する側について第１ないし第２４の記憶領域（下位
カウンタが与える下位アドレスで示される。）に、サイ
クリックに書き込まれる。

【００５１】したがって、マルチポートメモリ４１Ｍ、
４１Ｓに格納され得る語の最大の数は既述のフレームに
配置されたフィールド（多重化されたタイムスロット）
の八分の一（＝３０７２チャネル／１６チャネル／２４
語）であるが、そのマルチポートメモリ４１Ｍ、４１Ｓ
の記憶領域の内、これらのフィールド（タイムスロッ
ト）の内容が格納される記憶領域は、何れのフィールド
（タイムスロット）についてもフレーム毎同じ記憶領域
に維持される。

【００５２】ＡＣＭ部４４Ｍ、４４Ｓでは、アドレス変
換部４３を介して与えられる制御アドレスの書き込み
は、これらのＡＣＭ部４４Ｍ、４４Ｓの内、上述した上
位計数値の値に対応した一方のＡＣＭ部に対して交互に
許容される（図５(5)、(6))。ところで、このような制御
アドレスは、図６に示すように、下記の条件を満たす語
として構成され、かつアドレス変換部４３を介して外部
より適宜ＡＣＭ部４４Ｍ(４４Ｓ)に与えられる。

【００５３】・ マルチポートメモリ４１Ｍ、４１Ｓが
有する４つの読み出しポートに個別に対応した４つのフ
ィールドを有する。 ・ これらの４つのフィールドには、規定のアドレス
（ここでは、マルチポートメモリ４１Ｍ（４１Ｓ）の記
憶領域の内、該当するフィールドに対応した対地に振り
分けられるべき所望のチャネルの伝送情報が格納される
記憶領域を示すと仮定し、以下では、簡単のため、「Ｔ
ＳＩコード」という。）が個別に配置される。

【００５４】ＡＣＭ部４４Ｍ、４４Ｓの読み出しポート
には上述した下位計数値が並行して読み出しアドレスと
して与えられ、セレクタ４５は、これらの読み出しポー
トの内、書き込みが許容されていない他方のＡＣＭ部の
読み出しポートからその読み出しアドレスに応じて読み
出された制御アドレスを選択する。さらに、セレクタ４
５は、このようにして選択された制御アドレスに含まれ
る４つのフィールドに配置されたサブアドレスのＭＳＢ
として、既述の上位計数値に等しい二値情報を付加する
（図５(8))。

【００５５】したがって、このようにして選択され、か
つ上述した二値情報が付加された４つのＴＳＩコード
は、マルチポートメモリ４１Ｍ、４１Ｓが有する４つの
読み出しポートに読み出しアドレスとして並行して与え
られる。マルチポートメモリ４１Ｍ、４１Ｓでは、読み
出しポートに与えられた読み出しアドレスのＭＳＢの値
がそれぞれ「１」、「０」である期間に限って、その読
み出しポートを介する読み出しを許容する。

【００５６】すなわち、マルチポートメモリ４１Ｍ、４
１Ｓでは、書き込みポートを介する書き込みが交互に許
容され、その書き込みが許容されていない一方のマルチ
ポートメモリに限って、読み出しポートを介する読み出
しが許容される。また、マルチポートメモリ４１Ｍ、４
１Ｓは、既述の書き込みアドレスと読み出しアドレスが
確実に与えられる限り、主信号の多重度が従来例に比べ
て大幅に増加した場合であっても、単位フレーム周期毎
に規定の複数回に亘って交互に反復してアクセスされる
と共に、図１５に示すＴＳＷ部１６１およびセレクタ１
６２によって行われていた処理を一括して行うことがで
きる。

【００５７】さらに、スイッチ部４０-u12〜４０-u14で
は、並行して与えられる上述した主信号に応じて各部が
既述の通りに並行して連係する。すなわち、マルチポー
トメモリ４１Ｍ、４１Ｓに並行して保持される情報の情
報量が主信号で示されるフレームの長さより大幅に小さ
いにもかかわらず、これらのマルチポートメモリ４１
Ｍ、４１Ｓに備えられる読み出しポートの数が大きいほ
ど、単一のスイッチ部４０当たりに収容可能な出方路の
数は多くなる。

【００５８】したがって、本実施形態によれば、マルチ
ポートメモリ４１Ｍ、４１Ｓが交互に反復して有効にア
クセスされることによって、下記の事項が達成され、さ
らに、安価に、かつ安定に完全線群のクロスコネクトス
イッチが実現される。 ・ 多重度が増加しても、適用可能なデバイスの速度の
上限の範囲でハードウエアのサイズの大幅な増加が回避
される。

【００５９】・ ＬＳＩ化やパッケージ化の実現に必要
な信号線の数やピン数の増大だけではなく、これらのピ
ンの配置および熱設計にかかわる制約が大幅に緩和され
ると共に、実装（例えば、ＡＳＩＣ上におけるレイアウ
ト等）にかかわる自由度が高められる。なお、本実施形
態では、フレームに多重化された個々のフィールド（チ
ャネル）の伝送情報は、オクテット単位にスイッチ部４
０-1〜４０-4によってクロスコネクトされている。

【００６０】しかし、本発明では、例えば、下記の点で
上述した実施形態と異なる構成によってビット単位にク
ロスコネクトが行われ、かつ語長が異なるフィールドや
チャネルが多重化されてなるフレームの構成に対する柔
軟な適応が図られてもよい。 (a) カウンタ４２には、既述のクロック信号に代えて、
「フレーム上に配置された個々のフィールド（タイムス
ロット）の始点（終点）を示すクロック信号」が与えら
れる。

【００６１】(b) 制御アドレスにパックされた４つのＴ
ＳＩコードの語長が１３（＝[log₂３０７２]＋１）ビッ
トに設定され、これらのＴＳＩコードの下位の１２(＞l
og₂３０７２)ビットがマルチポートメモリ４１Ｍ、４１
Ｓの対応する読み出しポートのアドレス入力に接続され
る。 (c) 図７に示す下記の要素が備えられる。

【００６２】・ 逆多重化部１４４-u01〜１４３-u16の
後段に個別に付加され、かつ上述したオクテットを並行
してビット単位に分解するビットスライサ７１-u01〜７
１-u16 ・ これらのビットスライサ７１-u01〜７１-u16が個別
に有する８ビットの出力の内、１つずつを時間領域で多
重化する変換部７２（ベイやシェルフの背面に配置さ
れ、かつＡＳＩＣやパッケージ間の接続を実現するバッ
クボードと、上述したビットスライサ７１-u01〜７１-u
16と、後述するスイッチＡＳＩＣ７２-u1〜７２-u8との
全てまたは一部に分散されてもよい。） ・ 変換部７２が有する８つの出力（上述したビットに
個別に対応する。）に個別に接続され、かつ上述した
(a)、(b) の点で既述の第一の実施形態と異なるスイッチ
ＡＳＩＣ７３-u1〜７３-u8 ・ これらのスイッチＡＳＩＣ７３-u1〜７３-u8の後段
において上述した変換部７２によって行われた処理と反
対の処理を行う逆変換部７４（既述のバックボードと、
スイッチＡＳＩＣ７２-1〜７２-8と、後述するオクテッ
トビルダ７５-u01〜７５-u16と、の全てまたは一部に分
散されて配置されてもよい。） ・ 逆変換部７４と逆多重化部１４４-u01〜１４３-u16
との段間において、上述したビットスライサ７１-u01〜
７１-u16によって行われた処理と反対の処理を行うオク
テットビルダ７５-u01〜７５-u16 以下、本発明の第二の実施形態について説明する。

【００６３】本実施形態では、カウンタ４２に与えられ
るクロック信号の周期は、既述の第一の実施形態におけ
る同様の周期と後述する整数Ｋ（ここでは、簡単のた
め、「２」のべき乗値として与えられると仮定する。）
との比に設定される。カウンタ４２（下位カウンタ）の
ビット数は、第一の実施形態における同様のビット数に
比べて(log₂Ｋ)ビット大きい値に設定される。マルチポ
ートメモリ４１Ｍ、４１Ｓの書き込みポートには、カウ
ンタ４２によって得られる下位計数値の内、下位の(log
₂Ｋ)ビット（ＬＳＢを含む。）を含まない上位の計数値
が書き込みアドレスとして与えられる。ＡＣＭ部４４
Ｍ、４４Ｓの記憶領域の数は、第一の実施形態における
同様の数と上述した整数Ｋとの積に設定される。これら
のＡＣＭ部４４Ｍ、４４Ｓの読み出しポートには、上述
した下位計数値の全てのビットが読み出しアドレスとし
て与えられる。

【００６４】以下、図４を参照して本発明の第二の実施
形態の動作を説明する。ＡＣＭ部４４Ｍ、４４Ｓに格納
される制御アドレスには第一の実施形態と同様に４つの
フィールドを有するが、これらのフィールドには、主信
号（フレーム）に多重化された所望のフィールド（タイ
ムスロット）の伝送情報が配信されるべき複数の対地毎
に対応すると共に、その所望のフィールド（タイムスロ
ット）を示す共通のアドレスが既述のサブアドレスとし
て適宜設定される。

【００６５】なお、このようなＴＳＩコードの語長およ
び形式については、マルチポートメモリ４１Ｍ、４１Ｓ
の語長、語数その他の構成が変更されない限り、第一の
実施形態と同じであるので、ここでは、その説明を省略
する。また、第一の実施形態との対比においては、カウ
ンタ４２に与えられる周期が既述の通りに整数Ｋ分の一
の値に設定されたために、マルチポートメモリ４１Ｍ、
４１Ｓの読み出しポートを介して行われるべき読み出し
の周期もＫ分の一の値に設定される。さらに、カウンタ
４２（下位カウンタ）によってＡＣＭ部４４Ｍ、４４Ｓ
の読み出しポートに与えられる読み出しアドレスの語長
は、(log₂Ｋ)ビットに亘って増加する。

【００６６】したがって、本実施形態では、マルチポー
トメモリ４１Ｍ、４１Ｓの読み出しポートを介する読み
出しの周期が短縮されることが可能である限り、主信号
（フレーム）に多重化された何れのフィールド（タイム
スロット）についても最大でＫ個の対地に対するマルチ
キャストが確実に達成される。なお、本実施形態では、
マルチポートメモリ４１Ｍ、４１Ｓの読み出しポートを
介して行われる読み出しの周期は、上述したマルチキャ
ストの実現を目的として、第一の実施形態における同様
の周期より短く設定されている。

【００６７】しかし、本発明は、このようなマルチキャ
ストの実現だけではなく、例えば、スイッチ部４０の後
段で所望の処理が行われ、あるいは適正な速度変換が行
われる限り、スイッチ部４０の所要枚数の削減を目的と
して適用されてもよい。図８は、本発明の第三の実施形
態を示す図である。本実施形態では、既述のマルチポー
トメモリ４１Ｍ、４１Ｓに代えて、それぞれ後述する整
数Ｋ（ここでは、簡単のため、「２」であると仮定す
る。）個ずつのマルチポートメモリ(４１Ｍ1、４１Ｍ
2)、(４１Ｓ1、４１Ｓ2)が備えられる。

【００６８】また、カウンタ４２に与えられるクロック
信号の周期とビット数とは何れも既述の第一の実施形態
における周期とビット数と同じであり、そのカウンタ４
２によって得られる下位計数値は上述したマルチポート
メモリ４１Ｍ1、４１Ｍ2、４１Ｓ1、４１Ｓ2の書き込み
ポートに共通の書き込みアドレスとして与えられる。さ
らに、ＡＣＭ部４４Ｍ、４４Ｓの記憶領域の数は第一の
実施形態における同様の数と同じであるが、これらのＡ
ＣＭ部４４Ｍ、４４Ｓの記憶領域の語長は、第一の実施
形態における同様の語長の２（＝Ｋ）倍に設定される。

【００６９】以下、図８を参照して本発明の第三の実施
形態の動作を説明する。ＡＣＭ部４４Ｍ、４４Ｓに格納
される制御アドレスには第一の実施形態と同様の４つの
フィールド（以下、「第一ないし第四のフィールド」と
いう。）に併せて、第五ないし第八のフィールドを有す
る。なお、これらの第一ないし第八のフィールドの内、
第一ないし第四のフィールドには、請求項１に記載の実
施形態と同様のＴＳＩコードが設定される。

【００７０】また、上述した第五ないし第八のフィール
ドには、下記の点で特異であるＴＳＩコードが適宜設定
される。 ・ 主信号（フレーム）に多重化された所望のフィール
ド（タイムスロット）の伝送情報の内、マルチポートメ
モリ４１Ｍ2、４１Ｓ2の第一ないし第四の読み出しポー
トに対応する。

【００７１】・ マルチポートメモリ４１Ｍ1、４１Ｓ1
の第一ないし第四の読み出しポートに対応する対地と
は異なる「他の対地」に並行して配信（マルチキャス
ト）されるべき伝送情報のみについて、これらの伝送情
報と「他の対地」との双方に対応する。なお、これらの
ＴＳＩコードの語長および形式については、簡単のた
め、第一の実施形態と同じであると仮定し、ここでは、
その説明を省略する。

【００７２】さらに、カウンタ４２に与えられるクロッ
ク信号の周期と、そのカウンタ４２（下位カウンタ）に
よってＡＣＭ部４４Ｍ、４４Ｓの読み出しポートに与え
られる読み出しアドレスの語長とは、既述の第一の実施
形態と同様である。セレクタ４５は、ＡＣＭ部４４Ｍ、
４４Ｓの読み出しポートを介して読み出された個々の制
御アドレスに含まれる第一ないし第八のＴＳＩコードに
第一の実施形態と同様の処理を施し、マルチポートメモ
リ４１Ｍ1、４１Ｓ1と、マルチポートメモリ４１Ｍ2、
４１Ｓ2とに、これらの処理の結果として個別に得られ
た第一ないし第四のＴＳＩコードと第五ないし第八のＴ
ＳＩコードとを並行して与える。

【００７３】したがって、本実施形態では、マルチポー
トメモリ４１Ｍ1、４１Ｍ2、４１Ｓ1、４１Ｓ2の全ての
読み出しポートを介する読み出しの周期が第一の実施形
態と同様に維持され、かつ何ら短縮されることなく、主
信号（フレーム）に多重化された何れのフィールド（タ
イムスロット）についても、上述した整数Ｋ個の対地に
対するマルチキャストが確実に達成される。

【００７４】なお、本実施形態では、共通の伝送情報が
並行して配信されるべき対地の最大数は、既述の整数Ｋ
に等しい「２」に設定されている。しかし、本発明は、
このような整数Ｋに比例した数のマルチポートメモリが
搭載され、かつＡＣＭ部４４Ｍ、４４Ｓの記憶領域の語
長がこれらのマルチポートメモリの総数に比例した値に
設定される限り、その整数Ｋの如何にかかわらず実現が
可能である。

【００７５】また、本実施形態では、共通の伝送情報が
並行して配信されるべき複数の対地に個別に対応した複
数のマルチポートメモリが備えられている。しかし、本
発明はこのような構成に限定されず、例えば、本実施形
態と既述の第二の実施形態とが組み合わせられることに
よって、上述した対地の数の最大値が大きい場合に、搭
載されるべきスイッチ部４０の数の削減と、消費電力の
節減とに併せて、かつ布線、実装、熱設計その他にかか
わる制約の範囲における所望のフレーム構成や伝送の形
態に対する柔軟な適応が図られてもよい。

【００７６】さらに、上述した第一ないし第三の実施形
態では、マルチポートメモリ４１Ｍ、４１Ｍ1、４１Ｍ
2、４１Ｓ、４１Ｓ1、４１Ｓ2の書き込みポートにはシ
ーケンシャルに、かつサイクリックに更新される書き込
みアドレスが与えられ、これらのマルチポートメモリ４
１Ｍ1、４１Ｍ2、４１Ｓ1、４１Ｓ2の読み出しポートに
は、ＡＣＭ部４４Ｍ、４４Ｓの読み出しポートからセレ
クタ４５を介して与えられたランダムなアドレスが読み
出しアドレスとして与えられている。

【００７７】しかし、本発明はこのような構成に限定さ
れず、例えば、下記の何れかの場合には、マルチポート
４１Ｍ、４１Ｍ1、４１Ｍ2、４１Ｓ、４１Ｓ1、４１Ｓ2
の読み出しアドレスが既述のシーケンシャルかつサイク
リックに更新され、これらのマルチポート４１Ｍ、４１
Ｍ1、４１Ｍ2、４１Ｓ、４１Ｓ1、４１Ｓ2の書き込みア
ドレスとして上述したランダムなアドレスが与えられて
もよい。

【００７８】・ マルチポート４１Ｍ、４１Ｍ1、４１
Ｍ2、４１Ｓ、４１Ｓ1、４１Ｓ2が有する４つの読み出
しポートの内、何れかの単一の読み出しポートのみが有
効な対地との間に形成された伝送路に接続されている場
合 ・ マルチポート４１Ｍ、４１Ｍ1、４１Ｍ2、４１Ｓ、
４１Ｓ1、４１Ｓ2が有する４つの読み出しポートに対応
する全ての対地に対して、主信号（フレーム）に多重化
されたフィールド（タイムスロット）の内、所望のフィ
ールド（タイムスロット）の伝送情報が並行して仕分け
られる（マルチキャストされる）べき場合以下、本発明
の第四の実施形態について説明する。

【００７９】本実施形態の特徴は、図４に点線で示され
る下記の点にある。 ・ マルチポートメモリ４１Ｍ、４１Ｓの書き込みポー
トの語長が１３０ビットに設定され、これらの１３０ビ
ットの内、ＭＳＢを含む最上位の２ビットには、一定で
あって異なる論理値「０」、「１」が定常的に入力され
る。なお、これらの１３０ビットの内、下位の１２８ビ
ットには既述の第一の実施形態と同様に主信号が入力さ
れる。

【００８０】・ セレクタ４５の出力と、マルチポート
４１Ｍ、４１Ｓの４つの読み出しポートとの段間に、ア
ドレス制御部（ＡＣＮＴ）６１が付加される。 ・ カウンタ４２の計数出力とアドレス制御部６１の制
御入力とに接続されたデコーダ６２が付加される。 以下、図４を参照して本発明の第四の実施形態の動作を
説明する。

【００８１】マルチポート４１Ｍ、４１Ｓの書き込みポ
ートには、例えば、図７に示すスイッチＡＳＩＣ７３-u
1 と同様に、オクテット単位ではなくビット単位に多重
化された伝送情報が主信号として与えられる。また、Ａ
ＣＭ部４４Ｍ、４４Ｓからセレクタ４５を介してアドレ
ス制御部６１に与えられる制御アドレスには、図９に示
すように、『アドレス制御部６１によって行われるべき
下記の処理の形態を示す２ビット長の「処理コード」が
ＭＳＢを含む最上位の２ビットに付加される点』におい
て、図６に示す制御アドレスに含まれるＴＳＩコードと
異なるＴＳＩコードが含まれる。

【００８２】(a) 処理コード＝「０１」であるとき…規
定のオーバヘッドを含む４つのフィールド（タイムスロ
ット)(以下、一括して「制御フィールド」という。）
に、予め外部から設定されたビット列ＳＳ（ここでは、
簡単のため、語長が２ビットであると仮定する。）を含
む語の列「０１１０ＳＳ００」、「００Ｈ」、「００
Ｈ」、「００Ｈ」（「ビット列ＳＳで示される資源の実
装が解除された状態」を示す末実装メッセージＵＮＥＱ
を意味し、以下、「第一の特定語」という。）が設定さ
れるために行われるべき処理１ (b) 処理コード＝「１０」であるとき…上述した制御フ
ィールドに、同様のビット列ＳＳを含む語の列「１００
１ＳＳ１１」、「ＦＦＨ」、「ＦＦＨ」、「ＦＦＨ」
（「ビット列ＳＳで示される資源が実装されたこと」を
示す末実装メッセージＵＮＥＱを意味し、以下、「第二
の特定語」という。）が設定されるために行われるべき
処理２ (c) 処理コード＝「１1」であるとき…上述した制御フ
ィールドに、一定の語の列「ＦＦＨ」、「ＦＦＨ」、
「ＦＦＨ」、「ＦＦＨ」（規定の警報表示信号ＡＩＳを
意味し、以下、「第三の特定語」という。）が設定され
るために行われるべき処理３ デコーダ６２は、カウンタ４２によって与えられる計数
値をデコードすることによって、マルチポートメモリ４
１Ｍ、４１Ｓの読み出しポートから上述した制御フィー
ルドの内容が読み出されるべき期間を検出する。

【００８３】アドレス制御部６１は、セレクタ４５を介
して与えられる制御アドレスに含まれる個々のＴＳＩコ
ードに基づいて、下記の処理を行う。 ・ 該当するＴＳＩコードに含まれる処理コードが「０
０」であるか否かを判別し、その判別の結果が真である
場合には、上述した処理１〜処理３の何れも行うことな
く、既述の第一の実施形態と同様に該当する制御アドレ
スをマルチポートメモリ４１Ｍ、４１Ｓの読み出しポー
トに与える。

【００８４】・ この判別の結果が偽である場合には、
上述した処理１ないし処理３の内、該当する処理コード
の値（「０１」、「０１」、「１１」の何れか）に対応
した処理を行う。これらの処理１ないし処理２の過程で
は、アドレス制御部６１は、上述した「末実装メッセー
ジＵＮＥＱ」や「警報表示信号ＡＩＳ」の内容を示す４
バイトに含まれる個々のビット（以下、「参照ビット」
という。）の論理値に応じて、マルチポートメモリ４１
Ｍ、４１Ｓの対応する読み出しポートに与えられるべき
読み出しアドレスを下記の通りに決定し、このような読
み出しアドレスをデコーダ６２によって既述の通りに検
出された期間にその対応する読み出しポートに与える。

【００８５】・ 「参照ビット」の論理値が「１」であ
る場合…「１２８」 ・ 「参照ビット」の論理値が「０」である場合…「１
２９」 すなわち、上述した「末実装メッセージＵＮＥＱ」およ
び「警報表示信号ＡＩＳ」は、語長が２ビットだけ多い
マルチポートメモリ４１Ｍ、４１Ｓの読み出しポートが
既述のＴＳＩコードに応じてアクセスされることによっ
て、これらの読み出しポートの内、所望のフレームの構
成に適合した読み出しポートに出力され、そのフレーム
のオーバヘッドその他の規定のフィールド（タイムスロ
ット）に配置される。

【００８６】したがって、本実施形態によれば、図１５
に示すインサータ１６３のように、上述した「末実装メ
ッセージＵＮＥＱ」および「警報表示信号ＡＩＳ」を所
望のフィールドに配置する専用のハードウエアが搭載さ
れていた従来例に比べて、主信号の多重度の如何にかか
わらずハードウエアの規模が削減され、かつランニング
コストが削減されると共に、構成の標準化が図られる。

【００８７】なお、本実施形態では、アドレス制御部６
１によって既述の処理１ないし処理３が行われ、その処
理の過程でマルチポートメモリ４１Ｍ、４１Ｓの該当す
る読み出しポートに与えられるべきアドレスが変更され
ている。しかし、本発明はこのような構成に限定され
ず、マルチポートメモリ４１Ｍ、４１Ｓの該当する読み
出しポートから既述の「参照ビット」が読み出されるべ
き期間が主信号との同期の下で一義的に定まる場合に
は、例えば、個々の「処理コード」に対応した読み出し
アドレスがＴＳＩコードの下位オーダに予め定数として
含まれ、かつアドレス制御部６１が備えられなくてもよ
い。

【００８８】また、本実施形態では、主信号には、伝送
情報がビット単位に多重化されている。しかし、本発明
は、このような構成に限定されず、このような伝送情報
がオクテット単位に主信号に多重化されている場合に
は、例えば、下記の通りに構成されてもよい。

【００８９】・ マルチポートメモリ４１Ｍ、４１Ｓの
語長は、上述した第一ないし第三の特定語に含まれ得る
４通りのビット列「０１１０００００」、「００Ｈ」、
「１００１００１１」、「ＦＦＨ」の語長の総和である
３２ビットに亘って大きな値に設定される。 ・ ＡＣＭ部４４Ｍ、４４Ｓには、既述の第一の実施形
態と同様に、図６に示す制御アドレスが格納される。

【００９０】さらに、上述した第一ないし第四の実施形
態では、ＡＣＭ部４４Ｍ、４４Ｓに格納された制御アド
レスは何ら更新されていない。しかし、本発明はこのよ
うな構成に限定されず、例えば、ＡＣＭ部４４Ｍ、４４
Ｓに格納された制御アドレスは、外部から与えられる指
示に応じて適宜更新されてもよい。

【００９１】以下、図４を参照して本発明の第五の実施
形態の動作を説明する。本実施形態の特徴は、アドレス
変換部４３によって行われる下記の処理の手順にある。
アドレス変換部４３は、伝送装置や交換機、または保守
・運用にかかわる処理を行う装置によって規定の形式で
アドレスの列が与えられる。

【００９２】アドレス変換部４３は、このようなアドレ
スの列を「ＡＣＭ部４４Ｍ、４４Ｓの記憶領域に格納さ
れるべき既述の制御アドレス」に変換し、その制御アド
レスをこれらのＡＣＭ部４４Ｍ、４４Ｓの書き込みポー
トに与える。すなわち、上述した伝送装置、交換機その
他の装置によって与えられるアドレスは、その形式が如
何なるものであっても、上述した変換が可能である限
り、所望の形式の制御アドレスに変換されてＡＣＭ部４
４Ｍ、４４Ｓに保持される。

【００９３】したがって、本発明にかかわるクロスコネ
クトスイッチは、改修や移設が行われた伝送装置や交換
機、その他の多様な装置に対しても、これらの装置の基
本的な構成が変更されることなく柔軟に適応する。な
お、本実施形態では、アドレス変換部４３は専用のハー
ドウエアとして構成され、またはそのアドレス変換部４
３の機能の全てまたは一部は汎用のプロセッサによって
実行されるソフトウエアによって実現されている。

【００９４】しかし、本発明はこのような構成に限定さ
れず、これらの機能の全てまたは一部は、アドレス変換
部４３と、そのアドレス変換部４３と連係する汎用のプ
ロセッサまたは専用のハードウエア（何れも図示されな
い。）とによる如何なる機能分散の下で実現されてもよ
い。図１０は、本発明の第六の実施形態を示す図であ
る。

【００９５】本実施形態の特徴は、図４に示すマルチポ
ートメモリ４１Ｍ、４１Ｓ（以下、双方が該当する場合
には、符号「４１」で示す。）に付加され、そのマルチ
ポートメモリ４１の正規性を判別すると共に、その判別
の結果を示す警報を出力する下記の構成にある。したが
って、以下では、簡単のため、図４に示す実施形態の
内、既述の第一の実施形態に本発明が適用されたことを
前提として構成および動作を説明する。

【００９６】本実施形態は、マルチポートメモリ４１が
１３６ビット（＝１２８ビット＋８ビット）長の書き込
みポートに併せて、５（＝４＋１）つの８ビット長の読
み出しポートを有し、これらの読み出しポートの内、第
五の読み出しポートのアドレス入力に一定のアドレス
「１６」(＝１２８ビット／８ビット）が与えられると
共に、既述の第一の実施形態に下記の要素が付加される
ことによって構成される。

【００９７】・ マルチポートメモリ４１の書き込みポ
ートの下位の１２８ビットと共に、既述の１２８ビット
長の主信号が入力され、かつ１６ビットの出力を有する
パリティ生成部９１ ・ このパリティ生成部９１の出力に縦続接続され、か
つ選択入力に後述する「パリティ選択信号」が与えられ
ると共に、出力がマルチポートメモリ４１の書き込みポ
ートの上位８ビットに接続されたパリティ選択部９２ ・ マルチポートメモリ４１が有する第一ないし第四の
読み出しポート（ここでは、簡単のため、既述の第一の
実施形態にも備えられた４つの書き込みポートであると
仮定する。）に個別に接続され、そのマルチポートメモ
リ４１の第五の読み出しポートのデータ出力に共通に接
続されたパリティ判別部９３-1〜９３-4 また、パリティ判別部９３-1は、下記の要素から構成さ
れる。

【００９８】・ マルチポートメモリ４１の第五の読み
出しポートのデータ出力に接続され、そのマルチポート
メモリ４１の第一の読み出しポートに与えられる読み出
しアドレスのＬＳＢを含む下位オーダの３(＝log₂８)ビ
ットが選択入力に与えられたセレクタ９４-1 ・ その下位オーダの３ビットの上位に隣接する１(＝l
og₂２）ビットの読み出しアドレスが一方の入力に与え
られ、かつ他方の入力に既述の「パリティ選択信号」が
与えられた比較器９５-1 ・ マルチポートメモリ４１の第一の読み出しポートの
データ出力に接続された８ビット長の入力を有するパリ
ティ演算部９６-1 ・ このパリティ演算部９６-1と上述したセレクタ９４
-1とが個別に有する１ビットの出力にそれぞれ接続され
た２つの入力と、比較９５-1の出力に接続されたイネー
ブル端子とを有し、かつ他のパリティ判定部９３-2〜９
３-4の出力にワイヤード・オアされると共に、外部に上
述した警報を出力する比較器９７-1 なお、パリティ判別部９３-2〜９３-4の構成について
は、パリティ判別部９３-1の構成と同じであるので、以
下では、その説明および構成を省略する。

【００９９】以下、図１０を参照して本発明の第六の実
施形態の動作を説明する。パリティ生成部９１は、主信
号を示す１２８ビット長の語が隣接する８ビットずつに
区分されてなる１６個のバイト単位に並行してパリティ
チェックを行い、これらの結果を個別に示す１６ビット
のパリティビットを出力する。上述した「パリティ選択
信号」は、既述のカウンタ４２によってマルチポートメ
モリ４１の書き込みポートに与えられる書き込みアドレ
スに同期し、その書き込みアドレスが更新される周期の
４倍（＝１６ビット／８ビット×２）以上の整数倍の周
期でサイクリックに更新される。

【０１００】パリティ選択部９２は、パリティ生成部９
１によって出力された１６ビットのパリティビットの
内、このような「パリティ選択信号」の値に対応した８
ビットのパリティビットを順次選択する。このようにし
て選択された８ビットのパリティビットは、マルチポー
トメモリ４１の対応する語に、主信号を示す１２８ビッ
トと共に書き込まれる。なお、これらの８ビットのパリ
ティビットについては、以下では、簡単のため、マルチ
ポートメモリ４１の対応する語の最上位の８ビットとし
て書き込まれると仮定する。

【０１０１】一方、マルチポートメモリ４１の第五の読
み出しポートには、上述した一定の読み出しアドレス
「１６」（＝１２８ビット／８ビット）が与えられるの
で、マルチポートメモリ４１から読み出された個々の語
に含まれる最上位の８ビットであるパリティビットが出
力される。なお、パリティ判別部９３-1〜９３-4の各部
の動作については、何れもマルチポートメモリ４１の対
応する読み出しポートが異なる点を除いて基本的に同じ
であるので、以下では、添え文字「１」〜「４」の何れ
にも該当し得ることを意味する添え文字「ｃ」を用いて
説明する。

【０１０２】パリティ判別部９３-cでは、セレクタ９４
-cは、マルチポートメモリ４１の第五の読み出しポート
から読み出された８ビットのパリティビットの内、その
マルチポートメモリ４１の対応する読み出しポート（以
下、「該当読み出しポート」という。）に与えられる読
み出しアドレス（以下、「該当読み出しアドレス」とい
う。）のＬＳＢを含む最下位の３ビットに対応する単一
のパリティビット（以下、「該当パリティビット」とい
う。）を選択する。

【０１０３】比較器９５-cは、「該当読み出しアドレ
ス」のＬＳＢを含む最下位の３ビットの上位に隣接する
１ビットの論理値と、上述した該当パリティ選択信号と
して与えられる１ビットの論理値とが等しいか否かの判
別を行う。パリティ演算部９６-cは、上述した「該当読
み出しアドレス」に応じて「該当読み出しポート」から
読み出されたバイト単位にパリティチェックを行い、そ
の結果を示す１ビットのパリティビットを出力する。

【０１０４】比較器９７-cは、比較器９５-cによって行
われた判別の結果に応じて、下記の処理を行う。 ・ 該当する判別の結果が偽である場合には、上述した
警報の論理値を「１」に保つ。 ・ この判別の結果が真である場合には、パリティ演算
部９６-cによって出力されたパリティビットと上述した
「該当パリティビット」とを比較し、両者が等しくない
ときに限って、上述した警報の論理値を「０」に変更す
る。

【０１０５】パリティ判別部９３-1〜９３-4に備えられ
た比較器９７-1〜９７-4の出力端は、例えば、オープン
コレクタ回路として構成されるため、既述のワイヤード
オアの下で得られる警報の論理値は、これらのパリティ
判別部９３-1〜９３-4の何れかにおいて、該当パリティ
ビットが適正でないことが判別されたときに限って、
「０」に設定される。

【０１０６】すなわち、パリティ選択部９２とパリティ
判別部９３-1〜９３-4との間では、主信号の多重度が大
きい場合であっても、この多重度に比例してマルチポー
トメモリ４１の語長が膨大に増加することなく、そのマ
ルチポートメモリ４１の読み出しポート毎の正規性の判
別に供されるべきパリティビットがこのマルチポートメ
モリ４１を介してサイクリックに順次引き渡される。

【０１０７】したがって、本発明が適用されたクロスコ
ネクトスイッチでは、多重度が大きい場合であってもハ
ードウエアの規模が著しく増加することなく、主要な要
素であるマルチポートメモリ４１の正規性が確度高く識
別され、その結果に基づいて総合的な信頼性が高く維持
される。なお、本実施形態では、第一の実施形態に本発
明が適用されている。

【０１０８】しかし、本発明は、このような第一の実施
形態だけではなく、既述の第二ないし第五の何れの実施
形態にも同様に適用が可能である。また、本実施形態で
は、本発明にかかわるクロスコネクトスイッチに、図１
０に示すパリティ生成部９１、パリティ選択部９２およ
びパリティ判定部９３-1〜９３-4が備えられている。

【０１０９】しかし、本発明は、このようなクロスコネ
クトスイッチに限定されず、マルチポートメモリが搭載
され、そのマルチポートメモリの障害に起因する信頼性
の低下が速やかに検出され、かつ解消されることが要求
されるならば、如何なる機器やシステムにも適用可能で
ある。以下、図４を参照して本発明の第七の実施形態に
ついて説明する。

【０１１０】本実施形態には、図４に二点鎖線で示さ
れ、かつ下記の要素から構成されるＯＨドロップ部５０
が備えられる。 ・ マルチポートメモリ４１Ｍ、４１Ｓと共に、既述の
主信号が書き込みポートに与えられ、この主信号で示さ
れるフレームに所定のオーバヘッドが含まれる期間に限
って論理値が「１」となるＯＨクロック信号が与えられ
ると共に、複数の読み出しポートを有し、さらに、これ
らの読み出しポートの内、単一の特定の読み出しポート
が外部に接続されたマルチポートメモリ５１Ｍ、５１Ｓ ・ 既述のフレームパルスおよびＯＨクロック信号に併
せて、このフレームパルスで示されるフレーム毎に最先
のオーバヘッドが含まれる期間に限って論理値が「１」
となるＯＨフレームパルスが与えられ、かつ出力がマル
チポートメモリ５１Ｍ、５１Ｓの書き込みポートのアド
レス入力に接続された書き込みアドレス生成部５２ ・ 上述したＯＨクロック信号とＯＨフレームパルスと
が与えられ、かつ出力がマルチポートメモリ５１Ｍ、５
１Ｓの特定の読み出しポートのアドレス入力に接続され
た読み出しアドレス生成部５３ 以下、図４を参照して、本発明の第七の実施形態の動作
を説明する。

【０１１１】マルチポートメモリ５１Ｍ、５１Ｓは、既
述のマルチポートメモリ４１Ｍ、４１Ｓと同じ語長およ
びワード数の記憶領域を有する。書き込みアドレス生成
部５２は、上述したフレームパルスとＯＨフレームパル
スとの論理値が共に「１」となる期間毎に、ＯＨクロッ
ク信号を計数し、その結果として得られる計数値を規定
のフレーム構成に基づいて実時間で解析することによっ
て、マルチポートメモリ５１Ｍ、５１Ｓの内、該当する
ＯＨクロック信号で示されるオーバヘッドが格納される
べき一方のマルチポートメモリと、そのマルチポートメ
モリにこのオーバヘッドが格納される記憶領域（既述の
２４語の何れかに該当する。）のアドレスとを特定す
る。

【０１１２】さらに、書き込みアドレス生成部５２は、
マルチポートメモリ５１Ｍ、５１Ｓの書き込みポート
に、上述した一方のマルチポートメモリとアドレスとを
示す書き込みアドレスを与える。したがって、マルチポ
ートメモリ５１Ｍ、５１Ｓには、上述したフレーム構成
が一定である限り、フレーム毎に含まれる個々のオーバ
ヘッドは、同じ記憶領域に反復して格納される。

【０１１３】一方、読み出しアドレス生成部５３は、上
述したＯＨフレームパルスの前縁（後縁）で初期化され
るカウンタを有し、そのカウンタを介して既述のＯＨク
ロック信号を計数することによって、マルチポートメモ
リ５１Ｍ、５１Ｓの記憶領域の内、上述したオーバヘッ
ドがオクテット単位に格納された記憶領域を個別に示
し、かつ形式が既述のＴＳＩコードの形式と同じである
読み出しアドレスをマルチポートメモリ５１Ｍ、５１Ｓ
の第一の読み出しポートに順次与える。

【０１１４】すなわち、上述した高次群信号の多重度が
大きな値となっても、この高次群信号で示されるフレー
ムの構成の如何にかかわらず、その多重度に比例してハ
ードウエアの規模が増加することなく、従来例において
行われていた並−直列変換は、マルチポートメモリ５１
Ｍ、５１Ｓの読み出しポートを介する読み出しの過程で
並行して、かつ一括して行われる。

【０１１５】したがって、本実施形態によれば、上述し
たフレームに含まれるオーバヘッドの内容は、マルチポ
ートメモリ５１Ｍ、５１Ｓによって時系列の順に抽出さ
れ、かつ一旦蓄積された後に、これらのマルチポートメ
モリ５１Ｍ、５１Ｓの第一の読み出しポートから順次直
列に出力されると共に、保守や運用の過程で適宜参照さ
れる。なお、本実施形態では、マルチポートメモリ５１
Ｍ、５１Ｓの第一の読み出しポートから順次直列に出力
されたオーバヘッドの内容には、何ら処理が施されてい
ない。

【０１１６】しかし、本発明はこのような構成に限定さ
れず、上述したオーバヘッドの内容は、例えば、保守や
運用の過程で参照されるべき適正な形式のビット列やメ
ッセージに変換された後に、所望の伝送路や通信リンク
に送出されてもよい。また、本実施形態では、マルチポ
ートメモリ５１Ｍ、５１Ｓに与えられるべき書き込みア
ドレスと読み出しアドレスとの何れもが規定のフレーム
構成に適合したアドレスの列として生成されている。

【０１１７】しかし、本発明はこのような構成に限定さ
れず、これらの書き込みアドレスと読み出しアドレスと
の双方もしくは何れか一方は、例えば、外部より与えら
れたフレーム構成その他の情報に基づいて適宜更新され
てもよい。さらに、本発明は、既述の第一の実施形態に
適用されている。しかし、本発明は、このような第一の
実施形態に限定されず、例えば、図４および図８に二点
鎖線で示すように、既述の第二ないし第六の何れの実施
形態にも同様に適用可能である。

【０１１８】また、上述した各実施形態では、スイッチ
部４０とＯＨドロップ部５０とは、両者が一体化されて
なる特定用途向け集積回路(ＡＳＩＣ)として構成されて
いる。しかし、本発明はこのような構成に限定されず、
所望の多重度や主信号の語長および速度に対する確実な
応答が可能である限り、スイッチ部４０とＯＨドロップ
部５０とは両者が所望の数ずつ実装されたパッケージ
（モジュール）として構成されてもよく、あるいはスイ
ッチ部４０とＯＨドロップ部５０との双方もしくは何れ
か一方は、個別に所望の数ずつ実装されてなるＡＳＩＣ
として構成されてもよい。

【０１１９】さらに、上述した各実施形態では、マルチ
ポートメモリ４１Ｍ、４１Ｍ1、４１Ｍ2、４１Ｓ、４１
Ｓ1、４１Ｓ2以外の要素は、これらのマルチポートメモ
リ４１Ｍ、４１Ｍ1、４１Ｍ2、４１Ｓ、４１Ｓ1、４１
Ｓ2と一体化されてなるＡＳＩＣ上に配置されたハード
ウエアとして構成されている。しかし、本発明はこのよ
うな構成に限定されず、所望の多重度や主信号の語長お
よび速度に対する確実な応答が可能である限り、例え
ば、マルチポートメモリ４１Ｍ、４１Ｓ以外の要素の全
てまたは一部は、汎用のプロセッサによって実行される
ソフトウエアとして構成されてもよい。

【０１２０】また、上述した各実施形態では、本発明が
クロスコネクトスイッチに適用されている。しかし、本
発明は、このようなクロスコネクトスイッチに限定され
ず、下記の通りに構成されることによって、例えば、Ｓ
ＴＭ網の上位階梯のノードに配置され、かつ所望の高次
群においてブロックを伴うことなく回線交換を行うタン
デムスイッチや、大容量の交換機（加入者線交換機であ
ってもよい。）において通話路を形成するスイッチにも
適用可能である。

【０１２１】・ マルチポートメモリ４１Ｍ、４１Ｍ
1、４１Ｍ2、４１Ｓ、４１Ｓ1、４１Ｓ2の語長、サイ
ズ、読み出しポートの数、アクセスタイム等が所望の次
群の主信号、あるいはその主信号の数に整合する値に設
定される。 ・ これらのマルチポートメモリ４１Ｍ、４１Ｍ1、４
１Ｍ2、４１Ｓ、４１Ｓ1、４１Ｓ2およびこれらの周辺
に配置された各部の連係の下で所望の精度による実時間
性が保証される。

【０１２２】・ 上記のノードや交換機の運用および保
守にかかわるニーズに適合した物理的構造と機械的構造
との双方もしくは何れか一方を有する。 ・ 機能分散や負荷分散の形態が上記のニーズに整合す
る。 さらに、上述した各実施形態では、主信号に多重化され
たフィールド（チャネル）の伝送情報がマルチポートメ
モリ４１Ｍ、４１Ｍ1、４１Ｍ2、４１Ｓ、４１Ｓ1、４
１Ｓ2に一旦格納され、かつ所望の期間に読み出される
ことによって、クロスコネクトが達成されている。

【０１２３】しかし、本発明はこのような構成に限定さ
れず、マルチポートメモリ４１Ｍ、４１Ｍ1、４１Ｍ2、
４１Ｓ、４１Ｓ1、４１Ｓ2は、例えば、下記の回路の何
れかで代替されてもよい。 Ｉ 下記の書き込みアドレスデコーダ、レジスタ、読み
出しアドレスレジスタおよびセレクタから構成される回
路（図１１） i) 書き込みアドレスをデコード（面切り替えを含
む。）する書き込みアドレスデコーダ ii) 並列入力端子に主信号が共通に与えられ、かつ上記
の書き込みアドレスのデコードの結果として与えられる
択一的なロード信号に応じてこの主信号を１２８ビット
長の語単位に保持するレジスタ iii)既述の制御アドレスに個別に含まれるＴＳＩコード
を並行してデコード（面切り替えを含む。）する読み出
しアドレスデコーダ iv) マルチポートメモリに備えられた個々の読み出しポ
ートに対応し、かつ上記のレジスタに保持された語に個
別に所定の数（＝１６）ずつ含まれるバイトの内、読み
出しアドレスのデコードの結果に対応したバイトを選択
するセレクタ ＩＩ 下記の点で図１１に示す回路と異なる回路（図１
２） ・ 上記Ｉii) に記載されたレジスタに代えて、所定の
数の３ポートＲＡＭが備えられる。

【０１２４】・ 上記Ｉi)に記載された書き込みアドレ
スデコーダと、上記Ｉiii)に記載された読み出しアドレ
スデコーダとの全てまたは一部が上記の３ポートＲＡＭ
の書き込みポートと読み出しポートとによって代替され
る。 ＩＩＩ 上述した３ポートＲＡＭに代わるデュアルポー
トＲＡＭが備えられた点で図１２に示す回路と異なる回
路（図１３） また、本発明は、上述した実施形態に限定されるもので
はなく、本発明の範囲において多様な形態による実施形
態が可能であり、かつ構成要素の一部もしくは全てに如
何なる改良施されてもよい。

【０１２５】以下、上述した各実施形態に開示された発
明を階層的・多面的に整理し、付記項として列記する。 （付記１） それぞれ時分割多重化された複数のチャネ
ルのデータが入力される複数の書き込みポートと、ラン
ダムアクセスが可能な複数の読み出しポートとを有する
マルチポート記憶手段１１と、前記複数の読み出しポー
トに個別に与えられるアドレスを格納した保持記憶手段
１２と、前記各書き込みポートにシーケンシャルに書き
込みアドレスを与えて複数のチャネル単位でデータの書
き込みを行い、前記保持記憶手段１２に格納されたアド
レスを前記複数の読み出しポートにそれぞれ与える制御
手段１３とを備えたことを特徴とするクロスコネクトス
イッチ。

【０１２６】（付記２） 付記１に記載のクロスコネク
トスイッチにおいて、前記制御手段１３は、前記書き込
みアドレスが更新される周期と、前記クロスコネクトの
過程で共通のチャネルの伝送情報が配信されるべきチャ
ネルの最大の数との比以下の周期で、前記複数の読み出
しポートの全てまたは一部に、前記保持記憶手段１２に
格納されたアドレスの列を与えることを特徴とするクロ
スコネクトスイッチ。

【０１２７】（付記３） それぞれ時分割多重化された
複数のチャネルのデータが入力される複数の書き込みポ
ートと、ランダムアクセスが可能な複数の読み出しポー
トとを有するマルチポート記憶手段１１と、前記複数の
書き込みポートに与えられるアドレスを格納した保持記
憶手段１２Ａと、前記各読み出しポートにシーケンシャ
ルに読み出しアドレスを与えて複数のチャネル単位でデ
ータの読み出しを行い、前記保持記憶手段１２Ａに格納
されたアドレスを前記書き込みポートにそれぞれ与える
制御手段１３Ａとを備えたことを特徴とするクロスコネ
クトスイッチ。

【０１２８】（付記４） 付記３に記載のクロスコネク
トスイッチにおいて、前記制御手段１３Ａは、前記書き
込みアドレスが更新される周期と、前記クロスコネクト
の過程で共通のチャネルの伝送情報が配信されるべきチ
ャネルの最大の数との比以下の周期で、前記複数の読み
出しポートの全てまたは一部に、前記シーケンシャルに
書き込みアドレスを与えることを特徴とするクロスコネ
クトスイッチ。

【０１２９】（付記５） それぞれ時分割多重化された
複数のチャネルのデータが入力される書き込みポート
と、ランダムアクセスが可能な複数の読み出しポートと
を個別に有し、共通のチャネルのデータが配信されるべ
きチャネルの最大の数Ｎに等しい複数のマルチポート記
憶手段２１-1〜２１-Nと、前記読み出しポートに与えら
れるアドレスを格納した保持記憶手段２２と、前記各書
き込みポートにシーケンシャルに書き込みアドレスを与
えて複数チャネル単位でデータの書き込みを行い、前記
保持記憶手段２２に格納されたアドレスを前記マルチポ
ート記憶手段２１-1〜２１-Nの読み出しポートに与える
制御手段２３とを備えたことを特徴とするクロスコネク
トスイッチ。

【０１３０】（付記６） それぞれ時分割多重化された
複数のチャネルのデータが入力される書き込みポート
と、ランダムアクセスが可能な複数の読み出しポートと
を個別に有し、共通のチャネルのデータが配信されるべ
きチャネルの最大の数Ｎ未満である複数のマルチポート
記憶手段２１-1〜２１-nと、前記読み出しポートに与え
られるアドレスを格納した保持記憶手段２２Ａと、前記
各書き込みポートにシーケンシャルに書き込みアドレス
を与えて複数のチャネル単位でデータの書き込みを行
い、前記最大の数Ｎと前記複数のマルチポート記憶手段
２１-1〜２１-nの数ｎとの比に対するこの書き込み読み
出しアドレスが更新される周期の商以下の周期で、前記
保持記憶手段２２Ａに格納されたアドレスを前記読み出
しポートに与える制御手段２３Ａとを備えたことを特徴
とするクロスコネクトスイッチ。

【０１３１】（付記７） それぞれ時分割多重化された
複数のチャネルのデータが入力される書き込みポート
と、ランダムアクセスが可能な複数の読み出しポートと
を個別に有し、共通のチャネルのデータが配信されるべ
きチャネルの最大の数Ｎに等しい複数のマルチポート記
憶手段２１-1〜２１-Nと、前記書き込みポートに与えら
れるアドレスを格納した保持記憶手段２２Ｂと、前記各
読み出しポートにシーケンシャルに読み出しアドレスを
与えて複数のチャネル単位でのデータの読み出しを行
い、前記保持記憶手段２２Ｂに格納されたアドレスを前
記書き込みポートに与える制御手段２３Ｂとを備えたこ
とを特徴とするクロスコネクトスイッチ。

【０１３２】（付記８） それぞれ時分割多重化された
複数のチャネルのデータが入力される書き込みポート
と、ランダムアクセスが可能な複数の読み出しポートと
を個別に有し、共通のチャネルのデータが配信されるべ
きチャネルの最大の数Ｎ未満である複数のマルチポート
記憶手段２１-1〜２１-nと、前書き込みポートに与えら
れるアドレスを格納した保持記憶手段２２Ｃと、前記各
読み出しポートにシーケンシャルに読み出しアドレスを
与えて複数のチャネル単位でのデータの読み出しを行
い、前記最大の数Ｎと前記複数のマルチポート記憶手段
２１-1〜２１-nの数ｎとの比に対するこの読み出しアド
レスが更新される周期の商以下の周期で、前記保持記憶
手段２２Ｃに格納されたアドレスを前記書き込みポート
に与える制御手段２３Ｃとを備えたことを特徴とするク
ロスコネクトスイッチ。

【０１３３】（付記９） 付記１ないし付記８の何れか
１項に記載のクロスコネクトスイッチにおいて、前記マ
ルチポート記憶手段１１、２１-1〜２１-N、２１-1〜２
１-nは、クロスコネクトの対象である前記時分割多重さ
れた複数チャネルのデータとは別のデータを記憶する記
憶領域を備え、前記制御手段１３、１３Ａ、２３、２３
Ａ、２３Ｂ、２３Ｃは、前記マルチポート記憶手段１
１、２１-1〜２１-N、２１-1〜２１-nの読み出しポート
に、前記別のデータが格納された記憶領域のアドレスを
与える機能を備えたことを特徴とするクロスコネクトス
イッチ。

【０１３４】（付記１０） 付記９に記載のクロスコネ
クトスイッチにおいて、前記制御手段１３、１３Ａ、２
３、２３Ａ、２３Ｂ、２３Ｃは、前記マルチポート記憶
手段１１、２１-1〜２１-N、２１-1〜２１-nの読み出し
ポートに前記別のデータが格納された記憶領域のアドレ
スを与えることにより、ＵＮＥＱまたはＡＩＳ情報を読
み出すことを特徴とするクロスコネクトスイッチ。

【０１３５】（付記１１） 付記９に記載のクロスコネ
クトスイッチにおいて、前記別のデータは、保守または
運用メッセージの複数の要素データであり、前記制御手
段１３、１３Ａ、２３、２３Ａ、２３Ｂ、２３Ｃは、前
記マルチポート記憶手段１１、２１-1〜２１-N、２１-1
〜２１-nの読み出しポートに、前記別のデータが格納さ
れた記憶領域のアドレスを与えることにより、各要素デ
ータの組み合わせを制御して、前記保守または運用メッ
セージを結果として読み出すことを特徴とするクロスコ
ネクトスイッチ。

【０１３６】（付記１２） 付記１ないし付記１０の何
れか１項に記載のクロスコネクトスイッチにおいて、前
記書き込みポートを介して前記マルチポート記憶手段１
１、２１-1〜２１-N、２１-1〜２１-nの全てまたは一部
に書き込まれるべき語の一部には、保守と運用との双方
もしくは何れか一方にかかわる情報が含まれ、前記保持
記憶手段１２、１２Ａ、２２、２２Ａ、２２Ｂ、２２Ｃ
の記憶領域の内、前記時分割多重化に適用されたフレー
ム構成に適応する規定の時点に前記制御手段１３、１３
Ａ、２３、２３Ａ、２３Ｂ、２３Ｃとの連係の下で読み
出されるべき記憶領域には、前記情報が格納された前記
マルチポート記憶手段１１、２１-1〜２１-N、２１-1〜
２１-nの記憶領域のアドレスが格納されたことを特徴と
するクロスコネクトスイッチ。

【０１３７】（付記１３）付記１ないし付記１２の何れ
か１項に記載のクロスコネクトスイッチにおいて、前記
保持記憶手段１２、１２Ａ、２２、２２Ａ、２２Ｂ、２
２Ｃは、その保持記憶手段１２、１２Ａ、２２、２２
Ａ、２２Ｂ、２２Ｃの記憶領域に格納されるべきアドレ
スの更新を外部からえられる要求に応じて可能とする手
段を含むことを特徴とするクロスコネクトスイッチ。

【０１３８】（付記１４）付記１ないし付記１３の何れ
か１項に記載のクロスコネクトスイッチにおいて、前記
保持記憶手段１２、１２Ａ、２２、２２Ａ、２２Ｂ、２
２Ｃは、前記アドレスの列に適合した形式に、外部から
与えられる個々のアドレスの形式を変換し、その結果を
対応する記憶領域に格納することを特徴とするクロスコ
ネクトスイッチ。

【０１３９】（付記１５） 時分割多重化された複数の
チャネルの伝送情報をその伝送情報の語長の複数倍以上
の語長の語単位にサイクリックに保持し、語長がその書
き込みポートの語長より短く、かつランダムアクセスが
可能な読み出しポートとを有する記憶手段３１と、前記
記憶手段３１の記憶領域の内、前記複数のチャネルの伝
送情報を示すフレームの所望のフィールドに配置された
情報が保持された記憶領域のアドレスを前記複数のチャ
ネルに同期して生成し、前記読み出しポートにそのアド
レスを与える制御手段３２とを備えたことを特徴とする
方路監視支援装置。

【０１４０】（付記１６） 時分割多重化された複数の
チャネルの伝送情報をその伝送情報の語長の複数倍以上
の語長の語単位にサイクリックに保持し、語長がその書
き込みポートの語長より短く、かつランダムアクセスが
可能な読み出しポートとを有する記憶手段３１と、外部
より与えられ、かつ前記記憶手段３１の記憶領域の内、
前記複数のチャネルの伝送情報を示すフレームの所望の
フィールドに配置された情報が保持された記憶領域のア
ドレスを保持する保持手段３３と、前記保持手段３３に
保持されたアドレスを前記複数のチャネルに同期して前
記読み出しポートに与える制御手段３２Ａとを備えたこ
とを特徴とする方路監視支援装置。

【０１４１】（付記１７） 付記１５または付記１６に
記載の方路監視支援装置において、前記記憶手段３１に
よって前記読み出しポートから読み出された情報の列を
規定の形式で外部に通知する変換手段３４を備えたこと
を特徴とする方路監視支援装置。

【０１４２】

【発明の効果】上述したように請求項１および請求項２
に記載の発明では、マルチポート記憶手段が有効に活用
され、かつ多重度が大きい場合であっても、ハードウエ
アのサイズが大幅に増加することなく、布線の数やピン
数の増大と、これらの布線およびピンの配置および熱設
計にかかわる制約が大幅に緩和される。請求項３および
請求項５に記載の発明では、搭載されるべきマルチポー
ト記憶手段の数Ｎが共通のチャネルの伝送情報が配信さ
れるべき対地の数以上に設定され、かつ許容される程度
に少ない限り、これらのマルチポート記憶手段の読み出
しポートに対するアクセスの頻度（周期）が何ら変更さ
れることなく、所望の対地に対するマルチキャストが確
度高く達成される。

【０１４３】請求項４および請求項６に記載の発明で
は、マルチポート記憶手段のアクセスタイムが有効に利
用されることによって構成の簡略化が図られ、かつ所望
の対地に対するマルチキャストが確度高く達成される。
請求項７に記載の発明と、請求項７に記載の発明の第一
および第二の下位概念の発明とでは、構成の標準化に併
せて、簡略化が図られる。

【０１４４】請求項８に記載の発明では、構成の標準化
および応答性の向上が図られ、かつ他の装置との連係に
かかわる柔軟性が高められる。請求項９に記載の発明で
は、フレームの所望のフィールドに配置された情報は、
多様な多重度およびフレーム構成に柔軟に適応した形態
で確度高く保守や運用に供される。

【０１４５】請求項１０に記載の発明では、多様なフレ
ーム多重度やフレーム構成に対するさらなる柔軟な適応
が可能となる。請求項１に記載の発明の下位概念の発明
と、請求項２に記載の発明の下位概念の発明とでは、ハ
ードウエアの規模が大幅に増加することなく、マルチキ
ャストが行われるべき伝送系に対する適用が可能とな
る。

【０１４６】請求項１ないし請求項８に記載の発明に関
連した第一の発明では、入方路と出方路との双方もしく
は何れか一方の構成と、トラヒックの分布その他の状態
とに対する柔軟な適応が可能となる。請求項１ないし請
求項８に記載の発明に関連した第二の発明では、この発
明にかかわるクロスコネクトスイッチとの連係を可能と
する機能を具備しない装置とも連係することが可能とな
る。

【０１４７】請求項９および請求項１０に記載の発明の
下位概念の発明では、既述の情報に基づく監視、制御、
保守および運用の何れもが円滑に、かつ適切な形態で達
成される。したがって、これらの発明が適用された伝送
系や網では、総合的な信頼性が低下することなく、安価
に、かつ柔軟に高次群の伝送区間に対する適応が達成さ
れる。

【図面の簡単な説明】

【図１】本発明にかかわるクロスコネクトスイッチの第
一の原理ブロック図である。

【図２】本発明にかかわるクロスコネクトスイッチの第
二の原理ブロック図である。

【図３】本発明にかかわる方路監視支援装置の原理ブロ
ック図である。

【図４】本発明の第一、第二、第四、第五および第七の
実施形態を示す図である。

【図５】本発明の第一の実施形態の動作タイムチャート
である。

【図６】制御アドレスの形式を示す図である。

【図７】本発明の第一の実施形態の他の構成を示す図で
ある。

【図８】本発明の第三の実施形態を示す図である。

【図９】本発明の第四の実施形態における制御アドレス
の形式を示す図である。

【図１０】本発明の第六の実施形態を示す図である。

【図１１】マルチポートメモリを代替し得る回路の一例
を示す図（１）である。

【図１２】マルチポートメモリを代替し得る回路の一例
を示す図（２）である。

【図１３】マルチポートメモリを代替し得る回路の一例
を示す図（３）である。

【図１４】クロスコネクト装置が備えられたネットワー
クの構成例を示す図である。

【図１５】クロスコネクト装置の構成例を示す図であ
る。

【符号の説明】

１１，２１ マルチポート記憶手段 １２，１２Ａ，２２，２２Ａ，２２Ｂ，２２Ｃ 保持記
憶手段 １３，１３Ａ，２３，２３Ａ，２３Ｂ，２３Ｃ，３２，
３２Ａ 制御手段 ３１ 記憶手段 ３３ 保持手段 ３４ 変換手段 ４０，１５０ スイッチ部 ４１Ｍ、４１Ｍ1、４１Ｍ2、４１Ｓ，４１Ｓ1，４１Ｓ
2，５１Ｍ、５１Ｓ マルチポートメモリ ４２ カウンタ ４３ アドレス変換部 ４４Ｍ、４４Ｓ，１６５ ＡＣＭ部 ４５，９４，１６２ セレクタ ５０，１５１ ＯＨドロップ部 ５２ 書き込みアドレス生成部 ５３ 読み出しアドレス生成部 ７１ ビットスライサ ７２ 変換部 ７３ スイッチＡＳＩＣ ７４ 逆変換部 ７５ オクテットビルダ ９１ パリティ生成部 ９２ パリティ選択部 ９３ パリティ判定部 ９５，９７ 比較器 ９６ パリティ演算部 １４０ クロスコネクト装置 １４１ 網 １４２ ノード １４３ 光−電気変換部（ＯＲ） １４４ 逆多重化部（ＤＭＵＸ） １４５ クロスコネクトスイッチ １４６ 多重化部（ＭＵＸ） １４７ 電気−光変換部（ＯＳ） １５２ プロセッサ １５３ アドレス変換部 １６１ ＴＳＷ部 １６３ インサータ １６４ スイッチ制御部 １７０ ドロッパ １７１ ラッチ １７２ 並−直列変換部 １７３ ＰＧ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 横塚 暁生 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 田中 正行 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 根本 智 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 菅井 秀紀 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 河崎 篤 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5K028 AA07 KK01 KK05 MM14 PP04 SS24

Claims (10)

【特許請求の範囲】
1. 【請求項１】 それぞれ時分割多重化された複数のチャ
   ネルのデータが入力される複数の書き込みポートと、ラ
   ンダムアクセスが可能な複数の読み出しポートとを有す
   るマルチポート記憶手段と、 前記複数の読み出しポートに個別に与えられるアドレス
   を格納した保持記憶手段と、 前記各書き込みポートにシーケンシャルに書き込みアド
   レスを与えて複数チャネル単位でデータの書き込みを行
   い、前記保持記憶手段に格納されたアドレスを前記複数
   の読み出しポートにそれぞれ与える制御手段とを備えた
   ことを特徴とするクロスコネクトスイッチ。
2. 【請求項２】 それぞれ時分割多重化された複数のチャ
   ネルのデータが入力される複数の書き込みポートと、ラ
   ンダムアクセスが可能な複数の読み出しポートとを有す
   るマルチポート記憶手段と、 前記複数の書き込みポートに与えられるアドレスを格納
   した保持記憶手段と、 前記各読み出しポートにシーケンシャルに読み出しアド
   レスを与えて複数チャネル単位でデータの読み出しを行
   い、前記保持記憶手段に格納されたアドレスを前記書き
   込みポートにそれぞれ与える制御手段とを備えたことを
   特徴とするクロスコネクトスイッチ。
3. 【請求項３】 それぞれ時分割多重化された複数のチャ
   ネルのデータが入力される書き込みポートと、ランダム
   アクセスが可能な複数の読み出しポートとを個別に有
   し、共通のチャネルのデータが配信されるべきチャネル
   の最大の数Ｎに等しい複数のマルチポート記憶手段と、 前記読み出しポートに与えられるアドレスを格納した保
   持記憶手段と、 前記各書き込みポートにシーケンシャルに書き込みアド
   レスを与えて複数チャネル単位でデータの書き込みを行
   い、前記保持記憶手段に格納されたアドレスを前記マル
   チポート記憶手段の読み出しポートに与える制御手段と
   を備えたことを特徴とするクロスコネクトスイッチ。
4. 【請求項４】 それぞれ時分割多重化された複数のチャ
   ネルのデータが入力される書き込みポートと、ランダム
   アクセスが可能な複数の読み出しポートとを個別に有
   し、共通のチャネルのデータが配信されるべきチャネル
   の最大の数Ｎ未満である複数のマルチポート記憶手段
   と、 前記読み出しポートに与えられるアドレスを格納した保
   持記憶手段と、 前記各書き込みポートにシーケンシャルに書き込みアド
   レスを与えて複数のチャネル単位でデータの書き込みを
   行い、前記最大の数Ｎと前記複数のマルチポート記憶手
   段の数ｎとの比に対するこの書き込み読み出しアドレス
   が更新される周期の商以下の周期で、前記保持記憶手段
   に格納されたアドレスを前記読み出しポートに与える制
   御手段とを備えたことを特徴とするクロスコネクトスイ
   ッチ。
5. 【請求項５】 それぞれ時分割多重化された複数のチャ
   ネルのデータが入力される書き込みポートと、ランダム
   アクセスが可能な複数の読み出しポートとを個別に有
   し、共通のチャネルのデータが配信されるべきチャネル
   の最大の数Ｎに等しい複数のマルチポート記憶手段と、 前記書き込みポートに与えられるアドレスを格納した保
   持記憶手段と、 前記各読み出しポートにシーケンシャルに読み出しアド
   レスを与えて複数のチャネル単位でのデータの読み出し
   を行い、前記保持記憶手段に格納されたアドレスを前記
   書き込みポートに与える制御手段とを備えたことを特徴
   とするクロスコネクトスイッチ。
6. 【請求項６】 それぞれ時分割多重化された複数のチャ
   ネルのデータが入力される書き込みポートと、ランダム
   アクセスが可能な複数の読み出しポートとを個別に有
   し、共通のチャネルのデータが配信されるべきチャネル
   の最大の数Ｎ未満である複数のマルチポート記憶手段
   と、 前記書き込みポートに与えられるアドレスを格納した保
   持記憶手段と、 前記各読み出しポートにシーケンシャルに読み出しアド
   レスを与えて複数のチャネル単位でのデータの読み出し
   を行い、前記最大の数Ｎと前記複数のマルチポート記憶
   手段の数ｎとの比に対するこの読み出しアドレスが更新
   される周期の商以下の周期で、前記保持記憶手段に格納
   されたアドレスを前記書き込みポートに与える制御手段
   とを備えたことを特徴とするクロスコネクトスイッチ。
7. 【請求項７】 請求項１ないし請求項６の何れか１項に
   記載のクロスコネクトスイッチにおいて、 前記マルチポート記憶手段は、 クロスコネクトの対象である前記時分割多重された複数
   チャネルのデータとは別のデータを記憶する記憶領域を
   備え、 前記制御手段は、 マルチポート記憶手段の読み出しポートに、前記別のデ
   ータが格納された記憶領域のアドレスを与える機能を備
   えたことを特徴とするクロスコネクトスイッチ。
8. 【請求項８】 請求項１ないし請求項６の何れか１項に
   記載のクロスコネクトスイッチにおいて、 前記書き込みポートを介して前記マルチポート記憶手段
   の全てまたは一部に書き込まれるべき語の一部には、保
   守と運用との双方もしくは何れか一方にかかわる情報が
   含まれ、 前記保持記憶手段の記憶領域の内、前記時分割多重化に
   適用されたフレーム構成に適応する規定の時点に前記制
   御手段との連係の下で読み出されるべき所定の記憶領域
   には、前記情報が格納された前記マルチポート記憶手段
   の記憶領域のアドレスが格納されたことを特徴とするク
   ロスコネクトスイッチ。
9. 【請求項９】 時分割多重化された複数のチャネルの伝
   送情報をその伝送情報の語長の複数倍以上の語長の語単
   位にサイクリックに保持し、語長がその書き込みポート
   の語長より短く、かつランダムアクセスが可能な読み出
   しポートとを有する記憶手段と、 前記記憶手段の記憶領域の内、前記複数のチャネルの伝
   送情報を示すフレームの所望のフィールドに配置された
   情報が保持された記憶領域のアドレスを前記複数のチャ
   ネルに同期して生成し、前記読み出しポートにそのアド
   レスを与える制御手段とを備えたことを特徴とする方路
   監視支援装置。
10. 【請求項１０】 時分割多重化された複数のチャネルの
    伝送情報をその伝送情報の語長の複数倍以上の語長の語
    単位にサイクリックに保持し、語長がその書き込みポー
    トの語長より短く、かつランダムアクセスが可能な読み
    出しポートとを有する記憶手段と、 外部より与えられ、かつ前記記憶手段の記憶領域の内、
    前記複数のチャネルの伝送情報を示すフレームの所望の
    フィールドに配置された情報が保持された記憶領域のア
    ドレスを保持する保持手段と、 前記保持手段に保持されたアドレスを前記複数のチャネ
    ルに同期して前記読み出しポートに与える制御手段とを
    備えたことを特徴とする方路監視支援装置。