JP2004012399A - スキャン機能付きフリップフロップ回路、スキャンテスト回路および半導体集積回路 - Google Patents
スキャン機能付きフリップフロップ回路、スキャンテスト回路および半導体集積回路 Download PDFInfo
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Abstract
【課題】電気的、物理的要因により破壊されたトランジスタを容易に検出することができるスキャン機能付きフリップフロップ回路を提供する。
【解決手段】レイアウト面積を小さくするために、選択回路３とマスターラッチ部１３ａの一部であるクロックドインバータ１４が複合素子６０によって構成されている場合に、複合素子６０の出力ノード２５と電源電位ＶＤＤとの間にＰＭＯＳトランジスタ２を設けて、そのゲートに外部から制御可能なＴＥＳＴ信号を入力する。ＳＩ信号によってＰＭＯＳトランジスタ４０を制御することなく、ＮＭＯＳトランジスタ４７の破壊を検出することができる。
【選択図】 図１
【解決手段】レイアウト面積を小さくするために、選択回路３とマスターラッチ部１３ａの一部であるクロックドインバータ１４が複合素子６０によって構成されている場合に、複合素子６０の出力ノード２５と電源電位ＶＤＤとの間にＰＭＯＳトランジスタ２を設けて、そのゲートに外部から制御可能なＴＥＳＴ信号を入力する。ＳＩ信号によってＰＭＯＳトランジスタ４０を制御することなく、ＮＭＯＳトランジスタ４７の破壊を検出することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータを転送するフリップフロップ回路と組み合せ回路とを備えた半導体集積回路、その半導体集積回路のテスト容易化設計のために用いられるスキャン機能付きフリップフロップ回路およびスキャンテスト回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の回路規模の増大に伴って、その回路故障の発生率も増大する傾向にある。このような回路故障の検出漏れを防ぐためには、故障検査のために用いられるテストパターンを増やすことが考えられるが、テストパターンを増やすと、故障検査に必要とされる時間、コスト等が増加するため、好ましくない。そこで、テスト容易化設計を行って、回路故障の検出漏れを減少させる方法が提案されている。テスト容易化設計を導入することによって、被検査半導体集積回路の故障検出率を向上させると共に、テストパターンの複雑化・パターン数の増加を軽減して、故障検査に要する時間・コストを抑制することが可能となるからである。
【０００３】
このようなテスト容易化設計技術として、従来から、スキャンテスト回路が一般的に用いられている。スキャンテスト回路は、既存のフリップフロップ回路にスキャン機能を設けたスキャン機能付きフリップフロップ回路を複数接続してシフトレジスタ構成としたものである。故障検査時には、スキャンテスト信号（スキャンイネーブル信号）を入力し、スキャンパスを通って出力された信号を検出することによって、スキャンパスによって分断された論理回路部分（順序回路の接続）をテストすることができる。
【０００４】
このようなスキャン機能付きフリップフロップ回路の一例は、例えば特開平１０−１７７０６０号公報に開示されている。以下に、従来のスキャン機能付きフリップフロップ回路の構成および動作について説明する。
【０００５】
図３は、従来のスキャン機能付きフリップフロップ回路３００の構成を示す回路図である。
【０００６】
このスキャン機能付きフリップフロップ回路３００は、セレクタ回路３とリセット機能付きフリップフロップ回路１３とによって構成されている。
【０００７】
セレクタ回路３は、インバータ回路８と、ＡＮＤ回路１０および１１と、ＯＲ回路１２とによって構成されており、スキャンイネーブル端子（以下、ＳＥ端子と称する）５に入力されるスキャンイネーブル信号ＳＥの値によって、スキャン信号入力端子（以下、ＳＩ端子と称する）４から入力されるスキャン信号ＳＩもしくはデータ信号入力端子（以下、Ｄ端子と称する）６から入力されるデータ信号Ｄのいずれか一方が選択され、出力されるようになっている。
【０００８】
例えば、スキャンテスト時には、スキャンイネーブル信号ＳＥが’ｈｉｇｈ’レベルとなり、ＡＮＤ回路１０の一方の入力に’ｈｉｇｈ’レベルが入力され、ＡＮＤ回路１１の一方の入力には、インバータ回路８を介して反転された信号’ｌｏｗ’レベルが入力される。このため、ＯＲ回路１２の一方の入力には、ＡＮＤ回路１０からの出力信号であるスキャン信号ＳＩが入力される。一方、ＡＮＤ回路１１からは、データ信号Ｄの値によらず、常に’ｌｏｗ’レベルが出力されてＯＲ回路１２の他方の入力に入力される。このため、ＯＲ回路１２からはスキャン信号ＳＩが出力される。
【０００９】
また、通常動作時には、スキャンイネーブル信号ＳＥが’ｌｏｗ’レベルとなり、ＡＮＤ回路１０の一方の入力には’ｌｏｗ’レベルが入力され、ＡＮＤ回路１１の一方の入力には、インバータ回路８を介して反転された信号’ｈｉｇｈ’レベルが入力される。このため、ＯＲ回路１２の一方の入力には、ＡＮＤ回路１１からの出力信号であるデータ信号Ｄが入力される。一方、ＡＮＤ回路１０からの出力は、常にｌｏｗとなり、ＯＲ回路１２の他方の入力に入力される。このため、ＯＲ回路１２からはデータ信号Ｄが出力される。
【００１０】
リセット機能付きフリップフロップ回路１３は、マスターラッチ部１３ａと、スレーブラッチ部１３ｂと、内部クロック生成部１３ｃと、４つのインバータ回路９および２０〜２２とによって構成されている。
【００１１】
内部クロック生成部１３ｃは、相互に直列接続されたインバータ回路２７および２８によって構成されている。クロック端子（以下、ＣＬＫ端子と称する）２６から入力されるクロック信号ＣＬＫは、インバータ回路２７に入力され、反転されて内部クロック信号の反転信号ＣＫＮとして出力される。また、インバータ回路２７からの出力信号は、インバータ回路２８に入力され、反転されて内部クロック信号ＣＫとして出力される。
【００１２】
マスターラッチ部１３ａは、内部クロック生成部１３ｃから信号ＣＫおよびＣＫＮが入力されるクロックドインバータ回路１４および１５と、ＮＯＲ回路１６とによって構成されている。セレクタ回路３からの出力信号は、クロックドインバータ１４に入力され、クロックドインバータ１４からの出力信号はＮＯＲ回路１６の一方の入力に入力される。また、ＮＯＲ回路１６の他方の入力には、リセット入力端子（以下、ＲＮ端子と称す）７から入力されたリセット信号ＲＮがインバータ回路９を介して反転されて入力される。また、ＮＯＲ回路１６からの出力信号は、クロックドインバータ回路１５および１７にそれぞれ入力される。クロックドインバータ回路１５からの出力信号は、ＮＯＲ回路１６の一方の入力に入力される。
【００１３】
これによって、内部クロック信号ＣＫが’ｌｏｗ’レベルである期間にセレクタ回路３からの出力信号がマスターラッチ部１３ａに取り込まれ、内部クロック信号ＣＫが’ｈｉｇｈ’レベルである期間には、取り込まれた信号が保持される。ここで、リセット信号ＲＮが’ｈｉｇｈ’レベルである場合には、セレクタ回路３からの出力信号が反転されてＮＯＲ回路１６から出力され、リセット信号ＲＮが’ｌｏｗ’レベルである場合には、’ｌｏｗ’レベルがＮＯＲ回路１６から出力される。リセット信号ＲＮは、クロック信号ＣＬＫとは非同期であり、誤動作の原因とならないためにクロック信号ＣＬＫに関わらず、動作開始時にマスタースレーブ式ラッチ回路内のデータを一度リセットするための信号である。
【００１４】
スレーブラッチ部１３ｂは、内部クロック生成部１３ｃからの信号ＣＫおよびＣＫＮが入力されるクロックドインバータ回路１７および１８と、ＮＯＲ回路１９と、３つのインバータ回路２０〜２２とによって構成されている。マスターラッチ部１３ａのＮＯＲ回路１６からの出力信号はクロックドインバータ回路１７に入力され、クロックドインバータ回路１７からの出力信号は、ＮＯＲ回路１９の一方の入力に入力される。ＮＯＲ回路１９の他方の入力には、ＲＮ端子７から入力されたリセット信号ＲＮがインバータ回路９を介して反転されて入力される。また、ＮＯＲ回路１９の出力信号は、クロックドインバータ回路１８、インバータ回路２０および２２にそれぞれ入力される。クロックドインバータ回路１８からの出力信号は、ＮＯＲ回路１９の一方の入力に入力される。
【００１５】
これによって、内部クロック信号ＣＫが’ｈｉｇｈ’レベルである期間にマスターラッチ部１３ａからの出力信号がスレーブラッチ部１３ｂに取り込まれ、内部クロック信号ＣＫが’ｌｏｗ’レベルである期間には、取り込まれた信号が保持される。ここで、リセット信号ＲＮが’ｈｉｇｈ’レベルである場合には、マスターラッチ部１３ａからの出力信号が反転されてＮＯＲ回路１９から出力され、リセット信号ＲＮが’ｌｏｗ’レベルである場合には、’ｌｏｗ’レベルがＮＯＲ回路１９から出力される。
【００１６】
スレーブラッチ部１３ｂからインバータ回路２０に入力された信号は、反転されてインバータ回路２１に入力され、インバータ回路２１からの出力信号が出力端子（以下、Ｑ出力端子と称する）２３から出力される。また、スレーブラッチ回路１３ｂからインバータ回路２２に入力された信号は、反転されて反転出力端子（以下ＱＮ出力端子と称する）２４から出力される。
【００１７】
次に、このように構成されたスキャン機能付きフリップフロップ回路３００を用いたスキャンテスト回路の構成および動作について説明する。
【００１８】
図４は、図３に示すフリップフロップ回路を用いて構成したスキャンテスト回路４００の構成を示すブロック図である。
【００１９】
このスキャンテスト回路４００は、上述したスキャン機能付きフリップフロップ回路３５および３６と、通常動作の際に使用される組み合せ回路３３および３４とを有しており、スキャンテスト時にこれらの回路がシフトレジスタとして動作するように、配線が設けられてスキャンパスが構成されている。
【００２０】
データ入力端子ＤＡＴＡＩＮ３１は、組み合せ回路３３に接続され、組み合せ回路３３からの出力信号がスキャン機能付きフリップフロップ回路３５のＤ端子６に入力されるようになっている。また、スキャン入力端子ＳＣＡＮＩＮ３２は、スキャン機能付きフリップフロップ回路３５のＳＩ端子４と接続されている。さらに、ＳＥ端子５、ＣＬＫ端子２６およびＲＮ端子７は、それぞれ、スキャン機能付きフリップフロップ回路３５および３６のそれぞれのＳＥ端子５、ＣＬＫ端子２６およびＲＮ端子７と接続されている。スキャン機能付きフリップフロップ回路３５のＱ出力端子２３は、組み合せ回路３４およびスキャン機能付きフリップフロップ回路３６のＳＩ端子４とそれぞれ接続され、組み合せ回路３４からの出力信号がスキャン機能付きフリップフロップ回路３６のＤ端子６に入力されるようになっている。スキャン機能付きフリップフロップ回路３６のＱ出力端子２３からは出力信号３７が出力されるようになっている。
【００２１】
このスキャンテスト回路４００の動作モードには、スキャンテストモードと通常動作モードとがある。以下に、それぞれの動作モード時におけるスキャンテスト回路４００の動作について説明する。
【００２２】
まず、スキャンテストモード時の動作について説明する。図５は、スキャンテストモード時におけるスキャンテスト回路４００の動作について説明するためのブロック図である。
【００２３】
スキャンイネーブル信号ＳＥが’ｈｉｇｈ’レベルである場合には、スキャンパスを構成するスキャン機能付きフリップフロップ回路３５および３６内のセレクタ回路３において、ＳＩ端子４から入力されるＳＩ信号が選択されるため、スキャンテストモードとなる。これによって、ＳＣＡＮＩＮ端子３２から、ＳＩ信号がスキャン機能付きフリップフロップ回路３５のＳＩ端子４に入力され、入力されたＳＩ信号は、ＣＬＫ信号に同期してスキャン機能付きフリップフロップ回路３５のＱ出力端子２３から出力されて、後段のスキャン機能付きフリップフロップ回路３６のＳＩ端子４に入力される。スキャン機能付きフリップフロップ回路３６のＳＩ端子４に入力されたＳＩ信号は、ＣＬＫ信号に同期してスキャン機能付きフリップフロップ回路３６のＱ出力端子２３から、ＳＣＡＮＯＵＴ信号３８として出力される。
【００２４】
次に、通常動作モード時の動作について説明する。図６は、通常動作モード時におけるスキャンテスト回路４００の動作について説明するためのブロック図である。
【００２５】
スキャンイネーブル信号ＳＥが’ｌｏｗ’レベルである場合には、スキャンパスを構成するスキャン機能付きフリップフロップ回路３５および３６内のセレクタ回路３において、Ｄ端子６から入力されるＤ信号が選択されるため、通常動作モードとなる。これによって、ＤＡＴＡＩＮ端子３１からＤ信号が入力されて、組み合わせ回路３３を動作させ、その結果がスキャン機能付きフリップフロップ回路３５のＤ端子６に入力される。入力されたＤ信号は、ＣＬＫ信号に同期してスキャン機能付きフリップフロップ回路３５のＱ出力端子２３から出力されて、次段の組み合わせ回路３４を動作させ、その結果が後段スキャン機能付きフリップフロップ回路３６のＤ端子６に入力される。スキャン機能付きフリップフロップ回路３６のＤ端子６に入力されたＤ信号は、ＣＬＫ信号に同期してスキャン機能付きフリップフロップ回路３６のＱ出力端子２３から、ＤＡＴＡＯＵＴ信号３９として出力される。
【００２６】
このように、スキャンテスト回路４００では、ＳＥ端子５から入力されるＳＥ信号を制御することにより、スキャンテストモードと通常動作モードとを切り換えることができる。なお、上記説明では、スキャン機能付きフリップフロップ回路が２段接続された簡単なスキャンテスト回路を例に挙げて説明したが、実際の半導体集積回路においては、多数のスキャン機能付きフリップフロップ回路がチェーン状に接続されてスキャンテスト回路が構成されており、大規模な回路構成となっている。
【００２７】
図７は、図３に示すスキャン機能付きフリップフロップ回路３００におけるセレクタ回路３と、リセット機能付きフリップフロップ回路を構成するマスターラッチ部１３ａのクロックドインバータ回路１４との構成をトランジスタレベルで示す回路図である。ここでは、セレクタ回路３とクロックドインバータ回路１４とが、それぞれの機能を実現する複合素子６０によって構成されている。
【００２８】
この複合素子６０は、ＰＭＯＳトランジスタ４０〜４４と、ＮＭＯＳトランジスタ４５〜４９と、インバータ回路８とによって構成されている。
【００２９】
ＰＭＯＳトランジスタ４０および４２のソースは電源電位（以下、ＶＤＤと称する）と接続されており、ＰＭＯＳトランジスタ４０のドレインはＰＭＯＳトランジスタ４１のソースと接続されている。また、ＰＭＯＳトランジスタ４２のドレインはＰＭＯＳトランジスタ４３のソースと接続されており、ＰＭＯＳトランジスタ４１および４３のドレインはＰＭＯＳトランジスタ４４のソースと接続されている。
【００３０】
また、ＰＭＯＳトランジスタ４４のドレインはＮＭＯＳトランジスタ４５のドレインと接続されており、ＮＭＯＳトランジスタ４５のソースはＮＭＯＳトランジスタ４６および４８のドレインと接続されている。ＮＭＯＳトランジスタ４６のソースはＮＭＯＳトランジスタ４７のドレインと接続されており、ＮＭＯＳトランジスタ４８のソースはＮＭＯＳトランジスタ４９のドレインと接続されている。また、ＮＭＯＳトランジスタ４７のソースとＮＭＯＳトランジスタ４９のソースとは接地（以下、ＧＮＤと称する）されている。
【００３１】
ＰＭＯＳトランジスタ４０およびＮＭＯＳトランジスタ４７のゲートはＳＩ端子４と接続され、ＰＭＯＳトランジスタ４２およびＮＭＯＳトランジスタ４６のゲートはＳＥ端子５と接続されている。また、ＰＭＯＳトランジスタ４３およびＮＭＯＳトランジスタ４８のゲートはＤ端子６と接続され、ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４９のゲートはインバータ回路８を介してＳＥ端子５と接続されている。また、ＰＭＯＳトランジスタ４４のゲートには内部クロック信号ＣＫが入力され、ＮＭＯＳトランジスタ４５のゲートには内部クロック信号ＣＫＮが入力されている。
【００３２】
このように、図３に示すスキャン機能付きフリップフロップ回路３００のセレクタ回路３と、リセット機能付きフリップフロップ回路１３を構成するマスターラッチ部のクロックドインバータ回路１４とは、レイアウト面積を削減するために、一般に、多段のトランジスタによって構成される複合素子６０によって構成される。
【００３３】
次に、図７に示す複合素子６０の動作について説明する。
【００３４】
ＳＥ端子５にＳＥ信号として’ｈｉｇｈ’レベルが入力されるスキャンテストモード時には、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とはＯＮ状態となり、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４９とはＯＦＦ状態となる。ＳＩ端子４から入力されたＳＩ信号が’ｌｏｗ’レベルである場合には、ＰＭＯＳトランジスタ４０がＯＮ状態となり、ＮＭＯＳトランジスタ４７がＯＦＦ状態となるため、内部クロック信号ＣＫおよびＣＫＮに同期して、ＳＩ信号の反転信号である’ｈｉｇｈ’レベルがノード２５から出力される。また、ＳＩ端子４から入力されたＳＩ信号が’ｈｉｇｈ’レベルである場合には、ＰＭＯＳトランジスタ４０がＯＦＦ状態となり、ＮＭＯＳトランジスタ４７がＯＮ状態となるため、内部クロック信号ＣＫおよびＣＫＮに同期して、ＳＩ信号の反転信号である’ｌｏｗ’レベルがノード２５から出力される。
【００３５】
また、ＳＥ端子５にＳＥ信号として’ｌｏｗ’レベルが入力される通常動作モード時には、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とはＯＦＦ状態となり、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４９とはＯＮ状態となる。Ｄ端子６から入力されたＤ信号が’ｌｏｗ’レベルである場合には、ＰＭＯＳトランジスタ４３がＯＮ状態となり、ＮＭＯＳトランジスタ４８がＯＦＦ状態となるため、内部クロック信号ＣＫおよびＣＫＮに同期して、Ｄ信号の反転信号である’ｈｉｇｈ’レベルがノード２５から出力される。また、Ｄ端子６から入力されたＤ信号が’ｈｉｇｈ’レベルである場合には、ＰＭＯＳトランジスタ４３がＯＦＦ状態となり、ＮＭＯＳトランジスタ４８がＯＮ状態となるため、内部クロック信号ＣＫおよびＣＫＮに同期して、Ｄ信号の反転信号である’ｌｏｗ’レベルがノード２５から出力される。
【００３６】
【発明が解決しようとする課題】
しかしながら、上記図７に示す複合素子６０において、例えばＰＭＯＳトランジスタ４０またはＮＭＯＳトランジスタ４７が電気的または物理的な原因によって壊れた場合には、以下のような問題が生じる。
【００３７】
図８は、ＰＭＯＳトランジスタ４０が壊れた場合について説明するための回路図である。
【００３８】
ＰＭＯＳトランジスタ４０が壊れた場合、電気的に抵抗５０と等価であると考えられる場合がある。このような場合に、スキャンテストモードにおいてＳＥ信号が’ｈｉｇｈ’レベルとなり、ＳＩ端子４にＳＩ信号として’ｈｉｇｈ’レベルが入力されると、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６および４７とはＯＮ状態となる。ここで、抵抗５０がある程度の大きさ、例えば数ｋΩ〜数十ｋΩの値を有する抵抗値であるとすると、内部クロック信号ＣＫおよびＣＫＮに同期してノード２５に出力されるＳＩ信号は、’ｈｉｇｈ’レベルまたは’ｌｏｗ’レベルのいずれでもない、中間電位となる場合がある。そして、ノード２５の先にインバータ回路が接続されていると、そのインバータ回路から’ｈｉｇｈ’レベルが出力されることがある。その結果、動作的に問題が生じず、ＰＭＯＳトランジスタ４０が破壊されていることを検出することができないため、良品として選別されることになる。
【００３９】
図９は、ＮＭＯＳトランジスタ４７が壊れた場合について説明するための回路図である。
【００４０】
ＮＭＯＳトランジスタ４７が壊れた場合、電気的に抵抗５１と等価であると考えられる場合がある。この場合にも同様に、スキャンテストモードにおいてＳＥ信号が’ｈｉｇｈ’レベルとなり、ＳＩ端子４にＳＩ信号として’ｌｏｗ’レベルが入力されると、ＰＭＯＳトランジスタ４０および４１とＮＭＯＳトランジスタ４６はＯＮ状態となる。ここで、抵抗５１がある程度の大きさ、例えば数ｋΩ〜数十ｋΩの値を有する抵抗値であるとすると、内部クロック信号ＣＫおよびＣＫＮに同期してノード２５に出力されるＳＩ信号は、’ｈｉｇｈ’レベルまたは’ｌｏｗ’レベルのいずれでもない、中間電位となる場合がある。そして、ノード２５の先にインバータ回路が接続されていると、そのインバータ回路から’ｌｏｗ’レベルが出力されることがある。その結果、動作的に問題が生じず、ＮＭＯＳトランジスタ４７が破壊されていることを検出することができないため、良品として選別されることになる。
【００４１】
ところで、半導体集積回路を構成するトランジスタの一部が、電気的または物理的な要因により破壊されたときに、リーク電流を測定することによって不良を検出するテスト方法が知られている。しかしながら、半導体集積回路においては、一般に、レイアウト面積を小さくするためにトランジスタが多段に接続されて構成されているため、リーク電流を測定して不良を検出することは容易ではない。
【００４２】
例えば、図８に示す回路例では、外部から制御可能なＳＥ信号を’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とをＯＮ状態とし、また、外部から制御可能な内部クロック信号ＣＫを’ｌｏｗ’レベル、ＣＫＮを’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とをＯＮ状態として、リーク電流の測定を行う。しかしながら、ＳＩ信号は、外部から制御することが容易ではないため、ＮＭＯＳトランジスタ４７がＯＦＦ状態である場合には、抵抗５０に起因する貫通電流が流れず、リーク電流を測定することによって不良を検出することができない場合がある。
【００４３】
本発明は、このような従来技術の課題を解決するためになされたものであり、レイアウト面積を縮小するためにトランジスタが多段に接続された構成であっても、リーク電流を測定して電気的、物理的要因により破壊されたトランジスタを検出することができるスキャン機能付きフリップフロップ回路、スキャンテスト回路および半導体集積回路を提供することを目的とする。
【００４４】
【課題を解決するための手段】
本発明のスキャン機能付きフリップフロップ回路は、通常動作用論理入力信号が入力される第１入力端子、およびスキャンテスト用論理入力信号が入力される第２入力端子を有し、通常動作時に通常動作用論理入力信号を選択して出力すると共に、スキャンテスト時に該スキャンテスト用論理入力信号を選択して出力する選択回路と、該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、該選択回路と該マスターラッチ部の一部とが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複合素子によって構成されており、該複合素子の出力と電源電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるＮＭＯＳトランジスタの破壊を検出するための検出用ＰＭＯＳトランジスタが接続され、そのことにより上記目的が達成される。
【００４５】
好ましくは、前記マスタースレーブ式ラッチ回路は、リセット信号が入力されるリセット端子を有し、該リセット端子が前記検出用ＰＭＯＳトランジスタのゲートと接続されている。
【００４６】
本発明のスキャン機能付きフリップフロップ回路は、通常動作用論理入力信号が入力される第１入力端子、およびスキャンテスト用論理入力信号が入力される第２入力端子を有し、通常動作時に通常動作用論理入力信号を選択して出力すると共に、スキャンテスト時に該スキャンテスト用論理入力信号を選択して出力する選択回路と、該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、該選択回路と該マスターラッチ部の一部とが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複合素子によって構成されており、該複合素子の出力と接地電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるＰＭＯＳトランジスタの破壊を検出するための検出用ＮＭＯＳトランジスタが接続され、そのことにより上記目的が達成される。
【００４７】
好ましくは、前記検出用ＮＭＯＳトランジスタのゲートは、外部から制御可能なテスト信号が入力されるテスト端子と接続されている。
【００４８】
好ましくは、前記マスタースレーブ式ラッチ回路は、リセット信号が入力されるリセット端子を有し、該リセット信号の反転信号が前記テスト端子に入力される。
【００４９】
本発明のスキャンテスト回路は本発明のスキャン機能付きフリップフロップ回路が複数接続されてスキャンパスが構成され、そのことにより上記目的が達成される。
【００５０】
本発明の半導体集積回路は、本発明のスキャン機能付きフリップフロップ回路と、該スキャン機能付きフリップフロップ回路の該第１入力端子および出力端子の少なくとも一方に接続された組み合せ回路とを備え、そのことにより上記目的が達成される。
【００５１】
以下に、本発明の作用について説明する。
【００５２】
本発明にあっては、レイアウト面積を小さくするために、選択回路とマスターラッチ部の一部（クロックドインバータ）とが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複合素子によって構成されている場合に、複合素子の出力と電源電位との間に、検出用ＰＭＯＳトランジスタを設けて、そのゲートに外部から制御可能なテスト信号を入力することによって、検出用ＰＭＯＳトランジスタをＯＮ状態とする。これによって、複合素子において破壊されているＮＭＯＳトランジスタおよび検出用ＰＭＯＳトランジスタを介して接地電位と電源電位との間に大電流を流すことができるため、外部からの制御が容易ではないＳＩ信号によってＰＭＯＳトランジスタを制御することなく、ＳＩ信号がそのゲートに入力されるＮＭＯＳトランジスタの破壊を検出することができる。
【００５３】
また、本発明にあっては、複合素子の出力と接地電位との間に、検出用ＮＭＯＳトランジスタを設けて、そのゲートに外部から制御可能なテスト信号を入力することによって、検出用ＮＭＯＳトランジスタをＯＮ状態とする。これによって、複合素子において破壊されているＰＭＯＳトランジスタおよび検出用ＮＭＯＳトランジスタを介して接地電位と電源電位との間に大電流を流すことができるため、外部からの制御が容易ではないＳＩ信号によってＮＭＯＳトランジスタを制御することなく、ＳＩ信号がそのゲートに入力されるＰＭＯＳトランジスタの破壊を検出することができる。
【００５４】
検出用ＰＭＯＳトランジスタを制御するためのテスト信号として、ＲＮ信号を用いることによって、新たな端子を設けることなくテスト信号を入力することができる。また、検出用ＮＭＯＳトランジスタを制御するためのテスト信号は、ＲＮ信号の反転信号を用いることができる。
【００５５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００５６】
（実施形態１）
図１は、本発明の一実施形態であるスキャン機能付きフリップフロップ回路１００の構成を示す回路図である。なお、この図１および以下の図２において、図３および図７に示す従来のスキャン機能付きフリップフロップ回路３００と同じ機能を有する構成部分については、同じ符号を付して説明を省略する。
【００５７】
このスキャン機能付きフリップフロップ回路１００は、図３および図７に示す従来のスキャン機能付きフリップフロップ回路３００において、セレクタ回路３とリセット機能付きラッチ回路１３のマスターラッチ部１３ａにおけるクロックドインバータ１４とが複合素子６０によって構成されており、複合素子６０の出力ノード２５に接続されて、トランジスタ破壊検出用回路１が設けられている。トランジスタ破壊検出用回路１は、検出用ＰＭＯＳトランジスタ２とＶＤＤとによって構成されている。検出用ＰＭＯＳトランジスタ２は、ドレインが複合素子６０の出力ノード２５と接続され、ソースがＶＤＤと接続され、ゲートにはＲＮ端子７からＲＮ信号が入力されるようになっている。なお、検出用ＰＭＯＳトランジスタ２のゲートには、別にテスト（ＴＥＳＴ）信号を入力してもよいが、このようにＲＮ信号を用いることにより、新たな入力端子を別途設ける必要がない。
【００５８】
以下に、このように構成された本実施形態のスキャン機能付きフリップフロップ回路１００において、従来技術において図９を用いて説明したように、ＮＭＯＳトランジスタ４７が壊れて、抵抗５１と等価となった場合の動作について、説明する。
【００５９】
スキャンテストモードにおいてＳＥ信号が’ｈｉｇｈ’レベルとなり、ＳＩ端子４にＳＩ信号として’ｌｏｗ’レベルが入力されると、ＰＭＯＳトランジスタ４０および４１とＮＭＯＳトランジスタ４６はＯＮ状態となる。ここで、抵抗５１がある程度の大きさを有する抵抗値であるとすると、内部クロック信号ＣＫおよびＣＫＮに同期してノード２５に出力されるＳＩ信号は、’ｈｉｇｈ’レベルまたは’ｌｏｗ’レベルのいずれでもない、中間電位となる場合がある。
【００６０】
このような場合に、リーク電流を測定することによって不良を検出するために、例えば図９に示すスキャン機能付きフリップフロップ回路３００では、外部から制御可能なＳＥ信号を’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とをＯＮ状態とし、また、外部から制御可能な内部クロック信号ＣＫを’ｌｏｗ’レベル、ＣＫＮを’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とをＯＮ状態として、リーク電流の測定を行う。しかしながら、ＳＩ信号は、外部から制御することが容易ではないため、ＰＭＯＳトランジスタ４０がＯＦＦ状態である場合には、抵抗５１に起因する貫通電流が流れず、リーク電流を測定することによって不良を検出することができないことがある。
【００６１】
これに対して、本実施形態のスキャン機能付きフリップフロップ回路１００では、このリーク電流測定時に、ＲＮ信号を’ｌｏｗ’レベルに制御することによって、ＰＭＯＳトランジスタ２がＯＮ状態となり、ＶＤＤからＰＭＯＳトランジスタ２、ノード２５、ＮＭＯＳトランジスタ４５、４６および４７を経てＧＮＤへ電流が流れる電流経路が生成される。このため、ＰＭＯＳトランジスタ４０の状態によらず、ＮＭＯＳトランジスタ４７が壊れている場合に、大電流が流れることになり、リーク電流を測定することによって不良を検出することが可能となる。
【００６２】
（実施形態２）
図２は、実施形態２のスキャン機能付きフリップフロップ回路２００の構成を示す回路図である。
【００６３】
このスキャン機能付きフリップフロップ回路２００は、図３および図７に示す従来のスキャン機能付きフリップフロップ回路３００において、セレクタ回路３とリセット機能付きラッチ回路１３のマスターラッチ部１３ａにおけるクロックドインバータ１４とが複合素子６０によって構成されており、複合素子６０の出力ノード２５に接続されて、トランジスタ破壊検出用回路２９が設けられている。トランジスタ破壊検出用回路２９は、検出用ＮＭＯＳトランジスタ３０とＧＮＤとによって構成されている。検出用ＮＭＯＳトランジスタ２９は、ドレインが複合素子６０の出力ノード２５と接続され、ソースがＧＮＤと接続され、ゲートにはテスト入力端子（以下、ＴＥＳＴ端子と称する）５２からＴＥＳＴ信号が入力されるようになっている。なお、検出用ＮＭＯＳトランジスタ３０のゲートには、新たに設けたＴＥＳＴ端子からＴＥＳＴ信号を入力する代りに、ＲＮ端子７から入力されるＲＮ信号を反転させた信号を入力してもよい。このようにＲＮ信号を用いることにより、新たな入力端子を別途設ける必要がなくなる。
【００６４】
以下に、このように構成された本実施形態のスキャン機能付きフリップフロップ回路２００において、従来技術において図８を用いて説明したように、ＰＭＯＳトランジスタ４０が壊れて、抵抗５０と等価となった場合の動作について、説明する。
【００６５】
スキャンテストモードにおいてＳＥ信号が’ｈｉｇｈ’レベルとなり、ＳＩ端子４にＳＩ信号として’ｌｏｗ’レベルが入力されると、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６および４７はＯＮ状態となる。ここで、抵抗５０がある程度の大きさを有する抵抗値であるとすると、内部クロック信号ＣＫおよびＣＫＮに同期してノード２５に出力されるＳＩ信号は、’ｈｉｇｈ’レベルまたは’ｌｏｗ’レベルのいずれでもない、中間電位となる場合がある。
【００６６】
このような場合に、リーク電流を測定することによって不良を検出するために、例えば図８に示すスキャン機能付きフリップフロップ回路３００では、外部から制御可能なＳＥ信号を’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とをＯＮ状態とし、また、外部から制御可能な内部クロック信号ＣＫを’ｌｏｗ’レベル、ＣＫＮを’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とをＯＮ状態として、リーク電流の測定を行う。しかしながら、ＳＩ信号は、外部から制御することが容易ではないため、ＮＭＯＳトランジスタ４７がＯＦＦ状態である場合には、抵抗５０に起因する貫通電流が流れず、リーク電流を測定することによって不良を検出することができないことがある。
【００６７】
これに対して、本実施形態のスキャン機能付きフリップフロップ回路２００では、このリーク電流測定時に、ＴＥＳＴ入力端子５２から入力されるＴＥＳＴ信号を’ｈｉｇｈ’レベルに制御することによって、ＮＭＯＳトランジスタ３０がＯＮ状態となり、ＶＤＤからＰＭＯＳトランジスタ４０、４１および４４、ノード２５、ＮＭＯＳトランジスタ３０を経てＧＮＤへ電流が流れる電流経路が生成される。このため、ＮＭＯＳトランジスタ４７の状態によらず、ＰＭＯＳトランジスタ４０が壊れている場合に、大電流が流れることになり、リーク電流を測定することによって不良を検出することが可能となる。
【００６８】
上記実施形態１および実施形態２のスキャン機能付きフリップフロップ回路１００および２００と、通常動作の際に使用される組み合せ回路３３および３４とを、スキャンテスト時にこれらの回路がシフトレジスタとして動作するように配線することによって、図４に示すようなスキャンテスト回路４００を構成することができる。
【００６９】
なお、上記実施形態１および実施形態２のスキャン機能付きフリップフロップ回路１００および２００において、クロックドインバータ１４を除くマスタースレーブ式ラッチ回路１３の一部が物理的要因または電気的要因により破壊された場合には、スキャンテストモードおよび通常動作モードに関わらず、テストパターンによる期待値比較により、良品と不良品とを選別することが可能となる。このため、マスタースレーブ式ラッチ回路１３の一部に不良があった場合は、不良を検出することが可能である。
【００７０】
ＰＭＯＳトランジスタ４１〜４４、ＮＭＯＳトランジスタ４５、４７〜４９のゲートには、外から直接制御可能な端子が接続されているため、該トランジスタが不良の場合には、意図した入力信号が入力されず、論理が変わってしまうため、テストパターンによる期待値比較により、良品と不良品を区別することが可能となる。
【００７１】
【発明の効果】
以上に説明したように、本発明のスキャン機能付きフリップフロップ回路を用いてスキャンテスト回路を構成した半導体集積回路においては、外部から制御することが容易ではないスキャン信号ＳＩがゲートに入力されるトランジスタが電気的または物理的要因によって破壊された場合に、リセット信号、もしくは外部から制御可能なテスト端子から入力されるテスト信号を制御することにより、リーク電流を検出することができ、不良品と良品とを選別することができる。
【図面の簡単な説明】
【図１】実施形態１のスキャン機能付きフリップフロップ回路の構成を示す回路図である。
【図２】実施形態２のスキャン機能付きフリップフロップ回路の構成を示す回路図である。
【図３】従来のスキャン機能付きフリップフロップ回路の構成を示す回路図である。
【図４】スキャンテスト回路の構成を示すブロック図である。
【図５】スキャンテスト回路におけるスキャンテストモード時の動作を説明するためのブロック図である。
【図６】スキャンテスト回路における通常動作モード時の動作を説明するためのブロック図である。
【図７】スキャン機能付きフリップフロップ回路のセレクタ回路とリセット機能付きフリップフロップ回路中のクロックドインバータとを構成する複合素子の構成をトランジスタレベルで示す等価回路図である。
【図８】図７に示す複合素子においてＰＭＯＳトランジスタが壊れた状態を示す等価回路図である。
【図９】図７に示す複合素子においてＮＭＯＳトランジスタが壊れた状態を示す等価回路図である。
【符号の説明】
１、２９ トランジスタ破壊検出用回路
２、４０、４１、４２、４３、４４ ＰＭＯＳトランジスタ
３ セレクタ回路
４ スキャン信号入力端子（ＳＩ）
５ スキャンイネーブル端子（ＳＥ）
６ データ信号入力端子（Ｄ）
７ リセット端子（ＲＮ）
８、９、２０、２１、２２、２７、２８ インバータ回路
１０、１１ ＡＮＤ回路
１２ ＯＲ回路
１３ リセット機能付きフリップフロップ回路
１３ａ マスターラッチ部
１３ｂ スレーブラッチ部
１３ｃ 内部クロック生成部
１４、１５、１７、１８ クロックドインバータ回路
１６、１９ ＮＯＲ回路
２３ スキャン機能付きフリップフロップ回路のＱ出力端子
２４ Ｑ出力端子の反転出力端子ＱＮ
２５ 複合素子の出力ノード
２６ クロック端子
３０、４５、４６、４７、４８、４９ ＮＭＯＳトランジスタ
３１ ＤＡＴＡＩＮ端子
３２ ＳＣＡＮＩＮ端子
３３、３４ 組み合わせ回路
３５、３６、１００、２００、３００、４００ スキャン機能付きフリップフロップ回路
３７ スキャン機能付き回路の出力信号
３８ スキャンテストモード時のＳＣＡＮＯＵＴ信号
３９ 通常動作モード時のＤＡＴＡＯＵＴ信号
５０、５１ 抵抗
５２ ＴＥＳＴ端子
【発明の属する技術分野】
本発明は、シリアルデータを転送するフリップフロップ回路と組み合せ回路とを備えた半導体集積回路、その半導体集積回路のテスト容易化設計のために用いられるスキャン機能付きフリップフロップ回路およびスキャンテスト回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の回路規模の増大に伴って、その回路故障の発生率も増大する傾向にある。このような回路故障の検出漏れを防ぐためには、故障検査のために用いられるテストパターンを増やすことが考えられるが、テストパターンを増やすと、故障検査に必要とされる時間、コスト等が増加するため、好ましくない。そこで、テスト容易化設計を行って、回路故障の検出漏れを減少させる方法が提案されている。テスト容易化設計を導入することによって、被検査半導体集積回路の故障検出率を向上させると共に、テストパターンの複雑化・パターン数の増加を軽減して、故障検査に要する時間・コストを抑制することが可能となるからである。
【０００３】
このようなテスト容易化設計技術として、従来から、スキャンテスト回路が一般的に用いられている。スキャンテスト回路は、既存のフリップフロップ回路にスキャン機能を設けたスキャン機能付きフリップフロップ回路を複数接続してシフトレジスタ構成としたものである。故障検査時には、スキャンテスト信号（スキャンイネーブル信号）を入力し、スキャンパスを通って出力された信号を検出することによって、スキャンパスによって分断された論理回路部分（順序回路の接続）をテストすることができる。
【０００４】
このようなスキャン機能付きフリップフロップ回路の一例は、例えば特開平１０−１７７０６０号公報に開示されている。以下に、従来のスキャン機能付きフリップフロップ回路の構成および動作について説明する。
【０００５】
図３は、従来のスキャン機能付きフリップフロップ回路３００の構成を示す回路図である。
【０００６】
このスキャン機能付きフリップフロップ回路３００は、セレクタ回路３とリセット機能付きフリップフロップ回路１３とによって構成されている。
【０００７】
セレクタ回路３は、インバータ回路８と、ＡＮＤ回路１０および１１と、ＯＲ回路１２とによって構成されており、スキャンイネーブル端子（以下、ＳＥ端子と称する）５に入力されるスキャンイネーブル信号ＳＥの値によって、スキャン信号入力端子（以下、ＳＩ端子と称する）４から入力されるスキャン信号ＳＩもしくはデータ信号入力端子（以下、Ｄ端子と称する）６から入力されるデータ信号Ｄのいずれか一方が選択され、出力されるようになっている。
【０００８】
例えば、スキャンテスト時には、スキャンイネーブル信号ＳＥが’ｈｉｇｈ’レベルとなり、ＡＮＤ回路１０の一方の入力に’ｈｉｇｈ’レベルが入力され、ＡＮＤ回路１１の一方の入力には、インバータ回路８を介して反転された信号’ｌｏｗ’レベルが入力される。このため、ＯＲ回路１２の一方の入力には、ＡＮＤ回路１０からの出力信号であるスキャン信号ＳＩが入力される。一方、ＡＮＤ回路１１からは、データ信号Ｄの値によらず、常に’ｌｏｗ’レベルが出力されてＯＲ回路１２の他方の入力に入力される。このため、ＯＲ回路１２からはスキャン信号ＳＩが出力される。
【０００９】
また、通常動作時には、スキャンイネーブル信号ＳＥが’ｌｏｗ’レベルとなり、ＡＮＤ回路１０の一方の入力には’ｌｏｗ’レベルが入力され、ＡＮＤ回路１１の一方の入力には、インバータ回路８を介して反転された信号’ｈｉｇｈ’レベルが入力される。このため、ＯＲ回路１２の一方の入力には、ＡＮＤ回路１１からの出力信号であるデータ信号Ｄが入力される。一方、ＡＮＤ回路１０からの出力は、常にｌｏｗとなり、ＯＲ回路１２の他方の入力に入力される。このため、ＯＲ回路１２からはデータ信号Ｄが出力される。
【００１０】
リセット機能付きフリップフロップ回路１３は、マスターラッチ部１３ａと、スレーブラッチ部１３ｂと、内部クロック生成部１３ｃと、４つのインバータ回路９および２０〜２２とによって構成されている。
【００１１】
内部クロック生成部１３ｃは、相互に直列接続されたインバータ回路２７および２８によって構成されている。クロック端子（以下、ＣＬＫ端子と称する）２６から入力されるクロック信号ＣＬＫは、インバータ回路２７に入力され、反転されて内部クロック信号の反転信号ＣＫＮとして出力される。また、インバータ回路２７からの出力信号は、インバータ回路２８に入力され、反転されて内部クロック信号ＣＫとして出力される。
【００１２】
マスターラッチ部１３ａは、内部クロック生成部１３ｃから信号ＣＫおよびＣＫＮが入力されるクロックドインバータ回路１４および１５と、ＮＯＲ回路１６とによって構成されている。セレクタ回路３からの出力信号は、クロックドインバータ１４に入力され、クロックドインバータ１４からの出力信号はＮＯＲ回路１６の一方の入力に入力される。また、ＮＯＲ回路１６の他方の入力には、リセット入力端子（以下、ＲＮ端子と称す）７から入力されたリセット信号ＲＮがインバータ回路９を介して反転されて入力される。また、ＮＯＲ回路１６からの出力信号は、クロックドインバータ回路１５および１７にそれぞれ入力される。クロックドインバータ回路１５からの出力信号は、ＮＯＲ回路１６の一方の入力に入力される。
【００１３】
これによって、内部クロック信号ＣＫが’ｌｏｗ’レベルである期間にセレクタ回路３からの出力信号がマスターラッチ部１３ａに取り込まれ、内部クロック信号ＣＫが’ｈｉｇｈ’レベルである期間には、取り込まれた信号が保持される。ここで、リセット信号ＲＮが’ｈｉｇｈ’レベルである場合には、セレクタ回路３からの出力信号が反転されてＮＯＲ回路１６から出力され、リセット信号ＲＮが’ｌｏｗ’レベルである場合には、’ｌｏｗ’レベルがＮＯＲ回路１６から出力される。リセット信号ＲＮは、クロック信号ＣＬＫとは非同期であり、誤動作の原因とならないためにクロック信号ＣＬＫに関わらず、動作開始時にマスタースレーブ式ラッチ回路内のデータを一度リセットするための信号である。
【００１４】
スレーブラッチ部１３ｂは、内部クロック生成部１３ｃからの信号ＣＫおよびＣＫＮが入力されるクロックドインバータ回路１７および１８と、ＮＯＲ回路１９と、３つのインバータ回路２０〜２２とによって構成されている。マスターラッチ部１３ａのＮＯＲ回路１６からの出力信号はクロックドインバータ回路１７に入力され、クロックドインバータ回路１７からの出力信号は、ＮＯＲ回路１９の一方の入力に入力される。ＮＯＲ回路１９の他方の入力には、ＲＮ端子７から入力されたリセット信号ＲＮがインバータ回路９を介して反転されて入力される。また、ＮＯＲ回路１９の出力信号は、クロックドインバータ回路１８、インバータ回路２０および２２にそれぞれ入力される。クロックドインバータ回路１８からの出力信号は、ＮＯＲ回路１９の一方の入力に入力される。
【００１５】
これによって、内部クロック信号ＣＫが’ｈｉｇｈ’レベルである期間にマスターラッチ部１３ａからの出力信号がスレーブラッチ部１３ｂに取り込まれ、内部クロック信号ＣＫが’ｌｏｗ’レベルである期間には、取り込まれた信号が保持される。ここで、リセット信号ＲＮが’ｈｉｇｈ’レベルである場合には、マスターラッチ部１３ａからの出力信号が反転されてＮＯＲ回路１９から出力され、リセット信号ＲＮが’ｌｏｗ’レベルである場合には、’ｌｏｗ’レベルがＮＯＲ回路１９から出力される。
【００１６】
スレーブラッチ部１３ｂからインバータ回路２０に入力された信号は、反転されてインバータ回路２１に入力され、インバータ回路２１からの出力信号が出力端子（以下、Ｑ出力端子と称する）２３から出力される。また、スレーブラッチ回路１３ｂからインバータ回路２２に入力された信号は、反転されて反転出力端子（以下ＱＮ出力端子と称する）２４から出力される。
【００１７】
次に、このように構成されたスキャン機能付きフリップフロップ回路３００を用いたスキャンテスト回路の構成および動作について説明する。
【００１８】
図４は、図３に示すフリップフロップ回路を用いて構成したスキャンテスト回路４００の構成を示すブロック図である。
【００１９】
このスキャンテスト回路４００は、上述したスキャン機能付きフリップフロップ回路３５および３６と、通常動作の際に使用される組み合せ回路３３および３４とを有しており、スキャンテスト時にこれらの回路がシフトレジスタとして動作するように、配線が設けられてスキャンパスが構成されている。
【００２０】
データ入力端子ＤＡＴＡＩＮ３１は、組み合せ回路３３に接続され、組み合せ回路３３からの出力信号がスキャン機能付きフリップフロップ回路３５のＤ端子６に入力されるようになっている。また、スキャン入力端子ＳＣＡＮＩＮ３２は、スキャン機能付きフリップフロップ回路３５のＳＩ端子４と接続されている。さらに、ＳＥ端子５、ＣＬＫ端子２６およびＲＮ端子７は、それぞれ、スキャン機能付きフリップフロップ回路３５および３６のそれぞれのＳＥ端子５、ＣＬＫ端子２６およびＲＮ端子７と接続されている。スキャン機能付きフリップフロップ回路３５のＱ出力端子２３は、組み合せ回路３４およびスキャン機能付きフリップフロップ回路３６のＳＩ端子４とそれぞれ接続され、組み合せ回路３４からの出力信号がスキャン機能付きフリップフロップ回路３６のＤ端子６に入力されるようになっている。スキャン機能付きフリップフロップ回路３６のＱ出力端子２３からは出力信号３７が出力されるようになっている。
【００２１】
このスキャンテスト回路４００の動作モードには、スキャンテストモードと通常動作モードとがある。以下に、それぞれの動作モード時におけるスキャンテスト回路４００の動作について説明する。
【００２２】
まず、スキャンテストモード時の動作について説明する。図５は、スキャンテストモード時におけるスキャンテスト回路４００の動作について説明するためのブロック図である。
【００２３】
スキャンイネーブル信号ＳＥが’ｈｉｇｈ’レベルである場合には、スキャンパスを構成するスキャン機能付きフリップフロップ回路３５および３６内のセレクタ回路３において、ＳＩ端子４から入力されるＳＩ信号が選択されるため、スキャンテストモードとなる。これによって、ＳＣＡＮＩＮ端子３２から、ＳＩ信号がスキャン機能付きフリップフロップ回路３５のＳＩ端子４に入力され、入力されたＳＩ信号は、ＣＬＫ信号に同期してスキャン機能付きフリップフロップ回路３５のＱ出力端子２３から出力されて、後段のスキャン機能付きフリップフロップ回路３６のＳＩ端子４に入力される。スキャン機能付きフリップフロップ回路３６のＳＩ端子４に入力されたＳＩ信号は、ＣＬＫ信号に同期してスキャン機能付きフリップフロップ回路３６のＱ出力端子２３から、ＳＣＡＮＯＵＴ信号３８として出力される。
【００２４】
次に、通常動作モード時の動作について説明する。図６は、通常動作モード時におけるスキャンテスト回路４００の動作について説明するためのブロック図である。
【００２５】
スキャンイネーブル信号ＳＥが’ｌｏｗ’レベルである場合には、スキャンパスを構成するスキャン機能付きフリップフロップ回路３５および３６内のセレクタ回路３において、Ｄ端子６から入力されるＤ信号が選択されるため、通常動作モードとなる。これによって、ＤＡＴＡＩＮ端子３１からＤ信号が入力されて、組み合わせ回路３３を動作させ、その結果がスキャン機能付きフリップフロップ回路３５のＤ端子６に入力される。入力されたＤ信号は、ＣＬＫ信号に同期してスキャン機能付きフリップフロップ回路３５のＱ出力端子２３から出力されて、次段の組み合わせ回路３４を動作させ、その結果が後段スキャン機能付きフリップフロップ回路３６のＤ端子６に入力される。スキャン機能付きフリップフロップ回路３６のＤ端子６に入力されたＤ信号は、ＣＬＫ信号に同期してスキャン機能付きフリップフロップ回路３６のＱ出力端子２３から、ＤＡＴＡＯＵＴ信号３９として出力される。
【００２６】
このように、スキャンテスト回路４００では、ＳＥ端子５から入力されるＳＥ信号を制御することにより、スキャンテストモードと通常動作モードとを切り換えることができる。なお、上記説明では、スキャン機能付きフリップフロップ回路が２段接続された簡単なスキャンテスト回路を例に挙げて説明したが、実際の半導体集積回路においては、多数のスキャン機能付きフリップフロップ回路がチェーン状に接続されてスキャンテスト回路が構成されており、大規模な回路構成となっている。
【００２７】
図７は、図３に示すスキャン機能付きフリップフロップ回路３００におけるセレクタ回路３と、リセット機能付きフリップフロップ回路を構成するマスターラッチ部１３ａのクロックドインバータ回路１４との構成をトランジスタレベルで示す回路図である。ここでは、セレクタ回路３とクロックドインバータ回路１４とが、それぞれの機能を実現する複合素子６０によって構成されている。
【００２８】
この複合素子６０は、ＰＭＯＳトランジスタ４０〜４４と、ＮＭＯＳトランジスタ４５〜４９と、インバータ回路８とによって構成されている。
【００２９】
ＰＭＯＳトランジスタ４０および４２のソースは電源電位（以下、ＶＤＤと称する）と接続されており、ＰＭＯＳトランジスタ４０のドレインはＰＭＯＳトランジスタ４１のソースと接続されている。また、ＰＭＯＳトランジスタ４２のドレインはＰＭＯＳトランジスタ４３のソースと接続されており、ＰＭＯＳトランジスタ４１および４３のドレインはＰＭＯＳトランジスタ４４のソースと接続されている。
【００３０】
また、ＰＭＯＳトランジスタ４４のドレインはＮＭＯＳトランジスタ４５のドレインと接続されており、ＮＭＯＳトランジスタ４５のソースはＮＭＯＳトランジスタ４６および４８のドレインと接続されている。ＮＭＯＳトランジスタ４６のソースはＮＭＯＳトランジスタ４７のドレインと接続されており、ＮＭＯＳトランジスタ４８のソースはＮＭＯＳトランジスタ４９のドレインと接続されている。また、ＮＭＯＳトランジスタ４７のソースとＮＭＯＳトランジスタ４９のソースとは接地（以下、ＧＮＤと称する）されている。
【００３１】
ＰＭＯＳトランジスタ４０およびＮＭＯＳトランジスタ４７のゲートはＳＩ端子４と接続され、ＰＭＯＳトランジスタ４２およびＮＭＯＳトランジスタ４６のゲートはＳＥ端子５と接続されている。また、ＰＭＯＳトランジスタ４３およびＮＭＯＳトランジスタ４８のゲートはＤ端子６と接続され、ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４９のゲートはインバータ回路８を介してＳＥ端子５と接続されている。また、ＰＭＯＳトランジスタ４４のゲートには内部クロック信号ＣＫが入力され、ＮＭＯＳトランジスタ４５のゲートには内部クロック信号ＣＫＮが入力されている。
【００３２】
このように、図３に示すスキャン機能付きフリップフロップ回路３００のセレクタ回路３と、リセット機能付きフリップフロップ回路１３を構成するマスターラッチ部のクロックドインバータ回路１４とは、レイアウト面積を削減するために、一般に、多段のトランジスタによって構成される複合素子６０によって構成される。
【００３３】
次に、図７に示す複合素子６０の動作について説明する。
【００３４】
ＳＥ端子５にＳＥ信号として’ｈｉｇｈ’レベルが入力されるスキャンテストモード時には、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とはＯＮ状態となり、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４９とはＯＦＦ状態となる。ＳＩ端子４から入力されたＳＩ信号が’ｌｏｗ’レベルである場合には、ＰＭＯＳトランジスタ４０がＯＮ状態となり、ＮＭＯＳトランジスタ４７がＯＦＦ状態となるため、内部クロック信号ＣＫおよびＣＫＮに同期して、ＳＩ信号の反転信号である’ｈｉｇｈ’レベルがノード２５から出力される。また、ＳＩ端子４から入力されたＳＩ信号が’ｈｉｇｈ’レベルである場合には、ＰＭＯＳトランジスタ４０がＯＦＦ状態となり、ＮＭＯＳトランジスタ４７がＯＮ状態となるため、内部クロック信号ＣＫおよびＣＫＮに同期して、ＳＩ信号の反転信号である’ｌｏｗ’レベルがノード２５から出力される。
【００３５】
また、ＳＥ端子５にＳＥ信号として’ｌｏｗ’レベルが入力される通常動作モード時には、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とはＯＦＦ状態となり、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４９とはＯＮ状態となる。Ｄ端子６から入力されたＤ信号が’ｌｏｗ’レベルである場合には、ＰＭＯＳトランジスタ４３がＯＮ状態となり、ＮＭＯＳトランジスタ４８がＯＦＦ状態となるため、内部クロック信号ＣＫおよびＣＫＮに同期して、Ｄ信号の反転信号である’ｈｉｇｈ’レベルがノード２５から出力される。また、Ｄ端子６から入力されたＤ信号が’ｈｉｇｈ’レベルである場合には、ＰＭＯＳトランジスタ４３がＯＦＦ状態となり、ＮＭＯＳトランジスタ４８がＯＮ状態となるため、内部クロック信号ＣＫおよびＣＫＮに同期して、Ｄ信号の反転信号である’ｌｏｗ’レベルがノード２５から出力される。
【００３６】
【発明が解決しようとする課題】
しかしながら、上記図７に示す複合素子６０において、例えばＰＭＯＳトランジスタ４０またはＮＭＯＳトランジスタ４７が電気的または物理的な原因によって壊れた場合には、以下のような問題が生じる。
【００３７】
図８は、ＰＭＯＳトランジスタ４０が壊れた場合について説明するための回路図である。
【００３８】
ＰＭＯＳトランジスタ４０が壊れた場合、電気的に抵抗５０と等価であると考えられる場合がある。このような場合に、スキャンテストモードにおいてＳＥ信号が’ｈｉｇｈ’レベルとなり、ＳＩ端子４にＳＩ信号として’ｈｉｇｈ’レベルが入力されると、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６および４７とはＯＮ状態となる。ここで、抵抗５０がある程度の大きさ、例えば数ｋΩ〜数十ｋΩの値を有する抵抗値であるとすると、内部クロック信号ＣＫおよびＣＫＮに同期してノード２５に出力されるＳＩ信号は、’ｈｉｇｈ’レベルまたは’ｌｏｗ’レベルのいずれでもない、中間電位となる場合がある。そして、ノード２５の先にインバータ回路が接続されていると、そのインバータ回路から’ｈｉｇｈ’レベルが出力されることがある。その結果、動作的に問題が生じず、ＰＭＯＳトランジスタ４０が破壊されていることを検出することができないため、良品として選別されることになる。
【００３９】
図９は、ＮＭＯＳトランジスタ４７が壊れた場合について説明するための回路図である。
【００４０】
ＮＭＯＳトランジスタ４７が壊れた場合、電気的に抵抗５１と等価であると考えられる場合がある。この場合にも同様に、スキャンテストモードにおいてＳＥ信号が’ｈｉｇｈ’レベルとなり、ＳＩ端子４にＳＩ信号として’ｌｏｗ’レベルが入力されると、ＰＭＯＳトランジスタ４０および４１とＮＭＯＳトランジスタ４６はＯＮ状態となる。ここで、抵抗５１がある程度の大きさ、例えば数ｋΩ〜数十ｋΩの値を有する抵抗値であるとすると、内部クロック信号ＣＫおよびＣＫＮに同期してノード２５に出力されるＳＩ信号は、’ｈｉｇｈ’レベルまたは’ｌｏｗ’レベルのいずれでもない、中間電位となる場合がある。そして、ノード２５の先にインバータ回路が接続されていると、そのインバータ回路から’ｌｏｗ’レベルが出力されることがある。その結果、動作的に問題が生じず、ＮＭＯＳトランジスタ４７が破壊されていることを検出することができないため、良品として選別されることになる。
【００４１】
ところで、半導体集積回路を構成するトランジスタの一部が、電気的または物理的な要因により破壊されたときに、リーク電流を測定することによって不良を検出するテスト方法が知られている。しかしながら、半導体集積回路においては、一般に、レイアウト面積を小さくするためにトランジスタが多段に接続されて構成されているため、リーク電流を測定して不良を検出することは容易ではない。
【００４２】
例えば、図８に示す回路例では、外部から制御可能なＳＥ信号を’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とをＯＮ状態とし、また、外部から制御可能な内部クロック信号ＣＫを’ｌｏｗ’レベル、ＣＫＮを’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とをＯＮ状態として、リーク電流の測定を行う。しかしながら、ＳＩ信号は、外部から制御することが容易ではないため、ＮＭＯＳトランジスタ４７がＯＦＦ状態である場合には、抵抗５０に起因する貫通電流が流れず、リーク電流を測定することによって不良を検出することができない場合がある。
【００４３】
本発明は、このような従来技術の課題を解決するためになされたものであり、レイアウト面積を縮小するためにトランジスタが多段に接続された構成であっても、リーク電流を測定して電気的、物理的要因により破壊されたトランジスタを検出することができるスキャン機能付きフリップフロップ回路、スキャンテスト回路および半導体集積回路を提供することを目的とする。
【００４４】
【課題を解決するための手段】
本発明のスキャン機能付きフリップフロップ回路は、通常動作用論理入力信号が入力される第１入力端子、およびスキャンテスト用論理入力信号が入力される第２入力端子を有し、通常動作時に通常動作用論理入力信号を選択して出力すると共に、スキャンテスト時に該スキャンテスト用論理入力信号を選択して出力する選択回路と、該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、該選択回路と該マスターラッチ部の一部とが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複合素子によって構成されており、該複合素子の出力と電源電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるＮＭＯＳトランジスタの破壊を検出するための検出用ＰＭＯＳトランジスタが接続され、そのことにより上記目的が達成される。
【００４５】
好ましくは、前記マスタースレーブ式ラッチ回路は、リセット信号が入力されるリセット端子を有し、該リセット端子が前記検出用ＰＭＯＳトランジスタのゲートと接続されている。
【００４６】
本発明のスキャン機能付きフリップフロップ回路は、通常動作用論理入力信号が入力される第１入力端子、およびスキャンテスト用論理入力信号が入力される第２入力端子を有し、通常動作時に通常動作用論理入力信号を選択して出力すると共に、スキャンテスト時に該スキャンテスト用論理入力信号を選択して出力する選択回路と、該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、該選択回路と該マスターラッチ部の一部とが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複合素子によって構成されており、該複合素子の出力と接地電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるＰＭＯＳトランジスタの破壊を検出するための検出用ＮＭＯＳトランジスタが接続され、そのことにより上記目的が達成される。
【００４７】
好ましくは、前記検出用ＮＭＯＳトランジスタのゲートは、外部から制御可能なテスト信号が入力されるテスト端子と接続されている。
【００４８】
好ましくは、前記マスタースレーブ式ラッチ回路は、リセット信号が入力されるリセット端子を有し、該リセット信号の反転信号が前記テスト端子に入力される。
【００４９】
本発明のスキャンテスト回路は本発明のスキャン機能付きフリップフロップ回路が複数接続されてスキャンパスが構成され、そのことにより上記目的が達成される。
【００５０】
本発明の半導体集積回路は、本発明のスキャン機能付きフリップフロップ回路と、該スキャン機能付きフリップフロップ回路の該第１入力端子および出力端子の少なくとも一方に接続された組み合せ回路とを備え、そのことにより上記目的が達成される。
【００５１】
以下に、本発明の作用について説明する。
【００５２】
本発明にあっては、レイアウト面積を小さくするために、選択回路とマスターラッチ部の一部（クロックドインバータ）とが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複合素子によって構成されている場合に、複合素子の出力と電源電位との間に、検出用ＰＭＯＳトランジスタを設けて、そのゲートに外部から制御可能なテスト信号を入力することによって、検出用ＰＭＯＳトランジスタをＯＮ状態とする。これによって、複合素子において破壊されているＮＭＯＳトランジスタおよび検出用ＰＭＯＳトランジスタを介して接地電位と電源電位との間に大電流を流すことができるため、外部からの制御が容易ではないＳＩ信号によってＰＭＯＳトランジスタを制御することなく、ＳＩ信号がそのゲートに入力されるＮＭＯＳトランジスタの破壊を検出することができる。
【００５３】
また、本発明にあっては、複合素子の出力と接地電位との間に、検出用ＮＭＯＳトランジスタを設けて、そのゲートに外部から制御可能なテスト信号を入力することによって、検出用ＮＭＯＳトランジスタをＯＮ状態とする。これによって、複合素子において破壊されているＰＭＯＳトランジスタおよび検出用ＮＭＯＳトランジスタを介して接地電位と電源電位との間に大電流を流すことができるため、外部からの制御が容易ではないＳＩ信号によってＮＭＯＳトランジスタを制御することなく、ＳＩ信号がそのゲートに入力されるＰＭＯＳトランジスタの破壊を検出することができる。
【００５４】
検出用ＰＭＯＳトランジスタを制御するためのテスト信号として、ＲＮ信号を用いることによって、新たな端子を設けることなくテスト信号を入力することができる。また、検出用ＮＭＯＳトランジスタを制御するためのテスト信号は、ＲＮ信号の反転信号を用いることができる。
【００５５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００５６】
（実施形態１）
図１は、本発明の一実施形態であるスキャン機能付きフリップフロップ回路１００の構成を示す回路図である。なお、この図１および以下の図２において、図３および図７に示す従来のスキャン機能付きフリップフロップ回路３００と同じ機能を有する構成部分については、同じ符号を付して説明を省略する。
【００５７】
このスキャン機能付きフリップフロップ回路１００は、図３および図７に示す従来のスキャン機能付きフリップフロップ回路３００において、セレクタ回路３とリセット機能付きラッチ回路１３のマスターラッチ部１３ａにおけるクロックドインバータ１４とが複合素子６０によって構成されており、複合素子６０の出力ノード２５に接続されて、トランジスタ破壊検出用回路１が設けられている。トランジスタ破壊検出用回路１は、検出用ＰＭＯＳトランジスタ２とＶＤＤとによって構成されている。検出用ＰＭＯＳトランジスタ２は、ドレインが複合素子６０の出力ノード２５と接続され、ソースがＶＤＤと接続され、ゲートにはＲＮ端子７からＲＮ信号が入力されるようになっている。なお、検出用ＰＭＯＳトランジスタ２のゲートには、別にテスト（ＴＥＳＴ）信号を入力してもよいが、このようにＲＮ信号を用いることにより、新たな入力端子を別途設ける必要がない。
【００５８】
以下に、このように構成された本実施形態のスキャン機能付きフリップフロップ回路１００において、従来技術において図９を用いて説明したように、ＮＭＯＳトランジスタ４７が壊れて、抵抗５１と等価となった場合の動作について、説明する。
【００５９】
スキャンテストモードにおいてＳＥ信号が’ｈｉｇｈ’レベルとなり、ＳＩ端子４にＳＩ信号として’ｌｏｗ’レベルが入力されると、ＰＭＯＳトランジスタ４０および４１とＮＭＯＳトランジスタ４６はＯＮ状態となる。ここで、抵抗５１がある程度の大きさを有する抵抗値であるとすると、内部クロック信号ＣＫおよびＣＫＮに同期してノード２５に出力されるＳＩ信号は、’ｈｉｇｈ’レベルまたは’ｌｏｗ’レベルのいずれでもない、中間電位となる場合がある。
【００６０】
このような場合に、リーク電流を測定することによって不良を検出するために、例えば図９に示すスキャン機能付きフリップフロップ回路３００では、外部から制御可能なＳＥ信号を’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とをＯＮ状態とし、また、外部から制御可能な内部クロック信号ＣＫを’ｌｏｗ’レベル、ＣＫＮを’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とをＯＮ状態として、リーク電流の測定を行う。しかしながら、ＳＩ信号は、外部から制御することが容易ではないため、ＰＭＯＳトランジスタ４０がＯＦＦ状態である場合には、抵抗５１に起因する貫通電流が流れず、リーク電流を測定することによって不良を検出することができないことがある。
【００６１】
これに対して、本実施形態のスキャン機能付きフリップフロップ回路１００では、このリーク電流測定時に、ＲＮ信号を’ｌｏｗ’レベルに制御することによって、ＰＭＯＳトランジスタ２がＯＮ状態となり、ＶＤＤからＰＭＯＳトランジスタ２、ノード２５、ＮＭＯＳトランジスタ４５、４６および４７を経てＧＮＤへ電流が流れる電流経路が生成される。このため、ＰＭＯＳトランジスタ４０の状態によらず、ＮＭＯＳトランジスタ４７が壊れている場合に、大電流が流れることになり、リーク電流を測定することによって不良を検出することが可能となる。
【００６２】
（実施形態２）
図２は、実施形態２のスキャン機能付きフリップフロップ回路２００の構成を示す回路図である。
【００６３】
このスキャン機能付きフリップフロップ回路２００は、図３および図７に示す従来のスキャン機能付きフリップフロップ回路３００において、セレクタ回路３とリセット機能付きラッチ回路１３のマスターラッチ部１３ａにおけるクロックドインバータ１４とが複合素子６０によって構成されており、複合素子６０の出力ノード２５に接続されて、トランジスタ破壊検出用回路２９が設けられている。トランジスタ破壊検出用回路２９は、検出用ＮＭＯＳトランジスタ３０とＧＮＤとによって構成されている。検出用ＮＭＯＳトランジスタ２９は、ドレインが複合素子６０の出力ノード２５と接続され、ソースがＧＮＤと接続され、ゲートにはテスト入力端子（以下、ＴＥＳＴ端子と称する）５２からＴＥＳＴ信号が入力されるようになっている。なお、検出用ＮＭＯＳトランジスタ３０のゲートには、新たに設けたＴＥＳＴ端子からＴＥＳＴ信号を入力する代りに、ＲＮ端子７から入力されるＲＮ信号を反転させた信号を入力してもよい。このようにＲＮ信号を用いることにより、新たな入力端子を別途設ける必要がなくなる。
【００６４】
以下に、このように構成された本実施形態のスキャン機能付きフリップフロップ回路２００において、従来技術において図８を用いて説明したように、ＰＭＯＳトランジスタ４０が壊れて、抵抗５０と等価となった場合の動作について、説明する。
【００６５】
スキャンテストモードにおいてＳＥ信号が’ｈｉｇｈ’レベルとなり、ＳＩ端子４にＳＩ信号として’ｌｏｗ’レベルが入力されると、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６および４７はＯＮ状態となる。ここで、抵抗５０がある程度の大きさを有する抵抗値であるとすると、内部クロック信号ＣＫおよびＣＫＮに同期してノード２５に出力されるＳＩ信号は、’ｈｉｇｈ’レベルまたは’ｌｏｗ’レベルのいずれでもない、中間電位となる場合がある。
【００６６】
このような場合に、リーク電流を測定することによって不良を検出するために、例えば図８に示すスキャン機能付きフリップフロップ回路３００では、外部から制御可能なＳＥ信号を’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とをＯＮ状態とし、また、外部から制御可能な内部クロック信号ＣＫを’ｌｏｗ’レベル、ＣＫＮを’ｈｉｇｈ’レベルに制御することにより、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とをＯＮ状態として、リーク電流の測定を行う。しかしながら、ＳＩ信号は、外部から制御することが容易ではないため、ＮＭＯＳトランジスタ４７がＯＦＦ状態である場合には、抵抗５０に起因する貫通電流が流れず、リーク電流を測定することによって不良を検出することができないことがある。
【００６７】
これに対して、本実施形態のスキャン機能付きフリップフロップ回路２００では、このリーク電流測定時に、ＴＥＳＴ入力端子５２から入力されるＴＥＳＴ信号を’ｈｉｇｈ’レベルに制御することによって、ＮＭＯＳトランジスタ３０がＯＮ状態となり、ＶＤＤからＰＭＯＳトランジスタ４０、４１および４４、ノード２５、ＮＭＯＳトランジスタ３０を経てＧＮＤへ電流が流れる電流経路が生成される。このため、ＮＭＯＳトランジスタ４７の状態によらず、ＰＭＯＳトランジスタ４０が壊れている場合に、大電流が流れることになり、リーク電流を測定することによって不良を検出することが可能となる。
【００６８】
上記実施形態１および実施形態２のスキャン機能付きフリップフロップ回路１００および２００と、通常動作の際に使用される組み合せ回路３３および３４とを、スキャンテスト時にこれらの回路がシフトレジスタとして動作するように配線することによって、図４に示すようなスキャンテスト回路４００を構成することができる。
【００６９】
なお、上記実施形態１および実施形態２のスキャン機能付きフリップフロップ回路１００および２００において、クロックドインバータ１４を除くマスタースレーブ式ラッチ回路１３の一部が物理的要因または電気的要因により破壊された場合には、スキャンテストモードおよび通常動作モードに関わらず、テストパターンによる期待値比較により、良品と不良品とを選別することが可能となる。このため、マスタースレーブ式ラッチ回路１３の一部に不良があった場合は、不良を検出することが可能である。
【００７０】
ＰＭＯＳトランジスタ４１〜４４、ＮＭＯＳトランジスタ４５、４７〜４９のゲートには、外から直接制御可能な端子が接続されているため、該トランジスタが不良の場合には、意図した入力信号が入力されず、論理が変わってしまうため、テストパターンによる期待値比較により、良品と不良品を区別することが可能となる。
【００７１】
【発明の効果】
以上に説明したように、本発明のスキャン機能付きフリップフロップ回路を用いてスキャンテスト回路を構成した半導体集積回路においては、外部から制御することが容易ではないスキャン信号ＳＩがゲートに入力されるトランジスタが電気的または物理的要因によって破壊された場合に、リセット信号、もしくは外部から制御可能なテスト端子から入力されるテスト信号を制御することにより、リーク電流を検出することができ、不良品と良品とを選別することができる。
【図面の簡単な説明】
【図１】実施形態１のスキャン機能付きフリップフロップ回路の構成を示す回路図である。
【図２】実施形態２のスキャン機能付きフリップフロップ回路の構成を示す回路図である。
【図３】従来のスキャン機能付きフリップフロップ回路の構成を示す回路図である。
【図４】スキャンテスト回路の構成を示すブロック図である。
【図５】スキャンテスト回路におけるスキャンテストモード時の動作を説明するためのブロック図である。
【図６】スキャンテスト回路における通常動作モード時の動作を説明するためのブロック図である。
【図７】スキャン機能付きフリップフロップ回路のセレクタ回路とリセット機能付きフリップフロップ回路中のクロックドインバータとを構成する複合素子の構成をトランジスタレベルで示す等価回路図である。
【図８】図７に示す複合素子においてＰＭＯＳトランジスタが壊れた状態を示す等価回路図である。
【図９】図７に示す複合素子においてＮＭＯＳトランジスタが壊れた状態を示す等価回路図である。
【符号の説明】
１、２９ トランジスタ破壊検出用回路
２、４０、４１、４２、４３、４４ ＰＭＯＳトランジスタ
３ セレクタ回路
４ スキャン信号入力端子（ＳＩ）
５ スキャンイネーブル端子（ＳＥ）
６ データ信号入力端子（Ｄ）
７ リセット端子（ＲＮ）
８、９、２０、２１、２２、２７、２８ インバータ回路
１０、１１ ＡＮＤ回路
１２ ＯＲ回路
１３ リセット機能付きフリップフロップ回路
１３ａ マスターラッチ部
１３ｂ スレーブラッチ部
１３ｃ 内部クロック生成部
１４、１５、１７、１８ クロックドインバータ回路
１６、１９ ＮＯＲ回路
２３ スキャン機能付きフリップフロップ回路のＱ出力端子
２４ Ｑ出力端子の反転出力端子ＱＮ
２５ 複合素子の出力ノード
２６ クロック端子
３０、４５、４６、４７、４８、４９ ＮＭＯＳトランジスタ
３１ ＤＡＴＡＩＮ端子
３２ ＳＣＡＮＩＮ端子
３３、３４ 組み合わせ回路
３５、３６、１００、２００、３００、４００ スキャン機能付きフリップフロップ回路
３７ スキャン機能付き回路の出力信号
３８ スキャンテストモード時のＳＣＡＮＯＵＴ信号
３９ 通常動作モード時のＤＡＴＡＯＵＴ信号
５０、５１ 抵抗
５２ ＴＥＳＴ端子
Claims (7)
- 通常動作用論理入力信号が入力される第１入力端子、およびスキャンテスト用論理入力信号が入力される第２入力端子を有し、通常動作時に通常動作用論理入力信号を選択して出力すると共に、スキャンテスト時に該スキャンテスト用論理入力信号を選択して出力する選択回路と、
該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、
該選択回路と該マスターラッチ部の一部とが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複合素子によって構成されており、該複合素子の出力と電源電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるＮＭＯＳトランジスタの破壊を検出するための検出用ＰＭＯＳトランジスタが接続されているスキャン機能付きフリップフロップ回路。 - 前記マスタースレーブ式ラッチ回路は、リセット信号が入力されるリセット端子を有し、該リセット端子が前記検出用ＰＭＯＳトランジスタのゲートと接続されている請求項１に記載のスキャン機能付きフリップフロップ回路。
- 通常動作用論理入力信号が入力される第１入力端子、およびスキャンテスト用論理入力信号が入力される第２入力端子を有し、通常動作時に通常動作用論理入力信号を選択して出力すると共に、スキャンテスト時に該スキャンテスト用論理入力信号を選択して出力する選択回路と、
該選択回路からの出力信号をクロック信号に応じて取り込んで保持するマスターラッチ部、および該マスターラッチ部からの出力信号をクロック信号に応じて取り込んで保持するスレーブラッチ部が接続されたマスタースレーブ式ラッチ回路とを備え、
該選択回路と該マスターラッチ部の一部とが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む複合素子によって構成されており、該複合素子の出力と接地電位との間に、該スキャンテスト用論理入力信号がそのゲートに入力されるＰＭＯＳトランジスタの破壊を検出するための検出用ＮＭＯＳトランジスタが接続されているスキャン機能付きフリップフロップ回路。 - 前記検出用ＮＭＯＳトランジスタのゲートは、外部から制御可能なテスト信号が入力されるテスト端子と接続されている請求項３に記載のスキャン機能付きフリップフロップ回路。
- 前記マスタースレーブ式ラッチ回路は、リセット信号が入力されるリセット端子を有し、該リセット信号の反転信号が前記テスト端子に入力される請求項４に記載のスキャン機能付きフリップフロップ回路。
- 請求項１〜請求項５のいずれかに記載のスキャン機能付きフリップフロップ回路が複数接続されてスキャンパスが構成されているスキャンテスト回路。
- 請求項１〜乃至請求項５のいずれかに記載のスキャン機能付きフリップフロップ回路と、該スキャン機能付きフリップフロップ回路の該第１入力端子および出力端子の少なくとも一方に接続された組み合せ回路とを備えた半導体集積回路。
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2002
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