JP2004072018A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】層間絶縁膜の誘電率を低減する。
【解決手段】層間絶縁膜１上及び下層配線層３上に層間絶縁膜５が形成されている。層間絶縁膜５は、例えば下層側から順に第１絶縁膜７、シリコン窒化膜からなる第２絶縁膜９、第３絶縁膜１１により構成され、第１絶縁膜７のビアホール形成領域とは異なる領域に複数の開口部１３が形成されている。開口部１３の上部側は第２絶縁膜９により覆われており、空隙１５が形成されている。第１絶縁膜７及び第２絶縁膜９にビアホール１７が形成されている。第３絶縁膜の上層配線層形成領域にトレンチ１９が形成されている。ビアホール１７内及びトレンチ１９内に上層配線層２１が形成されている。空隙１５上の第２絶縁膜９上にもトレンチ１９及び上層配線層２１が形成されている。
【選択図】 図１
【解決手段】層間絶縁膜１上及び下層配線層３上に層間絶縁膜５が形成されている。層間絶縁膜５は、例えば下層側から順に第１絶縁膜７、シリコン窒化膜からなる第２絶縁膜９、第３絶縁膜１１により構成され、第１絶縁膜７のビアホール形成領域とは異なる領域に複数の開口部１３が形成されている。開口部１３の上部側は第２絶縁膜９により覆われており、空隙１５が形成されている。第１絶縁膜７及び第２絶縁膜９にビアホール１７が形成されている。第３絶縁膜の上層配線層形成領域にトレンチ１９が形成されている。ビアホール１７内及びトレンチ１９内に上層配線層２１が形成されている。空隙１５上の第２絶縁膜９上にもトレンチ１９及び上層配線層２１が形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の多層配線化や高集積化にともなって、配線間に生じる寄生容量に起因する信号伝播遅延の発生を抑制すべく、配線間の層間絶縁膜を低誘電率化する必要がある。
層間絶縁膜の低誘電率化についてはいろいろな方法が検討されている。現在の主流は低誘電率材料の適用であるが、これには低誘電率化についてある程度の限界がある。
究極は比誘電率が１である真空を使うのが理想であるが、現状では層間絶縁膜中に空隙を設けて少しでも誘電率を下げようという試みがある。
【０００３】
層間絶縁膜内に空隙を設けて低誘電率化を図る方法として、同一層に形成された間隔の狭い配線間に層間絶縁膜のカバレージの悪さにより空隙を形成する方法がある（例えば特開２０００−３１２７８号公報、特開２００１−８５５１９号公報、特開平１０−１２７３０号公報などを参照）。
【０００４】
【発明が解決しようとする課題】
しかし、間隔の狭い配線間に空隙を形成する方法では、同一層の配線間寄生容量を低減することはできても、多層配線における上層配線層と下層配線層の配線間寄生容量を低減することができない。
そこで本発明は、層間絶縁膜の誘電率を低減して、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる半導体装置及びその製造方法を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
本発明にかかる半導体装置は、接続孔形成領域とは異なる領域に複数の開口部をもつ第１絶縁膜と、内部に空隙をもった状態で上記開口部を覆うように上記第１絶縁膜上に形成された第２絶縁膜としてのシリコン窒化膜を含む層間絶縁膜を備えたものである。
【０００６】
本発明にかかる半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成し、接続孔形成領域とは異なる領域の上記第１絶縁膜に複数の開口部を形成する工程、及び、上記第１絶縁膜上に、内部に空隙をもった状態で上記開口部を覆うように上層絶縁膜としてのシリコン窒化膜からなる第２絶縁膜を形成する工程を含む。
【０００７】
第１絶縁膜に設けられた開口部をシリコン窒化膜からなる第２絶縁膜により覆うことにより、層間絶縁膜に空隙を設けている。これにより、層間絶縁膜の材料がもつ誘電率以下に誘電率を下げることができる。さらに、接続孔形成領域とは異なる領域であれば空隙を形成することができるので、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる。第１絶縁膜に形成される開口部は、第１絶縁膜の厚み方向に表面から底面まで形成された貫通孔形状であってもよいし、第１絶縁膜の厚み方向に表面から途中まで形成された凹部形状であってもよい。
【０００８】
【発明の実施の形態】
本発明の半導体装置において、上記第２絶縁膜上にダマシン加工技術により形成された上層配線層が形成されていることが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をダマシン加工技術においてエッチングストッピングレイヤーとして使用することができるので、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【０００９】
本発明の半導体装置において、上記第１絶縁膜には上記開口部とは異なる領域に接続孔が形成されており、上記接続孔内及び上記第２絶縁膜上にデュアルダマシン加工技術により形成された上層配線層が形成されていることが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用することができるので、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００１０】
本発明の半導体装置の製造方法において、上記第２絶縁膜上に第３絶縁膜を形成し、上記第２絶縁膜をエッチングストッピングレイヤーとして上記第３絶縁膜に配線用溝を形成し、上記配線用溝に導電材料を埋め込んで上記第２絶縁膜上に上層配線層を形成する工程を含むことが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【００１１】
さらに、上記第３絶縁膜の形成後であって上記上層配線層の形成前に、上記第２絶縁膜及び上記第１絶縁膜に接続孔を形成する工程を含み、上記上層配線層の形成時に上記接続孔内にも導電材料を埋め込むことが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００１２】
【実施例】
図１は半導体装置の一実施例を示す断面図である。
半導体基板（図示は省略）上に層間絶縁膜１が形成されている。層間絶縁膜１の表面側に例えば銅からなる下層配線層３が形成されている。層間絶縁膜１上及び下層配線層３上に層間絶縁膜５が形成されている。
【００１３】
層間絶縁膜５は、例えば下層側から順に、膜厚が５０００〜１００００Å（オングストローム）程度の低誘電率絶縁膜からなる第１絶縁膜７、膜厚が３００〜１０００Å程度のシリコン窒化膜からなる第２絶縁膜９、膜厚が１００００〜２００００Å程度の低誘電率絶縁膜からなる第３絶縁膜１１により構成されている。低誘電率絶縁膜としては、例えばＦＳＧ（フッ化ケイ酸塩ガラス）、ＳＩＬＫ（ダウ・ケミカル社（米国）の商標）、ＣＯＲＡＬ（ノベラス・システムズ社（米国）の商標）などを挙げることができる。
【００１４】
第１絶縁膜７のビアホール（接続孔）形成領域とは異なる領域に複数の開口部１３が形成されている。開口部１３の上面側から見た形状は例えば略正方形であり、寸法は０．０３×０．０３〜０．０８×０．０８μｍ（マイクロメートル）程度である。開口部１３の上部側は第２絶縁膜９により覆われており、空隙１５が形成されている。
【００１５】
第１絶縁膜７及び第２絶縁膜９に下層配線層３と上層配線層２１を電気的に接続するためのビアホール１７が形成されている。第３絶縁膜の上層配線層形成領域にトレンチ（配線用溝）１９が形成されている。ビアホール１７の上面側から見た形状は例えば略正方形であり、寸法は０．１×０．１μｍ程度である。
ビアホール１７内及びトレンチ１９内に例えば銅からなる上層配線層２１が形成されている。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９及び上層配線層２１が形成されている。
【００１６】
この実施例では、層間絶縁膜５の第１絶縁膜７に空隙１５が形成されているので、層間絶縁膜５の誘電率を下げることができる。空隙１５はビアホール１７の形成領域とは異なる領域であれば設けることができる。これにより、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
【００１７】
図２及び図３は半導体装置の製造方法の一実施例を示す工程断面図である。図１から図３を参照してこの実施例を説明する。
（１）半導体基板（図示は省略）上に層間絶縁膜１を形成する。ダマシン技術により、層間絶縁膜１の表面側に例えば銅からなる下層配線層３を形成する（図２（Ａ）参照）。
【００１８】
（２）例えばスピンコート法又はＣＶＤ（化学的気相成長）法により、層間絶縁膜１上及び下層配線層３上に低誘電率絶縁膜からなる第１絶縁膜７を５０００〜１００００Å程度の膜厚に形成する。写真製版技術により第１絶縁膜７上に開口部１３の形成領域を画定するためのフォトレジストパターン２３を形成する。ドライエッチング技術により、フォトレジストパターン２３をマスクにして、第１絶縁膜７を選択的に除去して、第１絶縁膜７のビアホール形成領域とは異なる領域に開口部１３を形成する（図２（Ｂ）参照）。開口部１３の上面側から見た形状は例えば略正方形であり、寸法は０．０３×０．０３〜０．０８×０．０８μｍである。ここで、フォトレジストパターン２３を形成する写真製版工程において、開口部１３は空隙を形成することを目的とするのであって特に下層配線層３等との導通は目的としていないので、多少の解像不良は問題ない。
【００１９】
（３）フォトレジストパターン２３を除去した後、例えば減圧ＣＶＤ（化学的気相成長）法により、第１絶縁膜７上に第２絶縁膜９としてのシリコン窒化膜を３００〜１０００Åの膜厚に形成する。これにより、開口部１３の上部側が第２絶縁膜９により覆われ、空隙１５が形成される（図２（Ｃ）参照）。
【００２０】
（４）例えばスピンコート法又はＣＶＤ法により、第２絶縁膜９上に低誘電率絶縁膜からなる第３絶縁膜１１を１００００〜２００００Å程度の膜厚に形成する。写真製版技術により第３絶縁膜１１上にトレンチ１９の形成領域を画定するためのフォトレジストパターン２５を形成する。ドライエッチング技術により、フォトレジストパターン２５をマスクにして、第３絶縁膜１１を選択的に除去してトレンチ１９を形成する（図３（Ｄ）参照）。この工程において、シリコン窒化膜からなる第２絶縁膜９はエッチングストッピングレイヤーとして機能する。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９が形成され
る。
【００２１】
（５）フォトレジストパターン２５を除去した後、写真製版技術により第３絶縁膜１１上及びトレンチ１９内にビアホール１７の形成領域を画定するためのフォトレジストパターン２７を形成する。ドライエッチング技術により、フォトレジストパターン２７をマスクにして、第２絶縁膜９及び第１絶縁膜７を選択的に除去してビアホール１７を形成する（図３（Ｅ）参照）。
【００２２】
（６）フォトレジストパターン２７を除去した後、例えばスパッタリング法により、第３絶縁膜１１上、スルーホール１７内及びトレンチ１９内に窒化チタン膜からなるバリアメタル層（図示は省略）を形成する。メッキ法によりバリアメタル層上に例えば銅からなる配線材料膜を形成する。ＣＭＰ（化学的機械的研磨）法により、配線材料膜及びバリアメタル層を研磨して、スルーホール１７内及びトレンチ１９内に埋め込まれた上層配線層２１を形成する（図１参照）。
この実施例ではデュアルダマシン加工技術を用いており、この実施例で用いたトレンチを形成した後にビアホールを形成する方式はトレンチファースト方式とも呼ばれている。
【００２３】
この実施例では、層間絶縁膜５の第１絶縁膜７に空隙１５を形成することができるので、層間絶縁膜５の誘電率を下げることができ、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
さらに、シリコン窒化膜からなる第２絶縁膜９をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用しているので（工程（４）及び図３（Ｄ）参照）、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００２４】
図４は半導体装置の製造方法の他の実施例を示す工程断面図である。この実施例の第２絶縁膜形成工程までは図２を参照して説明した製造工程と同じである。図１、図２及び図４を参照してこの実施例を説明する。
（１）半導体基板（図示は省略）上に層間絶縁膜１を形成し、層間絶縁膜１の表面側に下層配線層３を形成する（図２（Ａ）参照）。
【００２５】
（２）層間絶縁膜１上及び下層配線層３上に第１絶縁膜７を形成し、さらにその上にフォトレジストパターン２３を形成し、ドライエッチング技術により、フォトレジストパターン２３をマスクにして、第１絶縁膜７を選択的に除去して開口部１３を形成する（図２（Ｂ）参照）。
（３）フォトレジストパターン２３を除去した後、第１絶縁膜７上に第２絶縁膜９を３００〜１０００Åの膜厚に形成し、空隙１５を形成する（図２（Ｃ）参照）。
【００２６】
（４）例えばスピンコート法又はＣＶＤ法により、第２絶縁膜９上に低誘電率絶縁膜からなる第３絶縁膜１１を１００００〜２００００Å程度の膜厚に形成する。写真製版技術により第３絶縁膜１１上にビアホール１７の形成領域を画定するためのフォトレジストパターン２９を形成する。ドライエッチング技術により、フォトレジストパターン２９をマスクにして、第３絶縁膜１１、第２絶縁膜９及び第１絶縁膜７を選択的に除去してビアホール１７を形成する（図４（Ｄ）参照
）。
【００２７】
（５）フォトレジストパターン２９を除去した後、写真製版技術により第３絶縁膜１１上及びビアホール１７内にトレンチ１９の形成領域を画定するためのフォトレジストパターン３１を形成する。ドライエッチング技術により、フォトレジストパターン３１をマスクにして、第３絶縁膜１１を選択的に除去してトレンチ１９を形成する（図４（Ｅ）参照）。この工程において、シリコン窒化膜からなる第２絶縁膜９はエッチングストッピングレイヤーとして機能する。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９が形成される。
【００２８】
（６）フォトレジストパターン３１を除去した後、図１から図３を参照して説明した実施例の工程（６）と同様にして、スルーホール１７内及びトレンチ１９内に埋め込まれた上層配線層２１を形成する（図１参照）。
この実施例ではデュアルダマシン加工技術を用いており、この実施例で用いたビアホールを形成した後にトレンチを形成する方式はビアファースト方式とも呼ばれている。
【００２９】
この実施例によっても、層間絶縁膜５の第１絶縁膜７に空隙１５を形成して層間絶縁膜５の誘電率を下げることができ、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
さらに、シリコン窒化膜からなる第２絶縁膜９をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用しているので（工程（５）及び図４（Ｅ）参照）、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００３０】
図５は半導体装置の製造方法のさらに他の実施例を示す工程断面図である。この実施例の第２絶縁膜形成工程までは図２を参照して説明した製造工程と同じである。図１、図２及び図５を参照してこの実施例を説明する。
（１）半導体基板（図示は省略）上に層間絶縁膜１を形成し、層間絶縁膜１の表面側に下層配線層３を形成する（図２（Ａ）参照）。
【００３１】
（２）層間絶縁膜１上及び下層配線層３上に第１絶縁膜７を形成し、さらにその上にフォトレジストパターン２３を形成し、ドライエッチング技術により、フォトレジストパターン２３をマスクにして、第１絶縁膜７を選択的に除去して開口部１３を形成する（図２（Ｂ）参照）。
（３）フォトレジストパターン２３を除去した後、第１絶縁膜７上に第２絶縁膜９を３００〜１０００Åの膜厚に形成し、空隙１５を形成する（図２（Ｃ）参照）。
【００３２】
（４）写真製版技術により第２絶縁膜９上にビアホール１７の形成領域を画定するためのフォトレジストパターン３３を形成する。ドライエッチング技術により、フォトレジストパターン３３をマスクにして、第２絶縁膜９を選択的に除去してビアホールの一部分を構成する開口部３５を形成する（図５（Ｄ）参照）。
【００３３】
（５）フォトレジストパターン３３を除去した後、例えばスピンコート法又はＣＶＤ法により、第２絶縁膜９上及び開口部３５内に低誘電率絶縁膜からなる第３絶縁膜１１を１００００〜２００００Å程度の膜厚に形成する。写真製版技術により第３絶縁膜１１上にトレンチ１９の形成領域を画定するためのフォトレジストパターン３７を形成する。ドライエッチング技術により、フォトレジストパターン３７をマスクにして、第３絶縁膜１１を選択的に除去してトレンチ１９を形成し、同時に、開口部３５の領域に対応する第１絶縁膜７を選択的に除去してビアホール１７を形成する（図５（Ｅ）参照）。この工程において、シリコン窒化膜からなる第２絶縁膜９はエッチングストッピングレイヤーとして機能する。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９が形成される。
【００３４】
（６）フォトレジストパターン３７を除去した後、図１から図３を参照して説明した実施例の工程（６）と同様にして、スルーホール１７内及びトレンチ１９内に埋め込まれた上層配線層２１を形成する（図１参照）。
この実施例ではデュアルダマシン加工技術を用いており、この実施例で用いたトレンチとビアホールを同時に形成する方式はセルフアライン方式とも呼ばれている。
【００３５】
この実施例によっても、層間絶縁膜５の第１絶縁膜７に空隙１５を形成して層間絶縁膜５の誘電率を下げることができ、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
さらに、シリコン窒化膜からなる第２絶縁膜９をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用しているので（工程（５）及び図５（Ｅ）参照）、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００３６】
上記の実施例では、開口部１３は、第１絶縁膜７の厚み方向に表面から底面まで形成された貫通孔形状であるが、本発明はこれに限定されるものではなく、開口部１３は第１絶縁膜７の厚み方向に表面から途中まで形成された凹部形状であってもよい。
また、上記の実施例では開口部１３の上面側から見た形状は略正方形であるが、本発明はこれに限定されるものではなく、空隙を形成するための開口部の形状及び寸法は第１絶縁膜上に形成される第２絶縁膜の膜厚及びカバレージに応じて設定され、例えば幅寸法が０．０３〜０．０８程度のスリット形状など、他の形状及び寸法であってもよい。
【００３８】
また、上記の製造方法の実施例では、いずれもデュアルダマシン加工技術を用いているが、本発明はこれらに限定されるものではない。例えば、第１絶縁膜及び第２絶縁膜を形成し、第１絶縁膜及び第２絶縁膜に接続孔を形成し、接続孔内に導電材料を充填した後、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとしてダマシン加工技術により第２絶縁膜上及び接続孔上に上層配線層を形成するようにしてもよい。また、通常の配線形成技術により、第１絶縁膜及び第２絶縁膜を含む層間絶縁膜に接続孔を形成し、接続孔内に導電材料を充填し、層間絶縁膜上に例えばアルミニウムなどからなる上層配線層を形成するようにしてもよい。通常の配線形成技術により上層配線層を形成する場合、第２絶縁膜上に絶縁膜を形成し、その絶縁膜上に上層配線層を形成するようにしてもよい。
【００４０】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４１】
【発明の効果】
請求項１に記載された半導体装置では、接続孔形成領域とは異なる領域に複数の開口部をもつ第１絶縁膜と、内部に空隙をもった状態で開口部を覆うように第１絶縁膜上に形成された第２絶縁膜としてのシリコン窒化膜を含む層間絶縁膜を備えているようにしたので、接続孔形成領域とは異なる領域の層間絶縁膜に空隙を形成することができ、層間絶縁膜の材料がもつ誘電率以下に誘電率を低減して、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる。
【００４２】
請求項２に記載された半導体装置では、第２絶縁膜上にダマシン加工技術により形成された上層配線層が形成されているようにしたので、シリコン窒化膜からなる第２絶縁膜をダマシン加工技術においてエッチングストッピングレイヤーとして使用することができ、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【００４３】
請求項３に記載された半導体装置では、第１絶縁膜には開口部とは異なる領域に接続孔が形成されており、接続孔内及び第２絶縁膜上にデュアルダマシン加工技術により形成された上層配線層が形成されているようにしたので、シリコン窒化膜からなる第２絶縁膜をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用することができ、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００４４】
請求項４に記載された半導体装置の製造方法では、半導体基板上に第１絶縁膜を形成し、接続孔形成領域とは異なる領域の第１絶縁膜に複数の開口部を形成する工程、及び、第１絶縁膜上に、内部に空隙をもった状態で開口部を覆うように上層絶縁膜としてのシリコン窒化膜からなる第２絶縁膜を形成する工程を含むようにしたので、接続孔形成領域とは異なる領域の層間絶縁膜に空隙を形成することができ、層間絶縁膜の材料がもつ誘電率以下に誘電率を低減して、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる。
【００４５】
請求項５に記載された半導体装置の製造方法では、第２絶縁膜上に第３絶縁膜を形成し、第２絶縁膜をエッチングストッピングレイヤーとして第３絶縁膜に配線用溝を形成し、配線用溝に導電材料を埋め込んで第２絶縁膜上に上層配線層を形成する工程を含むようにしたので、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【００４６】
請求項６に記載された半導体装置の製造方法では、請求項５に記載された半導体装置の製造方法において、第３絶縁膜の形成後であって上層配線層の形成前に、第２絶縁膜及び第１絶縁膜に接続孔を形成する工程を含み、上層配線層の形成時に接続孔内にも導電材料を埋め込むようにしたので、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す断面図である。
【図２】製造方法の一実施例を示す工程断面図である。
【図３】同実施例の続きを示す工程断面図である。
【図４】製造方法の他の実施例の一部を示す工程断面図である。
【図５】製造方法のさらに他の実施例の一部を示す工程断面図である。
【符号の説明】
１ 層間絶縁膜
３ 下層配線層
５ 層間絶縁膜
７ 第１絶縁膜
９ 第２絶縁膜（シリコン窒化膜）
１１ 第３絶縁膜
１３ 開口部
１５ 空隙
１７ ビアホール
１９ トレンチ
２１ 上層配線層
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の多層配線化や高集積化にともなって、配線間に生じる寄生容量に起因する信号伝播遅延の発生を抑制すべく、配線間の層間絶縁膜を低誘電率化する必要がある。
層間絶縁膜の低誘電率化についてはいろいろな方法が検討されている。現在の主流は低誘電率材料の適用であるが、これには低誘電率化についてある程度の限界がある。
究極は比誘電率が１である真空を使うのが理想であるが、現状では層間絶縁膜中に空隙を設けて少しでも誘電率を下げようという試みがある。
【０００３】
層間絶縁膜内に空隙を設けて低誘電率化を図る方法として、同一層に形成された間隔の狭い配線間に層間絶縁膜のカバレージの悪さにより空隙を形成する方法がある（例えば特開２０００−３１２７８号公報、特開２００１−８５５１９号公報、特開平１０−１２７３０号公報などを参照）。
【０００４】
【発明が解決しようとする課題】
しかし、間隔の狭い配線間に空隙を形成する方法では、同一層の配線間寄生容量を低減することはできても、多層配線における上層配線層と下層配線層の配線間寄生容量を低減することができない。
そこで本発明は、層間絶縁膜の誘電率を低減して、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる半導体装置及びその製造方法を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
本発明にかかる半導体装置は、接続孔形成領域とは異なる領域に複数の開口部をもつ第１絶縁膜と、内部に空隙をもった状態で上記開口部を覆うように上記第１絶縁膜上に形成された第２絶縁膜としてのシリコン窒化膜を含む層間絶縁膜を備えたものである。
【０００６】
本発明にかかる半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成し、接続孔形成領域とは異なる領域の上記第１絶縁膜に複数の開口部を形成する工程、及び、上記第１絶縁膜上に、内部に空隙をもった状態で上記開口部を覆うように上層絶縁膜としてのシリコン窒化膜からなる第２絶縁膜を形成する工程を含む。
【０００７】
第１絶縁膜に設けられた開口部をシリコン窒化膜からなる第２絶縁膜により覆うことにより、層間絶縁膜に空隙を設けている。これにより、層間絶縁膜の材料がもつ誘電率以下に誘電率を下げることができる。さらに、接続孔形成領域とは異なる領域であれば空隙を形成することができるので、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる。第１絶縁膜に形成される開口部は、第１絶縁膜の厚み方向に表面から底面まで形成された貫通孔形状であってもよいし、第１絶縁膜の厚み方向に表面から途中まで形成された凹部形状であってもよい。
【０００８】
【発明の実施の形態】
本発明の半導体装置において、上記第２絶縁膜上にダマシン加工技術により形成された上層配線層が形成されていることが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をダマシン加工技術においてエッチングストッピングレイヤーとして使用することができるので、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【０００９】
本発明の半導体装置において、上記第１絶縁膜には上記開口部とは異なる領域に接続孔が形成されており、上記接続孔内及び上記第２絶縁膜上にデュアルダマシン加工技術により形成された上層配線層が形成されていることが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用することができるので、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００１０】
本発明の半導体装置の製造方法において、上記第２絶縁膜上に第３絶縁膜を形成し、上記第２絶縁膜をエッチングストッピングレイヤーとして上記第３絶縁膜に配線用溝を形成し、上記配線用溝に導電材料を埋め込んで上記第２絶縁膜上に上層配線層を形成する工程を含むことが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【００１１】
さらに、上記第３絶縁膜の形成後であって上記上層配線層の形成前に、上記第２絶縁膜及び上記第１絶縁膜に接続孔を形成する工程を含み、上記上層配線層の形成時に上記接続孔内にも導電材料を埋め込むことが好ましい。その結果、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００１２】
【実施例】
図１は半導体装置の一実施例を示す断面図である。
半導体基板（図示は省略）上に層間絶縁膜１が形成されている。層間絶縁膜１の表面側に例えば銅からなる下層配線層３が形成されている。層間絶縁膜１上及び下層配線層３上に層間絶縁膜５が形成されている。
【００１３】
層間絶縁膜５は、例えば下層側から順に、膜厚が５０００〜１００００Å（オングストローム）程度の低誘電率絶縁膜からなる第１絶縁膜７、膜厚が３００〜１０００Å程度のシリコン窒化膜からなる第２絶縁膜９、膜厚が１００００〜２００００Å程度の低誘電率絶縁膜からなる第３絶縁膜１１により構成されている。低誘電率絶縁膜としては、例えばＦＳＧ（フッ化ケイ酸塩ガラス）、ＳＩＬＫ（ダウ・ケミカル社（米国）の商標）、ＣＯＲＡＬ（ノベラス・システムズ社（米国）の商標）などを挙げることができる。
【００１４】
第１絶縁膜７のビアホール（接続孔）形成領域とは異なる領域に複数の開口部１３が形成されている。開口部１３の上面側から見た形状は例えば略正方形であり、寸法は０．０３×０．０３〜０．０８×０．０８μｍ（マイクロメートル）程度である。開口部１３の上部側は第２絶縁膜９により覆われており、空隙１５が形成されている。
【００１５】
第１絶縁膜７及び第２絶縁膜９に下層配線層３と上層配線層２１を電気的に接続するためのビアホール１７が形成されている。第３絶縁膜の上層配線層形成領域にトレンチ（配線用溝）１９が形成されている。ビアホール１７の上面側から見た形状は例えば略正方形であり、寸法は０．１×０．１μｍ程度である。
ビアホール１７内及びトレンチ１９内に例えば銅からなる上層配線層２１が形成されている。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９及び上層配線層２１が形成されている。
【００１６】
この実施例では、層間絶縁膜５の第１絶縁膜７に空隙１５が形成されているので、層間絶縁膜５の誘電率を下げることができる。空隙１５はビアホール１７の形成領域とは異なる領域であれば設けることができる。これにより、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
【００１７】
図２及び図３は半導体装置の製造方法の一実施例を示す工程断面図である。図１から図３を参照してこの実施例を説明する。
（１）半導体基板（図示は省略）上に層間絶縁膜１を形成する。ダマシン技術により、層間絶縁膜１の表面側に例えば銅からなる下層配線層３を形成する（図２（Ａ）参照）。
【００１８】
（２）例えばスピンコート法又はＣＶＤ（化学的気相成長）法により、層間絶縁膜１上及び下層配線層３上に低誘電率絶縁膜からなる第１絶縁膜７を５０００〜１００００Å程度の膜厚に形成する。写真製版技術により第１絶縁膜７上に開口部１３の形成領域を画定するためのフォトレジストパターン２３を形成する。ドライエッチング技術により、フォトレジストパターン２３をマスクにして、第１絶縁膜７を選択的に除去して、第１絶縁膜７のビアホール形成領域とは異なる領域に開口部１３を形成する（図２（Ｂ）参照）。開口部１３の上面側から見た形状は例えば略正方形であり、寸法は０．０３×０．０３〜０．０８×０．０８μｍである。ここで、フォトレジストパターン２３を形成する写真製版工程において、開口部１３は空隙を形成することを目的とするのであって特に下層配線層３等との導通は目的としていないので、多少の解像不良は問題ない。
【００１９】
（３）フォトレジストパターン２３を除去した後、例えば減圧ＣＶＤ（化学的気相成長）法により、第１絶縁膜７上に第２絶縁膜９としてのシリコン窒化膜を３００〜１０００Åの膜厚に形成する。これにより、開口部１３の上部側が第２絶縁膜９により覆われ、空隙１５が形成される（図２（Ｃ）参照）。
【００２０】
（４）例えばスピンコート法又はＣＶＤ法により、第２絶縁膜９上に低誘電率絶縁膜からなる第３絶縁膜１１を１００００〜２００００Å程度の膜厚に形成する。写真製版技術により第３絶縁膜１１上にトレンチ１９の形成領域を画定するためのフォトレジストパターン２５を形成する。ドライエッチング技術により、フォトレジストパターン２５をマスクにして、第３絶縁膜１１を選択的に除去してトレンチ１９を形成する（図３（Ｄ）参照）。この工程において、シリコン窒化膜からなる第２絶縁膜９はエッチングストッピングレイヤーとして機能する。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９が形成され
る。
【００２１】
（５）フォトレジストパターン２５を除去した後、写真製版技術により第３絶縁膜１１上及びトレンチ１９内にビアホール１７の形成領域を画定するためのフォトレジストパターン２７を形成する。ドライエッチング技術により、フォトレジストパターン２７をマスクにして、第２絶縁膜９及び第１絶縁膜７を選択的に除去してビアホール１７を形成する（図３（Ｅ）参照）。
【００２２】
（６）フォトレジストパターン２７を除去した後、例えばスパッタリング法により、第３絶縁膜１１上、スルーホール１７内及びトレンチ１９内に窒化チタン膜からなるバリアメタル層（図示は省略）を形成する。メッキ法によりバリアメタル層上に例えば銅からなる配線材料膜を形成する。ＣＭＰ（化学的機械的研磨）法により、配線材料膜及びバリアメタル層を研磨して、スルーホール１７内及びトレンチ１９内に埋め込まれた上層配線層２１を形成する（図１参照）。
この実施例ではデュアルダマシン加工技術を用いており、この実施例で用いたトレンチを形成した後にビアホールを形成する方式はトレンチファースト方式とも呼ばれている。
【００２３】
この実施例では、層間絶縁膜５の第１絶縁膜７に空隙１５を形成することができるので、層間絶縁膜５の誘電率を下げることができ、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
さらに、シリコン窒化膜からなる第２絶縁膜９をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用しているので（工程（４）及び図３（Ｄ）参照）、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００２４】
図４は半導体装置の製造方法の他の実施例を示す工程断面図である。この実施例の第２絶縁膜形成工程までは図２を参照して説明した製造工程と同じである。図１、図２及び図４を参照してこの実施例を説明する。
（１）半導体基板（図示は省略）上に層間絶縁膜１を形成し、層間絶縁膜１の表面側に下層配線層３を形成する（図２（Ａ）参照）。
【００２５】
（２）層間絶縁膜１上及び下層配線層３上に第１絶縁膜７を形成し、さらにその上にフォトレジストパターン２３を形成し、ドライエッチング技術により、フォトレジストパターン２３をマスクにして、第１絶縁膜７を選択的に除去して開口部１３を形成する（図２（Ｂ）参照）。
（３）フォトレジストパターン２３を除去した後、第１絶縁膜７上に第２絶縁膜９を３００〜１０００Åの膜厚に形成し、空隙１５を形成する（図２（Ｃ）参照）。
【００２６】
（４）例えばスピンコート法又はＣＶＤ法により、第２絶縁膜９上に低誘電率絶縁膜からなる第３絶縁膜１１を１００００〜２００００Å程度の膜厚に形成する。写真製版技術により第３絶縁膜１１上にビアホール１７の形成領域を画定するためのフォトレジストパターン２９を形成する。ドライエッチング技術により、フォトレジストパターン２９をマスクにして、第３絶縁膜１１、第２絶縁膜９及び第１絶縁膜７を選択的に除去してビアホール１７を形成する（図４（Ｄ）参照
）。
【００２７】
（５）フォトレジストパターン２９を除去した後、写真製版技術により第３絶縁膜１１上及びビアホール１７内にトレンチ１９の形成領域を画定するためのフォトレジストパターン３１を形成する。ドライエッチング技術により、フォトレジストパターン３１をマスクにして、第３絶縁膜１１を選択的に除去してトレンチ１９を形成する（図４（Ｅ）参照）。この工程において、シリコン窒化膜からなる第２絶縁膜９はエッチングストッピングレイヤーとして機能する。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９が形成される。
【００２８】
（６）フォトレジストパターン３１を除去した後、図１から図３を参照して説明した実施例の工程（６）と同様にして、スルーホール１７内及びトレンチ１９内に埋め込まれた上層配線層２１を形成する（図１参照）。
この実施例ではデュアルダマシン加工技術を用いており、この実施例で用いたビアホールを形成した後にトレンチを形成する方式はビアファースト方式とも呼ばれている。
【００２９】
この実施例によっても、層間絶縁膜５の第１絶縁膜７に空隙１５を形成して層間絶縁膜５の誘電率を下げることができ、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
さらに、シリコン窒化膜からなる第２絶縁膜９をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用しているので（工程（５）及び図４（Ｅ）参照）、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００３０】
図５は半導体装置の製造方法のさらに他の実施例を示す工程断面図である。この実施例の第２絶縁膜形成工程までは図２を参照して説明した製造工程と同じである。図１、図２及び図５を参照してこの実施例を説明する。
（１）半導体基板（図示は省略）上に層間絶縁膜１を形成し、層間絶縁膜１の表面側に下層配線層３を形成する（図２（Ａ）参照）。
【００３１】
（２）層間絶縁膜１上及び下層配線層３上に第１絶縁膜７を形成し、さらにその上にフォトレジストパターン２３を形成し、ドライエッチング技術により、フォトレジストパターン２３をマスクにして、第１絶縁膜７を選択的に除去して開口部１３を形成する（図２（Ｂ）参照）。
（３）フォトレジストパターン２３を除去した後、第１絶縁膜７上に第２絶縁膜９を３００〜１０００Åの膜厚に形成し、空隙１５を形成する（図２（Ｃ）参照）。
【００３２】
（４）写真製版技術により第２絶縁膜９上にビアホール１７の形成領域を画定するためのフォトレジストパターン３３を形成する。ドライエッチング技術により、フォトレジストパターン３３をマスクにして、第２絶縁膜９を選択的に除去してビアホールの一部分を構成する開口部３５を形成する（図５（Ｄ）参照）。
【００３３】
（５）フォトレジストパターン３３を除去した後、例えばスピンコート法又はＣＶＤ法により、第２絶縁膜９上及び開口部３５内に低誘電率絶縁膜からなる第３絶縁膜１１を１００００〜２００００Å程度の膜厚に形成する。写真製版技術により第３絶縁膜１１上にトレンチ１９の形成領域を画定するためのフォトレジストパターン３７を形成する。ドライエッチング技術により、フォトレジストパターン３７をマスクにして、第３絶縁膜１１を選択的に除去してトレンチ１９を形成し、同時に、開口部３５の領域に対応する第１絶縁膜７を選択的に除去してビアホール１７を形成する（図５（Ｅ）参照）。この工程において、シリコン窒化膜からなる第２絶縁膜９はエッチングストッピングレイヤーとして機能する。図示はされていないが、空隙１５上の第２絶縁膜９上にもトレンチ１９が形成される。
【００３４】
（６）フォトレジストパターン３７を除去した後、図１から図３を参照して説明した実施例の工程（６）と同様にして、スルーホール１７内及びトレンチ１９内に埋め込まれた上層配線層２１を形成する（図１参照）。
この実施例ではデュアルダマシン加工技術を用いており、この実施例で用いたトレンチとビアホールを同時に形成する方式はセルフアライン方式とも呼ばれている。
【００３５】
この実施例によっても、層間絶縁膜５の第１絶縁膜７に空隙１５を形成して層間絶縁膜５の誘電率を下げることができ、上層配線層２１，２１間の寄生容量のみならず、上層配線層２１と下層配線層３の配線間寄生容量も低減することができる。
さらに、シリコン窒化膜からなる第２絶縁膜９をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用しているので（工程（５）及び図５（Ｅ）参照）、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００３６】
上記の実施例では、開口部１３は、第１絶縁膜７の厚み方向に表面から底面まで形成された貫通孔形状であるが、本発明はこれに限定されるものではなく、開口部１３は第１絶縁膜７の厚み方向に表面から途中まで形成された凹部形状であってもよい。
また、上記の実施例では開口部１３の上面側から見た形状は略正方形であるが、本発明はこれに限定されるものではなく、空隙を形成するための開口部の形状及び寸法は第１絶縁膜上に形成される第２絶縁膜の膜厚及びカバレージに応じて設定され、例えば幅寸法が０．０３〜０．０８程度のスリット形状など、他の形状及び寸法であってもよい。
【００３８】
また、上記の製造方法の実施例では、いずれもデュアルダマシン加工技術を用いているが、本発明はこれらに限定されるものではない。例えば、第１絶縁膜及び第２絶縁膜を形成し、第１絶縁膜及び第２絶縁膜に接続孔を形成し、接続孔内に導電材料を充填した後、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとしてダマシン加工技術により第２絶縁膜上及び接続孔上に上層配線層を形成するようにしてもよい。また、通常の配線形成技術により、第１絶縁膜及び第２絶縁膜を含む層間絶縁膜に接続孔を形成し、接続孔内に導電材料を充填し、層間絶縁膜上に例えばアルミニウムなどからなる上層配線層を形成するようにしてもよい。通常の配線形成技術により上層配線層を形成する場合、第２絶縁膜上に絶縁膜を形成し、その絶縁膜上に上層配線層を形成するようにしてもよい。
【００４０】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４１】
【発明の効果】
請求項１に記載された半導体装置では、接続孔形成領域とは異なる領域に複数の開口部をもつ第１絶縁膜と、内部に空隙をもった状態で開口部を覆うように第１絶縁膜上に形成された第２絶縁膜としてのシリコン窒化膜を含む層間絶縁膜を備えているようにしたので、接続孔形成領域とは異なる領域の層間絶縁膜に空隙を形成することができ、層間絶縁膜の材料がもつ誘電率以下に誘電率を低減して、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる。
【００４２】
請求項２に記載された半導体装置では、第２絶縁膜上にダマシン加工技術により形成された上層配線層が形成されているようにしたので、シリコン窒化膜からなる第２絶縁膜をダマシン加工技術においてエッチングストッピングレイヤーとして使用することができ、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【００４３】
請求項３に記載された半導体装置では、第１絶縁膜には開口部とは異なる領域に接続孔が形成されており、接続孔内及び第２絶縁膜上にデュアルダマシン加工技術により形成された上層配線層が形成されているようにしたので、シリコン窒化膜からなる第２絶縁膜をデュアルダマシン加工技術においてエッチングストッピングレイヤーとして使用することができ、製造工程を増加させることなく、接続孔内及び層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【００４４】
請求項４に記載された半導体装置の製造方法では、半導体基板上に第１絶縁膜を形成し、接続孔形成領域とは異なる領域の第１絶縁膜に複数の開口部を形成する工程、及び、第１絶縁膜上に、内部に空隙をもった状態で開口部を覆うように上層絶縁膜としてのシリコン窒化膜からなる第２絶縁膜を形成する工程を含むようにしたので、接続孔形成領域とは異なる領域の層間絶縁膜に空隙を形成することができ、層間絶縁膜の材料がもつ誘電率以下に誘電率を低減して、同一層の配線間寄生容量のみならず、多層配線における上層配線層と下層配線層の配線間寄生容量も低減することができる。
【００４５】
請求項５に記載された半導体装置の製造方法では、第２絶縁膜上に第３絶縁膜を形成し、第２絶縁膜をエッチングストッピングレイヤーとして第３絶縁膜に配線用溝を形成し、配線用溝に導電材料を埋め込んで第２絶縁膜上に上層配線層を形成する工程を含むようにしたので、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にダマシン加工技術により上層配線層を形成することができる。
【００４６】
請求項６に記載された半導体装置の製造方法では、請求項５に記載された半導体装置の製造方法において、第３絶縁膜の形成後であって上層配線層の形成前に、第２絶縁膜及び第１絶縁膜に接続孔を形成する工程を含み、上層配線層の形成時に接続孔内にも導電材料を埋め込むようにしたので、シリコン窒化膜からなる第２絶縁膜をエッチングストッピングレイヤーとして使用することにより、製造工程を増加させることなく、層間絶縁膜上にデュアルダマシン加工技術により上層配線層を形成することができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す断面図である。
【図２】製造方法の一実施例を示す工程断面図である。
【図３】同実施例の続きを示す工程断面図である。
【図４】製造方法の他の実施例の一部を示す工程断面図である。
【図５】製造方法のさらに他の実施例の一部を示す工程断面図である。
【符号の説明】
１ 層間絶縁膜
３ 下層配線層
５ 層間絶縁膜
７ 第１絶縁膜
９ 第２絶縁膜（シリコン窒化膜）
１１ 第３絶縁膜
１３ 開口部
１５ 空隙
１７ ビアホール
１９ トレンチ
２１ 上層配線層
Claims (6)
- 接続孔形成領域とは異なる領域に複数の開口部をもつ第１絶縁膜と、内部に空隙をもった状態で前記開口部を覆うように前記第１絶縁膜上に形成された第２絶縁膜としてのシリコン窒化膜を含む層間絶縁膜を備えたことを特徴とする半導体装置。
- 前記第２絶縁膜上にダマシン加工技術により形成された上層配線層が形成されている請求項１に記載の半導体装置。
- 前記第１絶縁膜には前記開口部とは異なる領域に接続孔が形成されており、前記接続孔内及び前記第２絶縁膜上にデュアルダマシン加工技術により形成された上層配線層が形成されている請求項１に記載の半導体装置。
- 半導体基板上に第１絶縁膜を形成し、接続孔形成領域とは異なる領域の前記第１絶縁膜に複数の開口部を形成する工程、及び、
前記第１絶縁膜上に、内部に空隙をもった状態で前記開口部を覆うように上層絶縁膜としてのシリコン窒化膜からなる第２絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 前記第２絶縁膜上に第３絶縁膜を形成し、前記第２絶縁膜をエッチングストッピングレイヤーとして前記第３絶縁膜に配線用溝を形成し、前記配線用溝に導電材料を埋め込んで前記第２絶縁膜上に上層配線層を形成する工程を含む請求項４に記載の半導体装置の製造方法。
- 前記第３絶縁膜の形成後であって前記上層配線層の形成前に、前記第２絶縁膜及び前記第１絶縁膜に接続孔を形成する工程を含み、前記上層配線層の形成時に前記接続孔内にも導電材料を埋め込む請求項５に記載の半導体装置の製造方法。
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Cited By (2)
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|---|---|---|---|---|
| JP2009295733A (ja) * | 2008-06-04 | 2009-12-17 | Sharp Corp | 半導体装置及びその製造方法 |
| WO2019138924A1 (ja) * | 2018-01-11 | 2019-07-18 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置およびその製造方法、並びに電子機器 |
-
2002
- 2002-08-09 JP JP2002232555A patent/JP2004072018A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295733A (ja) * | 2008-06-04 | 2009-12-17 | Sharp Corp | 半導体装置及びその製造方法 |
| WO2019138924A1 (ja) * | 2018-01-11 | 2019-07-18 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置およびその製造方法、並びに電子機器 |
| JPWO2019138924A1 (ja) * | 2018-01-11 | 2021-01-07 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置およびその製造方法、並びに電子機器 |
| US11264272B2 (en) | 2018-01-11 | 2022-03-01 | Sony Semiconductor Solutions Corporation | Semiconductor device and method for manufacturing the same, and electronic apparatus |
| JP7158415B2 (ja) | 2018-01-11 | 2022-10-21 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置およびその製造方法、並びに電子機器 |
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