JP2004103213A - 互いに相補されるデータを有するメモリセルが配列されるメモリ装置 - Google Patents

Abstract

【課題】　互いに相補されるデータを有するメモリセルが配列されるメモリ装置を提供すること。
【解決手段】　本発明のメモリ装置はメモリセルアレイブロック、第１及び第２センスアンプ、そして第１及び第２スイッチを含む。メモリセルアレイブロックはメモリセルと相補メモリセルとから構成される一対のメモリセルが行及び列で配列され、第１対のメモリセルの間に第２対のメモリセルと相補メモリセルが配列されて第１ワードラインと連結され、第３対のメモリセルの間に第４対のメモリセルと相補メモリセルが配列されて第２ワードラインと連結される。
【選択図】　　図６

Description

　本発明は半導体メモリ装置に関するものであり、より詳しくは互いに相補されるデータを有するメモリセルが配列されるメモリ装置に関するものである。

　一般に、ＤＲＡＭセルは１トランジスタと１キャパシタ（１Ｔ−１Ｃ）から構成される。１Ｔ−１Ｃ構造のＤＲＡＭセルの代わりに２トランジスタと２キャパシタ（２Ｔ−２Ｃ）構造のＤＲＡＭセルが使用されたりする。２Ｔ−２Ｃ構造のＤＲＡＭセルはメモリセル面積が広い短所がある反面、一つのＤＲＡＭセルの上に互いに相補的なデータを貯蔵するのでメモリセルセンシングマージンが１Ｔ−１Ｃ構造のＤＲＡＭセルより２倍程度で広く、ビットラインセンスアンプのための基準電圧が不要であるという長所がある。

　図１及び図２は２Ｔ−２Ｃ構造のＤＲＡＭ単位セル１００を示す図面である。図１を参照すると、第１セルトランジスタ１０１のゲートはワードラインＷＬに、ドレーンはビットラインＢＬに、そしてソースは第１セルキャパシタ１０２の一側電極に連結されており、第１セルキャパシタ１０２の他の電極はプレートラインＰＬに連結されている。

　第２セルトランジスタ１０３のゲートはワードラインＷＬに、ドレーンは相補ビットラインＢＬＢに、そしてソースは第２セルキャパシタ１０４の一側電極に連結されており、第２セルキャパシタ１０４の他の電極はプレートラインＰＬに連結されている。第１セルトランジスタ１０１と第１セルキャパシタ１０２はメモリセルＣＥＬＬになり、第２セルトランジスタ１０３と第２セルキャパシタ１０４は相補メモリセルＣＥＬＬＢになる。

　従って、第１セルキャパシタ１０２に貯蔵されるデータは第２セルキャパシタ１０４に貯蔵されるデータと互いに相補的である。図２の２Ｔ−２Ｃ構造のＤＲＡＭ単位セル２００は第１セルトランジスタ１０１及び第１セルキャパシタ１０２と第２セルトランジスタ１０３及び第２セルキャパシタ１０４がプレートラインＰＬを基準に対称にレイアウトされている。図１と図２のＤＲＡＭセルは列方向（又はワードライン方向）と行方向とに複写的又は対称的にメモリセルブロック内にレイアウトされる。

　強誘電体メモリ装置（ＦＲＡＭ）は多様な構造のメモリセルから構成されることができるが、図１及び図２の２Ｔ−２Ｃ構造のＤＲＡＭセルと類似した構造に２−トランジスタと２−キャパシタ構造のＦＲＡＭセルがある。強誘電性の第１キャパシタ３０２と第２キャパシタ３０４とは互いに反対極性で磁化される。

　図３及び図４のＦＲＡＭセル連結構造は図１及び図２のＤＲＡＭセル連結構造と同一である。図５は図２及び図４のような単位セル２００，４００より成るメモリセルアレイを示す図面である。

　これを参照すると、第１ワードラインＷＬ０に連結される第１乃至第８メモリセルＭＣｉ（ｉ＝０，１，...，７）と第２ワードラインＷＬ１に連結される第９乃至第１６メモリセル ＭＣｉ（ｉ＝８，９，...，１５）はビットラインＢＬｉ （ｉ＝０，１，２，３）と相補ビットライン ＢＬｉＢ （ｉ＝０，１，２，３）を通じてセンスアンプ５０１，５０２，５０３，５０４に連結される。

　第１及び第３ビットライン／相補ビットライン対ＢＬ０／ＢＬ０Ｂ，ＢＬ２／ＢＬ２Ｂはメモリセルアレイの上端に位置するセンスアンプ５０１，５０３に、第２及び第４ビットライン／相補ビットラインＢＬ１／ＢＬ１Ｂ，ＢＬ３，ＢＬ３Ｂはメモリセルアレイの下端に位置するセンスアンプ５０２，５０４に連結される。

　しかしながら、こうしたメモリブロックの配列は、メモリ容量が大きくなることにより配列されるメモリセルの増加と共にセンスアンプの数も増加する。そしてこれにより、センスアンプが占めるレイアウト領域が大きくなり、センスアンプが密に配置されて集積工程が難しい問題点が発生する。

　さらに、配列されたセンスアンプＳ／Ａは同時に動作するので、センスアンプの数が多くなると電力消耗が大きくなる問題点もある。

　したがって、互いに相補されるデータを有するメモリセルの配列において、チップサイズと消費電力とを減らすことができるメモリセルの配列が要求されるという問題があった。

　本発明は上記の点に鑑みなされたもので、その目的は、互いに相補されるデータを有するメモリセルの配列においてチップサイズを縮小し、消費電力を減らすことができるメモリブロック配列を有するメモリ装置を提供することにある。

　本発明のメモリ装置は、メモリセルと相補メモリセルとから構成される一対のメモリセルが行及び列で配列され、行方向に配列された第１ワードラインに連結される第１及び第２メモリセルと第１及び第２相補メモリセルとが配列され、第２ワードラインに連結される第３及び第４メモリセルと第３及び第４相補メモリセルとが配列され、第１及び第２ワードラインの間に第１メモリセルと第３メモリセル同士、第２メモリセルと第４メモリセル同士、第１相補メモリセルと第２相補メモリセル同士、第３相補メモリセルと第４相補メモリセル同士が隣接して配列されるメモリセルアレイブロックと、メモリセルアレイブロックの上端部に配置される第１センスアンプと、メモリセルアレイブロックの下端部に配置される第２センスアンプと、第１メモリセルと相補メモリセルとが連結されるビットラインを第１センスアンプと連結させ、第２メモリセルと相補メモリセルとが連結されるビットラインを第２センスアンプと連結させる第１スイッチと、第３メモリセルと相補メモリセルとが連結されるビットラインを第１センスアンプと連結させ、第４メモリセルと相補メモリセルとが連結されるビットラインを第２センスアンプと連結させる第２スイッチとを備えることを特徴とする。

　上記メモリ装置は、第１及び第２メモリセルと第１及び第２相補メモリセルとの間、並びに第３及び第４メモリセルと第３及び第４相補メモリセルとの間に一対のメモリセルが付加的に配列されることが好ましい。

　上記メモリ装置は、第１ワードラインがイネーブルされて第１メモリセルと相補メモリセルとが第１センスアンプと連結され、第２メモリセルと相補メモリセルとが第２センスアンプと連結される時、第２ワードラインに連結された第３及び第４メモリセルと相補メモリセルとが連結されるビットラインと相補ビットラインとは接地電圧レベルに設定されることが好ましい。

　上記メモリ装置において、メモリセルと相補メモリセルとを含む単位メモリセルのアレイと、第１及び第３単位メモリセルに連結された第１ビットラインと、第２及び第３単位メモリセルに連結された第２ビットラインと、各単位メモリセルの相補メモリセルに連結された相補ビットラインとを含むビットラインと、アレイに隣り合って配列されたセンスアンプと、第１及び第３ビットラインを制御する第１スイッチと、第２及び第４ビットラインを制御する第２スイッチとを含むスイッチとを備えることが好ましい。

　上記メモリ装置において、第１及び第２単位メモリセルが互いにインタリーブ形式で配列され、第３及び第４単位メモリセルが互いにインタリーブ形式で配列されることが好ましい。

　本発明のメモリセル読み出し方法は、第１ワードラインを活性化する段階と、第１ワードラインに連結された第１スイッチをターンオンする段階と、第１単位メモリセルからのデータを第１ビットラインを通じて第１センスアンプに伝送する段階と、第２単位メモリセルからのデータを第１ビットラインを通じて第２センスアンプに伝送する段階とを備えることを特徴とする。

　上記読出し方法は、第２ビットラインと第３ビットラインとを接地電圧に設定する段階を付加的に備えることが好ましい。

　以上詳細に説明したように、本発明のメモリ装置及びメモリセルの読出し方法によれば、一対のメモリセルと相補メモリセルとの間に他のメモリセルを配置し、選択されたメモリセルと相補メモリセルはスイッチを通じて選択的にセンスアンプと連結されるので、配列されるセンスアンプの数が減り、センスアンプを配列することにおいてパターンの密集度が低くなる。これにより、メモリ装置のレイアウト及び集積工程が容易化し、同時に動作するセンスアンプの個数が減って電力消費が減る。

　図６は本発明の一実施形態によるメモリ装置を示す図面である。これを参照すると、メモリ装置６００はメモリセルアレイブロック６１０、第１及び第２スイッチ６２０，６３０、そして第１及び第２センスアンプ６４０，６５０を含む。

　メモリセルアレイブロック６１０には、行及び列に複数のメモリセルＭＣと相補メモリセルＭＣＢが配列され、行方向に第１乃至第４ワードラインＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３が配列され、列方向に第１乃至第４ビットラインＢＬｉ（ｉ＝０，１，２，３）と相補第１乃至第４ビットライン ＢＬｉＢ（ｉ＝０，１，２，３）が配列される。

　第１及び第２ワードラインＷＬ０，ＷＬ１に連結されるメモリセルＭＣと相補メモリセルＭＣＢとは、第３及び第４ワードラインＷＬ２，ＷＬ３に連結されるメモリセルＭＣと相補メモリセルＭＣＢと動作上殆ど同一なので、説明の便宜のために、代表的に第１及び第２ワードラインＷＬ０，ＷＬ１に連結されるメモリセルＭＣと相補メモリセルＭＣＢに対して説明する。

　メモリセルＭＣと相補メモリセルＭＣＢの中、例えばＭＣ０セルとＭＣ０Ｂセルは一つの単位メモリセル１００（図１）又は３００（図３）を構成する。

　第１及び第２メモリセルと相補メモリセルＭＣ０，ＭＣ１，ＭＣ０Ｂ，ＭＣ１Ｂは第１ワードラインＷＬ０に連結され、第３及び第４メモリセルと相補メモリセルＭＣ２，ＭＣ３，ＭＣ２Ｂ，ＭＣ３Ｂは第２ワードラインＷＬ１に連結される。

　第１メモリセルＭＣ０と第３メモリセルＭＣ２、第２メモリセルＭＣ１と第４メモリセルＭＣ３、第１相補メモリセルＭＣ０Ｂと第３相補メモリセルＭＣ２Ｂ、そして第２相補メモリセルＭＣ１Ｂと第４相補メモリセルＭＣ３Ｂの各々は第１ワードラインＷＬ０と第２ワードラインＷＬ１との間に隣接して配列される。

　第１メモリセルＭＣ０は第１ビットラインＢＬ０に、第３メモリセルＭＣ２は第２ビットラインＢＬ１に、第２メモリセルＭＣ１は第３ビットラインＢＬ２に、第４メモリセルＭＣ３は第４ビットラインＢＬ３に、第１相補メモリセルＭＣ０Ｂは第１相補ビットラインＢＬ０Ｂに、第３相補メモリセルＭＣ２Ｂは第２相補ビットラインＢＬ１Ｂに、第２相補メモリセルＭＣ１Ｂは第３相補ビットラインＢＬ２Ｂに、そして第４相補メモリセルＭＣ３Ｂは第４相補ビットラインＢＬ３Ｂに連結される。

　第１センスアンプ６４０はメモリセルアレイブロック６１０の上端に位置し、第１スイッチ６２０を通じて第１ビットラインと第１相補ビットラインＢＬ０，ＢＬ０Ｂと連結され、第２スイッチ６３０を通じて第２ビットラインと第２相補ビットラインＢＬ１，ＢＬ１Ｂと連結される。

　第２センスアンプ６５０はメモリセルアレイブロック６１０の下端に位置し、第１スイッチ６２０を通じて第３ビットラインと第３相補ビットラインＢＬ２，ＢＬ２Ｂと連結され、第２スイッチ６３０を通じて第４ビットラインと第４相補ビットラインＢＬ３，ＢＬ３Ｂと連結される。

　第１スイッチ６２０がオン（ｏｎ）されると第１ビットライン及び相補ビットラインＢＬ０，ＢＬ０Ｂが第１センスアンプ６４０に、そして第３ビットライン及び相補ビットラインＢＬ２，ＢＬ２Ｂが第２センスアンプ６５０に連結される。

　第２スイッチ６３０がオンされると、第２ビットライン及び相補ビットラインＢＬ１，ＢＬ１Ｂが第１センスアンプ６４０に、そして第４ビットライン及び相補ビットラインＢＬ３，ＢＬ３Ｂが第２センスアンプ６５０に連結される。

　こうしたメモリ装置６００の読み出し動作を調べると次の通りである。第１ワードラインＷＬ０がイネーブルされ、第１スイッチ６２０がオンされると、第１メモリセルＭＣ０データと第１相補メモリセルＭＣ０Ｂデータは第１センスアンプ６４０に伝達されて感知増幅され、第２メモリセルＭＣ１データと第２相補メモリセルデータＭＣ１Ｂデータは第２センスアンプ６５０に伝達されて感知増幅される。

　この際、第２スイッチ６３０はオフされているので、第２ビットラインと相補ビットラインＢＬ１，ＢＬ１Ｂは第１センスアンプ６４０と連結されず接地電圧ＶＳＳレベルに設定され、第４ビットラインと相補ビットラインＢＬ３，ＢＬ３Ｂは第２センスアンプ６５０と連結されず接地電圧ＶＳＳレベルに設定される。

　第２ワードラインＷＬ１がイネーブルされ、第２スイッチ６３０がオンされると、第３メモリセルＭＣ２データと第３相補メモリセルデータＭＣ２Ｂのデータは第１センスアンプ６４０に伝達されて感知増幅され、第４メモリセルＭＣ３データと第４相補メモリセルデータＭＣ３Ｂは第２センスアンプ６５０に伝達されて感知増幅される。

　この際、第１スイッチ６２０はオフされているので、第１ビットラインと相補ビットラインＢＬ０，ＢＬ０Ｂは第１センスアンプ６４０と連結されず接地電圧ＶＳＳレベルに設定され、第３ビットラインと相補ビットラインＢＬ２，ＢＬ２Ｂは第２センスアンプ６５０と連結されず接地電圧ＶＳＳレベルに設定される。

　従って、本発明のメモリ装置６００によるメモリ配列によると、一対のメモリセルＣＥＬＬと相補メモリセルＣＥＬＬＢとの間に他のメモリセルＣＥＬＬが一個存在するように配列され、一対のメモリセルＣＥＬＬと相補メモリセルＣＥＬＬＢは第１及び第２スイッチ６２０，６３０を通じて選択的にセンスアンプ６４０，６５０と連結される。

　これにより、同一な数のメモリセルを配列することにおいて、センスアンプ６４０，６５０の個数は図５のメモリ装置５００内配列されるセンスアンプ５０１，５０２，５０３，５０４個数の半分に該当する。よって、センスアンプを配列することにおいてパターンの密集度が低くなり、レイアウト及び集積工程上容易である。また、同時に動作するセンスアンプの個数も半分に減って電力消費が減る。

　第１及び第２メモリセルは図６に示されたように第１及び第２相補メモリセルとインタリーブ形式に配列されている。即ち、ビットラインＢＬ０からビットラインＢＬ３に至るまで、第１メモリセル、第２メモリセル、第１相補メモリセル、そして第２相補メモリセルの順に配列される。

　結果的に、図６に示された配列方式は、第１メモリセル対（又第１単位メモリセル）が第２メモリセル対（又は第２単位メモリセル）と互いにインタリーブ形式に配列される。第３及び第４単位メモリセルもこれと同一な方式に配列される。

　以上、本発明の実施形態を記述したが、これは例示的な内容に過ぎず、本発明の技術的思想及び範囲を制限するか限定することではない。

　よって、本発明の技術的思想及び範囲を外れない限度内で多様な変化及び変更が可能なことは明らかである。

　本発明の実施形態は一対のメモリセルと相補メモリセルとの間に他のメモリセルが一個存在する例に対して記述しているが、一つのメモリセル以外に多様な数のメモリセルが存在するメモリ装置にも適用できる。

背景技術の一例による２Ｔ−２Ｃ構造のＤＲＡＭセルを示す図面である。 背景技術の他の例による２Ｔ−２Ｃ構造のＤＲＡＭセルを示す図面である。 背景技術の一例による２Ｔ−２Ｃ構造のＦＲＡＭセルを示す図面である。 背景技術の他の例による２Ｔ−２Ｃ構造のＦＲＡＭセルを示す図面である。 背景技術による図２又は図４のメモリセルで配列されるメモリブロックを示す図面である。 本発明の一実施形態によるメモリセル配列を有するメモリ装置を示す図面である。

符号の説明

　　　６００　　メモリ装置
　　　６１０　　メモリセルアレイブロック
　　　６２０，６３０　　第１及び第２スイッチ
　　　６４０，６５０　　第１及び第２センスアンプ
　　　ＭＣ　　　メモリセル
　　　ＭＣＢ　　相補メモリセル
　　　ＷＬ０，ＷＬ１　　第１〜第２ワードライン
　　　ＷＬ２，ＷＬ３　　第３〜第４ワードライン

Claims (7)

1. 　メモリセルと相補メモリセルとから構成される一対のメモリセルが行及び列で配列され、前記行方向に配列された第１ワードラインに連結される前記第１及び第２メモリセルと第１及び第２相補メモリセルとが配列され、第２ワードラインに連結される前記第３及び第４メモリセルと第３及び第４相補メモリセルとが配列され、前記第１及び第２ワードラインの間に前記第１メモリセルと第３メモリセル同士、前記第２メモリセルと第４メモリセル同士、前記第１相補メモリセルと第２相補メモリセル同士、前記第３相補メモリセルと第４相補メモリセル同士が隣接して配列されるメモリセルアレイブロックと、
   　前記メモリセルアレイブロックの上端部に配置される第１センスアンプと、
   　前記メモリセルアレイブロックの下端部に配置される第２センスアンプと、
   　前記第１メモリセルと相補メモリセルとが連結されるビットラインを前記第１センスアンプと連結させ、前記第２メモリセルと相補メモリセルとが連結されるビットラインを前記第２センスアンプと連結させる第１スイッチと、
   　前記第３メモリセルと相補メモリセルとが連結されるビットラインを前記第１センスアンプと連結させ、前記第４メモリセルと相補メモリセルとが連結されるビットラインを前記第２センスアンプと連結させる第２スイッチと
   を備えることを特徴とするメモリ装置。
2. 　前記メモリ装置は、
   　前記第１及び第２メモリセルと前記第１及び第２相補メモリセルとの間、並びに前記第３及び第４メモリセルと前記第３及び第４相補メモリセルとの間に前記一対のメモリセルが付加的に配列されることを特徴とする請求項１に記載のメモリ装置。
3. 　前記メモリ装置は、
   　前記第１ワードラインがイネーブルされて前記第１メモリセルと相補メモリセルとが前記第１センスアンプと連結され、前記第２メモリセルと相補メモリセルとが前記第２センスアンプと連結される時、前記第２ワードラインに連結された前記第３及び第４メモリセルと相補メモリセルとが連結されるビットラインと相補ビットラインとは接地電圧レベルに設定されることを特徴とする請求項１に記載のメモリ装置。
4. 　メモリセルと相補メモリセルとを含む単位メモリセルのアレイと、
   　第１及び第３単位メモリセルに連結された第１ビットラインと、第２及び第３単位メモリセルに連結された第２ビットラインと、各単位メモリセルの前記相補メモリセルに連結された相補ビットラインとを含むビットラインと、
   　前記アレイに隣り合って配列されたセンスアンプと、
   　前記第１及び第３ビットラインを制御する第１スイッチと、前記第２及び第４ビットラインを制御する第２スイッチとを含むスイッチとを備えることを特徴とするメモリ装置。
5. 　前記第１及び第２単位メモリセルが互いにインタリーブ形式で配列され、前記第３及び第４単位メモリセルが互いにインタリーブ形式で配列されることを特徴とする請求項４に記載のメモリ装置。
6. 　第１ワードラインを活性化する段階と、
   　前記第１ワードラインに連結された第１スイッチをターンオンする段階と、
   　第１単位メモリセルからのデータを第１ビットラインを通じて第１センスアンプに伝送する段階と、
   　第２単位メモリセルからのデータを前記第１ビットラインを通じて第２センスアンプに伝送する段階と
   を備えることを特徴とするメモリセルの読出し方法。
7. 　第２ビットラインと第３ビットラインとを接地電圧に設定する段階を付加的に備えることを特徴とする請求項６に記載のメモリセルの読出し方法。

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