JP2004103902A - 不揮発性半導体メモリ装置、および、その製造方法 - Google Patents
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Abstract
【課題】メモリトランジスタの窒化処理の影響で、非メモリトランジスタの特性が低下する。
【解決手段】メモリトランジスタと非メモリトランジスタとが同一基板１０に形成され、メモリトランジスタのチャネルが形成される半導体領域１１とゲート電極３０ａとの間に、電位障壁膜２１ａと電荷蓄積膜２２ａとを半導体領域１１の側から順次有し、非メモリトランジスタのチャネルが形成される半導体領域１１’とゲート電極３０ａ’との間に単層のゲート絶縁膜２１ａ’を有している。メモリトランジスタの電位障壁膜２１ａが５％〜２０％の範囲内の比率で窒素を含有し、かつ、非メモリトランジスタの半導体領域１１’に含有する窒素の濃度が所定の許容値以下に設定されている。
【選択図】 図１
【解決手段】メモリトランジスタと非メモリトランジスタとが同一基板１０に形成され、メモリトランジスタのチャネルが形成される半導体領域１１とゲート電極３０ａとの間に、電位障壁膜２１ａと電荷蓄積膜２２ａとを半導体領域１１の側から順次有し、非メモリトランジスタのチャネルが形成される半導体領域１１’とゲート電極３０ａ’との間に単層のゲート絶縁膜２１ａ’を有している。メモリトランジスタの電位障壁膜２１ａが５％〜２０％の範囲内の比率で窒素を含有し、かつ、非メモリトランジスタの半導体領域１１’に含有する窒素の濃度が所定の許容値以下に設定されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の膜からなり電荷蓄積機能がある積層膜を有するメモリトランジスタと、単層のゲート絶縁膜を有する非メモリトランジスタとを同一基板に形成した不揮発性半導体メモリ装置と、その製造方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置は、誘電体膜中に形成された電荷蓄積手段（導体または電荷捕獲準位）に存在する電荷の有無により記憶素子の閾値電圧をシフトさせ、そのシフト後の閾値電圧の値を書き込み用および読み出し用の信号に対応させている。
【０００３】
たとえば、不揮発性半導体メモリ装置の電荷蓄積手段に電子が蓄えられていて、記憶素子がＮＭＯＳである場合には、閾値電圧は正の方向にシフトしている。読み出し時に、該当するメモリセルに電圧を印加するが、その電荷蓄積手段に蓄えられている電子によって、閾値電圧は印加電圧より大きくなっているため、ビット線には電流は流れない又は流れ難い。逆に、電荷蓄積手段に電子が蓄えられていないとき又は正孔が蓄えられている場合には、閾値電圧は負の方向にシフトしているため、読み出し時のゲート電圧の印加によりビット線に電流が流れる又は流れ易くなる。
この電流が“流れる”又は“流れ易い”、“流れない”又は“流れ難い”を、言い換えれば電流の大、小（０も含めた）を記憶データの論理“０”と“１”に対応させているのが不揮発性半導体メモリ装置の基本動作原理である。
【０００４】
記憶素子の１つに、電荷蓄積膜が酸化膜に上下から挟まれた窒化膜からなるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリトランジスタがある。
図１（ａ）は、ＭＯＮＯＳ型メモリトランジスタと、周辺回路トランジスタ（メモリ周辺回路に限らず、ロジック回路のトランジスタ等を含む）とを同一基板上に集積化した不揮発性メモリの構成を示す断面図である。
図中、左側の領域においてメモリトランジスタが形成されている。
素子分離絶縁層２０により分離された半導体基板１０のＰ型ウェル（以下、Ｐウェル）１１の上に、たとえば酸化シリコンからなる第１の電位障壁膜２１ａが形成されている。第１の電位障壁膜２１ａ上に、たとえば窒化シリコンからなる電荷蓄積膜２２ａが形成され、さらに、その上に、たとえば酸化シリコンからなる第２の電位障壁膜２３ａが形成されている。これら第１の電位障壁膜２１ａ，電荷蓄積膜２２ａおよび第２の電位障壁膜２３ａから、電荷蓄積機能を有する積層膜ＳＩが構成される。
第２の電位障壁膜２３ａの上に、たとえばドープド多結晶珪素からなるゲート電極３０ａが形成されている。また、ゲート電極３０ａの両側に位置する半導体基板１０の部分に、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４と、高濃度に含有するソース・ドレイン不純物領域１５が形成されている。
このメモリトランジスタは、ゲート電極３０ａと半導体基板１０中のチャネル形成領域との間に積層膜ＳＩを有するＮチャネル型の電界効果トランジスタである。
ゲート電極３０ａを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン不純物領域１５に達するコンタクトホールが開口されて、ソース・ドレイン電極３１が形成されている。
【０００５】
図１（ａ）の右側の領域において、メモリ周辺回路のトランジスタ（以下、周辺回路トランジスタという）が形成されている。
素子分離絶縁層２０により分離された半導体基板１０のＰウェル１１’上に、たとえば酸化シリコンからなるゲート絶縁膜２１ａ’が形成され、その上に、たとえばドープド多結晶珪素からなるゲート電極３０ａ’が形成されている。また、ゲート電極３０ａ’の両側部の半導体基板１０中に、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４’と、高濃度に含有するソース・ドレイン不純物領域１５’が形成されている。さらに、ゲート電極３０ａ’を被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン不純物領域１５’に達するコンタクトホールが開口されて、ソース・ドレイン電極３１’が形成されている。
【０００６】
ＭＯＮＯＳ型メモリトランジスタにおいて、積層膜ＳＩは、電荷蓄積膜２２ａのバルク中の電荷トラップ（バルクトラップ）や、電荷蓄積膜２２ａと第２の電位障壁膜２３ａとの界面近傍に形成された電荷トラップ（界面トラップ）などに電荷を蓄積し保持する機能を持つ。
ゲート電極３０ａ、半導体基板１０中のソース・ドレイン不純物領域１５、および半導体基板１０に適当な電圧を印加することにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流が生じ、第１の電位障壁膜２１ａを通してＰウェル１１から積層膜ＳＩ中に電子が注入され、これが印加電圧によって形成される電界により伝導し、トラップに捕獲される。あるいは逆に、第１の電位障壁膜２１ａを通して積層膜ＳＩ中からＰウェル１１へ電子が放出される。
【０００７】
前記メモリトランジスタを行列状に並べＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を図１（ｂ）に示す。
たとえば、セル１のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン不純物領域はビット線ＢＬ１ａ、ＢＬ１ｂにそれぞれ接続されている。また、セル２のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン不純物領域はビット線ＢＬ２ａ、ＢＬ２ｂにそれぞれ接続されている。このように各線に接続されたメモリトランジスタがＮＯＲ型にマトリクス状に接続され、メモリアレイを構成する。
【０００８】
ＭＯＮＯＳ型メモリトランジスタを有している不揮発性半導体メモリ装置の製造において、シリコン半導体基板１０に素子分離絶縁層２０を形成した後、周辺回路トランジスタ形成領域をレジスト膜などにより保護し不純物のイオン注入を行うことによって、Ｐウェル１１をメモリトランジスタ形成領域にのみ形成する。
【０００９】
たとえば熱酸化法により全面に酸化シリコン膜を形成し、第１の電位障壁膜２１ａを形成する。次に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の電位障壁膜２１ａの上に窒化シリコンを堆積させ、電荷蓄積膜２２ａを形成する。さらに、たとえば熱酸化法により電荷蓄積膜２２ａの表面全域を熱酸化して酸化シリコン膜を形成し、第２の電位障壁膜２３ａを形成する。これによりメモリトランジスタの電荷蓄積機能を有する積層膜ＳＩが形成される。
次に、ゲート電極材料を堆積してパターニングするが、このとき、下地の積層膜ＳＩを連続してエッチングする。これにより、周辺回路トランジスタ形成領域において積層膜ＳＩが除去され、半導体基板１０が露出する。
【００１０】
メモリトランジスタ形成領域をレジスト膜などで保護し不純物のイオン注入を行うことにより、周辺回路トランジスタ形成領域にＰウェル１１’を形成する。たとえば熱酸化法により全面に酸化シリコン膜を形成し、ゲート絶縁膜２１’を形成する。続いてゲート電極材料を堆積してパターンニングすることにより、周辺回路トランジスタ用のゲート電極３０ａ’を形成する。
次に、ゲート電極３０ａ、ゲート電極３０ａ’をマスクとして不純物をイオン注入し、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４、１４’を形成する。
【００１１】
以降の工程としては、サイドウォール絶縁層を形成し、ソース・ドレイン不純物領域１５，１５’を形成する。これにより、メモリトランジスタと周辺回路トランジスタが形成される。その後、層間絶縁膜２５の堆積、コンタクトホールの開口、ソース・ドレイン電極３１の形成の諸工程を経て、当該不揮発性半導体メモリ装置を完成させる。
【００１２】
【発明が解決しようとする課題】
この従来の不揮発性半導体メモリ装置の製造方法では、ＭＯＮＯＳ型メモリトランジスタの積層膜ＳＩの形成時に、電荷蓄積膜２２ａとして窒化シリコンなどの窒化膜を形成する必要がある。このときの形成方法としては、例えば、ジクロルシラン（ＤＣＳ）とアンモニアＮＨ３の混合ガスを用い、基板温度を、６００℃を超える値に設定して窒化シリコン膜のＣＶＤを行う。
【００１３】
このときの下地が酸化シリコンなどの場合、その上に組成が異なる窒化シリコンなどの電荷蓄積膜２２ａをＣＶＤしようとすると、最初のある時間は窒化シリコンの核成長に費やされ、成長が極端に遅い時間が存在する。これはインキュベーション時間と称され、下地の表面状態によって変動するため、これによってＣＶＤの膜厚制御性が損なわれる。
そこで、インキュベーション時間を抑制するために、通常、電荷蓄積膜２２ａ（例えば窒化シリコン膜）の形成前に、第１の電位障壁膜２１ａ（例えば酸化シリコン膜）表面を熱窒化処理する必要がある。例えば、基板温度を約８００℃から１０００℃に保った状態で、酸化シリコン膜の表面をアンモニアＮＨ３に数１０分間曝し、酸化シリコン膜表面を窒化する。
条件にもよるが一般に、熱窒化処理によって表面から数１０ｎｍ、場合によっては数μｍほどのシリコン表面層が窒化されてしまう。
【００１４】
このような基板への窒素の導入は、メモリ部以外で特に問題となる。
すなわち、周辺のトランジスタ部では、ＯＮＯ膜（蓄積膜ＳＩ）を除去し、次の工程で新たにゲート絶縁膜２１’を熱酸化等により付け直す必要がある。ところが、このとき窒素原子の存在により熱酸化膜の成長が阻害される。また、窒素の含有率がばらつきやすく、このため熱酸化膜厚が変動する。その結果、メモリトランジスタ以外のトランジスタ（例えば、メモリ周辺回路、ロジックトランジスタなど）の閾値電圧が変動し、あるいはモビリティが低下するなどの不利益がある。
【００１５】
このような不利益を回避するために、周辺回路やロジックトランジスタのゲート絶縁膜形成時の熱酸化の前に、犠牲酸化及び犠牲酸化膜除去工程を挿入し、シリコン基板表面を薄層状に除去することによって、窒素の影響を除去するなどの対策が施される。この犠牲酸化膜はウエットエッチングにより除去されるため、犠牲酸化時に消費されたシリコン表面層が均一に、しかもダメージを残すことなくエッチングされる。
ところが、この通常の工程に付加された作業は、（１）マスク工程の増加、（２）ウエットエッチング時の素子分離絶縁層の膜厚の減少、（３）熱工程の増加によるスケーリング性の悪化など、種々の問題をさらに引き起こす。
【００１６】
本発明の目的は、不揮発性メモリトランジスタと、メモリ機能を有しない非メモリトランジスタとを同じ基板上に集積化した不揮発性半導体メモリ装置において、メモリトランジスタの窒化処理の効果を維持しながら非メモリトランジスタで窒素の影響を低減することを、製造コストの増加なしに可能とし、これによってトランジスタ特性やスケーリング性を改善することにある。
【００１７】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体メモリ装置は、上述した目的を達成するためのものであり、メモリトランジスタと非メモリトランジスタとが同一基板に集積され、前記メモリトランジスタのチャネルが形成される半導体領域とゲート電極との層間に、電位障壁膜と電荷蓄積膜とを前記半導体領域の側から順次有し、前記非メモリトランジスタのチャネルが形成される半導体領域とゲート電極との層間に単層のゲート絶縁膜を有し、メモリトランジスタの前記電位障壁膜が５〜２０％の範囲内の濃度で窒素を含有し、かつ、非メモリトランジスタの前記半導体領域に含有する窒素の濃度が所定の許容値以下に設定されている。
【００１８】
本発明の第２の観点に係る不揮発性半導体メモリ装置の製造方法は、上述した目的を達成するためのものであり、メモリトランジスタと非メモリトランジスタを同一基板に形成する不揮発性半導体メモリ装置の製造方法であって、複数の膜からなり電荷蓄積機能を有する積層膜を、チャネルが形成される半導体の上に形成する工程と、前記積層膜の上に前記メモリトランジスタのメモリゲート電極を形成する工程と、前記非メモリトランジスタの形成領域で前記積層膜を除去する工程と、前記積層膜を除去した半導体領域の上に単層のゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に前記非メモリトランジスタのゲート電極を形成する工程と、を有し、前記積層膜の形成工程が、前記半導体領域の上に電位障壁膜を形成する工程と、前記電位障壁膜の最終的な窒素の含有率が５〜２０％の範囲内となる条件で、窒素を含むガスを用いた加熱により前記電位障壁膜に窒化処理を施す工程と、前記電位障壁膜の上に電荷蓄積膜を形成する工程と、を含む。
【００１９】
第１の観点の不揮発性半導体メモリ装置によれば、非メモリトランジスタの、チャネルが形成される半導体領域に含有する窒素の濃度が所定の許容値以下となるように、メモリトランジスタにおける電位障壁膜の窒素の含有率が５〜２０％となっている。この含有率の上限値２０％というのは、非メモリトランジスタのチャネルに含有する窒素の濃度を抑制するために規定され、下限値５％は窒化処理の効果、即ち、その上に形成されている電荷蓄積膜の表面粗さを小さくすることを実効あらしめるために規定されている。
【００２０】
第２の観点の不揮発性半導体メモリ装置の製造方法によれば、メモリトランジスタの電荷蓄積機能を有する積層膜を形成する。より詳細には、メモリトランジスタのチャネルが形成される半導体領域の上に電位障壁膜を形成し、電位障壁膜の最終的な窒素の含有率が５〜２０％となる条件で、窒素を含むガスを用いた加熱により電位障壁膜に窒化処理を施す。この程度の窒素濃度では、非メモリトランジスタのチャネルが形成される半導体領域に、トランジスタ特性が低下するほどの窒素が導入されない。その後、電位障壁膜の上に電荷蓄積膜を形成し、その上にメモリゲート電極を形成する。次に、非メモリトランジスタの形成領域で積層膜を除去し、積層膜を除去した半導体領域の上に単層のゲート絶縁膜を形成し、ゲート絶縁膜の上に非メモリトランジスタのゲート電極を形成する。
【００２１】
【発明の実施の形態】
以下、本発明に係る不揮発性半導体メモリ装置の製造方法の実施の形態を、図面を参照して説明する。
図１（ａ）は、本発明の実施形態に係る不揮発性メモリ装置の断面図であり、従来例と同様な構造を有している。
【００２２】
図中、左側の領域においてメモリトランジスタが形成されている。
素子分離絶縁層２０により分離された半導体基板１０のＰ型ウェル（以下、Ｐウェル）１１の上に、たとえば酸化シリコンからなる第１の電位障壁膜２１ａが形成されている。第１の電位障壁膜２１ａ上に、たとえば窒化シリコンからなる電荷蓄積膜２２ａが形成され、さらに、その上に、たとえば酸化シリコンからなる第２の電位障壁膜２３ａが形成されている。これら第１の電位障壁膜２１ａ，電荷蓄積膜２２ａおよび第２の電位障壁膜２３ａから、電荷蓄積機能を有する積層膜ＳＩが構成される。
第２の電位障壁膜２３ａの上に、たとえばドープド多結晶珪素からなるゲート電極３０ａが形成されている。また、ゲート電極３０ａの両側部の半導体基板１０中には、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４と、高濃度に含有するソース・ドレイン不純物領域１５が形成されている。
このような構成のメモリトランジスタが、ゲート電極３０ａと半導体基板１０のチャネル形成領域との層間に積層膜ＳＩを有するＮチャネル型の電界効果トランジスタである。
ゲート電極３０ａを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン不純物領域１５に達するコンタクトホールが開口されて、ソース・ドレイン電極３１が形成されている。
【００２３】
一方、図１（ａ）の右側の領域においては、本発明における“非メモリトランジスタ”の一例として、周辺回路トランジスタが形成されている。
素子分離絶縁層２０により分離された半導体基板１０のＰウェル１１’上に、たとえば酸化シリコンからなるゲート絶縁膜２１ａ’が形成され、その上に、たとえばドープド多結晶珪素からなるゲート電極３０ａ’が形成されている。また、ゲート電極３０ａ’の両側部の半導体基板１０中には、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４’と、高濃度に含有するソース・ドレイン不純物領域１５’が形成されている。さらに、ゲート電極３１ａ’を被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン不純物領域１５’に達するコンタクトホールが開口されて、ソース・ドレイン電極３１’が形成されている。
【００２４】
前述した構造のメモリトランジスタにおいて、積層膜ＳＩは、電荷蓄積膜２２ａのバルク中の電荷トラップ（バルクトラップ）や、電荷蓄積膜２２ａと第２の電位障壁膜２３ａの界面近傍に形成された電荷トラップ（界面トラップ）などに電荷を蓄積し保持する機能を持つ。
ゲート電極３０ａ、半導体基板１０中のソース・ドレイン不純物領域１５、および半導体基板１０に適当な電圧を印加することにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流あるいはチャネルホットエレクトロンによる電流が生じる。これらの電流によって、第１の電位障壁膜２１ａを通してＰウェル１１から積層膜ＳＩ中に電子が注入され、これが前記電圧によって形成される電界により伝導し、トラップに捕獲される。あるいは逆に、第１の電位障壁膜２１ａを通して積層膜ＳＩ中からＰウェル１１に電子が放出される。
【００２５】
メモリトランジスタを行列状に並べＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を図１（ｂ）に示す。
たとえば、セル１のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、２つのソース・ドレイン不純物領域はビット線ＢＬ１ａとＢＬ１ｂに接続されている。また、セル２のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、２つのソース・ドレイン不純物領域はビット線ＢＬ２ａとＢＬ２ｂに接続されている。このように各線に接続したメモリトランジスタがＮＯＲ型にマトリクス状に接続され、メモリアレイを構成する。
【００２６】
積層膜ＳＩ中に電荷が蓄積されると、蓄積された電荷による電界が発生するため、メモリトランジスタの閾値電圧が変化する。この変化によりデータの記憶が可能となる。
たとえば、セル１の積層膜ＳＩ中に電子を蓄積した場合に、メモリトランジスタがＮチャネル型であるとすると、その閾値電圧が正の方向にシフトしている。読み出し時には、該当するメモリセルのゲート電極（ワード線ＷＬ１）に電圧を印加するが、積層膜ＳＩに蓄積された電荷によってメモリトランジスタの閾値電圧が印加電圧よりも高くなっているため、両ビット線ＢＬ１ａ、ＢＬ１ｂ間に電流が流れない。逆に、積層膜ＳＩにホールを蓄積した場合に、メモリトランジスタの閾値電圧が負の方向にシフトしているため、読み出し時のゲート電圧で両ビット線ＢＬ１ａ、ＢＬ１ｂ間に電流が流れる。この電流が“流れる”、“流れない”を論理“０”、“１”に対応させて、１ビットのバイナリデータを記憶させ読み出すことができる。あるいは、閾値電圧の分布幅を複数に分割すると多値化が可能となる。
以上のことから、積層膜ＳＩを有する電界効果型トランジスタ（メモリトランジスタ）に対しデータを書き込み、読み出すことが可能となる。
【００２７】
消去では、蓄積電荷をＦＮトンネリング，ダイレクトトンネリング，その他の方法で基板側に引き抜くか、逆極性の電荷を注入する。これにより、メモリトランジスタの閾値電圧が、消去状態の低いレベルに推移する。この消去は、通常、メモリセルアレイ一括か、メモリセルアレイの所定のサブアレイ単位を一括で行うが、ビットごとの消去も可能である。
【００２８】
次に、ＭＯＮＯＳ型メモリトランジスタを有している不揮発性半導体メモリ装置の製造方法について、図面を参照して説明する。
図２（ａ）〜図４（ｈ）に、不揮発性半導体メモリ装置の製造途中の断面図を示す。
【００２９】
図２（ａ）に示すように、シリコン半導体基板１０に対して、たとえばＬＯＣＯＳ法により酸化シリコンからなる素子分離絶縁層２０を形成する。ここで、素子分離絶縁層２０により分離された図面の左側の活性領域がメモリトランジスタ形成領域であり、図面の右側の活性領域が周辺回路トランジスタ形成領域である。
【００３０】
周辺回路トランジスタ形成領域をレジスト膜などで保護し、メモリトランジスタ形成領域に閾値電圧を調整するための不純物のイオン注入、あるいはウェルなどを形成するための不純物のイオン注入などを行う。これにより、図２（ｂ）に示すように、たとえばＰウェル１１がメモリトランジスタ形成領域にのみ形成される。
【００３１】
図２（ｃ）に示すように、たとえば熱酸化法により全面に酸化シリコン膜を形成し、第１の電位障壁膜２１を形成する。熱酸化では、例えば８００℃から１０００℃に昇温した基板表面を酸素Ｏ２または酸化二窒素Ｎ２Ｏに曝す。第１の電位障壁膜２１の膜厚に限定はないが、例えば０．５ｎｍ〜８．０ｎｍの範囲から適切な膜厚が選択される。
続いて、形成した第１の電位障壁膜２１の表面部を熱窒化する。熱窒化では、例えば、基板温度を７００℃から１０００℃に保った状態で、二酸化シリコン膜（第１の電位障壁膜２１）の表面をアンモニアＮＨ３に０．５分〜５分間さらす。この高温窒化処理は、次に電荷蓄積膜を堆積する時のインキュベーション時間を低減するためである。本実施形態では、この熱窒化処理条件を、電荷蓄積膜の表面粗さの抑制と、非メモリトランジスタ（例えば周辺回路トランジスタあるいはロジックトランジスタ）の特性低下防止とを両立させる目的で、最適化する。この最適化のための予備実験については後述する。
【００３２】
図３（ｄ）に示すように、たとえばＣＶＤ法により、第１の電位障壁膜２１の上に窒化シリコンをＣＶＤ法により堆積させ、電荷蓄積膜２２を形成する。このとき、例えば、流量が２０ｓｃｃｍのジクロルシラン（ＤＣＳ）と、流量が２００ｓｃｃｍのアンモニアＮＨ３とを混合したガスを用い、また、圧力と温度を所定の値に制御してシリコン窒化膜のＣＶＤを行う。電荷蓄積膜２２の膜厚に限定はないが、例えば２．０ｎｍ〜１６．０ｎｍの範囲から適切な膜厚が選択される。
【００３３】
図３（ｅ）に示すように、たとえば熱酸化法により電荷蓄積膜２２表面全域を熱酸化して酸化シリコン膜を形成し、第２の電位障壁膜２３を形成する。第２の電位障壁膜２３の形成を、ＣＶＤ法を用いて行ってもよい。
【００３４】
図３（ｆ）に示すように、たとえばＣＶＤ法により第２の電位障壁膜２３の上にドープド多結晶珪素を堆積させ、フォトリソグラフィ工程によりレジスト膜をパターンニングし、レジストをマスクにＲＩＥ（反応性イオンエッチング）などのエッチングを施し、ゲート電極３０ａを形成する。このとき連続してゲート電極と同じパターンによるエッチングを行うことによって、第１の電位障壁膜２１ａ、電荷蓄積膜２２ａ、第２の電位障壁膜２３ａからなり、電荷蓄積機能を有する積層膜ＳＩが形成される。
【００３５】
図４（ｇ）に示すように、メモリトランジスタ形成領域をレジスト膜で保護してＲＩＥなどのエッチングを施し、周辺回路トランジスタ形成領域の第１の電位障壁膜２１、電荷蓄積膜２２、および、第２の電位障壁膜２３を除去し、周辺回路トランジスタ形成領域において半導体基板１０を露出させる。
【００３６】
メモリトランジスタ形成領域をレジスト膜などで保護したまま、周辺回路トランジスタ形成領域に閾値電圧を調整するための不純物のイオン注入、あるいはウェルなどを形成するための不純物のイオン注入などを行う。これにより、図４（ｈ）に示すようにＰウエル１１’が形成される。
熱酸化法によりＰウエル表面を熱酸化する。これにより、酸化シリコン膜からなる周辺回路トランジスタ用のゲート絶縁膜２１’が形成される。このとき、メモリトランジスタ形成領域においても、ゲート電極３０ａの両側部のＰウエル１１表面や、ゲート電極３０ａ表面に酸化シリコン膜が形成される。
形成したゲート絶縁膜２１’の上にＣＶＤ法によりドープド多結晶珪素を堆積させ、これをフォトリソグラフィによりパターニングして周辺回路トランジスタ用のゲート電極３０ａ’を形成する。
ゲート電極３０ａ、ゲート電極３０ａ’をマスクとして不純物イオンを注入し、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４、１４’を形成する。
【００３７】
たとえばＣＶＤ法により酸化シリコンを堆積し、これをエッチバックしてゲート電極３０ａと３０ａ’の側部にサイドウォール絶縁層（不図示）を形成し、これをマスクとして不純物イオンを注入し、Ｎ型の導電性不純物を高濃度に含有するソース・ドレイン不純物領域１５と１５’を形成する。以上により、メモリトランジスタと周辺回路トランジスタの基本構造が完成する。
その後、たとえばＣＶＤ法により、これらのトランジスタを被覆して酸化シリコンを堆積させて層間絶縁膜２５を形成し、層間絶縁膜２５にソース・ドレイン不純物領域１５，１５’に達するコンタクトホールを開口する。たとえばスパッタリング法によりアルミニウム合金などの導電膜を堆積させ、パターニングしてソース・ドレイン電極３１を形成すると、図１（ａ）に示す不揮発性半導体メモリ装置の製造が終了する。
【００３８】
本実施形態における不揮発性半導体メモリ装置の製造方法は、メモリトランジスタにおける第１の電位障壁膜２１の熱窒化処理条件を最適化したことに大きな特徴がある。
【００３９】
図５は、この熱窒化処理条件の最適化のための予備実験の結果を示すグラフである。メモリトランジスタの第１の電位障壁膜２１の表面を種々の条件で窒化処理したサンプルを作製した。このときの第１の電位障壁膜２１は、酸化シリコンからなる。図５に図解したグラフの横軸は第１の電位障壁膜２１の組成における窒素の比率を示す。
これらのサンプルにおいて、同じ条件で電荷蓄積膜２２として窒化シリコン（ＳｉＮ）の膜をＣＶＤ法により形成した。この状態で、電荷蓄積膜２２の表面粗さを測定した。図５における黒塗りのひし形印は、電荷蓄積膜２２の表面粗さの二乗平均の平方根（ＲＭＳ）を示す。
次に、第２の電位障壁膜２３まで一旦形成し、ＯＮＯ構造の蓄積膜ＳＩをウエットエッチングにより剥離した。そして、露出したウエル表面を熱酸化して酸化シリコン膜を成長させた。この酸化シリコン膜は非メモリトランジスタのゲート絶縁膜を想定したものであり、図５における白抜きの四角印で示す膜厚を有する。ここでは、目標とする膜厚を１８．６ｎｍとした。
【００４０】
ロジックトランジスタ、周辺回路トランジスタの特性上から許されるゲート絶縁膜厚のばらつきは設定膜厚の±１０％であることから、その許容下限値は１６．８ｎｍである。ゲート絶縁膜の膜厚仕様を満たすためには、第１の電位障壁膜２１の窒素の含有率に上限値があり、その値は、グラフから２０％であることが判る。
非メモリトランジスタのゲート絶縁膜厚２１’が薄くなる現象は、そのチャネル形成領域のシリコンの窒素濃度が高くなり、酸化が進まないことが原因である。シリコンの窒素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３を超えると酸化レートが低下し始めることが知られている。第１の電位障壁膜２１に含有する窒素の濃度の許容上限値２０％は、この酸化レートが低下し始めるシリコン中の窒素濃度とほぼ対応している。つまり、メモリトランジスタの第１の電位障壁膜２１に対する窒化処理を、その窒素の含有率が２０％を超えるほどに過度に行うと、その時点を境に非メモリトランジスタのゲート絶縁膜２１’の酸化レートの低下が著しくなる。酸化レートの低下だけなら、その分を見越して酸化膜厚を厚く設定することもできるが、チャネル形成領域のシリコン中の窒素濃度の増大によってキャリアの移動度が下がり閾値電圧が変動するため、トランジスタの特性が低下する。
【００４１】
一方、第１の電位障壁膜２１の窒素の含有率を下げていくと、５％付近を境に、その上に形成する電荷蓄積膜２２の表面粗さが急激に増大することが図５のグラフから読み取れる。
電荷蓄積膜２２の表面粗さが増大すると局部的に電界が集中し、保持されている電荷が抜けやすくなるという不利益を被る。また、インキュベーション時間が増大し、この時間変化が製造ロット間で異なるため電荷蓄積膜の膜厚制御性が低下する。
【００４２】
以上より、メモリトランジスタの第１の電位障壁膜２１の窒素の含有率に最適範囲があり、その最適範囲は望ましくは５％〜２０％である。これにより、非メモリトランジスタの特性低下防止と、メモリトランジスタの電荷保持特性の低下防止との両立が図れる利点が得られる。
【００４３】
また、いわゆる犠牲酸化膜の形成とその除去によって非メモリトランジスタのチャネルの表面層を薄く除去して窒素の影響をなくす処置が不要であり、コスト増加を伴わない。さらに、犠牲酸化膜除去に付随した素子分離絶縁層の膜減り、あるいは、犠牲酸化による加熱総量（サーマルバジェット）の増加がないため、スケーリング性に優れたメモリ混載ＬＳＩの実現が可能となる。
【００４４】
本発明の不揮発性半導体メモリ装置の構造および製造方法は、前記の実施の形態に限定されない。
たとえば、電荷蓄積膜２２は窒化シリコン膜に限定されず、酸化窒化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）膜、あるいは、フッ化窒化シリコン膜から構成してもよい。
また、上述の説明ではメモリトランジスタと非メモリトランジスタのゲート電極を別々に形成する方法について記したが、メモリトランジスタの積層膜ＳＩと非メモリトランジスタのゲート絶縁膜２１’を形成した後に、ゲート電極３０ａ，３０ａ’を同時に形成することも可能である。
ゲート電極３０ａ、３０ａ’は１層としているが、ポリサイドなどの多層構成としてよい。ソース・ドレイン不純物領域は、エクステンション構造以外の構造としてもよい。
メモリトランジスタ構造はＭＯＮＯＳ型に限らず、いわゆるＭＮＯＳ型であってもよい。
さらに、半導体メモリ装置のセルアレイ方式としては、ＮＯＲ型のほか、ＡＮＤ型、ＤＩＮＯＲ型、ＮＡＮＤ型など何れでもよい。電荷の電荷蓄積膜ＳＩへの注入は、データの書き込み、消去のどちらに相当する場合でも構わない。電荷注入方法もＦＮトンネリングに限定されない。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４５】
【発明の効果】
本発明の不揮発性半導体メモリ装置およびその製造方法によれば、不揮発性メモリトランジスタと、メモリ機能を有しない非メモリトランジスタとを同じ基板上に集積化した不揮発性半導体メモリ装置において、メモリトランジスタの窒化処理の効果を維持しながら非メモリトランジスタで窒素の影響を低減することを、製造コストの増加なしに可能とし、これによってトランジスタ特性やスケーリング性を改善することができた。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施の形態および従来例の不揮発性半導体メモリ装置の断面図である。（ｂ）は、不揮発性半導体メモリ装置の４メモリセル分の等価回路図である。
【図２】（ａ）〜（ｃ）は、本発明の実施の形態の不揮発性半導体メモリ装置の製造における断面図であり、第１の電位障壁膜の形成までを示す。
【図３】（ｄ）〜（ｆ）は、図２（ｃ）に続く工程での断面図であり、メモリトランジスタのゲート電極のパターニングまでを示す。
【図４】（ｇ）および（ｈ）は、図３（ｆ）に続く工程での断面図であり、エクステンション不純物領域の形成までを示す。
【図５】本発明の実施の形態における、熱窒化処理条件の最適化のための予備実験の結果を示すグラフである。
【符号の説明】
１０…半導体基板、１１，１１’…Ｐウエル、１４…エクステンション不純物領域、１５…ソース・ドレイン不純物領域、２０…素子分離絶縁層、２１、２１ａ…第１の電位障壁膜、２２、２２ａ…電荷蓄積膜、２３、２３ａ…第２の電位障壁膜、２５…層間絶縁膜、３０…ゲート電極となる導電膜、３０ａ…ゲート電極、３１，３１’…ソース・ドレイン電極、ＳＩ…積層膜、ＢＬ１ａ等…ビット線、ＷＬ１等…ワード線
【発明の属する技術分野】
本発明は、複数の膜からなり電荷蓄積機能がある積層膜を有するメモリトランジスタと、単層のゲート絶縁膜を有する非メモリトランジスタとを同一基板に形成した不揮発性半導体メモリ装置と、その製造方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置は、誘電体膜中に形成された電荷蓄積手段（導体または電荷捕獲準位）に存在する電荷の有無により記憶素子の閾値電圧をシフトさせ、そのシフト後の閾値電圧の値を書き込み用および読み出し用の信号に対応させている。
【０００３】
たとえば、不揮発性半導体メモリ装置の電荷蓄積手段に電子が蓄えられていて、記憶素子がＮＭＯＳである場合には、閾値電圧は正の方向にシフトしている。読み出し時に、該当するメモリセルに電圧を印加するが、その電荷蓄積手段に蓄えられている電子によって、閾値電圧は印加電圧より大きくなっているため、ビット線には電流は流れない又は流れ難い。逆に、電荷蓄積手段に電子が蓄えられていないとき又は正孔が蓄えられている場合には、閾値電圧は負の方向にシフトしているため、読み出し時のゲート電圧の印加によりビット線に電流が流れる又は流れ易くなる。
この電流が“流れる”又は“流れ易い”、“流れない”又は“流れ難い”を、言い換えれば電流の大、小（０も含めた）を記憶データの論理“０”と“１”に対応させているのが不揮発性半導体メモリ装置の基本動作原理である。
【０００４】
記憶素子の１つに、電荷蓄積膜が酸化膜に上下から挟まれた窒化膜からなるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリトランジスタがある。
図１（ａ）は、ＭＯＮＯＳ型メモリトランジスタと、周辺回路トランジスタ（メモリ周辺回路に限らず、ロジック回路のトランジスタ等を含む）とを同一基板上に集積化した不揮発性メモリの構成を示す断面図である。
図中、左側の領域においてメモリトランジスタが形成されている。
素子分離絶縁層２０により分離された半導体基板１０のＰ型ウェル（以下、Ｐウェル）１１の上に、たとえば酸化シリコンからなる第１の電位障壁膜２１ａが形成されている。第１の電位障壁膜２１ａ上に、たとえば窒化シリコンからなる電荷蓄積膜２２ａが形成され、さらに、その上に、たとえば酸化シリコンからなる第２の電位障壁膜２３ａが形成されている。これら第１の電位障壁膜２１ａ，電荷蓄積膜２２ａおよび第２の電位障壁膜２３ａから、電荷蓄積機能を有する積層膜ＳＩが構成される。
第２の電位障壁膜２３ａの上に、たとえばドープド多結晶珪素からなるゲート電極３０ａが形成されている。また、ゲート電極３０ａの両側に位置する半導体基板１０の部分に、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４と、高濃度に含有するソース・ドレイン不純物領域１５が形成されている。
このメモリトランジスタは、ゲート電極３０ａと半導体基板１０中のチャネル形成領域との間に積層膜ＳＩを有するＮチャネル型の電界効果トランジスタである。
ゲート電極３０ａを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン不純物領域１５に達するコンタクトホールが開口されて、ソース・ドレイン電極３１が形成されている。
【０００５】
図１（ａ）の右側の領域において、メモリ周辺回路のトランジスタ（以下、周辺回路トランジスタという）が形成されている。
素子分離絶縁層２０により分離された半導体基板１０のＰウェル１１’上に、たとえば酸化シリコンからなるゲート絶縁膜２１ａ’が形成され、その上に、たとえばドープド多結晶珪素からなるゲート電極３０ａ’が形成されている。また、ゲート電極３０ａ’の両側部の半導体基板１０中に、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４’と、高濃度に含有するソース・ドレイン不純物領域１５’が形成されている。さらに、ゲート電極３０ａ’を被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン不純物領域１５’に達するコンタクトホールが開口されて、ソース・ドレイン電極３１’が形成されている。
【０００６】
ＭＯＮＯＳ型メモリトランジスタにおいて、積層膜ＳＩは、電荷蓄積膜２２ａのバルク中の電荷トラップ（バルクトラップ）や、電荷蓄積膜２２ａと第２の電位障壁膜２３ａとの界面近傍に形成された電荷トラップ（界面トラップ）などに電荷を蓄積し保持する機能を持つ。
ゲート電極３０ａ、半導体基板１０中のソース・ドレイン不純物領域１５、および半導体基板１０に適当な電圧を印加することにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流が生じ、第１の電位障壁膜２１ａを通してＰウェル１１から積層膜ＳＩ中に電子が注入され、これが印加電圧によって形成される電界により伝導し、トラップに捕獲される。あるいは逆に、第１の電位障壁膜２１ａを通して積層膜ＳＩ中からＰウェル１１へ電子が放出される。
【０００７】
前記メモリトランジスタを行列状に並べＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を図１（ｂ）に示す。
たとえば、セル１のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン不純物領域はビット線ＢＬ１ａ、ＢＬ１ｂにそれぞれ接続されている。また、セル２のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン不純物領域はビット線ＢＬ２ａ、ＢＬ２ｂにそれぞれ接続されている。このように各線に接続されたメモリトランジスタがＮＯＲ型にマトリクス状に接続され、メモリアレイを構成する。
【０００８】
ＭＯＮＯＳ型メモリトランジスタを有している不揮発性半導体メモリ装置の製造において、シリコン半導体基板１０に素子分離絶縁層２０を形成した後、周辺回路トランジスタ形成領域をレジスト膜などにより保護し不純物のイオン注入を行うことによって、Ｐウェル１１をメモリトランジスタ形成領域にのみ形成する。
【０００９】
たとえば熱酸化法により全面に酸化シリコン膜を形成し、第１の電位障壁膜２１ａを形成する。次に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の電位障壁膜２１ａの上に窒化シリコンを堆積させ、電荷蓄積膜２２ａを形成する。さらに、たとえば熱酸化法により電荷蓄積膜２２ａの表面全域を熱酸化して酸化シリコン膜を形成し、第２の電位障壁膜２３ａを形成する。これによりメモリトランジスタの電荷蓄積機能を有する積層膜ＳＩが形成される。
次に、ゲート電極材料を堆積してパターニングするが、このとき、下地の積層膜ＳＩを連続してエッチングする。これにより、周辺回路トランジスタ形成領域において積層膜ＳＩが除去され、半導体基板１０が露出する。
【００１０】
メモリトランジスタ形成領域をレジスト膜などで保護し不純物のイオン注入を行うことにより、周辺回路トランジスタ形成領域にＰウェル１１’を形成する。たとえば熱酸化法により全面に酸化シリコン膜を形成し、ゲート絶縁膜２１’を形成する。続いてゲート電極材料を堆積してパターンニングすることにより、周辺回路トランジスタ用のゲート電極３０ａ’を形成する。
次に、ゲート電極３０ａ、ゲート電極３０ａ’をマスクとして不純物をイオン注入し、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４、１４’を形成する。
【００１１】
以降の工程としては、サイドウォール絶縁層を形成し、ソース・ドレイン不純物領域１５，１５’を形成する。これにより、メモリトランジスタと周辺回路トランジスタが形成される。その後、層間絶縁膜２５の堆積、コンタクトホールの開口、ソース・ドレイン電極３１の形成の諸工程を経て、当該不揮発性半導体メモリ装置を完成させる。
【００１２】
【発明が解決しようとする課題】
この従来の不揮発性半導体メモリ装置の製造方法では、ＭＯＮＯＳ型メモリトランジスタの積層膜ＳＩの形成時に、電荷蓄積膜２２ａとして窒化シリコンなどの窒化膜を形成する必要がある。このときの形成方法としては、例えば、ジクロルシラン（ＤＣＳ）とアンモニアＮＨ３の混合ガスを用い、基板温度を、６００℃を超える値に設定して窒化シリコン膜のＣＶＤを行う。
【００１３】
このときの下地が酸化シリコンなどの場合、その上に組成が異なる窒化シリコンなどの電荷蓄積膜２２ａをＣＶＤしようとすると、最初のある時間は窒化シリコンの核成長に費やされ、成長が極端に遅い時間が存在する。これはインキュベーション時間と称され、下地の表面状態によって変動するため、これによってＣＶＤの膜厚制御性が損なわれる。
そこで、インキュベーション時間を抑制するために、通常、電荷蓄積膜２２ａ（例えば窒化シリコン膜）の形成前に、第１の電位障壁膜２１ａ（例えば酸化シリコン膜）表面を熱窒化処理する必要がある。例えば、基板温度を約８００℃から１０００℃に保った状態で、酸化シリコン膜の表面をアンモニアＮＨ３に数１０分間曝し、酸化シリコン膜表面を窒化する。
条件にもよるが一般に、熱窒化処理によって表面から数１０ｎｍ、場合によっては数μｍほどのシリコン表面層が窒化されてしまう。
【００１４】
このような基板への窒素の導入は、メモリ部以外で特に問題となる。
すなわち、周辺のトランジスタ部では、ＯＮＯ膜（蓄積膜ＳＩ）を除去し、次の工程で新たにゲート絶縁膜２１’を熱酸化等により付け直す必要がある。ところが、このとき窒素原子の存在により熱酸化膜の成長が阻害される。また、窒素の含有率がばらつきやすく、このため熱酸化膜厚が変動する。その結果、メモリトランジスタ以外のトランジスタ（例えば、メモリ周辺回路、ロジックトランジスタなど）の閾値電圧が変動し、あるいはモビリティが低下するなどの不利益がある。
【００１５】
このような不利益を回避するために、周辺回路やロジックトランジスタのゲート絶縁膜形成時の熱酸化の前に、犠牲酸化及び犠牲酸化膜除去工程を挿入し、シリコン基板表面を薄層状に除去することによって、窒素の影響を除去するなどの対策が施される。この犠牲酸化膜はウエットエッチングにより除去されるため、犠牲酸化時に消費されたシリコン表面層が均一に、しかもダメージを残すことなくエッチングされる。
ところが、この通常の工程に付加された作業は、（１）マスク工程の増加、（２）ウエットエッチング時の素子分離絶縁層の膜厚の減少、（３）熱工程の増加によるスケーリング性の悪化など、種々の問題をさらに引き起こす。
【００１６】
本発明の目的は、不揮発性メモリトランジスタと、メモリ機能を有しない非メモリトランジスタとを同じ基板上に集積化した不揮発性半導体メモリ装置において、メモリトランジスタの窒化処理の効果を維持しながら非メモリトランジスタで窒素の影響を低減することを、製造コストの増加なしに可能とし、これによってトランジスタ特性やスケーリング性を改善することにある。
【００１７】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体メモリ装置は、上述した目的を達成するためのものであり、メモリトランジスタと非メモリトランジスタとが同一基板に集積され、前記メモリトランジスタのチャネルが形成される半導体領域とゲート電極との層間に、電位障壁膜と電荷蓄積膜とを前記半導体領域の側から順次有し、前記非メモリトランジスタのチャネルが形成される半導体領域とゲート電極との層間に単層のゲート絶縁膜を有し、メモリトランジスタの前記電位障壁膜が５〜２０％の範囲内の濃度で窒素を含有し、かつ、非メモリトランジスタの前記半導体領域に含有する窒素の濃度が所定の許容値以下に設定されている。
【００１８】
本発明の第２の観点に係る不揮発性半導体メモリ装置の製造方法は、上述した目的を達成するためのものであり、メモリトランジスタと非メモリトランジスタを同一基板に形成する不揮発性半導体メモリ装置の製造方法であって、複数の膜からなり電荷蓄積機能を有する積層膜を、チャネルが形成される半導体の上に形成する工程と、前記積層膜の上に前記メモリトランジスタのメモリゲート電極を形成する工程と、前記非メモリトランジスタの形成領域で前記積層膜を除去する工程と、前記積層膜を除去した半導体領域の上に単層のゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に前記非メモリトランジスタのゲート電極を形成する工程と、を有し、前記積層膜の形成工程が、前記半導体領域の上に電位障壁膜を形成する工程と、前記電位障壁膜の最終的な窒素の含有率が５〜２０％の範囲内となる条件で、窒素を含むガスを用いた加熱により前記電位障壁膜に窒化処理を施す工程と、前記電位障壁膜の上に電荷蓄積膜を形成する工程と、を含む。
【００１９】
第１の観点の不揮発性半導体メモリ装置によれば、非メモリトランジスタの、チャネルが形成される半導体領域に含有する窒素の濃度が所定の許容値以下となるように、メモリトランジスタにおける電位障壁膜の窒素の含有率が５〜２０％となっている。この含有率の上限値２０％というのは、非メモリトランジスタのチャネルに含有する窒素の濃度を抑制するために規定され、下限値５％は窒化処理の効果、即ち、その上に形成されている電荷蓄積膜の表面粗さを小さくすることを実効あらしめるために規定されている。
【００２０】
第２の観点の不揮発性半導体メモリ装置の製造方法によれば、メモリトランジスタの電荷蓄積機能を有する積層膜を形成する。より詳細には、メモリトランジスタのチャネルが形成される半導体領域の上に電位障壁膜を形成し、電位障壁膜の最終的な窒素の含有率が５〜２０％となる条件で、窒素を含むガスを用いた加熱により電位障壁膜に窒化処理を施す。この程度の窒素濃度では、非メモリトランジスタのチャネルが形成される半導体領域に、トランジスタ特性が低下するほどの窒素が導入されない。その後、電位障壁膜の上に電荷蓄積膜を形成し、その上にメモリゲート電極を形成する。次に、非メモリトランジスタの形成領域で積層膜を除去し、積層膜を除去した半導体領域の上に単層のゲート絶縁膜を形成し、ゲート絶縁膜の上に非メモリトランジスタのゲート電極を形成する。
【００２１】
【発明の実施の形態】
以下、本発明に係る不揮発性半導体メモリ装置の製造方法の実施の形態を、図面を参照して説明する。
図１（ａ）は、本発明の実施形態に係る不揮発性メモリ装置の断面図であり、従来例と同様な構造を有している。
【００２２】
図中、左側の領域においてメモリトランジスタが形成されている。
素子分離絶縁層２０により分離された半導体基板１０のＰ型ウェル（以下、Ｐウェル）１１の上に、たとえば酸化シリコンからなる第１の電位障壁膜２１ａが形成されている。第１の電位障壁膜２１ａ上に、たとえば窒化シリコンからなる電荷蓄積膜２２ａが形成され、さらに、その上に、たとえば酸化シリコンからなる第２の電位障壁膜２３ａが形成されている。これら第１の電位障壁膜２１ａ，電荷蓄積膜２２ａおよび第２の電位障壁膜２３ａから、電荷蓄積機能を有する積層膜ＳＩが構成される。
第２の電位障壁膜２３ａの上に、たとえばドープド多結晶珪素からなるゲート電極３０ａが形成されている。また、ゲート電極３０ａの両側部の半導体基板１０中には、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４と、高濃度に含有するソース・ドレイン不純物領域１５が形成されている。
このような構成のメモリトランジスタが、ゲート電極３０ａと半導体基板１０のチャネル形成領域との層間に積層膜ＳＩを有するＮチャネル型の電界効果トランジスタである。
ゲート電極３０ａを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン不純物領域１５に達するコンタクトホールが開口されて、ソース・ドレイン電極３１が形成されている。
【００２３】
一方、図１（ａ）の右側の領域においては、本発明における“非メモリトランジスタ”の一例として、周辺回路トランジスタが形成されている。
素子分離絶縁層２０により分離された半導体基板１０のＰウェル１１’上に、たとえば酸化シリコンからなるゲート絶縁膜２１ａ’が形成され、その上に、たとえばドープド多結晶珪素からなるゲート電極３０ａ’が形成されている。また、ゲート電極３０ａ’の両側部の半導体基板１０中には、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４’と、高濃度に含有するソース・ドレイン不純物領域１５’が形成されている。さらに、ゲート電極３１ａ’を被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン不純物領域１５’に達するコンタクトホールが開口されて、ソース・ドレイン電極３１’が形成されている。
【００２４】
前述した構造のメモリトランジスタにおいて、積層膜ＳＩは、電荷蓄積膜２２ａのバルク中の電荷トラップ（バルクトラップ）や、電荷蓄積膜２２ａと第２の電位障壁膜２３ａの界面近傍に形成された電荷トラップ（界面トラップ）などに電荷を蓄積し保持する機能を持つ。
ゲート電極３０ａ、半導体基板１０中のソース・ドレイン不純物領域１５、および半導体基板１０に適当な電圧を印加することにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流あるいはチャネルホットエレクトロンによる電流が生じる。これらの電流によって、第１の電位障壁膜２１ａを通してＰウェル１１から積層膜ＳＩ中に電子が注入され、これが前記電圧によって形成される電界により伝導し、トラップに捕獲される。あるいは逆に、第１の電位障壁膜２１ａを通して積層膜ＳＩ中からＰウェル１１に電子が放出される。
【００２５】
メモリトランジスタを行列状に並べＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を図１（ｂ）に示す。
たとえば、セル１のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、２つのソース・ドレイン不純物領域はビット線ＢＬ１ａとＢＬ１ｂに接続されている。また、セル２のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、２つのソース・ドレイン不純物領域はビット線ＢＬ２ａとＢＬ２ｂに接続されている。このように各線に接続したメモリトランジスタがＮＯＲ型にマトリクス状に接続され、メモリアレイを構成する。
【００２６】
積層膜ＳＩ中に電荷が蓄積されると、蓄積された電荷による電界が発生するため、メモリトランジスタの閾値電圧が変化する。この変化によりデータの記憶が可能となる。
たとえば、セル１の積層膜ＳＩ中に電子を蓄積した場合に、メモリトランジスタがＮチャネル型であるとすると、その閾値電圧が正の方向にシフトしている。読み出し時には、該当するメモリセルのゲート電極（ワード線ＷＬ１）に電圧を印加するが、積層膜ＳＩに蓄積された電荷によってメモリトランジスタの閾値電圧が印加電圧よりも高くなっているため、両ビット線ＢＬ１ａ、ＢＬ１ｂ間に電流が流れない。逆に、積層膜ＳＩにホールを蓄積した場合に、メモリトランジスタの閾値電圧が負の方向にシフトしているため、読み出し時のゲート電圧で両ビット線ＢＬ１ａ、ＢＬ１ｂ間に電流が流れる。この電流が“流れる”、“流れない”を論理“０”、“１”に対応させて、１ビットのバイナリデータを記憶させ読み出すことができる。あるいは、閾値電圧の分布幅を複数に分割すると多値化が可能となる。
以上のことから、積層膜ＳＩを有する電界効果型トランジスタ（メモリトランジスタ）に対しデータを書き込み、読み出すことが可能となる。
【００２７】
消去では、蓄積電荷をＦＮトンネリング，ダイレクトトンネリング，その他の方法で基板側に引き抜くか、逆極性の電荷を注入する。これにより、メモリトランジスタの閾値電圧が、消去状態の低いレベルに推移する。この消去は、通常、メモリセルアレイ一括か、メモリセルアレイの所定のサブアレイ単位を一括で行うが、ビットごとの消去も可能である。
【００２８】
次に、ＭＯＮＯＳ型メモリトランジスタを有している不揮発性半導体メモリ装置の製造方法について、図面を参照して説明する。
図２（ａ）〜図４（ｈ）に、不揮発性半導体メモリ装置の製造途中の断面図を示す。
【００２９】
図２（ａ）に示すように、シリコン半導体基板１０に対して、たとえばＬＯＣＯＳ法により酸化シリコンからなる素子分離絶縁層２０を形成する。ここで、素子分離絶縁層２０により分離された図面の左側の活性領域がメモリトランジスタ形成領域であり、図面の右側の活性領域が周辺回路トランジスタ形成領域である。
【００３０】
周辺回路トランジスタ形成領域をレジスト膜などで保護し、メモリトランジスタ形成領域に閾値電圧を調整するための不純物のイオン注入、あるいはウェルなどを形成するための不純物のイオン注入などを行う。これにより、図２（ｂ）に示すように、たとえばＰウェル１１がメモリトランジスタ形成領域にのみ形成される。
【００３１】
図２（ｃ）に示すように、たとえば熱酸化法により全面に酸化シリコン膜を形成し、第１の電位障壁膜２１を形成する。熱酸化では、例えば８００℃から１０００℃に昇温した基板表面を酸素Ｏ２または酸化二窒素Ｎ２Ｏに曝す。第１の電位障壁膜２１の膜厚に限定はないが、例えば０．５ｎｍ〜８．０ｎｍの範囲から適切な膜厚が選択される。
続いて、形成した第１の電位障壁膜２１の表面部を熱窒化する。熱窒化では、例えば、基板温度を７００℃から１０００℃に保った状態で、二酸化シリコン膜（第１の電位障壁膜２１）の表面をアンモニアＮＨ３に０．５分〜５分間さらす。この高温窒化処理は、次に電荷蓄積膜を堆積する時のインキュベーション時間を低減するためである。本実施形態では、この熱窒化処理条件を、電荷蓄積膜の表面粗さの抑制と、非メモリトランジスタ（例えば周辺回路トランジスタあるいはロジックトランジスタ）の特性低下防止とを両立させる目的で、最適化する。この最適化のための予備実験については後述する。
【００３２】
図３（ｄ）に示すように、たとえばＣＶＤ法により、第１の電位障壁膜２１の上に窒化シリコンをＣＶＤ法により堆積させ、電荷蓄積膜２２を形成する。このとき、例えば、流量が２０ｓｃｃｍのジクロルシラン（ＤＣＳ）と、流量が２００ｓｃｃｍのアンモニアＮＨ３とを混合したガスを用い、また、圧力と温度を所定の値に制御してシリコン窒化膜のＣＶＤを行う。電荷蓄積膜２２の膜厚に限定はないが、例えば２．０ｎｍ〜１６．０ｎｍの範囲から適切な膜厚が選択される。
【００３３】
図３（ｅ）に示すように、たとえば熱酸化法により電荷蓄積膜２２表面全域を熱酸化して酸化シリコン膜を形成し、第２の電位障壁膜２３を形成する。第２の電位障壁膜２３の形成を、ＣＶＤ法を用いて行ってもよい。
【００３４】
図３（ｆ）に示すように、たとえばＣＶＤ法により第２の電位障壁膜２３の上にドープド多結晶珪素を堆積させ、フォトリソグラフィ工程によりレジスト膜をパターンニングし、レジストをマスクにＲＩＥ（反応性イオンエッチング）などのエッチングを施し、ゲート電極３０ａを形成する。このとき連続してゲート電極と同じパターンによるエッチングを行うことによって、第１の電位障壁膜２１ａ、電荷蓄積膜２２ａ、第２の電位障壁膜２３ａからなり、電荷蓄積機能を有する積層膜ＳＩが形成される。
【００３５】
図４（ｇ）に示すように、メモリトランジスタ形成領域をレジスト膜で保護してＲＩＥなどのエッチングを施し、周辺回路トランジスタ形成領域の第１の電位障壁膜２１、電荷蓄積膜２２、および、第２の電位障壁膜２３を除去し、周辺回路トランジスタ形成領域において半導体基板１０を露出させる。
【００３６】
メモリトランジスタ形成領域をレジスト膜などで保護したまま、周辺回路トランジスタ形成領域に閾値電圧を調整するための不純物のイオン注入、あるいはウェルなどを形成するための不純物のイオン注入などを行う。これにより、図４（ｈ）に示すようにＰウエル１１’が形成される。
熱酸化法によりＰウエル表面を熱酸化する。これにより、酸化シリコン膜からなる周辺回路トランジスタ用のゲート絶縁膜２１’が形成される。このとき、メモリトランジスタ形成領域においても、ゲート電極３０ａの両側部のＰウエル１１表面や、ゲート電極３０ａ表面に酸化シリコン膜が形成される。
形成したゲート絶縁膜２１’の上にＣＶＤ法によりドープド多結晶珪素を堆積させ、これをフォトリソグラフィによりパターニングして周辺回路トランジスタ用のゲート電極３０ａ’を形成する。
ゲート電極３０ａ、ゲート電極３０ａ’をマスクとして不純物イオンを注入し、Ｎ型不純物を例えば低濃度に含有するエクステンション不純物領域１４、１４’を形成する。
【００３７】
たとえばＣＶＤ法により酸化シリコンを堆積し、これをエッチバックしてゲート電極３０ａと３０ａ’の側部にサイドウォール絶縁層（不図示）を形成し、これをマスクとして不純物イオンを注入し、Ｎ型の導電性不純物を高濃度に含有するソース・ドレイン不純物領域１５と１５’を形成する。以上により、メモリトランジスタと周辺回路トランジスタの基本構造が完成する。
その後、たとえばＣＶＤ法により、これらのトランジスタを被覆して酸化シリコンを堆積させて層間絶縁膜２５を形成し、層間絶縁膜２５にソース・ドレイン不純物領域１５，１５’に達するコンタクトホールを開口する。たとえばスパッタリング法によりアルミニウム合金などの導電膜を堆積させ、パターニングしてソース・ドレイン電極３１を形成すると、図１（ａ）に示す不揮発性半導体メモリ装置の製造が終了する。
【００３８】
本実施形態における不揮発性半導体メモリ装置の製造方法は、メモリトランジスタにおける第１の電位障壁膜２１の熱窒化処理条件を最適化したことに大きな特徴がある。
【００３９】
図５は、この熱窒化処理条件の最適化のための予備実験の結果を示すグラフである。メモリトランジスタの第１の電位障壁膜２１の表面を種々の条件で窒化処理したサンプルを作製した。このときの第１の電位障壁膜２１は、酸化シリコンからなる。図５に図解したグラフの横軸は第１の電位障壁膜２１の組成における窒素の比率を示す。
これらのサンプルにおいて、同じ条件で電荷蓄積膜２２として窒化シリコン（ＳｉＮ）の膜をＣＶＤ法により形成した。この状態で、電荷蓄積膜２２の表面粗さを測定した。図５における黒塗りのひし形印は、電荷蓄積膜２２の表面粗さの二乗平均の平方根（ＲＭＳ）を示す。
次に、第２の電位障壁膜２３まで一旦形成し、ＯＮＯ構造の蓄積膜ＳＩをウエットエッチングにより剥離した。そして、露出したウエル表面を熱酸化して酸化シリコン膜を成長させた。この酸化シリコン膜は非メモリトランジスタのゲート絶縁膜を想定したものであり、図５における白抜きの四角印で示す膜厚を有する。ここでは、目標とする膜厚を１８．６ｎｍとした。
【００４０】
ロジックトランジスタ、周辺回路トランジスタの特性上から許されるゲート絶縁膜厚のばらつきは設定膜厚の±１０％であることから、その許容下限値は１６．８ｎｍである。ゲート絶縁膜の膜厚仕様を満たすためには、第１の電位障壁膜２１の窒素の含有率に上限値があり、その値は、グラフから２０％であることが判る。
非メモリトランジスタのゲート絶縁膜厚２１’が薄くなる現象は、そのチャネル形成領域のシリコンの窒素濃度が高くなり、酸化が進まないことが原因である。シリコンの窒素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３を超えると酸化レートが低下し始めることが知られている。第１の電位障壁膜２１に含有する窒素の濃度の許容上限値２０％は、この酸化レートが低下し始めるシリコン中の窒素濃度とほぼ対応している。つまり、メモリトランジスタの第１の電位障壁膜２１に対する窒化処理を、その窒素の含有率が２０％を超えるほどに過度に行うと、その時点を境に非メモリトランジスタのゲート絶縁膜２１’の酸化レートの低下が著しくなる。酸化レートの低下だけなら、その分を見越して酸化膜厚を厚く設定することもできるが、チャネル形成領域のシリコン中の窒素濃度の増大によってキャリアの移動度が下がり閾値電圧が変動するため、トランジスタの特性が低下する。
【００４１】
一方、第１の電位障壁膜２１の窒素の含有率を下げていくと、５％付近を境に、その上に形成する電荷蓄積膜２２の表面粗さが急激に増大することが図５のグラフから読み取れる。
電荷蓄積膜２２の表面粗さが増大すると局部的に電界が集中し、保持されている電荷が抜けやすくなるという不利益を被る。また、インキュベーション時間が増大し、この時間変化が製造ロット間で異なるため電荷蓄積膜の膜厚制御性が低下する。
【００４２】
以上より、メモリトランジスタの第１の電位障壁膜２１の窒素の含有率に最適範囲があり、その最適範囲は望ましくは５％〜２０％である。これにより、非メモリトランジスタの特性低下防止と、メモリトランジスタの電荷保持特性の低下防止との両立が図れる利点が得られる。
【００４３】
また、いわゆる犠牲酸化膜の形成とその除去によって非メモリトランジスタのチャネルの表面層を薄く除去して窒素の影響をなくす処置が不要であり、コスト増加を伴わない。さらに、犠牲酸化膜除去に付随した素子分離絶縁層の膜減り、あるいは、犠牲酸化による加熱総量（サーマルバジェット）の増加がないため、スケーリング性に優れたメモリ混載ＬＳＩの実現が可能となる。
【００４４】
本発明の不揮発性半導体メモリ装置の構造および製造方法は、前記の実施の形態に限定されない。
たとえば、電荷蓄積膜２２は窒化シリコン膜に限定されず、酸化窒化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）膜、あるいは、フッ化窒化シリコン膜から構成してもよい。
また、上述の説明ではメモリトランジスタと非メモリトランジスタのゲート電極を別々に形成する方法について記したが、メモリトランジスタの積層膜ＳＩと非メモリトランジスタのゲート絶縁膜２１’を形成した後に、ゲート電極３０ａ，３０ａ’を同時に形成することも可能である。
ゲート電極３０ａ、３０ａ’は１層としているが、ポリサイドなどの多層構成としてよい。ソース・ドレイン不純物領域は、エクステンション構造以外の構造としてもよい。
メモリトランジスタ構造はＭＯＮＯＳ型に限らず、いわゆるＭＮＯＳ型であってもよい。
さらに、半導体メモリ装置のセルアレイ方式としては、ＮＯＲ型のほか、ＡＮＤ型、ＤＩＮＯＲ型、ＮＡＮＤ型など何れでもよい。電荷の電荷蓄積膜ＳＩへの注入は、データの書き込み、消去のどちらに相当する場合でも構わない。電荷注入方法もＦＮトンネリングに限定されない。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４５】
【発明の効果】
本発明の不揮発性半導体メモリ装置およびその製造方法によれば、不揮発性メモリトランジスタと、メモリ機能を有しない非メモリトランジスタとを同じ基板上に集積化した不揮発性半導体メモリ装置において、メモリトランジスタの窒化処理の効果を維持しながら非メモリトランジスタで窒素の影響を低減することを、製造コストの増加なしに可能とし、これによってトランジスタ特性やスケーリング性を改善することができた。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施の形態および従来例の不揮発性半導体メモリ装置の断面図である。（ｂ）は、不揮発性半導体メモリ装置の４メモリセル分の等価回路図である。
【図２】（ａ）〜（ｃ）は、本発明の実施の形態の不揮発性半導体メモリ装置の製造における断面図であり、第１の電位障壁膜の形成までを示す。
【図３】（ｄ）〜（ｆ）は、図２（ｃ）に続く工程での断面図であり、メモリトランジスタのゲート電極のパターニングまでを示す。
【図４】（ｇ）および（ｈ）は、図３（ｆ）に続く工程での断面図であり、エクステンション不純物領域の形成までを示す。
【図５】本発明の実施の形態における、熱窒化処理条件の最適化のための予備実験の結果を示すグラフである。
【符号の説明】
１０…半導体基板、１１，１１’…Ｐウエル、１４…エクステンション不純物領域、１５…ソース・ドレイン不純物領域、２０…素子分離絶縁層、２１、２１ａ…第１の電位障壁膜、２２、２２ａ…電荷蓄積膜、２３、２３ａ…第２の電位障壁膜、２５…層間絶縁膜、３０…ゲート電極となる導電膜、３０ａ…ゲート電極、３１，３１’…ソース・ドレイン電極、ＳＩ…積層膜、ＢＬ１ａ等…ビット線、ＷＬ１等…ワード線
Claims (8)
- メモリトランジスタと非メモリトランジスタとが同一基板に形成され、
前記メモリトランジスタのチャネルが形成される半導体領域とゲート電極との間に、電位障壁膜と電荷蓄積膜とを前記半導体領域の側から順次有し、
前記非メモリトランジスタのチャネルが形成される半導体領域とゲート電極との間に単層のゲート絶縁膜を有し、
メモリトランジスタの前記電位障壁膜が５％〜２０％の範囲内の比率で窒素を含有し、かつ、非メモリトランジスタの前記半導体領域に含有する窒素の濃度が所定の許容値以下に設定されている
不揮発性半導体メモリ装置。 - 窒素の濃度の前記許容値が５×１０１９／ｃｍ３である
請求項１に記載の不揮発性半導体メモリ装置。 - メモリトランジスタの前記半導体領域とゲート電極との間に形成されている積層膜が、
５％〜２０％の範囲内の比率で窒素を含有し、前記半導体領域の上に形成されている第１の電位障壁膜と、
前記第１の電位障壁膜の上に形成されている前記電荷蓄積膜と、
前記電荷蓄積膜の上に形成されている第２の電位障壁膜と、
を含む
請求項１に記載の不揮発性半導体メモリ装置。 - 前記電荷蓄積膜が、窒化シリコン、酸化窒化シリコン、フッ化窒化シリコンの何れか１つ又は複数の材料からなる
請求項１に記載の不揮発性半導体メモリ装置。 - メモリトランジスタと非メモリトランジスタとを同一基板に形成する不揮発性半導体メモリ装置の製造方法であって、
複数の膜からなり電荷蓄積機能を有する積層膜を、チャネルが形成される半導体の上に形成する工程と、
前記積層膜の上に前記メモリトランジスタのメモリゲート電極を形成する工程と、
前記非メモリトランジスタの形成領域で前記積層膜を除去する工程と、
前記積層膜を除去した半導体領域の上に単層のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に前記非メモリトランジスタのゲート電極を形成する工程と、を有し、
前記積層膜の形成工程が、
前記半導体領域の上に電位障壁膜を形成する工程と、
前記電位障壁膜の最終的な窒素の含有率が５〜２０％の範囲内となる条件で、窒素を含むガスを用いた加熱により前記電位障壁膜に窒化処理を施す工程と、
前記電位障壁膜の上に電荷蓄積膜を形成する工程と、
を含む
不揮発性半導体メモリ装置の製造方法。 - 前記窒化処理の条件に応じて、前記非メモリトランジスタの前記半導体領域において最終的に含有する窒素の濃度を５×１０１９／ｃｍ３以下に設定する
請求項５に記載の不揮発性半導体メモリ装置の製造方法。 - 珪素と窒素を含むガスを用いた化学的気相堆積法によって、前記電荷蓄積膜を前記電位障壁膜の上に形成する
請求項５に記載の不揮発性半導体メモリ装置の製造方法。 - 前記電荷蓄積膜を、窒化シリコン、酸化窒化シリコン、フッ化窒化シリコンの何れか１つ又は複数の材料から形成する
請求項５に記載の不揮発性半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265114A JP2004103902A (ja) | 2002-09-11 | 2002-09-11 | 不揮発性半導体メモリ装置、および、その製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004103902A true JP2004103902A (ja) | 2004-04-02 |
Family
ID=32264342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002265114A Pending JP2004103902A (ja) | 2002-09-11 | 2002-09-11 | 不揮発性半導体メモリ装置、および、その製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004103902A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2002
- 2002-09-11 JP JP2002265114A patent/JP2004103902A/ja active Pending
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|
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