JP2004104105A - Ｓｏｉｍｏｓｆｅｔデバイスおよびその製造方法 - Google Patents

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Abstract

【課題】　ＳＯＩ　ＭＯＳＦＥＴデバイスを形成する方法を提供する。
【解決手段】　ＳＯＩ　ＭＯＳＦＥＴデバイスは、ポリシリコン含有フロント・ゲート５０のしきい値電圧を制御するポリシリコン・バック・ゲート２６を有する。バック・ゲート２６は、ＳＯＩ　ＭＯＳＦＥＴデバイスにおける動的しきい値電圧制御システムとして機能する。というのは、それが回路／システム・アクティブ期間において、そして回路／システム・アイドル期間においての使用に適しているからである。
【選択図】　　　図１７

Description

　本発明は、半導体デバイスの製造に関し、特に、ポリシリコン・バック・ゲートがフロント・ゲート・デバイスのしきい値電圧を制御するポリシリコン・バック・ゲート・ＳＯＩ　ＭＯＳＦＥＴの製造方法に関する。本発明は、また、デバイスのしきい値電圧を制御するポリシリコン・バック・ゲートを特に備えるバック・ゲートＳＯＩ　ＭＯＳＦＥＴデバイスに関する。
　性能の損失を伴わずに低電力ＳＯＩ　ＣＭＯＳ設計のために電源電圧およびしきい値電圧を同時に低減することは、静的電力消費が総電力方程式の大きな部分になるにつれて、いつかは収穫遁減の限界に達することになる。回路／システム・アクティブ期間における高性能、そして回路／システム・アイドル期間における低電力という対立する要件を満たすためには、動的しきい値電圧制御スキームが必要である。
　ＳＯＩ　ＭＯＳＦＥＴについては、動作の２つの状態、すなわち、１）完全に空乏のチャネル領域、そして２）部分的に空乏のチャネル領域が存在する。強固に完全に空乏の従来のＳＯＩデバイスにおいては、シリコン膜厚さは、たいていバルク・デバイスの空乏幅の半分以下である。フロント界面およびバック界面における表面電位は、相互に強く結合し、それぞれフロント・ゲート誘電体および埋入酸化物を通ってフロント・ゲートおよび基板に容量結合する。それゆえ、シリコン膜の全体にわたる電位、したがって電荷は、フロント・ゲートおよび基板双方のバイアス条件によって決定される。基板をバック・ゲートと入れ替えることにより、デバイスがデュアル・ゲート・デバイスになる。
　完全に空乏の設計は、ＳＯＩに固有である。というのは、フロント・ゲートとバック・ゲートの双方が、シリコン膜内の電荷を制御するからである。強固に部分的に空乏のデバイスにおいて、バック・ゲートあるいは基板は、フロント表面電位に影響を及ぼさない。中間の方式において、デバイスは名目上部分的に空乏であり、バイアスをかけることによって完全に空乏にすることができ、したがって、フロント表面電位とバック表面電位との結合がやはり発生する。
　今までのところ、従来のＳＯＩ　ＭＯＳＦＥＴデバイスにおいて適切な動的しきい値電圧制御スキームは存在しない。したがって、これらのデバイスがより小さいサイズへ継続的にスケール・ダウンされるにつれ、低電力条件のもとでの動作時、すなわちデバイスのアイドル時に、デバイスが極めて漏れやすくなる。
　上述の最新技術にかんがみれば、回路／システム・アクティブ期間、および回路／システム・アイドル期間のもとで機能する動的しきい値電圧制御スキームを含むＳＯＩ　ＭＯＳＦＥＴデバイスを提供する継続的な必要性が存在する。
　本発明は、高性能、すなわち回路／システム・アクティブ期間のアプリケーション、そして低電力、すなわち回路／システム・アイドル期間のアプリケーションの双方に適した動的しきい値電圧制御スキームを含むＳＯＩ　ＭＯＳＦＥＴデバイスを指向する。具体的には、本発明は、フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲート領域を備えるＳＯＩ　ＭＯＳＦＥＴデバイスを提供する。相互にそしてバック・ゲートから独立してスイッチされるＮＭＯＳバック・ゲートおよびＰＭＯＳバック・ゲートも提供する。高性能かつ低電力のアプリケーションのためには、回路／システム・アイドル期間においてはしきい値電圧を高くして静的漏れ電流を減少させ、回路／システム・アクティブ期間においてはしきい値電圧を下げて高性能を実現することになる。
　本発明のデバイス態様において、
　酸化物層の上に配置された打込バック・ゲート領域であって、打込バック・ゲート領域の表面部分の上に形成されたバック・ゲート酸化物を有する打込バック・ゲート領域と、
　バック・ゲート酸化物の上に配置されたボディ領域と、
　ボディ領域の表面部分の上に配置されたゲート誘電体と、
　ゲート誘電体の一部の上に配置されたポリシリコン・ゲートとを備えるＳＯＩ　ＭＯＳＦＥＴデバイスを提供する。
　本発明は、また、上述したＳＯＩ　ＭＯＳＦＥＴデバイスを製造する方法も提供する。本発明の方法は、従来のＣＭＯＳプロセスと両立できる処理工程を用いる。具体的には、本発明の方法は以下の工程を含む。
　ＳＯＩウェハの構成部分であるＳｉ含有層の上に配置されたバック・ゲート酸化物を少なくとも含む構造を準備する工程、
　バック・ゲート酸化物の上にバック・ゲートＳＴＩと第１のポリシリコンとの交互の領域を形成する工程、
　バック・ゲートＳＴＩと第１のポリシリコンとの交互の領域の上に第２のポリシリコン層を形成する工程、
　ポリシリコン層にバック・ゲート領域を打込む工程、
　第２のポリシリコン層の上に酸化物層を形成する工程、
　基板保持ウェハを酸化物層と接合し、当該接合構造を裏返してＳＯＩウェハの層を露出させる工程、
　ＳＯＩウェハの選択された層を除去してＳｉ含有層の上で停止する工程、
　Ｓｉ含有層の一部をボディ領域に変化させる工程、
　ボディ領域の上にゲート誘電体とポリシリコン・ゲートとを形成する工程、
　後述する追加のＢＥＯＬ処理工程をポリシリコン・ゲートの形成に続いて実行してもよい。
　フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスとこのようなデバイスの製造方法とを提供する本発明を、添付図面を参照して詳細に説明する。
　本発明において利用できる初期のＳＯＩウェハを説明する図１を最初に参照する。具体的には、図１の初期のＳＯＩウェハは、Ｓｉ含有層１４からＳｉ含有基板１０を電気的に分離する埋込酸化物層１２を含む。Ｓｉ含有層１４が内部にアクティブ・デバイス領域を形成できるＳＯＩ層であることに留意されたい。ここで用いられる用語“Ｓｉ含有”とは、少なくともシリコンを含有する材料を示す。このようなＳｉ含有材料の例は、Ｓｉ，ＳｉＧｅ，ＳｉＣ，ＳｉＧｅＣ，Ｓｉ／Ｓｉ，Ｓｉ／ＳｉＣ，およびＳｉ／ＳｉＧｅＣ等であるが、これに限定されない。埋込酸化物領域１２は、図１に示すように連続的な埋込酸化物領域であってもよく、あるいは不連続の、すなわちパターニングされた埋込酸化物領域（図示しない）であってもよい。不連続の埋込酸化物領域は、Ｓｉ含有層すなわち層１０および１４によって囲まれた個別かつ分離した領域またはアイランドである。
　本発明のこの時点において、Ｓｉ含有層１４はＮ型またはＰ型ドーパントによって軽度ドープされていることに留意されたい。ここで用いられる用語“軽度ドープ”とは、約１Ｅ１４原子／ｃｍ3 〜約５Ｅ１５原子／ｃｍ3 のドーパント濃度を示し、約２Ｅ１５原子／ｃｍ3 のドーパント濃度が特に好ましい。
　当業者に周知の従来のＳＩＭＯＸプロセスを用いてＳＯＩウェハを形成できる。同様に、それぞれの全内容が明細書の内容として引用される米国特許出願０９／８６１，５９３（２００１年５月２１日提出），０９／８６１，５９４（２００１年５月２１日提出），０９／８６１，５９０（２００１年５月２１日提出），０９／８６１，５９６（２００１年５月２１日提出），０９／８８４，６７０（２００１年６月１９日提出）、そしてSadana等の米国特許第５，９３０，６３４号に述べられた様々なＳＩＭＯＸプロセスを用いてＳＯＩウェハを形成してもよい。代わりに、例えば熱ボンディングおよび切断プロセスを含む従来の他のプロセスを用いてＳＯＩウェハを形成してもよい。
　上述の手法に加えて、付着プロセス、加えて（パターニングされた基板を製造する際に用いられる）リソグラフィおよびエッチングにより、本発明に用いられる初期のＳＯＩウェハを形成してもよい。具体的には、従来の付着または熱成長プロセスによってＳｉ含有基板の表面の上に酸化物膜を付着し、任意で従来のリソグラフィおよびエッチングを用いて酸化物膜をパターニングし、その後、例えば化学的蒸着（ＣＶＤ），プラズマＣＶＤ，スパッタリング，真空蒸着，化学溶液付着またはエピタキシャルＳｉ成長を含む従来の付着プロセスを用いて酸化物層の上にＳｉ含有層を形成することにより、初期の構造を形成してもよい。
　初期のＳＯＩウェハの様々な層の厚さは、それらを形成する際に用いたプロセスに依存して変化し得る。一方、典型的には、Ｓｉ含有層１４は約１００ｎｍ〜約２００ｎｍの厚さを有する。埋込酸化物層１２の場合、この層は約１００ｎｍ〜約４００ｎｍの厚さを有し得る。Ｓｉ含有基板層すなわち層１０の厚さは、本発明にとって重要ではない。上記で与えた厚さは例示であって、決して本発明の範囲を制限しないことに留意されたい。
　次に、従来の熱成長プロセスを用いてＳｉ含有層１４の表面上にバック・ゲート酸化物層１６を形成する。代わりに、化学的蒸着（ＣＶＤ），プラズマＣＶＤ，化学溶液付着，スパッタリング，および真空蒸着を含むがこれに限定されない従来の付着プロセスによってバック・ゲート酸化物層１６を形成してもよい。バック・ゲート酸化物層は薄い酸化物層であり、約１ｎｍ〜約１０ｎｍの厚さを有する。結果として得られる構造を、例として図２に示す。初期のＳＯＩウェハの最下部のＳｉ含有基板を、明瞭性のためにこの図面そして残りの図面の一部から省略することに留意されたい。最下部のＳｉ含有基板１０を除去する（図１０を参照されたい）時点まで、最下部のＳｉ含有基板を図面内に含むことを意図している。明瞭性のために、図２に示す層１４の厚さを、図１の層１４の元の厚さよりも厚く表示する。
　次に、ＣＶＤ，プラズマＣＶＤ，スパッタリング，化学溶液付着，および真空蒸着のような従来の付着プロセスを用いて、ポリシリコン・バック・ゲート酸化物層１６の上に第１のポリシリコン層１８を形成する。第１のポリシリコン層１８の厚さは本発明にとって重要ではないが、典型的には、第１のポリシリコン層１８は約２５ｎｍ〜約７５ｎｍの厚さを有する。第１のポリシリコン層１８を含む結果として生じる構造を、例として図３に示す。
　様々なトレンチ２０を図３に示す構造へ形成した後に形成される構造を図４に示す。様々なトレンチ２０は、バック・ゲートＳＴＩ（浅いトレンチ分離）領域２２を形成するために続いて用いられることになる。図示するように、第１のポリシリコン層１８を貫いてトレンチを形成し、バック・ゲート酸化物層１６の上で停止する。トレンチとポリシリコンとの交互のパターンを形成する。それぞれのトレンチに隣接する残存ポリシリコンが、この時点でアンダーカット側壁１９を含むことに留意されたい。トレンチの実際の数が図に示す数を超えてもよいことに留意されたい。
　従来のリソグラフィおよびエッチングを用いて図４に示すトレンチを形成する。トレンチの形成に用いられるリソグラフィ工程は、以下の工程を含む。すなわち、第１のポリシリコン層１８の上部水平表面にフォトレジスト（図示しない）を付着する工程、放射線のパターンにフォトレジストを露光させる工程、従来のレジスト現像液を用いて、露光したフォトレジストにパターンを現像する工程である。エッチング工程は、単一工程または複数のエッチング工程で行ってもよく、パターニングされたフォトレジストによって保護されたポリシリコン領域をアンダーカットできる、反応性イオンエッチング，プラズマエッチング，またはイオンビームエッチングのような異方性ドライエッチング・プロセスの使用を含む。エッチング工程は、絶縁材料で続いて充填することとなるトレンチ２０を構造に形成する。本発明のこの時点で形成されるトレンチ２０は、第１のポリシリコン層１８の厚さに依存するトレンチ深さを典型的に有する。
　トレンチを形成した後、従来のレジスト除去プロセスを用いて構造からフォトレジストを除去し、その後、アンダーカット側壁１９とトレンチの底部壁との上に（独立して符号付けしていない）薄いライナを形成するために使用できる任意の酸化プロセスを構造に実施する。次に、ＣＶＤまたはプラズマＣＶＤのような従来の付着プロセスを用いてＴＥＯＳ（テトラエチルオルソシリケート）のような誘電体材料で（任意のライナを有するまたは有さない）トレンチを充填する。その後、化学機械研磨（ＣＭＰ）または研削（grinding）のような従来の平坦化プロセスを用いて構造を平坦化し、第１のポリシリコン層１８の上部表面上で停止する。トレンチの充填の後であって平坦化の前に、任意の緻密化（densification）工程を実施してもよい。この時点でバック・ゲートＳＴＩ領域２２を含む結果として生じる構造を、例として図５に示す。
　図５に示す平坦化された構造の上に第２のポリシリコン層２４を形成して図６に示す構造を与える。第１のポリシリコン層１８の形成で用いた上述の方法のうちの１つを用いて第２のポリシリコン層を形成できる。第２のポリシリコン層２４の厚さは様々とすることができるが、典型的には、第２のポリシリコン層２４は約２５ｎｍ〜約１２５ｎｍの厚さを有する。
　次に、イオン打込およびアニールによって第１および第２のポリシリコン層にバック・ゲート領域２６（図７を参照）を形成する。ＮＭＯＳデバイスについては、ポリシリコン層へのＮ型、より好ましくはＰ型ドーパントのイオン打込によってバック・ゲートを形成する。ＰＭＯＳデバイスについては、Ｐ型、より好ましくはＮ型ドーパントをポリシリコン層へイオン打込みする。ドーパント濃度は、Ｐ型ドーパントあるいはＮ型ドーパントいずれを用いるかに依存して変わり得る。両方の型のドーパントは、典型的には約５Ｅ１９原子／ｃｍ3 以上の濃度を有する。ポリシリコン領域にダイオードを形成できるので、本発明のこの工程がＮＭＯＳバック・ゲートとＰＭＯＳバック・ゲートとの間に自然発生的分離を作り出すことに留意されたい。
　当業者に周知の従来の手法を用いて（図７の矢印によって表す）イオン打込を実施する。そして、ドーパント領域を拡散し活性化させるという条件でアニールを実施する。具体的には、Ａｒ，Ｎ2 またはＨｅのような希ガス雰囲気内で、約８００℃以上の温度で、約５秒以上の期間アニールを実行する。バック・ゲート領域２６の形成後に形成される構造を例として図７に示す。
　次に、ＴＥＯＳ（テトラエチルオルソシリケート）または他の同様の酸化物の層２８（図８を参照）を、当業者に周知の従来の付着プロセスを用いて図７に示す構造の上に形成する。具体的には、ＴＥＯＳまたは他の同様の酸化物の層を、ＣＶＤ，プラズマＣＶＤ，真空蒸着，または化学溶液付着によって形成する。この酸化物層の厚さは様々とすることができるが、典型的には酸化物層２８は、約１００ｎｍの厚さを有する。
　次に、Ｓｉ含有材料から成る基板保持ウェハ３０を与え、図７に示す構造と密接に接触させ、その後、酸化物層２８の上部表面と接合する。結果として生じた接合構造を例として図８に示す。
　１実施形態において、本発明の接合工程は、約９００℃〜約１１００℃の温度で約１．５時間〜約２．５時間の期間２つのウェハを熱する工程を含む。本発明の好適な実施の形態において、約１０５０℃の温度、約２時間の期間でウェハが互いに接合する。このような高温接合プロセスを用いる場合には、バック・ゲート領域からＳｉ含有層１４へのドーパントの外方拡散を避けるために、バック・ゲート領域２６へ打込むドーパントを浅くしなければならないことに留意されたい。
　本発明の他の実施の形態においては、全内容が明細書の内容として引用される２００２年７月２４日提出の米国特許出願　　（代理人ドケットＮｏ．ＹＯＲ９−２００２−０１１６ＵＳ１（１５５４８））に述べた室温接合プロセスを用いて接合工程を実施する。用語“室温接合プロセス”とは、約１８℃〜約２７℃の温度で実施される接合プロセスを示し、約２０℃〜約２５℃の温度が特に好ましい。室温接合プロセスは、Ｈｅ，Ｎ2 ，またはＡｒのような希ガス雰囲気内で典型的に実施され、接合プロセスを促進するために構造に外力を加えてもよい。
　次に、図８に示す接合構造を図９に示すように裏返し、その結果、基板保持ウェハは接合構造の最底部に相当する。Ｓｉ含有基板１０（図示しない）が、この時点では接合構造の最上位層になることに留意されたい。
　次に、Ｓｉ含有基板１０と埋込酸化物層１２とを除去し、その後、Ｓｉ含有層１４をくり返しの酸化およびＨＦエッチングによって薄くさせ、例えば図１０に示す構造を与える。結果として生じる構造において、Ｓｉ含有層１４は、この時点で構造の最上位層である。Ｓｉ含有基板と埋込酸化物層との除去は、当業者に周知の従来のプロセスを用いて本発明において達成される。例えば、ＣＭＰまたは研削のような単一の研磨工程を用いてＳｉ含有基板１０と埋込酸化物領域１２とを除去してもよく、あるいは代わりに、個別の独立した除去プロセス工程を用いて様々な層を除去してもよい。個別の独立した除去プロセスの使用がここでは好ましい。というのは、それがより選択的であり、除去プロセスがＳｉ含有層１４上で停止することを保証するからである。
　本発明において個別の独立した除去プロセスを用いる場合、酸化物と比べてＳｉ含有材料の除去に対して高い選択性を有するＣＭＰプロセスを用いることにより、Ｓｉ含有基板１０を最初に除去し、埋込酸化物領域１２上で停止する。次に、酸化プロセスを任意に実施し、酸化物のみが接合ウェハの露出表面上に残留することを保証してもよい。Ｓｉ含有基板１０の除去、そして酸化工程の任意の実施の後、Ｓｉ含有材料と比べて酸化物の除去に対して高い選択性を有する従来のケミカルウェットエッチング・プロセスを用いる。例えば、接合構造から埋込酸化物層１２を除去するために、ＨＦエッチング・プロセスを本発明において用いることができる。様々な除去プロセスがＳｉ含有層１４を露出させることに留意されたい。
　図１１は、Ｓｉ含有層１４の露出表面の上に犠牲酸化物層３８と窒化物層４０とを形成した後に形成される結果として生じる構造を示す。犠牲酸化物層３８を熱酸化プロセスによって形成してもよく、あるいは代わりに、ＣＶＤまたはプラズマＣＶＤのような従来の付着プロセスによって犠牲酸化物層３８を形成してもよい。犠牲酸化物層３８の厚さは本発明にとって重要ではないが、典型的には、犠牲酸化物層３８は約３ｎｍ〜約１０ｎｍの厚さを有する。
　ＣＶＤまたはプラズマＣＶＤのような従来の付着プロセスを用いて窒化物層４０を犠牲酸化物層３８の上に形成する。窒化物層４０の厚さも本発明にとって重要ではないが、典型的には窒化物層４０は約３０ｎｍ〜約８０ｎｍの厚さを有する。
　次に、バック・ゲートＳＴＩ領域の形成時において先に用いた手法を利用して、上部トレンチ分離領域４２を図１１に示す構造に形成する。上部トレンチ分離領域４２を含む結果として生じる構造を、例として図１２に示す。窒化物層４０，犠牲酸化物層３８，Ｓｉ含有層１４およびバック・ゲート領域２６の一部を貫いて、上部トレンチ分離領域を形成することに留意されたい。上部トレンチ分離領域の形成に続いて、ホットリン酸のようなウェットエッチング・プロセスを用いて、窒化物層４０を構造から除去する。時限ＨＦエッチング・プロセスを用いて、上部トレンチ分離領域４２が犠牲酸化物層３８と同平面にあるよう保証してもよい。
　図１２は、また、Ｓｉ含有層１４の一部へ打込まれるイオン４４を示す。イオン４４が打込まれている領域は、デバイスのボディ領域４６になる。標準の打込条件を利用するマスク・イオン打込プロセスを、ボディ領域４６の形成の際に用いる。ボディ打込に続いて、希ガス雰囲気で実行される従来のアニール・プロセスを実施して、ボディ領域を活性化させる。本発明においては、ボディ領域の活性化の際に様々なアニール温度と時間とを用いることができるが、約１０００℃の温度で約５秒間、Ａｒ内でアニールすることが好ましい。
　図１３は、下にあるボディ領域４６とＳｉ含有層１４とを露出させるために、構造から犠牲酸化物層３８を除去した後に形成される構造を示す。具体的には、酸化物の除去において高度に選択的な化学エッチ液を用いる従来のウェットエッチング・プロセスを用いて、構造から犠牲酸化物層３８を除去する。例えば、ＨＦを用いて構造から犠牲酸化物層を除去することができる。
　次に、ゲート誘電体４８を、ボディ領域４６を含む露出したＳｉ含有表面の上に形成して、例えば図１４に示す構造を与える。従来の熱成長プロセスを用いてボディ領域４６の露出表面とＳｉ含有層１４の露出表面との上にゲート誘電体４８を形成する。デバイスのフロント・ゲート誘電体を表すゲート誘電体は、約１ｎｍ〜約５ｎｍの厚さを有する薄い層である。ゲート誘電体は、ＳｉＯ2 ，Ａｌ2 Ｏ3 ，Ｔａ2 Ｏ3 ，ＴｉＯ2 およびペロブスカイト型酸化物などのような従来の酸化物から構成してもよい。
　ゲート誘電体の形成に続いて、（フロント・サイド・ゲートとして機能する）ポリシリコン・ゲート５０を、ボディ領域４６を覆うゲート誘電体の一部の上に形成する。図１５を参照されたい。従来の付着プロセスを用いるゲート誘電体上の第１のポリシリコンの付着により、ドープポリシリコンより成るゲートを形成し、次に、最終的なゲート構造の形成の際にリソグラフィおよびエッチングを使用する。ポリシリコンを付着プロセスの際にその場でドープしてもよく、あるいは代わりに、従来のイオン打込とアニールを用いて付着の後にポリシリコン・ゲートをドープしてもよい。他の実施の形態においては、ソース／ドレイン領域の形成と同時にポリシリコン・ゲートをドープしてもよい。
　次に、ゲートの垂直側壁とその上部水平表面の付近に酸化物ライナ５２（図１４を参照）を形成できるゲート再酸化プロセスをポリシリコン・ゲートに実行する。再酸化を、Ｏ2 または空気のような酸化雰囲気において、約８００℃以上の温度で約５分以下の期間実施する。
　再酸化プロセスに続いて、従来のイオン打込およびアニールを用いてソース／ドレイン拡張領域５４（図１５を参照）をボディ領域４６に形成する。図示しない任意のハロー（halo）打込領域を形成してもよい。様々な条件を用いてアニールを実施できるが、Ａｒ内で約９００℃の温度で５秒間ソース／ドレイン拡張打込をアニールすることが好ましい。
　次に、窒化物，オキシ窒化物またはこれらの組合せより構成できるスペーサ５６を、ポリシリコン・ゲートの垂直側壁付近に形成する。絶縁材料の付着とそれに続くエッチングとによってスペーサを形成する。図１６は、ポリシリコン・ゲートの垂直側壁付近に形成されたスペーサ５６を有する結果として生じる構造を示す。
　スペーサの形成の後、従来のイオン打込およびアニール・プロセスを用いて、それぞれのスペーサと隣接するボディ領域４６にソース／ドレイン領域５８を形成する（図１６を参照）。様々なアニール条件を用いることができるが、Ａｒ内で約１０００℃の温度で約５秒間アニールを実施することが好ましい。
　次に、ポリシリコンまたはスペーサ材料と比べて例えば酸化物のようなゲート誘電体の除去に高度に選択的なエッチング・プロセスを用いて、スペーサと隣接するゲート誘電体を構造から除去する。このエッチング工程が、デバイスのボディ領域に前に形成されたソース／ドレイン領域を露出させることに留意されたい。
　ソース／ドレイン領域を露出させた後、当業者に周知の従来のプロセスを用いて、図１６に示す隆起ソース／ドレイン領域６０を形成する。具体的には、露出したソース／ドレイン領域の上にエピポリシリコンまたはＳｉの層を付着し、このように付着したエピＳｉまたはＳｉ層を、イオン打込およびアニールによってドープすることにより、隆起ソース／ドレイン領域を形成する。（参照符号６２によって示す）エピＳｉまたはＳｉの層をゲートの上に形成することに留意されたい。
　次に、図１７に示すように、従来のＢＥＯＬ処理工程を実施して、図１６に示すデバイスを、外部デバイスおよび／または構造内に存在し得る他のデバイスとコンタクトさせてもよい。ＢＥＯＬ処理工程に含まれるのは、従来のシリサイド化プロセスを用いることによって、隆起ソース／ドレイン領域とゲート上の層６２とをシリサイド領域６４へ変化させる工程、絶縁材料を付着し平坦化させることによってＢＰＳＧ（リンホウケイ酸ガラス）のような絶縁材料の層６８を形成する工程、リソグラフィおよびエッチングによって絶縁層６８にコンタクト開口を与える工程、コンタクト開口を導電材料７０で充填する工程である。ここで用いる導電材料は、Ｃｕ，Ａｌ，Ｗ，ポリシリコン，および他の同様の導電材料を含むがこれに限られない。バック・ゲートの表面まで延びるコンタクト領域はバック・ゲート・コンタクトであり、一方、ソース／ドレイン領域まで延びるコンタクト領域をＳ／Ｄコンタクトと称することに留意されたい。
　ポリシリコン・バック・ゲート領域２６は、フロント・ゲート、すなわちポリシリコン・ゲート５０のしきい値電圧を制御することができる。というのは、フロント界面での表面電位とバック界面での表面電位とが互いに強く結合し、そしてそれぞれフロント・ゲート誘電体およびバック・ゲート誘電体へ容量結合するからである。それゆえ、シリコン膜中の電位、したがって電荷は、フロント・ゲートおよびバック・ゲートの双方のバイアス条件によって決定される。言い換えれば、バック・ゲートはフロント・ゲート・デバイスのしきい値電圧を制御する。
　まとめとして、本発明の構成に関して以下の事項を開示する。
（１）酸化物層の上に配置された打込バック・ゲート領域であって、前記打込バック・ゲート領域の表面部分の上に形成されたバック・ゲート酸化物を有する前記打込バック・ゲート領域と、前記バック・ゲート酸化物の上に配置されたボディ領域と、前記ボディ領域の表面部分の上に配置されたゲート誘電体と、前記ゲート誘電体の一部の上に配置されたポリシリコン・ゲートとを備えるＳＯＩ　ＭＯＳＦＥＴデバイス。
（２）前記ボディ領域の一部の下に配置されたバック・ゲートＳＴＩ領域をさらに備える上記（１）に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
（３）前記ボディ領域が、ソース／ドレイン領域とソース／ドレイン拡張領域とをさらに含む上記（１）に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
（４）前記ポリシリコン・ゲートが、前記ポリシリコン・ゲートの側壁上のスペーサを有する上記（１）に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
（５）前記ボディ領域の一部の上に配置された隆起ソース／ドレイン領域をさらに備える上記（１）に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
（６）前記ボディ領域の一部の上と、前記ポリシリコン・ゲートの上とに配置されたシリサイド領域をさらに備える上記（１）に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
（７）前記ポリシリコン・ゲートを保護する誘電体材料をさらに備える上記（１）に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
（８）前記誘電体材料が導電可能に充填されたコンタクト開口部を有する上記（７）に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
（９）前記打込バック・ゲートが前記ポリシリコン・ゲートに対するしきい値電圧制御システムとして機能する上記（１）に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
（１０）ＳＯＩ　ＭＯＳＦＥＴデバイスを製造する方法であって、ＳＯＩウェハの構成部分であるＳｉ含有層の上に配置されたバック・ゲート酸化物を少なくとも含む構造を準備する工程と、前記バック・ゲート酸化物の上にバック・ゲートＳＴＩと第１のポリシリコンとの交互の領域を形成する工程と、前記バック・ゲートＳＴＩと第１のポリシリコンとの交互の領域の上に第２のポリシリコン層を形成する工程と、前記ポリシリコン層にバック・ゲート領域を打込む工程と、前記第２のポリシリコン層の上に酸化物層を形成する工程と、基板保持ウェハを前記酸化物層に接合し、前記接合構造を裏返して前記ＳＯＩウェハの層を露出させる工程と、前記ＳＯＩウェハの選択された層を除去して前記Ｓｉ含有層の上で停止する工程と、前記Ｓｉ含有層の一部をボディ領域へ変化させる工程と、前記ボディ領域の上にゲート誘電体とポリシリコン・ゲートとを形成する工程とを含む方法。
（１１）前記ポリシリコン・ゲートに隣接する前記ボディ領域の上に隆起ソース／ドレイン領域を形成する工程をさらに含む上記（１０）に記載の方法。
（１２）前記隆起ソース／ドレイン領域をシリサイド領域へ変化させる工程をさらに含む上記（１１）に記載の方法。
（１３）前記接合工程を、約９００℃〜約１１００℃の温度で約１．５時間〜約２．５時間の期間実施する上記（１０）に記載の方法。
（１４）前記接合工程を、約１８℃〜約２７℃の温度で希ガス雰囲気において実施する上記（１０）に記載の方法。
（１５）マスク・イオン打込プロセスによって前記ボディ領域を形成する上記（１０）に記載の方法。
（１６）前記交互のポリシリコン領域がアンダーカット側壁を有する上記（１０）に記載の方法。
（１７）前記ポリシリコン・ゲートを誘電体材料で保護する工程をさらに含み、前記誘電体材料が、前記ポリシリコン・ゲートに隣接する導電可能に充填されたコンタクト開口部を有する上記（１０）に記載の方法。
フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。 フロント・ゲートのしきい値電圧を制御するポリシリコン・バック・ゲートを含むＳＯＩ　ＭＯＳＦＥＴデバイスを製造するために本発明で用いられる基本的な処理工程を説明する（断面図による）絵画図である。
符号の説明
　１０　Ｓｉ含有基板
　１２　埋込酸化物層
　１４　Ｓｉ含有層
　１６　バック・ゲート酸化物層
　１８　第１のポリシリコン層
　１９　アンダーカット側壁
　２０　トレンチ
　２２　バック・ゲートＳＴＩ領域
　２４　第２のポリシリコン層
　２６　バック・ゲート領域
　２８　酸化物層
　３０　基板保持ウェハ
　３８　犠牲酸化物層
　４０　窒化物層
　４２　上部トレンチ分離領域
　４４　イオン
　４６　ボディ領域
　４８　ゲート誘電体
　５０　ポリシリコン・ゲート
　５２　酸化物ライナ
　５４　ソース／ドレイン拡張領域
　５６　スペーサ
　５８　ソース／ドレイン領域
　６０　隆起ソース／ドレイン領域
　６２　エピＳｉまたはＳｉの層
　６４　シリサイド領域
　６８　絶縁層
　７０　導電材料

Claims (17)

  1. 　酸化物層の上に配置された打込バック・ゲート領域であって、前記打込バック・ゲート領域の表面部分の上に形成されたバック・ゲート酸化物を有する前記打込バック・ゲート領域と、
    　前記バック・ゲート酸化物の上に配置されたボディ領域と、
    　前記ボディ領域の表面部分の上に配置されたゲート誘電体と、
    　前記ゲート誘電体の一部の上に配置されたポリシリコン・ゲートとを備えるＳＯＩ　ＭＯＳＦＥＴデバイス。
  2. 　前記ボディ領域の一部の下に配置されたバック・ゲートＳＴＩ領域をさらに備える請求項１に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
  3. 　前記ボディ領域が、ソース／ドレイン領域とソース／ドレイン拡張領域とをさらに含む請求項１に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
  4. 　前記ポリシリコン・ゲートが、前記ポリシリコン・ゲートの側壁上のスペーサを有する請求項１に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
  5. 　前記ボディ領域の一部の上に配置された隆起ソース／ドレイン領域をさらに備える請求項１に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
  6. 　前記ボディ領域の一部の上と、前記ポリシリコン・ゲートの上とに配置されたシリサイド領域をさらに備える請求項１に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
  7. 　前記ポリシリコン・ゲートを保護する誘電体材料をさらに備える請求項１に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
  8. 　前記誘電体材料が導電可能に充填されたコンタクト開口部を有する請求項７に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
  9. 　前記打込バック・ゲートが前記ポリシリコン・ゲートに対するしきい値電圧制御システムとして機能する請求項１に記載のＳＯＩ　ＭＯＳＦＥＴデバイス。
  10. 　ＳＯＩ　ＭＯＳＦＥＴデバイスを製造する方法であって、
    　ＳＯＩウェハの構成部分であるＳｉ含有層の上に配置されたバック・ゲート酸化物を少なくとも含む構造を準備する工程と、
    　前記バック・ゲート酸化物の上にバック・ゲートＳＴＩと第１のポリシリコンとの交互の領域を形成する工程と、
    　前記バック・ゲートＳＴＩと第１のポリシリコンとの交互の領域の上に第２のポリシリコン層を形成する工程と、
    　前記ポリシリコン層にバック・ゲート領域を打込む工程と、
    　前記第２のポリシリコン層の上に酸化物層を形成する工程と、
    　基板保持ウェハを前記酸化物層に接合し、前記接合構造を裏返して前記ＳＯＩウェハの層を露出させる工程と、
    　前記ＳＯＩウェハの選択された層を除去して前記Ｓｉ含有層の上で停止する工程と、
    　前記Ｓｉ含有層の一部をボディ領域へ変化させる工程と、
    　前記ボディ領域の上にゲート誘電体とポリシリコン・ゲートとを形成する工程とを含む方法。
  11. 　前記ポリシリコン・ゲートに隣接する前記ボディ領域の上に隆起ソース／ドレイン領域を形成する工程をさらに含む請求項１０に記載の方法。
  12. 　前記隆起ソース／ドレイン領域をシリサイド領域へ変化させる工程をさらに含む請求項１１に記載の方法。
  13. 　前記接合工程を、約９００℃〜約１１００℃の温度で約１．５時間〜約２．５時間の期間実施する請求項１０に記載の方法。
  14. 　前記接合工程を、約１８℃〜約２７℃の温度で希ガス雰囲気において実施する請求項１０に記載の方法。
  15. 　マスク・イオン打込プロセスによって前記ボディ領域を形成する請求項１０に記載の方法。
  16. 　前記交互のポリシリコン領域がアンダーカット側壁を有する請求項１０に記載の方法。
  17. 　前記ポリシリコン・ゲートを誘電体材料で保護する工程をさらに含み、前記誘電体材料が、前記ポリシリコン・ゲートに隣接する導電可能に充填されたコンタクト開口部を有する請求項１０に記載の方法。
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