JP2004111479A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】後熱工程によるシート抵抗の上昇を抑制でき、トランジスタの寄生抵抗の低減によるスイッチング速度の高速化が図れる半導体装置を提供する。
【解決手段】半導体装置は、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２、より好ましくは０．０４≦ｘ≦０．１６）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極５と、このゲート電極上に形成され、ＮｉＳｉ１−ｙＧｅｙからなる第１の金属シリサイド膜１０ｂと、ソース／ドレイン領域ＳＯ，ＤＲ上にそれぞれ形成され、ＮｉＳｉからなる第２，第３の金属シリサイド膜１０ａ，１０ａとを有するＭＯＳＦＥＴを備えることを特徴としている。後熱工程によるシート抵抗の上昇を抑制し、トランジスタの寄生抵抗の低減によるスイッチング速度の高速化が図れる。
【選択図】 図１
【解決手段】半導体装置は、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２、より好ましくは０．０４≦ｘ≦０．１６）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極５と、このゲート電極上に形成され、ＮｉＳｉ１−ｙＧｅｙからなる第１の金属シリサイド膜１０ｂと、ソース／ドレイン領域ＳＯ，ＤＲ上にそれぞれ形成され、ＮｉＳｉからなる第２，第３の金属シリサイド膜１０ａ，１０ａとを有するＭＯＳＦＥＴを備えることを特徴としている。後熱工程によるシート抵抗の上昇を抑制し、トランジスタの寄生抵抗の低減によるスイッチング速度の高速化が図れる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にサリサイドプロセスを用いて形成したトランジスタ（ＭＯＳＦＥＴ）とその製造方法に係り、ゲート電極及びソース／ドレイン領域とこれらの引き出し電極とのコンタクト部に適用されるものである。
【０００２】
【従来の技術】
近年、ＭＯＳＦＥＴにおけるゲート電極の材料として、空乏化を抑制するためにｐｏｌｙ−ＳｉＧｅを導入する検討が進められている。しかし、現在、コンタクト材料として主に用いられているＣｏＳｉ２は、第１の低温ＲＴＡ（４００℃程度）ではＣｏ（Ｓｉ１−ｙＧｅｙ）を形成するが、第２の高温ＲＴＡ（７００℃程度）ではＧｅを吐き出してＧｅ−ｒｉｃｈなアイランドのＳｉＧｅ層とＣｏＳｉ２を形成する。その結果、シート抵抗の著しい上昇が見られる（例えば、非特許文献１参照）。このため、ゲート電極にｐｏｌｙ−ＳｉＧｅを用いる場合には、ＣｏＳｉ２との界面にｐｏｌｙ−Ｓｉキャップ層を導入する必要があることが知られている。
【０００３】
また、ゲート長が５０ｎｍ世代以降のＭＯＳＦＥＴにおいては、サリサイドプロセスを適用するためのコンタクト材料としてＮｉＳｉが検討されている。このＮｉＳｉの欠点としては、これまで用いられてきたＴｉＳｉ２やＣｏＳｉ２に比べて耐熱性が低いことがあげられる。しかしながら、ｐｏｌｙ−ＳｉＧｅ上にＮｉＳｉをコンタクト材として用いる場合、上述のＣｏＳｉ２で見られたようなｐｏｌｙ−ＳｉＧｅとの激しい不整合は生じないが、より耐熱性を向上させるために「引き出し電極２８の下層側にＳｉｘ（ＧｅｙＣ１−ｙ）１−ｘ化合物層２８ａを用いる」という提案がされている（例えば、特許文献１参照）。
【０００４】
この特許文献１の要旨は、ゲート電極またはソース／ドレイン拡散層との界面不整合を小さくすることによって、後熱工程後のショットキー障壁変化と、それに伴うコンタクト抵抗の変化を抑制する、というものである。
【０００５】
ところで、上記耐熱性とは別に、高温の熱工程後にＮｉシリサイドのシート抵抗が増加してしまうという問題が知られている。この原因としては、高比抵抗のＮｉＳｉ２の形成（相転移）や凝集が考えられている。
【０００６】
その対策として、Ｎｉ／Ｓｉ及びＮｉ／ＳｉＧｅ界面にＣｏ中間層を導入する報告がされている（例えば、非特許文献２参照）。しかしながら、製造プロセスが増加する等の集積化する上での課題が増えることになる。
【０００７】
【特許文献１】
特開平１１−２１４６８０号公報（段落番号［００１９］、図１）
【０００８】
【非特許文献１】
Ｚ．Ｗａｎｇ，Ｄ．Ｂ．Ａｌｄｒｉｃｈ，Ｙ．Ｌ．Ｃｈｅｎ，Ｄ．Ｅ．Ｓａｙｅｒｓ ａｎｄ Ｒ．Ｊ．Ｎｅｍａｎｉｃｈ，Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ，Ｖｏｌ．２７０ （１９９５） ５５５−５６０．
【０００９】
【非特許文献２】
Ｊ−Ｓ．Ｍａａ，Ｄ．Ｊ．Ｔｗｅｅｔ，Ｙ．Ｏｎｏ，Ｌ．Ｓｔｅｃｋｅｒ ａｎｄ Ｓ．Ｔ．Ｈｓｕ，Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．６７０， Ｋ６．９．１ （２００１）．
【００１０】
【発明が解決しようとする課題】
上記のように従来の半導体装置及びその製造方法は、サリサイドプロセスを適用する際に、コンタクト材料としてＮｉＳｉを用いた場合、高温の後熱工程によりソース／ドレイン領域やゲート電極との界面抵抗の上昇、シート抵抗の上昇といった耐熱性の問題があった。
【００１１】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、コンタクト材料としてＮｉＳｉを用いる場合に、高温の後熱工程によりソース／ドレイン領域やゲート電極との界面抵抗の上昇やシート抵抗の上昇などの耐熱性の問題を回避してトランジスタのスイッチング速度を高速化できる半導体装置を提供することにある。
【００１２】
また、本発明の他の目的は、製造歩留まりと信頼性を向上できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板の主表面領域中に形成されるソース／ドレイン領域と、前記ソース／ドレイン領域間のチャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極と、前記ゲート電極上に形成され、ＮｉＳｉ１−ｙＧｅｙからなる第１の金属シリサイド膜と、前記ソース／ドレイン領域上にそれぞれ形成され、ＮｉＳｉからなる第２，第３の金属シリサイド膜とを有するＭＯＳＦＥＴを備えることを特徴としている。
【００１４】
上記のような構成によれば、コンタクト材料としてＮｉＳｉを用いる場合に、高温の後熱工程によりソース／ドレイン領域やゲート電極との界面抵抗の上昇やシート抵抗の上昇などの耐熱性の問題を回避してトランジスタのスイッチング速度を高速化できる。
【００１５】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にＧｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極を形成する工程と、前記半導体基板の主表面領域中に不純物を導入してソース／ドレイン領域を形成する工程と、前記ゲート電極上及び前記ソース／ドレイン領域上にＮｉ膜を形成する工程と、熱処理を行って、前記ゲート電極上のＮｉ膜をＮｉＳｉ１−ｙＧｅｙ膜に置換し、且つ前記ソース／ドレイン領域上のＮｉ膜をＮｉＳｉ膜に置換する工程とを具備することを特徴としている。
【００１６】
上記のような製造方法によれば、種々のパターン部でのシート抵抗の上昇を抑制できるので、製造歩留まりと信頼性を向上できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態に係る半導体装置について説明するためのもので、ＭＯＳＦＥＴの断面図である。
【００１８】
基板１は、Ｎ型シリコン基板またはＰ型シリコン基板であり、この基板１の主表面には例えば埋め込み素子分離法等により素子分離構造２が形成されている。また、この素子分離構造２で区画された基板１の能動素子領域中には、Ｐ型またはＮ型のウェル領域３が形成されている。このウェル領域３内には、チャンネル領域を挟むようにソース／ドレイン領域ＳＯ，ＤＲが形成されている。このソース／ドレイン領域ＳＯ，ＤＲは、ソース／ドレイン・エクステンションを有する構造であり、高濃度の不純物拡散領域９，９と、これらの領域９，９におけるチャンネル領域の近傍に設けられた低濃度の不純物拡散領域６，６とで形成される。このソース／ドレイン領域ＳＯ，ＤＲにおける、上記高濃度の不純物拡散領域９，９上には、サリサイドプロセスにより金属シリサイド膜（ＮｉＳｉ）１０ａが形成されている。
【００１９】
上記ソース／ドレイン領域ＳＯ，ＤＲ間のチャネル領域上には、ゲート絶縁膜４が形成されている。このゲート絶縁膜４の材料は、シリコン酸化膜でも良いが、シリコン窒化膜を含んでいる方が好ましい。上記ゲート絶縁膜４上には、ゲート電極５が形成されている。このゲート電極５は、ｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２層の一層構造、あるいはｐｏｌｙ−Ｓｉ層上にｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２層が積層された二層構造になっている。このｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２層は、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２、より好ましくは０．０４≦ｘ≦０．１６）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘが好適であり、ここではその一例としてｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２を用いている。
【００２０】
上記ゲート電極５上には、サリサイドプロセスにより金属シリサイド膜（ＮｉＳｉ１−ｙＧｅｙ（ｙはｘとほぼ等しい）、例えばＮｉＳｉ０．８８Ｇｅ０．１２）１０ｂが形成されている。上記ゲート電極５の側壁部には、後酸化膜７，７としてのシリコン酸化膜と、側壁絶縁膜８，８が設けられている。上記側壁絶縁膜８，８は、上記したようなソース／ドレイン領域ＳＯ，ＤＲを形成するために製造プロセス上で必要な構造であり、例えばシリコン窒化膜及びシリコン酸化膜からなる。なお、上記ゲート電極５の側壁部には、オフセットスペーサが設けられていても良い。
【００２１】
上記ＭＯＳＦＥＴ上には、例えばシリコン窒化膜１１とシリコン酸化膜１２とからなる層間絶縁膜が形成されている。この層間絶縁膜の上記ソース／ドレイン領域ＳＯ，ＤＲ（金属シリサイド１０ａ，１０ａ）に対応する位置、及びゲート電極５（金属シリサイド１０ｂ）に対応する位置には、コンタクトホール１５−１，１５−２，１５−３が形成されている。これらコンタクトホール１５−１，１５−２，１５−３内には、ＴｉＮまたはＴｉＮとＴｉが積層されたバリアメタル層１３−１，１３−２，１３−３を介在してタングステン（Ｗ）プラグ１４−１，１４−２，１４−３が埋め込み形成されている。
【００２２】
そして、上記層間絶縁膜上に、上記Ｗプラグ１４−１，１４−２，１４−３とそれぞれ電気的に接続された状態で、ソース配線１６−１、ドレイン配線１６−２及びゲート配線１６−３等の引き出し電極が形成されている。
【００２３】
本実施の形態で示したように、ＭＯＳＦＥＴのゲート電極材料として、ｘ（０＜ｘ＜０．２、より好ましくは０．０４≦ｘ≦０．１６）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を用いることにより、ゲート電極５上の金属シリサイド１０ｂのシート抵抗の上昇を抑制することができる。これによって、トランジスタの寄生抵抗を低減でき、スイッチング速度を高速化できる。
【００２４】
ところで、上述したようにゲート電極５としては、ｐｏｌｙ−Ｓｉ１−ｘＧｅｘの一層構造や、ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ／ｐｏｌｙ−Ｓｉといった二層構造（ｐｏｌｙ−Ｓｉがゲート絶縁膜との界面側）が用いられるが、このときのｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層の膜厚が薄いと、ＮｉがＳｉ１−ｘＧｅｘを突き抜けてＳｉと優先的に反応してしまう。Ｎｉの場合、反応によって消費する下地Ｓｉ１−ｘＧｅｘの膜厚は、反応前のＮｉ膜厚と同程度である。また、ＮｉＳｉ１−ｙＧｅｙ／Ｓｉ１−ｘＧｅｘ界面のモフォロジ荒れによるマージンを考慮すると、反応前のＮｉ膜厚の少なくとも２倍程度の膜厚が好ましい。
【００２５】
なお、実験によれば、Ｓｉ１−ｘＧｅｘの膜厚が薄いときには、シート抵抗の上昇が見られ、断面ＴＥＭ観察を行ったところＮｉシリサイドがＳｉ１−ｘＧｅｘを突き抜けてＳｉと反応して凝集していた。これは、Ｎｉ−Ｇｅの結合よりＮｉ−Ｓｉの結合の方がエネルギー的に安定なために、ＮｉＳｉ１−ｙＧｅｙよりもＮｉＳｉへ進んだためと考えれる。
【００２６】
次に、上記図１に示したＭＯＳＦＥＴの製造方法について説明する。図２乃至図６はそれぞれ、上記図１に示したＭＯＳＦＥＴの製造方法を工程順に示す断面図である。
【００２７】
まず、図２に示すように、Ｐ型シリコン基板あるいはＮ型シリコン基板１に、例えば埋め込み素子分離法等により、深さ３００ｎｍ程度の素子分離構造２を形成する。その後、熱酸化を行って能動素子領域上に１０ｎｍ程度のシリコン酸化膜を形成し、この酸化膜越しに上記基板１中に不純物をイオン注入し、ウェル領域３及びチャンネルストッパを形成する。この時の、典型的なイオン注入条件としては、例えばＰウェル領域を形成する場合にはボロン（Ｂ）を加速エネルギー２６０ＫｅＶ、ドーズ量２．０×１０１３ｃｍ−２の条件、Ｎウェル領域ではリン（Ｐ）を加速エネルギー５００ＫｅＶ、ドーズ量２．５×１０１３ｃｍ−２の条件である。
【００２８】
その後、図３に示すように、能動素子領域上にゲート絶縁膜４（Ｓｉ３Ｎ４、ＳｉＯ２＋Ｓｉ３Ｎ４、またはＳｉＯｘＮｙ＋Ｓｉ３Ｎ４）を１〜５ｎｍの厚さに形成した後、このゲート絶縁膜４上に例えばｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２（またはｐｏｌｙ−Ｓｉ、ｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２の順に）を成膜してパターニングすることによりゲート電極５を形成する。引き続き、後酸化工程を行って上記基板１の主表面上、上記ゲート電極５の上面と側壁にそれぞれ後酸化膜７を形成する。次に、必要に応じて上記ゲート電極５の側壁にオフセットスペーサを形成した後（図示せず）、上記ゲート電極５をマスクにして、基板１の主表面領域中にイオン注入を行って、ソース／ドレイン・エクステンション（低濃度の不純物拡散領域６，６）を形成する。上記エクステンションを形成するための典型的なイオン注入条件は、Ｎ型では砒素（Ａｓ）を加速エネルギー１０ＫｅＶ、ドーズ量５×１０１４ｃｍ−２の条件、Ｐ型ではＢＦ２を加速エネルギー７ＫｅＶ、ドーズ量５×１０１４ｃｍ−２の条件である。
【００２９】
次に、図４に示すように、８００℃程度の活性化ＲＴＡ（急速熱アニール処理）を施した後、ＣＶＤ法、異方性エッチング法等の技術によりシリコン窒化膜及びシリコン酸化膜からなる側壁絶縁膜８，８を形成する。その後、上記ゲート電極５及び側壁絶縁膜８，８をマスクにして、基板１の主表面領域中にイオン注入を行うことによって、深い接合部（高濃度の不純物拡散領域９，９）を形成する。この深い接合部を形成するための典型的なイオン注入条件は、Ｎ型ではＡｓを加速エネルギー５０ＫｅＶ、ドーズ量７×１０１５ｃｍ−２の条件、Ｐ型ではＢを加速エネルギー５ＫｅＶ、ドーズ量４×１０１５ｃｍ−２の条件である。その後、約１０００℃程度の活性化ＲＴＡを行うことによって、ソース／ドレイン領域ＳＯ，ＤＲとして働く不純物拡散層のドーパントの活性化を行う。
【００３０】
次に、上記後酸化膜７がソース／ドレイン領域ＳＯ，ＤＲ上及びゲート電極５上に残存していれば薬液処理により剥離する。その後、スパッタ法（あるいはＣＶＤ法）を用いて全面にＮｉ膜を成膜する。このＮｉ膜の膜厚は、１０〜１５ｎｍ程度とする。Ｎｉ膜の膜厚を厚くすればするほど、凝集によるシート抵抗の上昇は抑制できるが、逆に接合リークレベルが上昇するので、上記１０〜１５ｎｍ程度が好ましい。次に、５００℃のＲＴＡによりソース／ドレイン領域ＳＯ，ＤＲ上及びゲート電極５上のＮｉ膜を、それぞれ金属シリサイド膜（ＮｉＳｉ）１０ａ及び金属シリサイド膜（ＮｉＳｉ０．８８Ｇｅ０．１２）１０ｂに置換する。ＲＴＡ温度が４５０℃以下のように低い場合には、反応が十分進まずにＮｉ２Ｓｉ０．８８Ｇｅ０．１２がＮｉＳｉ０．８８Ｇｅ０．１２表面に残存していた。このＮｉ２Ｓｉ０．８８Ｇｅ０．１２が残存した状態で、ＨＣｌとＨ２Ｏ２やＯ３を含んだ薬液処理を行うと、過剰なＮｉと薬液が反応して膜剥がれを生じていた。また、剥がれ部を分析するとその箇所のＮｉは消失し、ＳｉＯ２層が観察された。次いで、未反応の金属（Ｎｉ膜）を選択エッチングにより除去すると、図５に示すようになる。
【００３１】
その後、図６に示すように、全面にシリコン窒化膜１１及びシリコン酸化膜１２を層間絶縁膜として堆積形成後、ＣＭＰ処理により表面の平坦化を行う。次いで、ＲＩＥにより、ソース／ドレイン領域ＳＯ，ＤＲ及びゲート電極５の引き出し電極形成のためのコンタクトホール１５−１，１５−２，１５−３を開口する。そして、ＴｉをＣＶＤ成膜した後、Ｎ２雰囲気（あるいはＮＨ３雰囲気、またはＦＧ（３％のＨ２を含むＮ２）雰囲気）中で５５０℃程度の温度により６０分間のアニールを施して窒化することにより、少なくとも一部をＴｉＮとしたバリアメタル層１３−１，１３−２，１３−３を形成する。このアニールは、金属シリサイド１０ａ，１０ｂ形成後の最高温度熱工程となっている。更に、ＣＶＤ法によりタングステン（Ｗ）プラグ１４−１，１４−２，１４−３を埋め込み形成し、ＣＭＰを行うことにより層間絶縁膜の表面を平坦化する。
【００３２】
その後、アルミニウム等の金属を蒸着した後、パターニングしてソース配線１６−１、ドレイン配線１６−２及びゲート配線１６−３等の引き出し電極を形成し、図１に示したようなＭＯＳＦＥＴを形成する。
【００３３】
本実施の形態で重要なのは、ゲート電極材料であるｐｏｌｙ−Ｓｉ１−ｘＧｅｘのＧｅ／（Ｓｉ＋Ｇｅ）組成比である。図７は、ｐチャネル型ＭＯＳＦＥＴのボロン（Ｂ）がドープされたゲート電極（ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ）上に形成された金属シリサイド（ＮｉＳｉ１−ｙＧｅｙ）膜のＧｅ濃度（Ｇｅ ｃｏｎｃｅｎｔｒａｔｉｏｎ）とゲート電極上の金属シリサイドのシート抵抗（Ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）との関係を示している。換言すれば、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比に対するシート抵抗の依存性を示している。図７から明らかなように、組成比Ｇｅ／（Ｓｉ＋Ｇｅ）が０〜０．１６（０〜１６％）の範囲ではシート抵抗はほとんど変化しないが、０．２（２０％）以上においてシート抵抗の急激な上昇が見られる。
【００３４】
この傾向は、ｎチャネル型ＭＯＳＦＥＴのリン（Ｐ）または砒素（Ａｓ）をドープしたゲート電極ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ上の金属シリサイド（ＮｉＳｉ１−ｙＧｅｙ）膜においても同様であった。
【００３５】
ところで、実際のデバイスでは、図８（ａ）に示すようなｐ型及びｎ型の不純物の重ね打ち部や、図８（ｂ）に示すようなＰＥＰの合わせずれ等によるノンドープ部が存在する。
【００３６】
図９は、上記図８（ｂ）に相当するノンドープ部を持つゲート電極（ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ）上の金属シリサイド（ＮｉＳｉ１−ｙＧｅｙ）膜におけるＧｅ濃度（Ｇｅ ｃｏｎｃｅｎｔｒａｔｉｏｎ）とシート抵抗（Ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）との関係を示している。すなわち、シート抵抗のＧｅ／（Ｓｉ＋Ｇｅ）組成比に対する依存性を示している。この場合は、図７に示した場合とは傾向が全く異なり、ゲート電極（ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ）のＧｅ／（Ｓｉ＋Ｇｅ）組成比が０に対応するゲート電極（ｐｏｌｙ−Ｓｉ）でシート抵抗の上昇が見られた。物理解析として、断面ＳＥＭ観察及びＥＤＸ分析を行ったところ、ｐｏｌｙ−Ｓｉ層を含むゲート電極上のＮｉＳｉ膜ではＮｉＳｉ２膜への相転移を伴って凝集が生じていることが観測された。一方、本実施の形態に用いたｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２層を含むゲート電極上のＮｉＳｉ０．８８Ｇｅ０．１２膜では相転移は観測されなかった。
【００３７】
ここで、図９に示したｐｏｌｙ−ＳｉとＳｉ１−ｘＧｅｘの結晶粒径は、ほぼ同じものを用いた。耐熱性の傾向としては、この結晶粒径が大きくなるほど凝集が進み易く、シート抵抗も上昇する。また、結晶粒径が小さい場合には凝集は進みにくいが、ＮｉＳｉ２への相転移が起こりやすく、これに伴うシート抵抗上昇が見られた。
【００３８】
上記実施の形態で示したように、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２、より好ましくは０．０４≦ｘ≦０．１６）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極材料を選択することにより、上記不純物をドープしたｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極と、ノンドープのｐｏｌｙ−Ｓｉ１−ｘＧｅｘからなるゲート電極の双方のシート抵抗の上昇を抑制することができる。
【００３９】
従って、金属シリサイド形成後に熱工程を施したＭＯＳＦＥＴにおいて、ゲート電極上の金属シリサイドのシート抵抗の上昇を抑制できる。このシート抵抗の上昇の抑制によって、それに伴うトランジスタの寄生抵抗の低減によるスイッチング速度の高速化が可能となる。しかも、種々のパターン部、例えばＰＥＰの合わせずれによるノンドープ部でのシート抵抗の上昇も抑制できるので、製造歩留まりと信頼性を向上できる。
【００４０】
なお、上述した実施の形態では、ＮｉとＳｉＧｅの組み合わせを、ゲート電極について説明した。しかしながら、これとは別に、ソース／ドレイン領域のＳｉ基板上にＳｉやＳｉＧｅをエピタキシャル成長させて、接合深さを稼ぐ試みが検討されている。この場合についても、ゲート電極上と同様Ｇｅ濃度を上述したような低濃度にすることにより、Ｎｉシリサイドの凝集、及びＮｉＳｉ２への相転移抑制が可能である。
【００４１】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、コンタクト材料としてＮｉＳｉを用いる場合に、高温の後熱工程によるゲート電極のシート抵抗の上昇といった耐熱性の問題を回避してトランジスタのスイッチング速度を高速化できる半導体装置が得られる。
【００４３】
また、製造歩留まりと信頼性を向上できる半導体装置の製造方法が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置について説明するためのもので、ＭＯＳＦＥＴの断面構成図。
【図２】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、第１の工程の断面図。
【図３】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、図２に続く第２の工程の断面図。
【図４】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、図３に続く第３の工程の断面図。
【図５】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、図４に続く第４の工程の断面図。
【図６】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、図５に続く第５の工程の断面図。
【図７】ｐチャネル型ＭＯＳＦＥＴのボロンがドープされたゲート電極上に形成された金属シリサイド膜のＧｅ濃度とシート抵抗との関係を示す図。
【図８】実際のデバイスにおけるｐ型及びｎ型の不純物の重ね打ち部と、ＰＥＰの合わせずれ等によるノンドープ部の概念について説明するための図。
【図９】ノンドープ部を持つゲート電極上の金属シリサイド膜におけるＧｅ濃度とシート抵抗との関係を示す図。
【符号の説明】
１…基板（Ｎ型シリコン基板またはＰ型シリコン基板）
２…素子分離構造
３…ウェル領域
４…ゲート絶縁膜
５…ゲート電極
６…低濃度の不純物拡散領域
７…後酸化膜（シリコン酸化膜）
８…側壁絶縁膜（シリコン窒化膜及びシリコン酸化膜）
９…高濃度の不純物拡散領域
１０ａ，１０ｂ…金属シリサイド膜
１１…シリコン窒化膜
１２…シリコン酸化膜
１３−１，１３−２，１３−３…バリアメタル層
１４−１，１４−２，１４−３…第１乃至第３の金属（タングステン）プラグ
１５−１，１５−２，１５−３…第１乃至第３のコンタクトホール
１６−１，１６−２，１６−３…配線
ＳＯ，ＤＲ…ソース／ドレイン領域
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にサリサイドプロセスを用いて形成したトランジスタ（ＭＯＳＦＥＴ）とその製造方法に係り、ゲート電極及びソース／ドレイン領域とこれらの引き出し電極とのコンタクト部に適用されるものである。
【０００２】
【従来の技術】
近年、ＭＯＳＦＥＴにおけるゲート電極の材料として、空乏化を抑制するためにｐｏｌｙ−ＳｉＧｅを導入する検討が進められている。しかし、現在、コンタクト材料として主に用いられているＣｏＳｉ２は、第１の低温ＲＴＡ（４００℃程度）ではＣｏ（Ｓｉ１−ｙＧｅｙ）を形成するが、第２の高温ＲＴＡ（７００℃程度）ではＧｅを吐き出してＧｅ−ｒｉｃｈなアイランドのＳｉＧｅ層とＣｏＳｉ２を形成する。その結果、シート抵抗の著しい上昇が見られる（例えば、非特許文献１参照）。このため、ゲート電極にｐｏｌｙ−ＳｉＧｅを用いる場合には、ＣｏＳｉ２との界面にｐｏｌｙ−Ｓｉキャップ層を導入する必要があることが知られている。
【０００３】
また、ゲート長が５０ｎｍ世代以降のＭＯＳＦＥＴにおいては、サリサイドプロセスを適用するためのコンタクト材料としてＮｉＳｉが検討されている。このＮｉＳｉの欠点としては、これまで用いられてきたＴｉＳｉ２やＣｏＳｉ２に比べて耐熱性が低いことがあげられる。しかしながら、ｐｏｌｙ−ＳｉＧｅ上にＮｉＳｉをコンタクト材として用いる場合、上述のＣｏＳｉ２で見られたようなｐｏｌｙ−ＳｉＧｅとの激しい不整合は生じないが、より耐熱性を向上させるために「引き出し電極２８の下層側にＳｉｘ（ＧｅｙＣ１−ｙ）１−ｘ化合物層２８ａを用いる」という提案がされている（例えば、特許文献１参照）。
【０００４】
この特許文献１の要旨は、ゲート電極またはソース／ドレイン拡散層との界面不整合を小さくすることによって、後熱工程後のショットキー障壁変化と、それに伴うコンタクト抵抗の変化を抑制する、というものである。
【０００５】
ところで、上記耐熱性とは別に、高温の熱工程後にＮｉシリサイドのシート抵抗が増加してしまうという問題が知られている。この原因としては、高比抵抗のＮｉＳｉ２の形成（相転移）や凝集が考えられている。
【０００６】
その対策として、Ｎｉ／Ｓｉ及びＮｉ／ＳｉＧｅ界面にＣｏ中間層を導入する報告がされている（例えば、非特許文献２参照）。しかしながら、製造プロセスが増加する等の集積化する上での課題が増えることになる。
【０００７】
【特許文献１】
特開平１１−２１４６８０号公報（段落番号［００１９］、図１）
【０００８】
【非特許文献１】
Ｚ．Ｗａｎｇ，Ｄ．Ｂ．Ａｌｄｒｉｃｈ，Ｙ．Ｌ．Ｃｈｅｎ，Ｄ．Ｅ．Ｓａｙｅｒｓ ａｎｄ Ｒ．Ｊ．Ｎｅｍａｎｉｃｈ，Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ，Ｖｏｌ．２７０ （１９９５） ５５５−５６０．
【０００９】
【非特許文献２】
Ｊ−Ｓ．Ｍａａ，Ｄ．Ｊ．Ｔｗｅｅｔ，Ｙ．Ｏｎｏ，Ｌ．Ｓｔｅｃｋｅｒ ａｎｄ Ｓ．Ｔ．Ｈｓｕ，Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．６７０， Ｋ６．９．１ （２００１）．
【００１０】
【発明が解決しようとする課題】
上記のように従来の半導体装置及びその製造方法は、サリサイドプロセスを適用する際に、コンタクト材料としてＮｉＳｉを用いた場合、高温の後熱工程によりソース／ドレイン領域やゲート電極との界面抵抗の上昇、シート抵抗の上昇といった耐熱性の問題があった。
【００１１】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、コンタクト材料としてＮｉＳｉを用いる場合に、高温の後熱工程によりソース／ドレイン領域やゲート電極との界面抵抗の上昇やシート抵抗の上昇などの耐熱性の問題を回避してトランジスタのスイッチング速度を高速化できる半導体装置を提供することにある。
【００１２】
また、本発明の他の目的は、製造歩留まりと信頼性を向上できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板の主表面領域中に形成されるソース／ドレイン領域と、前記ソース／ドレイン領域間のチャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極と、前記ゲート電極上に形成され、ＮｉＳｉ１−ｙＧｅｙからなる第１の金属シリサイド膜と、前記ソース／ドレイン領域上にそれぞれ形成され、ＮｉＳｉからなる第２，第３の金属シリサイド膜とを有するＭＯＳＦＥＴを備えることを特徴としている。
【００１４】
上記のような構成によれば、コンタクト材料としてＮｉＳｉを用いる場合に、高温の後熱工程によりソース／ドレイン領域やゲート電極との界面抵抗の上昇やシート抵抗の上昇などの耐熱性の問題を回避してトランジスタのスイッチング速度を高速化できる。
【００１５】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にＧｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極を形成する工程と、前記半導体基板の主表面領域中に不純物を導入してソース／ドレイン領域を形成する工程と、前記ゲート電極上及び前記ソース／ドレイン領域上にＮｉ膜を形成する工程と、熱処理を行って、前記ゲート電極上のＮｉ膜をＮｉＳｉ１−ｙＧｅｙ膜に置換し、且つ前記ソース／ドレイン領域上のＮｉ膜をＮｉＳｉ膜に置換する工程とを具備することを特徴としている。
【００１６】
上記のような製造方法によれば、種々のパターン部でのシート抵抗の上昇を抑制できるので、製造歩留まりと信頼性を向上できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態に係る半導体装置について説明するためのもので、ＭＯＳＦＥＴの断面図である。
【００１８】
基板１は、Ｎ型シリコン基板またはＰ型シリコン基板であり、この基板１の主表面には例えば埋め込み素子分離法等により素子分離構造２が形成されている。また、この素子分離構造２で区画された基板１の能動素子領域中には、Ｐ型またはＮ型のウェル領域３が形成されている。このウェル領域３内には、チャンネル領域を挟むようにソース／ドレイン領域ＳＯ，ＤＲが形成されている。このソース／ドレイン領域ＳＯ，ＤＲは、ソース／ドレイン・エクステンションを有する構造であり、高濃度の不純物拡散領域９，９と、これらの領域９，９におけるチャンネル領域の近傍に設けられた低濃度の不純物拡散領域６，６とで形成される。このソース／ドレイン領域ＳＯ，ＤＲにおける、上記高濃度の不純物拡散領域９，９上には、サリサイドプロセスにより金属シリサイド膜（ＮｉＳｉ）１０ａが形成されている。
【００１９】
上記ソース／ドレイン領域ＳＯ，ＤＲ間のチャネル領域上には、ゲート絶縁膜４が形成されている。このゲート絶縁膜４の材料は、シリコン酸化膜でも良いが、シリコン窒化膜を含んでいる方が好ましい。上記ゲート絶縁膜４上には、ゲート電極５が形成されている。このゲート電極５は、ｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２層の一層構造、あるいはｐｏｌｙ−Ｓｉ層上にｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２層が積層された二層構造になっている。このｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２層は、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２、より好ましくは０．０４≦ｘ≦０．１６）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘが好適であり、ここではその一例としてｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２を用いている。
【００２０】
上記ゲート電極５上には、サリサイドプロセスにより金属シリサイド膜（ＮｉＳｉ１−ｙＧｅｙ（ｙはｘとほぼ等しい）、例えばＮｉＳｉ０．８８Ｇｅ０．１２）１０ｂが形成されている。上記ゲート電極５の側壁部には、後酸化膜７，７としてのシリコン酸化膜と、側壁絶縁膜８，８が設けられている。上記側壁絶縁膜８，８は、上記したようなソース／ドレイン領域ＳＯ，ＤＲを形成するために製造プロセス上で必要な構造であり、例えばシリコン窒化膜及びシリコン酸化膜からなる。なお、上記ゲート電極５の側壁部には、オフセットスペーサが設けられていても良い。
【００２１】
上記ＭＯＳＦＥＴ上には、例えばシリコン窒化膜１１とシリコン酸化膜１２とからなる層間絶縁膜が形成されている。この層間絶縁膜の上記ソース／ドレイン領域ＳＯ，ＤＲ（金属シリサイド１０ａ，１０ａ）に対応する位置、及びゲート電極５（金属シリサイド１０ｂ）に対応する位置には、コンタクトホール１５−１，１５−２，１５−３が形成されている。これらコンタクトホール１５−１，１５−２，１５−３内には、ＴｉＮまたはＴｉＮとＴｉが積層されたバリアメタル層１３−１，１３−２，１３−３を介在してタングステン（Ｗ）プラグ１４−１，１４−２，１４−３が埋め込み形成されている。
【００２２】
そして、上記層間絶縁膜上に、上記Ｗプラグ１４−１，１４−２，１４−３とそれぞれ電気的に接続された状態で、ソース配線１６−１、ドレイン配線１６−２及びゲート配線１６−３等の引き出し電極が形成されている。
【００２３】
本実施の形態で示したように、ＭＯＳＦＥＴのゲート電極材料として、ｘ（０＜ｘ＜０．２、より好ましくは０．０４≦ｘ≦０．１６）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を用いることにより、ゲート電極５上の金属シリサイド１０ｂのシート抵抗の上昇を抑制することができる。これによって、トランジスタの寄生抵抗を低減でき、スイッチング速度を高速化できる。
【００２４】
ところで、上述したようにゲート電極５としては、ｐｏｌｙ−Ｓｉ１−ｘＧｅｘの一層構造や、ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ／ｐｏｌｙ−Ｓｉといった二層構造（ｐｏｌｙ−Ｓｉがゲート絶縁膜との界面側）が用いられるが、このときのｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層の膜厚が薄いと、ＮｉがＳｉ１−ｘＧｅｘを突き抜けてＳｉと優先的に反応してしまう。Ｎｉの場合、反応によって消費する下地Ｓｉ１−ｘＧｅｘの膜厚は、反応前のＮｉ膜厚と同程度である。また、ＮｉＳｉ１−ｙＧｅｙ／Ｓｉ１−ｘＧｅｘ界面のモフォロジ荒れによるマージンを考慮すると、反応前のＮｉ膜厚の少なくとも２倍程度の膜厚が好ましい。
【００２５】
なお、実験によれば、Ｓｉ１−ｘＧｅｘの膜厚が薄いときには、シート抵抗の上昇が見られ、断面ＴＥＭ観察を行ったところＮｉシリサイドがＳｉ１−ｘＧｅｘを突き抜けてＳｉと反応して凝集していた。これは、Ｎｉ−Ｇｅの結合よりＮｉ−Ｓｉの結合の方がエネルギー的に安定なために、ＮｉＳｉ１−ｙＧｅｙよりもＮｉＳｉへ進んだためと考えれる。
【００２６】
次に、上記図１に示したＭＯＳＦＥＴの製造方法について説明する。図２乃至図６はそれぞれ、上記図１に示したＭＯＳＦＥＴの製造方法を工程順に示す断面図である。
【００２７】
まず、図２に示すように、Ｐ型シリコン基板あるいはＮ型シリコン基板１に、例えば埋め込み素子分離法等により、深さ３００ｎｍ程度の素子分離構造２を形成する。その後、熱酸化を行って能動素子領域上に１０ｎｍ程度のシリコン酸化膜を形成し、この酸化膜越しに上記基板１中に不純物をイオン注入し、ウェル領域３及びチャンネルストッパを形成する。この時の、典型的なイオン注入条件としては、例えばＰウェル領域を形成する場合にはボロン（Ｂ）を加速エネルギー２６０ＫｅＶ、ドーズ量２．０×１０１３ｃｍ−２の条件、Ｎウェル領域ではリン（Ｐ）を加速エネルギー５００ＫｅＶ、ドーズ量２．５×１０１３ｃｍ−２の条件である。
【００２８】
その後、図３に示すように、能動素子領域上にゲート絶縁膜４（Ｓｉ３Ｎ４、ＳｉＯ２＋Ｓｉ３Ｎ４、またはＳｉＯｘＮｙ＋Ｓｉ３Ｎ４）を１〜５ｎｍの厚さに形成した後、このゲート絶縁膜４上に例えばｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２（またはｐｏｌｙ−Ｓｉ、ｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２の順に）を成膜してパターニングすることによりゲート電極５を形成する。引き続き、後酸化工程を行って上記基板１の主表面上、上記ゲート電極５の上面と側壁にそれぞれ後酸化膜７を形成する。次に、必要に応じて上記ゲート電極５の側壁にオフセットスペーサを形成した後（図示せず）、上記ゲート電極５をマスクにして、基板１の主表面領域中にイオン注入を行って、ソース／ドレイン・エクステンション（低濃度の不純物拡散領域６，６）を形成する。上記エクステンションを形成するための典型的なイオン注入条件は、Ｎ型では砒素（Ａｓ）を加速エネルギー１０ＫｅＶ、ドーズ量５×１０１４ｃｍ−２の条件、Ｐ型ではＢＦ２を加速エネルギー７ＫｅＶ、ドーズ量５×１０１４ｃｍ−２の条件である。
【００２９】
次に、図４に示すように、８００℃程度の活性化ＲＴＡ（急速熱アニール処理）を施した後、ＣＶＤ法、異方性エッチング法等の技術によりシリコン窒化膜及びシリコン酸化膜からなる側壁絶縁膜８，８を形成する。その後、上記ゲート電極５及び側壁絶縁膜８，８をマスクにして、基板１の主表面領域中にイオン注入を行うことによって、深い接合部（高濃度の不純物拡散領域９，９）を形成する。この深い接合部を形成するための典型的なイオン注入条件は、Ｎ型ではＡｓを加速エネルギー５０ＫｅＶ、ドーズ量７×１０１５ｃｍ−２の条件、Ｐ型ではＢを加速エネルギー５ＫｅＶ、ドーズ量４×１０１５ｃｍ−２の条件である。その後、約１０００℃程度の活性化ＲＴＡを行うことによって、ソース／ドレイン領域ＳＯ，ＤＲとして働く不純物拡散層のドーパントの活性化を行う。
【００３０】
次に、上記後酸化膜７がソース／ドレイン領域ＳＯ，ＤＲ上及びゲート電極５上に残存していれば薬液処理により剥離する。その後、スパッタ法（あるいはＣＶＤ法）を用いて全面にＮｉ膜を成膜する。このＮｉ膜の膜厚は、１０〜１５ｎｍ程度とする。Ｎｉ膜の膜厚を厚くすればするほど、凝集によるシート抵抗の上昇は抑制できるが、逆に接合リークレベルが上昇するので、上記１０〜１５ｎｍ程度が好ましい。次に、５００℃のＲＴＡによりソース／ドレイン領域ＳＯ，ＤＲ上及びゲート電極５上のＮｉ膜を、それぞれ金属シリサイド膜（ＮｉＳｉ）１０ａ及び金属シリサイド膜（ＮｉＳｉ０．８８Ｇｅ０．１２）１０ｂに置換する。ＲＴＡ温度が４５０℃以下のように低い場合には、反応が十分進まずにＮｉ２Ｓｉ０．８８Ｇｅ０．１２がＮｉＳｉ０．８８Ｇｅ０．１２表面に残存していた。このＮｉ２Ｓｉ０．８８Ｇｅ０．１２が残存した状態で、ＨＣｌとＨ２Ｏ２やＯ３を含んだ薬液処理を行うと、過剰なＮｉと薬液が反応して膜剥がれを生じていた。また、剥がれ部を分析するとその箇所のＮｉは消失し、ＳｉＯ２層が観察された。次いで、未反応の金属（Ｎｉ膜）を選択エッチングにより除去すると、図５に示すようになる。
【００３１】
その後、図６に示すように、全面にシリコン窒化膜１１及びシリコン酸化膜１２を層間絶縁膜として堆積形成後、ＣＭＰ処理により表面の平坦化を行う。次いで、ＲＩＥにより、ソース／ドレイン領域ＳＯ，ＤＲ及びゲート電極５の引き出し電極形成のためのコンタクトホール１５−１，１５−２，１５−３を開口する。そして、ＴｉをＣＶＤ成膜した後、Ｎ２雰囲気（あるいはＮＨ３雰囲気、またはＦＧ（３％のＨ２を含むＮ２）雰囲気）中で５５０℃程度の温度により６０分間のアニールを施して窒化することにより、少なくとも一部をＴｉＮとしたバリアメタル層１３−１，１３−２，１３−３を形成する。このアニールは、金属シリサイド１０ａ，１０ｂ形成後の最高温度熱工程となっている。更に、ＣＶＤ法によりタングステン（Ｗ）プラグ１４−１，１４−２，１４−３を埋め込み形成し、ＣＭＰを行うことにより層間絶縁膜の表面を平坦化する。
【００３２】
その後、アルミニウム等の金属を蒸着した後、パターニングしてソース配線１６−１、ドレイン配線１６−２及びゲート配線１６−３等の引き出し電極を形成し、図１に示したようなＭＯＳＦＥＴを形成する。
【００３３】
本実施の形態で重要なのは、ゲート電極材料であるｐｏｌｙ−Ｓｉ１−ｘＧｅｘのＧｅ／（Ｓｉ＋Ｇｅ）組成比である。図７は、ｐチャネル型ＭＯＳＦＥＴのボロン（Ｂ）がドープされたゲート電極（ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ）上に形成された金属シリサイド（ＮｉＳｉ１−ｙＧｅｙ）膜のＧｅ濃度（Ｇｅ ｃｏｎｃｅｎｔｒａｔｉｏｎ）とゲート電極上の金属シリサイドのシート抵抗（Ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）との関係を示している。換言すれば、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比に対するシート抵抗の依存性を示している。図７から明らかなように、組成比Ｇｅ／（Ｓｉ＋Ｇｅ）が０〜０．１６（０〜１６％）の範囲ではシート抵抗はほとんど変化しないが、０．２（２０％）以上においてシート抵抗の急激な上昇が見られる。
【００３４】
この傾向は、ｎチャネル型ＭＯＳＦＥＴのリン（Ｐ）または砒素（Ａｓ）をドープしたゲート電極ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ上の金属シリサイド（ＮｉＳｉ１−ｙＧｅｙ）膜においても同様であった。
【００３５】
ところで、実際のデバイスでは、図８（ａ）に示すようなｐ型及びｎ型の不純物の重ね打ち部や、図８（ｂ）に示すようなＰＥＰの合わせずれ等によるノンドープ部が存在する。
【００３６】
図９は、上記図８（ｂ）に相当するノンドープ部を持つゲート電極（ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ）上の金属シリサイド（ＮｉＳｉ１−ｙＧｅｙ）膜におけるＧｅ濃度（Ｇｅ ｃｏｎｃｅｎｔｒａｔｉｏｎ）とシート抵抗（Ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）との関係を示している。すなわち、シート抵抗のＧｅ／（Ｓｉ＋Ｇｅ）組成比に対する依存性を示している。この場合は、図７に示した場合とは傾向が全く異なり、ゲート電極（ｐｏｌｙ−Ｓｉ１−ｘＧｅｘ）のＧｅ／（Ｓｉ＋Ｇｅ）組成比が０に対応するゲート電極（ｐｏｌｙ−Ｓｉ）でシート抵抗の上昇が見られた。物理解析として、断面ＳＥＭ観察及びＥＤＸ分析を行ったところ、ｐｏｌｙ−Ｓｉ層を含むゲート電極上のＮｉＳｉ膜ではＮｉＳｉ２膜への相転移を伴って凝集が生じていることが観測された。一方、本実施の形態に用いたｐｏｌｙ−Ｓｉ０．８８Ｇｅ０．１２層を含むゲート電極上のＮｉＳｉ０．８８Ｇｅ０．１２膜では相転移は観測されなかった。
【００３７】
ここで、図９に示したｐｏｌｙ−ＳｉとＳｉ１−ｘＧｅｘの結晶粒径は、ほぼ同じものを用いた。耐熱性の傾向としては、この結晶粒径が大きくなるほど凝集が進み易く、シート抵抗も上昇する。また、結晶粒径が小さい場合には凝集は進みにくいが、ＮｉＳｉ２への相転移が起こりやすく、これに伴うシート抵抗上昇が見られた。
【００３８】
上記実施の形態で示したように、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２、より好ましくは０．０４≦ｘ≦０．１６）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極材料を選択することにより、上記不純物をドープしたｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極と、ノンドープのｐｏｌｙ−Ｓｉ１−ｘＧｅｘからなるゲート電極の双方のシート抵抗の上昇を抑制することができる。
【００３９】
従って、金属シリサイド形成後に熱工程を施したＭＯＳＦＥＴにおいて、ゲート電極上の金属シリサイドのシート抵抗の上昇を抑制できる。このシート抵抗の上昇の抑制によって、それに伴うトランジスタの寄生抵抗の低減によるスイッチング速度の高速化が可能となる。しかも、種々のパターン部、例えばＰＥＰの合わせずれによるノンドープ部でのシート抵抗の上昇も抑制できるので、製造歩留まりと信頼性を向上できる。
【００４０】
なお、上述した実施の形態では、ＮｉとＳｉＧｅの組み合わせを、ゲート電極について説明した。しかしながら、これとは別に、ソース／ドレイン領域のＳｉ基板上にＳｉやＳｉＧｅをエピタキシャル成長させて、接合深さを稼ぐ試みが検討されている。この場合についても、ゲート電極上と同様Ｇｅ濃度を上述したような低濃度にすることにより、Ｎｉシリサイドの凝集、及びＮｉＳｉ２への相転移抑制が可能である。
【００４１】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、コンタクト材料としてＮｉＳｉを用いる場合に、高温の後熱工程によるゲート電極のシート抵抗の上昇といった耐熱性の問題を回避してトランジスタのスイッチング速度を高速化できる半導体装置が得られる。
【００４３】
また、製造歩留まりと信頼性を向上できる半導体装置の製造方法が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置について説明するためのもので、ＭＯＳＦＥＴの断面構成図。
【図２】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、第１の工程の断面図。
【図３】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、図２に続く第２の工程の断面図。
【図４】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、図３に続く第３の工程の断面図。
【図５】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、図４に続く第４の工程の断面図。
【図６】本発明の実施の形態に係る半導体装置の製造方法について説明するためのもので、図１のＭＯＳＦＥＴの製造方法を工程順に示しており、図５に続く第５の工程の断面図。
【図７】ｐチャネル型ＭＯＳＦＥＴのボロンがドープされたゲート電極上に形成された金属シリサイド膜のＧｅ濃度とシート抵抗との関係を示す図。
【図８】実際のデバイスにおけるｐ型及びｎ型の不純物の重ね打ち部と、ＰＥＰの合わせずれ等によるノンドープ部の概念について説明するための図。
【図９】ノンドープ部を持つゲート電極上の金属シリサイド膜におけるＧｅ濃度とシート抵抗との関係を示す図。
【符号の説明】
１…基板（Ｎ型シリコン基板またはＰ型シリコン基板）
２…素子分離構造
３…ウェル領域
４…ゲート絶縁膜
５…ゲート電極
６…低濃度の不純物拡散領域
７…後酸化膜（シリコン酸化膜）
８…側壁絶縁膜（シリコン窒化膜及びシリコン酸化膜）
９…高濃度の不純物拡散領域
１０ａ，１０ｂ…金属シリサイド膜
１１…シリコン窒化膜
１２…シリコン酸化膜
１３−１，１３−２，１３−３…バリアメタル層
１４−１，１４−２，１４−３…第１乃至第３の金属（タングステン）プラグ
１５−１，１５−２，１５−３…第１乃至第３のコンタクトホール
１６−１，１６−２，１６−３…配線
ＳＯ，ＤＲ…ソース／ドレイン領域
Claims (14)
- 半導体基板と、
前記半導体基板の主表面領域中に形成されるソース／ドレイン領域と、
前記ソース／ドレイン領域間のチャネル領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極と、
前記ゲート電極上に形成され、ＮｉＳｉ１−ｙＧｅｙからなる第１の金属シリサイド膜と、
前記ソース／ドレイン領域上にそれぞれ形成され、ＮｉＳｉからなる第２，第３の金属シリサイド膜と
を有するＭＯＳＦＥＴを備えることを特徴とする半導体装置。 - Ｇｅ／（Ｓｉ＋Ｇｅ）組成比は、より好ましくは０．０４≦ｘ≦０．１６の範囲内であることを特徴とする請求項１に記載の半導体装置。
- 前記ＭＯＳＦＥＴ上に形成される層間絶縁膜と、前記層間絶縁膜の前記ゲート電極上に形成された第１のコンタクトホール内に形成される第１の金属プラグと、前記第１の金属プラグと前記第１の金属シリサイド膜との間に介在される第１のバリアメタル層と、前記層間絶縁膜の前記ソース／ドレイン領域上にそれぞれ形成された第２，第３のコンタクトホール内に形成される第２，第３の金属プラグと、前記第２，第３の金属プラグと前記第２の金属シリサイド膜との間に介在される第２，第３のバリアメタル層とを更に具備することを特徴とする請求項１または２に記載の半導体装置。
- 前記第１乃至第３の金属プラグはタングステンであり、前記第１乃至第３のバリアメタル層はＴｉＮを含むことを特徴とする請求項３に記載の半導体装置。
- 前記ゲート電極におけるｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層の膜厚は、前記第１の金属シリサイド膜の膜厚の少なくとも２倍であることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体装置。
- 前記半導体基板中に形成されるウェル領域を更に具備し、前記ソース／ドレイン領域は前記ウェル領域中に形成され、且つ前記ソース／ドレイン領域は、ソース／ドレイン・エクステンションを有する構造であり、高濃度の第１，第２の不純物拡散領域と、これら第１，第２の不純物拡散領域におけるチャンネル領域の近傍に設けられる低濃度の第３，第４の不純物拡散領域とを有することを特徴とする請求項１乃至５いずれか１つの項に記載の半導体装置。
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にＧｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極を形成する工程と、
前記半導体基板の主表面領域中に不純物を導入してソース／ドレイン領域を形成する工程と、
前記ゲート電極上及び前記ソース／ドレイン領域上にＮｉ膜を形成する工程と、
熱処理を行って、前記ゲート電極上のＮｉ膜をＮｉＳｉ１−ｙＧｅｙ膜に置換し、且つ前記ソース／ドレイン領域上のＮｉ膜をＮｉＳｉ膜に置換する工程と
を具備することを特徴とする半導体装置の製造方法。 - Ｇｅ／（Ｓｉ＋Ｇｅ）組成比は、より好ましくは０．０４≦ｘ≦０．１６の範囲内であることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記ＮｉＳｉ１−ｙＧｅｙ膜上、及び前記ＮｉＳｉ膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜における前記ゲート電極上及び前記ソース／ドレイン領域上に対応する位置にそれぞれ第１乃至第３のコンタクトホールを形成する工程と、前記第１乃至第３のコンタクトホール内に第１乃至第３のバリアメタル層を形成する工程と、前記第１乃至第３のコンタクトホール内の前記第１乃至第３のバリアメタル層上に第１乃至第３の金属プラグを埋め込み形成する工程とを更に具備することを特徴とする請求項７または８に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜を形成する工程の前に、前記半導体基板の主表面に素子分離構造を形成する工程と、前記素子分離構造で区画された能動素子領域にウェル領域を形成する工程とを更に具備することを特徴とする請求項７乃至９いずれか１つの項に記載の半導体装置の製造方法。
- 前記ソース／ドレイン領域を形成する工程は、前記ゲート電極をマスクにして前記半導体基板の主表面領域中に不純物をイオン注入して低濃度の第１，第２の不純物拡散領域を形成する工程と、前記ゲート電極の側壁部に側壁絶縁膜を形成する工程と、前記ゲート電極及び前記側壁絶縁膜をマスクにして前記半導体基板の主表面領域中に不純物をイオン注入して高濃度の第３，第４の不純物拡散領域を形成する工程とを含むことを特徴とする請求項７乃至１０いずれか１つの項に記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程は、前記半導体基板の主表面上及び前記ゲート電極の上面及び側壁部にシリコン窒化膜を堆積形成する工程と、前記シリコン窒化膜上にシリコン酸化膜を堆積形成する工程とを含むことを特徴とする請求項９乃至１１いずれか１つの項に記載の半導体装置の製造方法。
- 前記第１乃至第３のバリアメタル層を形成する工程は、前記層間絶縁膜上及び前記第１乃至第３のコンタクトホール内にＴｉ膜を形成する工程と、前記Ｔｉ膜を窒化することにより少なくとも一部をＴｉＮ膜にする工程とを含むことを特徴とする請求項９乃至１２いずれか１つの項に記載の半導体装置の製造方法。
- 第１乃至第３の金属プラグを埋め込み形成する工程は、前記層間絶縁膜上及び前記第１乃至第３のコンタクトホール内に、ＣＶＤ法によりタングステンを形成する工程と、ＣＭＰを行って平坦化し、前記タングステンを前記第１乃至第３のコンタクトホール内に残存させることにより、第１乃至第３の金属プラグを形成する工程とを含むことを特徴とする請求項９乃至１３いずれか１つの項に記載の半導体装置の製造方法。
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