JP2004128162A - 半導体装置 - Google Patents

Abstract

【課題】４トランジスタの直列体において、バイアス電圧を２トランジスタに印加し、入力信号振幅をバイアス電圧に応じて調整することによりゲート絶縁膜の印加電圧を緩和する回路において、出力信号に対する出力トランジスタのしきい値電圧の変動が及ぼす影響を低減する。
【解決手段】バイアス電圧（ＶＮ，ＶＰ）を、出力トランジスタ（ＮＱ０，ＰＱ０）のしきい値電圧（ＶＴＮ，ＶＴＰ）の変動が出力電流に及ぼす影響を低減するように生成する。具体的に、バイアス電圧を、出力トランジスタの駆動電流量に含まれるしきい値電圧成分を相殺するように、しきい値電圧成分（２・ＶＴＮ，２・｜ＶＴＰ｜）を含むように生成する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特にＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される半導体装置に関する。より特定的には、この発明は、ＭＯＳトランジスタのゲート絶縁膜に印加される電圧が低減される半導体装置に関する。より特定的には、この発明は、ＭＯＳ型出力回路において、プロセスパラメータのばらつきの影響を受けることなくＭＯＳトランジスタのゲート絶縁膜の信頼性を保証しつつ安定に出力信号を生成するための構成に関する。より具体的には、この発明は、画像表示装置の表示素子選択信号を生成する回路の構成に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を用いた回路は、消費電力が小さいという利点を有しており、集積回路などの用途において広く用いられている。
【０００３】
ＭＯＳトランジスタにおいては、絶縁膜により基板領域から分離された制御電極（ゲート）に電圧を印加して、このＭＯＳトランジスタの導通／非導通を制御する。このゲート直下の絶縁膜（ゲート絶縁膜）が絶縁破壊を生じると、ゲートと基板領域とが短絡して大電流が流れる。したがって、このゲート絶縁膜の耐圧特性を十分に保証する必要がある。特に、素子が微細化されると、一般に、このゲート絶縁膜の膜厚も薄くされ、そのゲートに印加される電圧の許容範囲を低くすることにより、ゲート絶縁膜の耐圧特性が一般に保証される。
【０００４】
ゲート絶縁膜に印加される電圧が許容範囲内であっても、長期にわたってゲートに電圧が印加されると、ゲート絶縁膜に電圧ストレスが印加され、このストレスが累積されて、ゲート絶縁膜の破壊が生じる。このような現象は、ゲート絶縁膜の経時的絶縁破壊（ＴＤＤＢ）として知られている。このようなゲート絶縁膜の破壊を防止するために、ゲート絶縁膜に印加される電圧を低減する構成が、特許文献１（特開平１１−１４９７７３）において示されている。
【０００５】
図２６は、上述の特許文献１に示されるＣＭＯＳインバータの構成を示す図である。図２６において、ＣＭＯＳインバータは、ソースが電源電圧ＶＣＣを受ける電源ノード９００に結合され、かつそのゲートに入力信号ＩＮ２を受けるＰチャネルＭＯＳトランジスタＰＱ０と、そのソースが接地電圧ＶＳＳを受ける接地ノード９０２に接続されかつそのゲートに入力信号ＩＮ１を受けるＮチャネルＭＯＳトランジスタＮＱ０と、これらのＭＯＳトランジスタＰＱ０およびＮＱ０のゲート絶縁膜に印加される電圧を緩和する電圧緩和回路９０５を含む。
【０００６】
電圧緩和回路９０５は、ＭＯＳトランジスタＰＱ０と出力ノード９１０の間に接続されかつそのゲートにバイアス電圧ＶＰを受けるＰチャネルＭＯＳトランジスタＰＱ１と、出力ノード９１０とＭＯＳトランジスタＮＱ０の間に接続されかつそのゲートにバイアス電圧ＶＮを受けるＮチャネルＭＯＳトランジスタＮＱ１を含む。
【０００７】
バイアス電圧ＶＰは、電源電圧ＶＣＣに基づいて生成され、バイアス電圧ＶＮは、接地電圧ＶＳＳに基づいて生成される。出力ノード９１０から、出力信号ＯＵＴ０が出力され、ＭＯＳトランジスタＰＱ０およびＰＱ１の接続ノード９１１から、出力信号ＯＵＴ２が出力され、ＭＯＳトランジスタＮＱ１およびＮＱ０接続ノードから、出力信号ＯＵＴ１が出力される。
【０００８】
入力信号ＩＮ１は、接地電圧と電圧ＶＮ−ＶＴＮの間で変化し、入力信号ＩＮ２は、電源電圧ＶＣＣと電圧ＶＰ−ＶＴＰの間で変化する。電圧ＶＴＰおよびＶＴＰは、それぞれ、ＮチャネルＭＯＳトランジスタＮＱ０およびＮＱ１のしきい値電圧を示し、電圧ＶＴＰは、ＰチャネルＭＯＳトランジスタＰＱ０およびＰＱ１のしきい値電圧を示す。入力信号ＩＮ１およびＩＮ２の振幅を制限することにより、ＭＯＳトランジスタＰＱ０およびＮＱ０のゲート絶縁膜に印加される電圧を緩和する。
【０００９】
図２７は、この図２６に示すバイアス電圧ＶＰおよびＶＮの電源電圧依存性を示す図である。図２７において、縦軸に、電圧を示し、横軸に電源電圧ＶＣＣの電圧レベルを示す。バイアス電圧ＶＰは、電源電圧ＶＣＣから電圧Ｖ０だけ低い電圧レベルであり、電源電圧ＶＣＣとともに直線的に増加する。一方、バイアス電圧ＶＮは、電源電圧ＶＣＣが電圧Ｖ０を超えると、この電圧Ｖ０に固定される。バイアス電圧ＶＮは、電源電圧ＶＣＣが、電圧Ｖ０を超えるまで、電源電圧ＶＣＣとともに増大する。電圧Ｖ０は、例えば２Ｖであり、ＭＯＳトランジスタのしきい値電圧の絶対値は、１Ｖよりも低いため、この電圧Ｖ０は、２・ＶＴＮおよび２・｜ＶＴＰ｜よりも高い電圧レベルである。
【００１０】
図２８は、ハイレベル信号出力時の入出力信号の電圧レベルを示す図である。図２８に示すように、入力信号ＩＮ１が、接地電圧ＶＳＳ（＝０Ｖ）に設定され、入力信号ＩＮ２が、電圧ＶＰ＋｜ＶＴＰ｜に設定される。この状態においては、ＭＯＳトランジスタＮＱ０はゲートおよびソースが同一電圧レベルであり、非導通状態を維持する。出力信号ＯＵＴ１は、ＭＯＳトランジスタＮＱ１のソースフォロワ動作により、電圧ＶＮ−ＶＴＮの電圧レベルに設定される。
【００１１】
一方、ＭＯＳトランジスタＰＱ０は、ゲートに、入力信号ＩＮ２として、電圧ＶＰ＋｜ＶＴＰ｜を受ける。バイアス電圧ＶＰは、ＶＣＣ−Ｖ０であり、電圧Ｖ０は、２・｜ＶＴＰ｜よりも高い電圧レベルである。したがって、入力信号ＩＮ２が、電圧ＶＰ＋｜ＶＴＰ｜の場合、ＭＯＳトランジスタＰＱ０が導通し、出力信号ＯＵＴ２の電圧レベルは、電源電圧ＶＣＣレベルとなる。また、バイアス電圧ＶＰは、電源電圧ＶＣＣよりも、２・｜ＶＴＰ｜以上低いため、ＭＯＳトランジスタＰＱ１も導通し、出力信号ＯＵＴ０も、電源電圧ＶＣＣレベルとなる。
【００１２】
この図２８に示す電圧印加条件下においては、ＭＯＳトランジスタＰＱ０のゲート絶縁膜に印加される電圧は、次式で表される。
【００１３】
ＶＣＣ−ＶＰ−｜ＶＴＰ｜＝Ｖ０−｜ＶＴＰ｜≧｜ＶＴＰ｜
ＭＯＳトランジスタＰＱ１においては、そのゲート絶縁膜に、電圧ＶＣＣ−ＶＰ（＝Ｖ０）の電圧が印加される。ＭＯＳトランジスタＮＱ１においては、そのゲート絶縁膜に、電圧ＶＣＣ−ＶＮが印加される。ＭＯＳトランジスタＮＱ０において、ゲート絶縁膜に、電圧ＶＮ−ＶＴＮ≦Ｖ０−ＶＴＮが印加される。
【００１４】
したがって、これらのＭＯＳトランジスタＰＱ０、ＰＱ１、ＮＱ１およびＮＱ０のゲート絶縁膜には、電源電圧ＶＣＣよりも低い電圧が印加されるだけである。電源電圧が高い場合においても、確実にこれらのＭＯＳトランジスタのゲート絶縁膜に印加される電圧を低減することができ、ゲート絶縁膜の信頼性を保証することができる。
【００１５】
図２９は、ローレベル信号を出力する際の入出力信号の電圧レベルを示す図である。このローレベル信号出力時においては、入出力ＩＮ１は、電圧ＶＮ−ＶＴＮ≧ＶＴＮに設定され、入力信号ＩＮ２が、電源電圧ＶＣＣレベルに設定される。この状態においては、ＭＯＳトランジスタＰＱ０はオフ状態であるため、出力信号ＯＵＴ２は、ＭＯＳトランジスタＰＱ１のソースフォロア動作により、電圧ＶＰ＋｜ＶＴＰ｜の電圧レベルに維持される。
【００１６】
一方、ＭＯＳトランジスタＮＱ０は、この入力信号ＩＮ１の電圧ＶＮ−ＶＴＮに従ってオン状態となり、出力信号ＯＵＴ１を接地電圧ＶＳＳ（＝０Ｖ）に設定する。ここで、バイアス電圧ＶＮは、２・ＶＴＮよりも高い電圧レベルにある。したがって、ＭＯＳトランジスタＮＱ１も、オン状態となり、出力信号ＯＵＴ０は、接地電圧ＶＳＳ（＝０Ｖ）となる。
【００１７】
この図２９に示す電圧印加条件下においても、ＭＯＳトランジスタＰＱ０のゲート絶縁膜に印加される電圧は、電圧ＶＣＣ−ＶＰ−｜ＶＴＰ｜である。ＭＯＳトランジスタＰＱ１のゲート絶縁膜に印加される電圧は、最大ＶＰとなる（出力信号ＯＵＴ０は、接地電圧レベル）。ＭＯＳトランジスタＮＱ１においては、そのゲート絶縁膜に印加される電圧は、バイアス電圧ＶＮに等しい。またＭＯＳトランジスタＮＱ０においても、そのゲート絶縁膜に印加される電圧は、ＶＮ−ＶＴＮとなる。
【００１８】
したがって、この場合においても、ＭＯＳトランジスタＰＱ０、ＰＱ１、ＮＱ１およびＮＱ０のゲート絶縁膜に印加される電圧は、電源電圧ＶＣＣよりも低くすることができる。
【００１９】
出力信号ＯＵＴ０は、電源電圧ＶＣＣと接地電圧の間で変化する大振幅の信号である。一方、出力信号ＯＵＴ１は、接地電圧ＶＳＳと電圧ＶＮ−ＶＴＮの間で変化する小振幅信号であり、また出力信号ＯＵＴ２も、電源電圧ＶＣＣと電圧ＶＰ＋｜ＶＴＰ｜の間で変化する小振幅の信号である。
【００２０】
入力信号ＩＮ１およびＩＮ２の電圧レベルを設定し、または出力信号ＯＵＴ０−ＯＵＴ２の電圧レベルを設定するためには、バイアス電圧ＶＰおよびＶＮを安定に生成する必要がある。前述の特許文献１においては、このバイアス電圧ＶＰおよびＶＮを、カレントミラー回路を利用して生成する構成を示している。
【００２１】
図３０は、前述の特許文献１に示されるバイアス電圧発生回路の構成を示す図である。図３０において、バイアス電圧発生回路は、電源線９２０と出力ノード９２４の間に直列に接続されるそれぞれが、ゲートおよびドレインが相互接続されるＮチャネルＭＯＳトランジスタＮＱＴ１およびＮＱＴ２と、出力ノード９２４と接地線９２２の間に接続されるＮチャネルＭＯＳトランジスタＮＱ３と、ＭＯＳトランジスタＮＱ３とカレントミラー回路を構成する、ゲートおよびドレインが相互接続されたＮチャネルＭＯＳトランジスタＮＱ４と、ＭＯＳトランジスタＮＱ４のドレインに接続される抵抗素子ＲＺと、抵抗素子ＲＺと電源線９２０の間に接続されかつそのゲートおよびドレインが相互接続されるＰチャネルＭＯＳトランジスタＰＱ３を含む。
【００２２】
ＭＯＳトランジスタＮＱＴ１およびＮＱＴ２は、そのバックゲート（基板領域）がソースに接続され、基板効果のしきい値電圧に及ぼす影響を相殺している。
【００２３】
このバイアス電圧発生回路は、さらに、電源線９２０に結合され、ＭＯＳトランジスタＰＱ３とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＰＱ４と、出力ノード９２６と接地線９２２の間に直列に接続されかつそれぞれが、ゲートおよびドレインが相互接続されるＮチャネルＭＯＳトランジスタＮＱＴ３およびＮＱＴ４を含む。これらのＭＯＳトランジスタＮＱＴ３およびＮＱＴ４も、そのバックゲートがソースに接続され、基板効果がしきい値電圧に及ぼす影響を相殺している。
【００２４】
出力ノード９２４からバイアス電圧ＶＰが生成され、出力ノード９２６に、バイアス電圧ＶＮが生成される。これらの電源線９２０と出力ノード９２４の間にデカップル容量ＣＰが設けられ、また、出力ノード９２６と接地線９２２の間にデカップル容量ＣＮが設けられる。
【００２５】
ＭＯＳトランジスタＮＱＴ１−ＮＱＴ４は、イオン注入などによりそのしきい値電圧が、電圧Ｖ０の１／２に設定される。これらのＭＯＳトランジスタＮＱＴ１−ＮＱＴ４の電流駆動力は、十分に大きくされる。
【００２６】
ＭＯＳトランジスタＰＱ３およびＮＱ４のチャネル抵抗と抵抗素子ＲＺの抵抗値により、ＭＯＳトランジスタＰＱ３およびＮＱ４と抵抗素子ＲＺを流れる電流Ｉｒの大きさが決定される。ＭＯＳトランジスタＮＱ４およびＮＱ３がカレントミラー回路を構成しており、ＭＯＳトランジスタＮＱ４を流れる電流Ｉｒのミラー電流Ｉｐが、ＭＯＳトランジスタＮＱ３に流れる。このミラー電流Ｉｐは、ＭＯＳトランジスタＮＱＴ１およびＮＱＴ２が駆動可能な電流よりも十分小さな電流量であり、したがって、ＭＯＳトランジスタＮＱＴ１およびＮＱＴ２が、ダイオードモードで動作し、それぞれのしきい値電圧の電圧降下を生じさせる。今、ＭＯＳトランジスタＮＱＴ１−ＮＱＴ４のしきい値電圧を、ＶＴＨであるとする。その場合、ノード９２４からのバイアス電圧ＶＰは、電圧ＶＣＣ−２・ＶＴＨの電圧レベルとなる。したがって、ＶＴＨ＝Ｖ０／２に設定することにより、先の図２７に示すバイアス電圧ＶＰの線形電圧特性が得られる。
【００２７】
一方、ＭＯＳトランジスタＰＱ３およびＰＱ４がカレントミラー回路を構成しており、ＭＯＳトランジスタＰＱ３を流れる電流Ｉｒのミラー電流Ｉｎが、ＭＯＳトランジスタＰＱ４を介して流れる。このミラー電流Ｉｎは、ＭＯＳトランジスタＮＱＴ３およびＮＱＴ４の駆動可能な電流よりも十分小さいため、これらのＭＯＳトランジスタＮＱＴ３およびＮＱＴ４が、導通時、しきい値電圧ＶＴＨの電圧降下を生じさせる。したがって、電源電圧ＶＣＣは、２・ＶＴＨよりも高い場合には、バイアス電圧ＶＮは、２・ＶＴＨの電圧レベルとなり、電源電圧ＶＣＣが、この２・ＶＴＨよりも低い場合には、ＭＯＳトランジスタＮＱＴ３およびＮＱＴ４の少なくとも一方が非導通状態であり、バイアス電圧ＶＮは、電源電圧ＶＣＣとともに変化する。これにより、先の図２７に示す電源電圧依存性を有するバイアス電圧ＶＮを生成することができる。
【００２８】
また、上述のような出力回路を利用することにより、電源電圧ＶＣＣの電圧レベルが、高い場合においてもＭＯＳトランジスタのゲート絶縁膜の信頼性を確保することが可能であり、また、電源電圧ＶＣＣをインターフェイス仕様に応じて広い範囲にわたって変化させても、安定に動作させることが可能である。
【００２９】
また、特許文献４（特開平１１−１６３７１５号公報）においては、前述の特許文献１と同様のバイアス電圧を利用して、ゲート絶縁膜の信頼性を保証するＣＭＯＳ出力ドライブ回路が示されている。しかしながら、このバイアス電圧のしきい値電圧依存性が出力信号に及ぼす影響については、何らこの特許文献４においては考慮されていない。
【００３０】
【特許文献１】
特開平１１−１４９７７３号公報
【００３１】
【特許文献２】
特開２０００−１５５６１７
【００３２】
【特許文献３】
特開２０００−１５５６２０
【００３３】
【特許文献４】
特開平１１−１６３７１５号公報
【００３４】
【発明が解決しようとする課題】
いま、バイアス電圧ＶＰが、図３０に示す回路を用いて生成され、次式（１）の条件を満たすとする。
【００３５】
ＶＰ＝ＶＣＣ−２・ＶＴＨ　…（１）
次に、図２８に示される電圧印加条件を考える。すなわち、ＭＯＳトランジスタＰＱ０のゲートへ与えられる入力信号ＩＮが、電圧ＶＰ＋｜ＶＴＰ｜の状態を考える。この場合、出力信号ＯＵＴ０およびＯＵＴ２は、電源電圧ＶＣＣへ駆動される。出力信号ＯＵＴ０およびＯＵＴ２が電源電圧ＶＣＣレベルへ上昇する場合の駆動速度は、ＭＯＳトランジスタＰＱ０電流駆動能力に依存する。ＭＯＳトランジスタＰＱ０の電流駆動能力は、ＭＯＳトランジスタＰＱ０のゲート−ソース間電圧に依存する。すなわち、ＭＯＳトランジスタＰＱ０を流れる電流Ｉ０は、次式で表わされる。
【００３６】
Ｉ０∝（ＶＧＳ０−ＶＴＰ）…（２）
ここで、ＶＧＳ０は、ＭＯＳトランジスタＰＱ０のゲート−ソース間電圧であり、次式（３）で表わされる。
【００３７】
ＶＧＳ０＝ＶＰ＋｜ＶＴＰ｜−ＶＣＣ　…（３）
上式（１）で示されるバイアス電圧ＶＰの値を、上式（３）に代入すると、次式（４）が得られる。
【００３８】

したがって、上式（４）を、上式（２）に代入すると、次式（５）が得られる。
【００３９】

上式（５）から明らかなように、ＭＯＳトランジスタＰＱ０の電流駆動能力は、しきい値電圧ＶＴＰおよびＶＴＨのばらつきの影響を受ける。したがって、製造パラメータのばらつきにより、しきい値電圧ＶＴＨおよびＶＴＰがばらついた場合、このＭＯＳトランジスタＰＱ０の電流駆動能力が、変動する。その出力信号ＯＵＴ２の電位変化速度が、応じてばらつき、次段の回路の動作マージンを確保することができなくなる。
【００４０】
回路を安定に動作させるためには、出力信号ＯＵＴ０およびＯＵＴ２が安定化するまでのマージンを考慮する必要があり、従って、出力信号ＯＵＴ２に対するタイミングマージンを十分に大きくとる必要があり、高速動作を行なうことができなくなるという問題が生じる。
【００４１】
また、入力信号ＩＮ２が電源電圧ＶＣＣの場合、出力信号ＯＵＴ２は、電圧ＶＰ＋｜ＶＴＰ｜の電圧レベルとなる。この場合、出力信号ＯＵＴ２の電圧レベルは、次式（６）で表わされる。
【００４２】
ＯＵＴ２＝ＶＣＣ−２・ＶＴＨ＋｜ＶＴＰ｜…（６）
したがって、この場合においても、出力信号ＯＵＴ２の電圧レベルが、しきい値電圧ＶＴＨおよびＶＴＰのばらつきの影響を受ける。この出力信号ＯＵＴ２はの電源電圧ＶＣＣと電圧ＶＣＣ−２・ＶＴＨ＋｜ＶＴＰ｜の間で変化する小振幅信号である。したがって、このしきい値電圧ＶＴＨおよびＶＴＰが、ばらついた場合、出力信号ＯＵＴ２のハイレベルおよびローレベルを正確に識別することができなくなるという問題が生じる。
【００４３】
特に、この図２６に示すインバータが複数段縦続接続される場合、出力信号ＯＵＴ１およびＯＵＴ２が、次段のインバータの入力信号ＩＮ１およびＩＮ２として用いられる。この場合、次段のインバータにおいて、トランジスタＰＱ０を、完全に導通状態とすることができず、正確な回路動作を保証することができなくなる可能性がある。
【００４４】
また、バイアス電圧ＶＮについても、このバイアス電圧ＶＮは、２・ＶＴＨであり、入力信号ＩＮ１は、接地電圧レベルの場合、出力信号ＯＵＴ１の電圧レベルは、次式（７）で表わされる。
【００４５】
ＯＵＴ１＝２・ＶＴＨ−ＶＴＮ…（７）
しきい値電圧ＶＴＨおよびＶＴＮが等しい場合には、この出力信号ＯＵＴ１は、ハイレベルが、ＶＴＨ（＝ＶＴＮ）となり、その電圧レベルがしきい値電圧のばらつきの影響を受ける。
【００４６】
また、入力信号ＩＮ１が電圧ＶＮ−ＶＴＮの場合、そのゲート−ソース間電圧は電圧ＶＮ−ＶＴＮ＝２・ＶＴＨ−ＶＴＮである。したがって、この場合の、ＭＯＳトランジスタＮＱ０の駆動電流Ｉｎｑ０は、次式（８）で表わされる。
【００４７】

したがって、この場合においても、しきい値電圧ＶＴＨおよびＶＴＮが変動する場合、同様、出力信号ＯＵＴ１を接地電圧レベルへ駆動する際の速度が異なり、先のＰチャネルＭＯＳトランジスタＰＱ０についての問題と同様の問題が、出力信号ＯＵＴ１についても生じる。
【００４８】
したがって、これらの出力信号ＯＵＴ１およびＯＵＴ２が、しきい値電圧の影響を受けるため、同様、出力信号ＯＵＴ０の駆動速度も、しきい値電圧のばらつきの影響を受ける。
【００４９】
また、次段回路を正確に動作させることができなくなる問題が同様に生じる。
特に、この回路を、画像表示装置などにおいて適用する場合、ＭＯＳトランジスタは、ＴＦＴ（薄膜トランジスタ）で構成される。薄膜トランジスタは、ガラス基板または樹脂層などの絶縁層上に形成された半導体層内に形成される。この薄膜トランジスタの場合、したがって、しきい値電圧のばらつきが、通常の、半導体基板表面に、形成されるＭＯＳトランジスタに比べてそのしきい値電圧のばらつきが大きい。これは、薄膜トランジスタの場合、樹脂層またはガラス基板上に半導体層が形成され、この半導体層にソース、チャネルおよびドレイン領域が形成される。このため、半導体層の膜質の影響がしきい値電圧に対し大きく現われ、この膜質の制御が、通常の、半導体基板表面に形成されるＭＯＳトランジスタに比べて困難なためである。薄膜トランジスタにおいては、しきい値電圧調整のためのチャネル領域への不純物注入および、しきい値電圧安定化のためのバックゲートバイアス電圧の印加は、一般に行なわれていない。
【００５０】
また、このバイアス電圧ＶＰおよびＶＮを発生するために、イオン注入などにより、バイアス電圧発生用のＭＯＳトランジスタのしきい値電圧ＶＴＨを、出力回路のトランジスタのしきい値電圧ＶＴＰおよびＶＴＮの絶対値と異ならせている。このため、バイアス電圧を生成するために、しきい値電圧調整のためのイオン注入などの工程が、必要がなり、製造工程数が増加し、製造コストが増加するという問題が生じる。
【００５１】
また、動作環境および製造パラメータの変動の影響を受けることなく安定に一定の電圧レベルの出力電圧を生成する構成が、特許文献２において示されている。この特許文献２の構成においては、負帰還回路を用いて、内部電圧を生成する電流ドライブトランジスタのゲート電圧が、一定電圧レベルに維持される。この構成においては、出力電圧の電源電圧依存性を抑制することが現われている。ゲート絶縁膜の信頼性を保証する回路のバイアス電圧による出力電圧に対するしきい値電圧の影響は何ら考慮していない。
【００５２】
また、ここで、動作環境に係らず一定の電圧レベルの記憶電圧を生成することを意図する構成が、特許文献３において示されている。この特許文献３においては、出力電圧の電源電圧依存性を抑制し、またソースフォロワトランジスタを利用して、出力電圧の温度依存性をなくすことを図っている。しかしながら、ゲート絶縁膜の信頼性を確保する回路におけるバイアス電圧のしきい値電圧依存性が出力信号に及ぼす影響などについては全く考慮していない。
【００５３】
それゆえ、この発明の目的は、出力信号に対するＭＯＳトランジスタのしきい値電圧の変動の影響を抑制することのできる半導体装置を提供することである。
【００５４】
この発明の他の目的は、しきい値電圧がばらついても、安定に出力信号を生成することのできる半導体装置を提供することである。
【００５５】
この発明のさらに他の目的は、出力信号に対するしきい値電圧の影響を抑制することのできる出力回路駆動のためのバイアス電圧を発生する回路を提供することである。
【００５６】
この発明のさらに他の目的は、画像表示装置において駆動信号を生成するのに適した半導体装置を提供することである。
【００５７】
この発明のさらに他の目的は、出力信号を安定に、ＭＯＳトランジスタのゲート絶縁膜の信頼性を損なうことなく生成することのできる半導体装置を提供することである。
【００５８】
【課題を解決するための手段】
この発明の第１の観点に係る半導体装置は、第１および第２の電源ノードにそれぞれ与えられる第１および第２の電圧を動作電源電圧として受けて動作する機能回路を含む。この機能回路は、第１および第２の電源ノードの間に直列に接続される第１、第２、第３および第４の電界効果トランジスタを含む。第１および第２の電界効果トランジスタは、第３および第４の電界効果トランジスタと導電型が異なる。
【００５９】
この発明の第１の観点に係る半導体装置は、さらに、第１および第２の電圧それぞれに基づいて電圧レベルの異なる第１および第２のバイアス電圧を発生して、それぞれ、第２および第３の電界効果トランジスタのゲートへ与えるバイアス電圧発生回路を含む。このバイアス電圧発生回路は、第１および第４の電界効果トランジスタの少なくとも一方のしきい値電圧の出力信号に対する影響を抑制するように、第１および第２のバイアス電圧の対応のバイアスを生成する。
【００６０】
好ましくは、バイアス電圧発生回路は、第１の電圧を受ける第１のノードと第２のノードの間に直列に接続されかつ各々がダイオード接続された複数個の電界効果トランジスタと、この第２のノードと第１のバイアス電圧を出力する出力ノードとの間に接続され、第２のノードと出力ノードとの間に所定の電圧差を生じさせる電圧レベル変換素子とを含む。
【００６１】
これに代えて、好ましくは、バイアス電圧発生回路は、第２の電圧を受ける第１のノードと第２のノードの間に直列に接続されかつ各々がダイオード接続された複数個の電界効果トランジスタと、この第２のノードと第２のバイアス電圧を出力する出力ノードとの間に接続され、第２のノードと出力ノードとの間に所定の大きさの電圧差を生じさせる電圧レベル変換素子とを含む。
【００６２】
好ましくは、電圧レベル変換素子は、第２のノードの電圧を所定電圧降下させて出力ノードに伝達する電圧降下素子を含む。
【００６３】
また、これに代えて、好ましくは、電圧レベル変換素子は、第２のノードの電圧を所定電圧昇圧させて出力ノードへ伝達する昇圧素子を含む。
【００６４】
好ましくは、電圧レベル変換素子は、ダイオード素子およびダイオード接続されたトランジスタ素子のいずれかで構成される。
【００６５】
また、これに代えて、好ましくは、電圧レベル変換素子は、抵抗素子で構成される。
【００６６】
この抵抗素子に対して、好ましくは、一定の大きさの電流を駆動する定電流回路が設けられる。
【００６７】
これに代えて、好ましくは、バイアス電圧発生回路は、第１の電圧を受けるノードと第１のバイアス電圧の出力する出力ノードとの間に直列に接続される各々がダイオード接続され、かつ各々が第２のトランジスタと同一導電型の複数の電界効果トランジスタおよび抵抗素子の直列体と、出力ノードと第２の電圧を受けるノードとの間に結合される一定の大きさの電流を駆動する定電流源とを含む。
【００６８】
これに代えて、好ましくは、バイアス電圧発生回路は、第２の電圧を受けるノードと第２のバイアス電圧を出力する出力ノードとの間に直列に接続され、各々がダイオード接続されかつ各々が第３のトランジスタと同一導電型の複数の電界効果トランジスタおよび抵抗素子の直列体と、出力ノードと第１の電圧を受けるノードとの間に結合されて一定の大きさの電流を駆動する定電流源とを含む。
【００６９】
また、これに代えて、好ましくは、バイアス電圧発生回路は、第１の電圧を受けるノードと第１のバイアス電圧を出力する出力ノードとの間に直列に接続される各々がダイオード接続された複数の電界効果トランジスタおよび抵抗素子の直列体と、出力ノードと第２の電圧を受けるノードとの間に結合される一定の大きさの電流を駆動する電流源トランジスタと、第２の電圧を受ける内部電源ノードと第１の内部ノードとの間に接続される第１の抵抗素子と、この第１の抵抗素子と電流源トランジスタのゲートとの間に接続されかつ第１の内部ノードに接続されるゲートを有する電流源トランジスタと同一導電型の第１の基準トランジスタと、内部電源ノードと第２の内部ノードとの間に接続されかつそのゲートが第１の内部ノードに接続される電流源トランジスタと同一導電型の第２の基準トランジスタと、電流源トランジスタのゲートと第１の電圧を受けるノードとの間に接続されかつそのゲートが第２の内部ノードに接続される、電流源トランジスタと同一導電型を有する第３の基準トランジスタと、第２の内部ノードと第１の電圧を受けるノードとの間に接続される第２の抵抗素子を含む。
【００７０】
またこれに代えて、好ましくは、バイアス電圧発生回路は、第２の電圧を受けるノードと第２のバイアス電圧を出力する出力ノードとの間に直列に接続される、各々がダイオード接続された複数の電界効果トランジスタおよび抵抗素子の直列体と、出力ノードと第１の電圧を受けるノードとの間に結合されて、一定の大きさの電流を駆動する電流源トランジスタと、第１の電圧を受ける内部電源ノードと第１の内部ノードとの間に接続される第１の抵抗素子と、この第１の抵抗素子と電流源トランジスタのゲートとの間に接続されかつ第１の内部ノードに接続されるゲートを有する、電流源トランジスタと同一導電型の第１の基準トランジスタと、内部電源ノードと第２の内部ノードとの間に接続されかつそのゲートが第１の内部ノードに接続される、電流源トランジスタと同一導電型の第２の基準トランジスタと、電流源トランジスタのゲートと第２の電圧を受けるノードとの間に接続されかつそのゲートが第２の内部ノードに接続される、電流源トランジスタと同一導電型の第３の基準トランジスタと、第２の内部ノードと第２の電圧を受けるノードとの間に接続される第２の抵抗素子とを含む。
【００７１】
好ましくは、さらに、相補信号対を差動的に増幅して相補出力信号を生成する第１の増幅回路と、この第１の増幅回路を出力する相補出力信号をさらに差動的に増幅して、第１および第４のトランジスタのゲートへ与えられる互いに論理レベルが等しくかつ電圧レベルの異なる第１および第２の駆動信号を生成する第２の増幅回路と、この機能回路の出力信号に従って駆動される画像表示素子が設けられる。この機能回路の出力信号は、第２および第３の電界効果トランジスタの接続点から出力される。
【００７２】
好ましくは、第１の増幅回路は、相補信号対を差動的に増幅する第１の差動段と、この第１の差動段の出力信号をラッチする第１のラッチ段と、これら第１の差動段と第１のラッチ段との間に接続されて、第１の差動段と第１のラッチ段との間で転送される信号の振幅を制限する第１の振幅制限段を含む。第２の増幅回路は、第１のラッチ段のラッチ信号を差動的に増幅する第２の差動段と、この第２の差動段の出力信号をラッチする第２のラッチ段と、第２の差動段と第２のラッチ段との間に接続されて、第２の差動段と第２のラッチ段との間で転送される信号の振幅を制限する第２の振幅制限段を含む。第２のラッチ段のラッチ信号と第２の差動段の出力信号とがそれぞれ、第１および第４の電界効果トランジスタのゲートへ与えられる。
【００７３】
好ましくは、画像表示素子は、液晶表示素子およびエレクトロルミネッセンス発光素子のいずれかで構成される。
【００７４】
また各電界効果トランジスタは、薄膜トランジスタである。
また、好ましくは、第１の電圧は、第２の電圧よりも高い電圧レベルに設定される。
【００７５】
これに代えて、第２の電圧は、第１の電圧よりも高い電圧レベルに設定される。
【００７６】
この発明の第２の観点に係る半導体装置は、出力ノードと第１の電圧を受ける第１の電源ノードとの間に結合される電流源トランジスタと、第２の電圧を受ける第２電源ノードと第１の内部ノードとの間に接続される第１の抵抗素子と、第１の内部ノードと電流源トランジスタの制御電極との間に接続されかつ第１の内部ノードに接続される制御電極を有する、電流源トランジスタと同一導電型の第１の基準トランジスタと、第１の電源ノードと電流源トランジスタの制御電極との間に接続されかつその制御電極が第２の内部ノードに接続される、電流源トランジスタと同一導電型の第２の基準トランジスタと、第１の電源ノードと第２の内部ノードとの間に接続される第２の抵抗素子と、第２の内部ノードと第２の電源ノードとの間に接続されかつ第１の内部ノードに接続される制御電極を有する、電流源トランジスタと同一導電型の第３の基準トランジスタと、この出力ノードに結合され、電流源トランジスタの駆動電流より動作電流が規定されて動作する内部回路とを含む。
【００７７】
好ましくは、電流源トランジスタおよび第１ないし第３の基準トランジスタは、それぞれ薄膜トランジスタで構成される。
【００７８】
バイアス電圧として、第１および第４の電界効果トランジスタのしきい値電圧の出力信号に対応する影響を抑制するような電圧を生成して利用することにより、たとえしきい値電圧が製造パラメータのばらつきによりばらついても、安定に、しきい値電圧のばらつきの影響を抑制して出力信号を生成することができる。
【００７９】
また、バイアス電圧として、第２および第３のトランジスタのしきい値電圧と同じ大きさのしきい値電圧成分を含む電圧を生成することにより、しきい値電圧成分により、第１または第４のトランジスタのしきい値電圧のばらつきの影響を相殺することができ、安定に出力信号を生成することができる。
【００８０】
また、抵抗素子とＭＯＳトランジスタとで構成される回路により電流源トランジスタを駆動することにより、この電流源トランジスタのゲート電圧を電源電圧と独立の電圧レベルに設定でき、また電流源トランジスタのゲートへしきい値電圧の影響を相殺した電圧を印加することができ、安定に定電流を生成することができる。したがって、この回路をバイアス電圧発生回路に適用することにより、安定にしきい値電圧の影響が除去するためのバイアス電圧を、電源電圧に依存しない定電流に基づいて生成することができる。応じて、バイアス電圧の電源電圧依存性をなくすことができる。
【００８１】
特に、この半導体装置を、画像表示装置に適用することにより、しきい値電圧のばらつきが大きい薄膜トランジスタを用いて回路が構成される場合においても、安定にバイアス電圧を生成して応じて出力信号を生成して画像表示素子を駆動することができる。
【００８２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うバイアス電圧発生回路の構成を示す図である。図１においては、バイアス電圧ＶＰを発生するバイアス電圧発生回路ＢＰＫの構成を示す。このバイアス電圧発生回路ＢＰＫが発生するバイアス電圧ＶＰは、機能回路１に含まれるＰチャネルＭＯＳトランジスタＰＱ１のゲートへ与えられる。
【００８３】
この機能回路１は、先の図２６に示す構成と同様、入力信号ＩＮ２をゲートに受けるＰチャネルＭＯＳトランジスタＰＱ０と、バイアス電圧ＶＮをゲートに受けるＮチャネルＭＯＳトランジスタＮＱ１と、入力信号ＩＮ１をゲートに受けるＮチャネルＭＯＳトランジスタＮＱ０を含む。
【００８４】
ＭＯＳトランジスタＰＱ１とＭＯＳトランジスタＮＱ１の接続点から出力信号ＯＵＴ０が出力される。
【００８５】
バイアス電圧発生回路ＢＰＫは、電源ノードとバイアス出力ノード１０６の間に直列に接続されるＰチャネルＭＯＳトランジスタ１０１および１０２と抵抗素子１０３を含む。ＰチャネルＭＯＳトランジスタ１０１および１０２は、それぞれ、ゲートが、ノード１０４および１０５にそれぞれ接続される。抵抗素子１０３は、抵抗値ｒを有する。これらのノード１０４および１０５は、ＭＯＳトランジスタ１０１および１０２のドレインノードとして機能する。
【００８６】
バイアス電圧発生回路ＢＰＫは、さらに、出力ノード１０６と接地ノードの間に接続される定電流源１００と、電源ノードと出力ノード１０６の間に接続されるデカップル容量１０７を含む。この定電流源１００は、接地ノードではなく、他の負電圧などの一定の電圧を供給する定電圧ノードに結合されてもよい。デカップル容量１０７は、容量Ｃを有し、容量結合などに起因するバイアス電圧ＶＰのノイズ成分を除去し、バイアス電圧ＶＰの電圧レベルを安定化する。
【００８７】
定電流源１００の駆動電流が、電流Ｉであり、ＭＯＳトランジスタ１０１および１０２の駆動可能な電流よりも十分小さな電流レベルであるとする。この場合、ＭＯＳトランジスタ１０１および１０２がダイオードモードで動作し、それぞれしきい値電圧ＶＴＰの絶対値の電圧降下を生じさせる。ここで、ＭＯＳトランジスタ１０１および１０２のしきい値電圧ＶＴＰは、機能回路１のＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ０の有するしきい値電圧と同じであるとする。すなわち、このバイアス電圧発生回路ＢＰＫは、出力回路１と同一製造工程で作成され、バイアス電圧を生成するしきい値電圧を設定するための特別のイオン注入などは行われない。
【００８８】
この条件下においては、バイアス電圧ＶＰは、次式（９）で表わされる。
ＶＰ＝ＶＣＣ−２・｜ＶＴＰ｜−ｒ・Ｉ…（９）
今、入力信号ＩＮ２が、電圧ＶＰ＋｜ＶＴＰ｜の電圧レベルであり、ＭＯＳトランジスタＰＱ０のゲート−ソース間に、電圧が印加される場合を考える。この場合は、ＭＯＳトランジスタＰＱのゲート−ソース間に印加する電圧ＶＧＳ０は、先の式（３）から次式（１０）により示される。
【００８９】

この場合、ＭＯＳトランジスタＰＱ０の駆動電流Ｉ０は、先の式（２）から、次式で示される。
【００９０】
Ｉ０∝（−｜ＶＴＰ｜−ｒ・Ｉ−ＶＴＰ）
しきい値電圧ＶＴＰは負の値であるため、上述の式において、しきい値電圧成分が相殺され、電流Ｉ０は、次式（１１）で表わされる。
【００９１】
Ｉ０∝（−ｒ・Ｉ）…（１１）
上式（１１）に示されるように、ＭＯＳトランジスタＰＱ０の駆動電流は、抵抗素子１０３の抵抗値ｒと定電流源１００の駆動電流Ｉにより決定され、しきい値電圧ＶＴＰおよびＶＴＮと独立の電流である。したがって、ＭＯＳトランジスタＰＱ０の駆動電流は、しきい値電圧ＶＴＰおよびＶＴＮのばらつきの影響を受けないため、これらのしきい値電圧ＶＴＰおよびＶＴＮのばらつきに起因する回路動作マージンの減少を防止することができる。
【００９２】
抵抗素子１０３は、ＭＯＳ半導体回路装置の場合には、ＭＯＳトランジスタのチャネル抵抗、不純物拡散層またはポリシリコンなどの配線層を用いて形成することができる。また、画像表示装置に集積化される駆動回路に用いられる場合、ＭＯＳトランジスタは、薄膜トランジスタで構成される。この場合、抵抗素子１０３は、薄膜抵抗またはゲート電極材料を用いて形成してもよい。
【００９３】
また、電源ノードには電源電圧ＶＣＣが、与えられる。しかしながら、このバイアス電圧発生回路ＢＰＫが、安定に動作する電圧レベルであればよく、電源電圧ＶＣＣに代えて、高電圧が用いられてもよい。これは、接地電圧ＶＳＳについても同様である。
【００９４】
以上のように、この発明の実施の形態１に従えば、バイアス電圧ＶＰに、この機能回路１に含まれる出力ドライブトランジスタのしきい値電圧成分を含むように構成しており、出力ドライブトランジスタの駆動電流量を、しきい値電圧と同一な電流量に設定することができ、しきい値電圧のばらつきを受けることなく安定に出力信号を駆動することができる。
【００９５】
［実施の形態２］
図２は、この発明の実施の形態２に従うバイアス電圧発生回路の構成を示す図である。この図２に示すバイアス電圧発生回路ＢＰＫは、図１に示す定電流源１００として、カレントミラー回路が利用される。
【００９６】
すなわち、この図２に示すバイアス電圧回路ＢＰＫは、電源電圧ＶＣＣを受ける電源ノードとノード９９の間に接続される抵抗素子１０９と、ノード９９と接地電圧ＶＳＳを受ける接地ノードの間に接続されかつそのゲートがノード９９に接続されるＮチャネルＭＯＳトランジスタ１０８と、出力ノード１０６と接地ノードの間に接続されかつそのゲートがノード９９に接続されるＮチャネルＭＯＳトランジスタ１１０を含む。図２に示すバイアス電圧発生回路ＢＰＫの他の構成は、図１に示すバイアス電圧発生回路ＢＰＫの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９７】
抵抗素子１０９は、抵抗値Ｒを有する。この抵抗素子１０９とＭＯＳトランジスタ１０８のチャネル抵抗（オン抵抗）により、これらの抵抗素子１０９およびＭＯＳトランジスタ１０８を流れる電流の大きさが決定される。ＭＯＳトランジスタ１１０および１０８は、カレントミラー回路を構成しており、ＭＯＳトランジスタ１０８を流れる電流のミラー電流が、ＭＯＳトランジスタ１１０を介して流れる。
【００９８】
抵抗素子１０９の抵抗値Ｒが、ＭＯＳトランジスタ１０８のチャネル抵抗よりも十分大きい場合、このＭＯＳトランジスタ１０８を介して流れる電流は、抵抗素子１０９の抵抗値Ｒにより決定される。ＭＯＳトランジスタ１１０および１０８のサイズ（チャネル幅とチャネル長との比）が同じであり、ミラー比が１の場合、このＭＯＳトランジスタ１０８を介して流れる電流と同じ大きさの電流がＭＯＳトランジスタ１１０を介して流れる。したがって、ＭＯＳトランジスタ１１０および１０８のサイズ（チャネル幅とチャネル長の比）を同じとして、ミラー比を１に設定した場合、ＭＯＳトランジスタ１０８および１１０において、同じゲート−ソース間電圧が生成される。
【００９９】
バイアス電圧ＶＰに含まれる成分ｒ・Ｉにおいて、電流Ｉは、ＶＣＣ／Ｒで近似することができるとする。この場合、抵抗素子１０３および１０９を、同一抵抗材料で形成し、同じ抵抗値のばらつきが、抵抗素子１０９および１０３に現われるように構成する。バイアス電圧ＶＰにおける抵抗素子１０３の抵抗値ｒのばらつきの影響を、抵抗１０９の抵抗値のバラツキにより、相殺することができ、安定に所望の電圧レベルのバイアス電圧ＶＰを生成することができる。
【０１００】
以上のように、この発明の実施の形態２に従えば、カレントミラー回路を用い、定電流を生成し、この定電流成分において、バイアス電圧に含まれる抵抗成分を操作する成分を含ませることにより、安定に、製造時において抵抗素子の抵抗ばらつきの影響を受けることなく一定の電圧レベルのバイアス電圧ＶＰを生成することができる。
【０１０１】
［実施の形態３］
図３は、この発明の実施の形態３に従うバイアス電圧発生回路の構成を示す図である。この図３に示すバイアス電圧発生回路ＢＰＫは、図２に示すバイアス電圧発生回路ＢＰＫの構成と、出力ノード１０６に接続されるＮチャネルＭＯＳトランジスタ１１０のゲート電圧を生成する回路の構成が異なる。
【０１０２】
すなわち、この図３に示すバイアス電圧発生回路ＢＰＫにおいて、ゲート電圧発生回路は、電源ノードとノード１１４の間に接続される抵抗素子１１１と、ノード１１４とノード１１５の間に接続されかつそのゲートがノード１１４に接続されるＮチャネルＭＯＳトランジスタ１１２と、ノード１１５と接地ノードの間に接続されかつそのゲートがノード１１８に接続されるＮチャネルＭＯＳトランジスタ１１３と、電源ノードとノード１１８の間に接続されかつそのゲートがノード１１４に接続されるＮチャネルＭＯＳトランジスタ１１６と、ノード１１８と接地ノードの間に接続される抵抗素子１１７を含む。
【０１０３】
抵抗素子１１１および１１７は、それぞれ、抵抗値Ｒ１およびＲ２を有する。抵抗素子１１１および１１７の有する抵抗値Ｒ１およびＲ２は、ＭＯＳトランジスタ１１２、１１３および１１６のチャネル抵抗（オン抵抗）よりも十分大きな抵抗値である。
【０１０４】
ＭＯＳトランジスタ１１０のゲートが、ノード１１５に接続される。
この図３に示すバイアス電圧発生回路の他の構成は、図２に示すバイアス電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０５】
このバイアス電圧発生回路ＢＰＫの構成において、抵抗素子１１１の抵抗値Ｒ１が、ＭＯＳトランジスタ１１２のチャネル抵抗（オン抵抗）よりも十分大きな値に設定されており、ＭＯＳトランジスタ１１２はダイオードモードで動作し、導通時、そのしきい値電圧ＶＴＮの電圧降下を生じさせる。
【０１０６】
ＭＯＳトランジスタ１１３は、ノード１１８の電圧に応じた電流を、接地ノードへ放電し、ノード１１５の電圧レベルを適当な値に設定する。
【０１０７】
ノード１１４へは、抵抗素子１１１の抵抗値Ｒ１により、電源電圧ＶＣＣよりも低い電圧が伝達される。このノード１１４の電圧レベルは、電源電圧ＶＣＣに対し依存性を有する。ＭＯＳトランジスタ１１６は、そのゲート電圧が、ドレイン電圧（ＶＣＣ）よりも低いため、また、そのオン抵抗が、抵抗素子１１７の抵抗値Ｒ２よりも十分小さいため、ソースフォロワモードで動作する。したがってノード１１４の電圧レベルが低下したときには、このＭＯＳトランジスタ１１６のソースフォロワモード動作により、ノード１１８へ、ノード１１４の電圧上昇が伝達される。応じて、ＭＯＳトランジスタ１１３のコンダクタンスが大きくなり、ノード１１５の電圧レベルを低下させる。これにより、ノード１１４の電圧レベルが応じて低下する。
【０１０８】
逆に、ノード１１４の電圧レベルが低下したとき、ＭＯＳトランジスタ１１６のソースフォロワモード動作により、ノード１１８の電圧レベルが低下し、応じてＭＯＳトランジスタ１１３のコンダクタンスが小さくなり、ノード２５の電圧レベルが上昇する。応じてノード１１４の電圧レベルが上昇する。
【０１０９】
したがって、これらのＭＯＳトランジスタ１１２および１１６のサイズを適当に選択することにより、ノード１１５の電圧レベルを、電源電圧ＶＣＣの変動にかかわらず、一定の電圧レベルに保持することができる。
【０１１０】
ノード１１５の電圧レベルが、電源電圧ＶＣＣに依存しないため、ＭＯＳトランジスタ１１０は、この電源電圧ＶＣＣに依存しない電流を駆動することができる。応じて、機能回路１において、駆動電流を、電源電圧ＶＣＣに依存しない一定の電流に設定することができ、安定に機能回路１を動作させることができる。
【０１１１】
このＭＯＳトランジスタ１１０のゲートへ、電源電圧ＶＣＣに依存しない一定の電圧を与えて、ＭＯＳトランジスタ１１０を介して定電流を駆動する構成は、一般に、バイアス電圧発生回路ではなく、一般的な半導体装置に適用することができる。
【０１１２】
［実施の形態４］
図４は、この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。この図４に示す半導体装置の構成においては、電圧Ｖ３を一方動作電源電圧として受ける機能回路１Ａの動作電流を、ＭＯＳトランジスタ１１０の駆動電流Ｉ３により決定する。この機能回路１Ａは、内部信号を処理して、出力信号ＶＯＵＴを生成する。動作電流が、ＭＯＳトランジスタ１１０により決定される回路であれば、この機能回路１Ａとしては、任意の半導体回路を適用することができる。例えば、この機能回路１Ａは、電流源により動作電流が決定される差動増幅回路である。
【０１１３】
ＭＯＳトランジスタ１１０のゲートノード１１５を駆動するために、図３に示すゲート電圧発生回路と同様の構成が用いられる。図４に示すノード１１５にゲート電圧を発生する回路において、図３に示すゲート電圧発生回路と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１４】
この図４に示すゲート電圧発生回路の構成においては、電源電圧ＶＣＣおよび接地電圧ＶＳＳに代えて、電圧Ｖ１およびＶ２がそれぞれ用いられる。この電圧Ｖ１は、機能回路１Ａの一方動作電源電圧Ｖ３と同じ電圧レベルであってもよい。また、電圧Ｖ２は、接地電圧ＶＳＳであってもよい。ゲートノード１１５に、一定の電圧を生成することのできる電圧レベルであれば、この電圧Ｖ２の電圧レベルを任意の値に設定することができ、したがって、電圧Ｖ２は、負電圧であってもよい。また、電圧Ｖ１は、高電圧であってもよい。
【０１１５】
抵抗素子１１７、および１１１は、ＭＯＳ集積回路装置の場合には、ＭＯＳトランジスタのチャネル抵抗、不純物拡散層の抵抗、およびポリシリコンなどの配線層を抵抗として利用することができる。また、この機能回路１Ａが、画像表示装置に集積化されており、その構成要素として薄膜トランジスタ（ＴＦＴ）が用いられる場合には、抵抗素子１１１および１１７としては、薄膜抵抗またはＴＦＴのゲート電極材料が用いられてもよい。
【０１１６】
この図４に示すゲート電圧発生回路において、ＭＯＳトランジスタ１１２および１１３を流れる電流Ｉ２は、次式（１２）で表わされる。
【０１１７】
Ｉ２＝β１１２・（Ｖ１１４−Ｖ１１５−ＶＴＮ）^２／２
＝β１１３・（Ｖ１１８−Ｖ２−ＶＴＮ）^２／２　　　…（１２）
電圧Ｖ１１４、Ｖ１１５およびＶ１１８は、それぞれ、ノード１１４、１１５および１１８の電圧を示す。またβ１１２およびβ１１３は、それぞれ、ＭＯＳトランジスタ１１２および１１３のサイズおよび構成材料により決定される定数である。
【０１１８】
ＭＯＳトランジスタ１１２および１１３が、同一サイズを有する場合、これらのＭＯＳトランジスタ１１２および１１３は、同一材料で構成されているため、係数β１１２およびβ１１３は互いに等しくなる。したがって、上式（１２）から、次式（１３）が得られる。
【０１１９】
Ｖ１１４−Ｖ１１５−ＶＴＮ＝Ｖ１１８−Ｖ２−ＶＴＮ
Ｖ１１４−Ｖ１１５＝Ｖ１１８−Ｖ２
Ｖ１１４−Ｖ１１８＝Ｖ１１５−Ｖ２　　　…（１３）
この式（１３）は、ＭＯＳトランジスタ１１６および１１０のゲート−ソース間電圧が、同一電圧レベルであることを示している。ＭＯＳトランジスタ１１６が飽和領域で動作している。したがって、ＭＯＳトランジスタ１１０も、飽和領域で動作させることにより、このＭＯＳトランジスタ１１６を介して流れる電流Ｉ１のミラー電流を、ＭＯＳトランジスタ１１０に流すことができる。ＭＯＳトランジスタ１１６および１１０が、サイズが同じ（チャネル長とチャネル幅の比が同じ）場合には、ＭＯＳトランジスタ１１０を介して流れる電流Ｉ３が、ＭＯＳトランジスタ１１６を介して流れる電流Ｉ１と同じ電流となる。
【０１２０】
なお、飽和領域で動作させる場合、ＭＯＳトランジスタ１１６において、ゲート−ソース間電圧Ｖ１１４−Ｖ１１８としきい値電圧ＶＴＮの差が、そのドレイン−ソース間電圧Ｖ１−Ｖ１１８よりも小さいという条件が要求される。
【０１２１】
これは、ＭＯＳトランジスタ１１０についても同様である。
したがって、この図４に示す回路構成を利用することにより、機能回路１Ａが、定電流源を用いるたとえばカレントミラー型差動増幅回路などの場合、安定に差動増幅動作を行なうことができる。
【０１２２】
電圧Ｖ２およびＶ１を、適当な電圧レベルに設定することにより、この回路のＭＯＳトランジスタ１１０、１１３および１１６を、確実に、飽和領域で動作させることができる。
【０１２３】
以上のように、この発明の実施の形態４に従えば、電源電圧に依存しない電圧をＭＯＳトランジスタの負帰還を利用して生成し、この電圧を用いて定電流を発生しており、電源電圧の変動の影響を受けることなく、安定に機能回路を動作させることができる。
【０１２４】
［実施の形態５］
図５は、この発明の実施の形態５に従うバイアス電圧発生回路の構成を示す図である。この図５に示すバイアス電圧発生回路ＢＰＫは、電源電圧ＶＣＣを受ける電源ノードとバイアス電圧ＶＰを出力する出力ノード１０６の間に、直列に、ダイオード接続されたＰチャネルＭＯＳトランジスタ１０１、１０２および１２０と、出力ノード１０６と接地電圧ＶＳＳを受ける接地ノードの間に接続される抵抗素子１２２と、電源ノードと出力ノード１０６の間に接続されるデカップル容量１０７を含む。
【０１２５】
抵抗素子１２２の抵抗値Ｒは、ＭＯＳトランジスタ１０１、１０２および１２０のオン抵抗よりも十分大きいため、これらのＭＯＳトランジスタ１０１、１０２および１２０が、ダイオードモードで動作し、それぞれ導通時、しきい値電圧ＶＴＰの絶対値の電圧降下を生じさせる。
【０１２６】
したがって、この図５に示すバイアス電圧発生回路の場合、バイアス電圧ＶＰは、次式（１４）で表わされる。
【０１２７】
ＶＰ＝ＶＣＣ−３・｜ＶＴＰ｜　　　…（１４）
この場合、機能回路１において、ＭＯＳトランジスタＰＱ０の入力信号ＩＮ２が、電圧ＶＰ＋｜ＶＴＰ｜の場合、ゲート−ソース間電圧ＶＧＳ０は、次式（１５）で表わされる。
【０１２８】
ＶＧＳ０＝ＶＰ＋｜ＶＴＰ｜−ＶＣＣ
＝−２・｜ＶＴＰ｜　　　…（１５）
したがって、この場合機能回路１のＭＯＳトランジスタＰＱ０の駆動電流Ｉ０は、次式（１６）で表わされる。
【０１２９】
Ｉ∝（−｜ＶＴＰ｜）　　　…（１６）
したがって、上式（１６）に示されるように、機能回路１において、ＭＯＳトランジスタＰＱ０の駆動電流は、しきい値電圧ＶＴＰのばらつきの影響を受ける。しかしながら、定電流源を利用する構成に比べて、回路構成が簡略化され、また電流が流れる経路も少なく、また抵抗素子１２２を介して流れる電流も小さいため、消費電力を十分に低減する効果が得られる。したがって、比較的、しきい値電圧ＶＴＰのばらつきが小さいＭＯＳ半導体回路装置に対して、この図５に示すバイアス電圧発生回路１０を適用することにより、低消費電流で、バイアス電圧ＶＰを生成することができる。この構成の場合、電源電圧ＶＣＣの電圧が高い場合においても機能回路１におけるＭＯＳトランジスタのゲート絶縁膜の信頼性を確保することができる。
【０１３０】
なお、この図５に示すバイアス電圧発生回路１０において、ＰチャネルＭＯＳトランジスタ１２０に代えて、ダイオード接続されたＮチャネルＭＯＳトランジスタが用いられてもよく、またダイオード素子が用いられてもよい。この場合には、それぞれ、ＶＴＮまたはＶＰＮに比例した、駆動電流Ｉ０が得られる。なお、ＶＴＮは、ダイオード接続されたＮチャネルＭＯＳトランジスタのしきい値電圧を示し、ＶＰＮは、ダイオード素子の順方向降下電圧を示す。
【０１３１】
［実施の形態６］
図６は、この発明の実施の形態６に従うバイアス電圧発生回路ＢＮＫの構成を示す図である。この図６に示すバイアス電圧発生回路ＢＮＫは、機能回路１に含まれるＮチャネルＭＯＳトランジスタＮＱ１のゲートへ与えられるバイアス電圧ＶＮを生成する。
【０１３２】
図６において、バイアス電圧発生回路ＢＮＫは、電源電圧ＶＣＣを受ける電源ノードとバイアス電圧ＶＮを出力する出力ノード２０６の間に接続される定電流源２００と、定電流源２０６とノード２０５の間に接続される抵抗素子２０３と、ノード２０５と接地電圧ＶＳＳを受ける接地ノードの間に直列に接続されるそれぞれダイオード接続されたＮチャネルＭＯＳトランジスタ２０２および２０１を含む。
【０１３３】
定電流源２００は、電流Ｉを供給し、抵抗素子２０３は、抵抗値ｒを有する。
出力ノード２０６と接地ノードの間には、このバイアス電圧ＶＮの容量結合などに起因するノイズを抑制するためのデカップル容量１９９が設けられる。このデカップル容量１９９は、十分大きな容量値Ｃを有する。
【０１３４】
この図６に示すバイアス電圧発生回路ＢＮＫにおいては、抵抗素子２０３が、電圧ｒ・Ｉの電圧降下を生じさせる。ＭＯＳトランジスタ２０２および２０１は、それぞれゲートが、ノード２０５および２０４に接続され、ダイオードモードで動作し、それぞれ、導通時、しきい値電圧ＶＴＮの電圧降下を生じさせる。
【０１３５】
したがって、出力ノード２０６からのバイアス電圧ＶＮは、次式（１７）で表わされる。
【０１３６】
ＶＮ＝２・ＶＴＮ＋ｒ・Ｉ　　　…（１７）
入力信号ＩＮ１が、電圧ＶＮ−ＶＴＮの場合、ＮチャネルＭＯＳトランジスタＮＱ０のゲート−ソース間電圧ＶＧＳＮ０は、次式（１８）で表わされる。
【０１３７】
ＶＧＳＮ０＝ＶＮ−ＶＴＮ
＝ｒ・Ｉ＋ＶＴＮ　　　…（１８）
したがって、このＭＯＳトランジスタＮＱ０が駆動する電流Ｉｎは、次式（１９）で示される。
【０１３８】
Ｉｎ∝（ｒ・Ｉ＋ＶＴＮ−ＶＴＮ）
∝（ｒ・Ｉ）　　　…（１９）
したがって、ＭＯＳトランジスタＮＱ０により、出力信号が接地電圧レベルへ駆動される場合、一定の大きさの電流で出力ノードを駆動することができる。
【０１３９】
先の特許文献１においては、イオン注入により、しきい値電圧を高くして、しきい値電圧ＶＴＨおよびしきい値電圧ＶＴＮの差を利用して、ＭＯＳトランジスタＮＱ０およびＮＱ１のゲート電位を設定している。しかしながら、このようなしきい値電圧ＶＴＨを生成する回路をバイアス電圧発生のために用いる場合、製造工程をしきい値電圧を変更するために増加させる必要がある。したがって、低コストが要求される場合、このような複数種類のしきい値電圧を生成するのがコストの観点から行なえない場合がある。したがって、ＮチャネルＭＯＳトランジスタのしきい値電圧を、すべて同一とすることにより、安定に、出力信号を接地電圧レベルに駆動することができる。
【０１４０】
以上のように、この発明の実施の形態６に従えば、バイアス電圧ＶＮとして、出力部の機能回路のＭＯＳトランジスタと同じ大きさのしきい値電圧を生成するトランジスタを用いてバイアス電圧ＶＮを生成しており、製造工程を増加させることなく、安定に、出力信号を駆動することのできるバイアス電圧ＶＮを生成することができる。
【０１４１】
［実施の形態７］
図７は、この発明の実施の形態７に従うバイアス電圧発生回路ＢＮＫの構成を示す図である。この図７に示すバイアス電圧発生回路ＢＮＫにおいては、図６に示す定電流源２００として、カレントミラー回路が用いられる。
【０１４２】
すなわち、バイアス電圧発生回路ＢＮＫは、電源ノードとノード２０６の間に接続されかつそのゲートがノード２１０に接続されるＰチャネルＭＯＳトランジスタ２０７と、電源ノードとノード２１０の間に接続されかつそのゲートがノード２１０に接続されるＰチャネルＭＯＳトランジスタ２０８と、ノード２１０と接地ノードの間に接続される抵抗素子２０９を含む。抵抗素子２１０は、抵抗値Ｒを有する。
【０１４３】
この図７に示すバイアス電圧発生回路ＢＮＫの他の構成は、図６に示すバイアス電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４４】
この図７に示すバイアス電圧発生回路ＢＮＫの構成においては、ＭＯＳトランジスタ２０８のチャネルコンダクタンス（オン抵抗）と抵抗素子２０９の抵抗値Ｒにより決定される電流が、ＭＯＳトランジスタ２０８および抵抗素子２０９を介して流れる。このＭＯＳトランジスタ２０８を介して流れる電流のミラー電流が、ＭＯＳトランジスタ２０７を介して出力ノード２０６へ供給される。したがって、電流Ｉは、次式（２０）で表わされる。
【０１４５】
Ｉ＝Ｍ・ＶＣＣ／（Ｒ＋Ｒｃｈａ）　　　…（２０）
ここで、Ｒｃｈａは、ＭＯＳトランジスタ２０８のチャネル抵抗である。またＭは、ＭＯＳトランジスタ２０７および２０８で構成されるカレントミラー回路のミラー係数を示す。したがって、バイアス電圧ＶＮは、次式（２１）で表わされる。
【０１４６】
ＶＮ＝Ｍ・ＶＣＣ・ｒ／（Ｒ＋Ｒｃｈａ）＋２・ＶＴＮ　…（２１）
したがって、入力信号ＩＮ１が電圧ＶＮ−ＶＴＮのときの機能回路１に含まれるＭＯＳトランジスタＮＱ０の駆動電流Ｉｎｑ０は、次式（２２）で表わされる。
【０１４７】
Ｉｎｑ０∝Ｍ・ｒ・ＶＣＣ／（Ｒｃｈａ＋Ｒ）　…（２２）
ミラー係数Ｍが１であり、またチャネル抵抗Ｒｃｈａが、抵抗素子２０９の抵抗値Ｒに比べて無視することができる場合、この抵抗素子２０９および２０３の抵抗値ｒおよびＲにおける、製造パラメータのばらつきに起因する抵抗値のばらつきを相殺することができる。
【０１４８】
したがって、この場合においても、安定に、ＭＯＳトランジスタのしきい値電圧ＶＴＮのばらつきの影響を受けることなく、安定に、ＭＯＳトランジスタＭＱ０の駆動電流を設定することができる。また、バイアス電圧ＶＮを発生するために、機能回路１に含まれるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ０と同じしきい値電圧を有するＮチャネルＭＯＳトランジスタを用いてバイアス電圧を生成することができ、余分の製造工程が不要となり、製造コストを低減することができる。
【０１４９】
［実施の形態８］
図８は、この発明の実施の形態８に従うバイアス電圧発生回路ＢＮＫの構成を示す図である。この図８に示すバイアス電圧発生回路ＢＮＫにおいては、出力ノード２０６に対する定電流Ｉを供給する回路として、以下の定電流源回路が設けられる。
【０１５０】
すなわち、図８において、定電流源回路は、電源ノードと出力ノード２０６の間に接続されかつそのゲートがノード２１５に接続されるＰチャネルＭＯＳトランジスタ２０７と、電源ノードとノード２１５の間に接続されかつそのゲートがノード２１８に接続されるＰチャネルＭＯＳトランジスタ２１３と、ノード２１５とノード２１４の間に接続されかつそのゲートがノード２１４に接続されるＰチャネルＭＯＳトランジスタ２１２と、ノード２１４と接地ノードの間に接続される抵抗素子２１１と、電源ノードとノード２１８の間に接続される抵抗素子２１７と、ノード２１８と接地ノードの間に接続されかつそのゲートがノード２１４に接続されるＰチャネルＭＯＳトランジスタを含む。
【０１５１】
抵抗素子２１１は抵抗値Ｒ１を有し、抵抗素子２１７は、抵抗値Ｒ２を有する。抵抗素子２１１の抵抗値Ｒ１は、ＭＯＳトランジスタ２１２および２１３の導通時のチャネル抵抗（オン抵抗）が十分大きく、また抵抗素子２１７の抵抗値Ｒ２は、ＭＯＳトランジスタ２１６のオン抵抗よりも十分大きい。
【０１５２】
ＭＯＳトランジスタ２１２は、ダイオードモードで動作し、導通時、電圧｜ＶＴＰ｜の電圧降下を、生じさせる。ＭＯＳトランジスタ２１６は、そのゲート（ノード２１４）の電圧レベルがドレイン（接地ノード）の電圧レベルよりも高いために、ソースフォロアモードで動作する。
【０１５３】
電源電圧ＶＣＣが変動し、ＭＯＳトランジスタ２１３および２１２を介して流れる電流量が増加した場合、ノード２１４の電圧レベルが上昇する。このノード２１４の電圧上昇は、ＭＯＳトランジスタ２１４のソースフォロアモード動作により、ノード２１８へ伝達され、ノード２１８の電圧レベルが上昇する。応じて、ＭＯＳトランジスタ２１３のゲート−ソース間電圧の絶対値が小さくなり、ＭＯＳトランジスタ２１３の供給電流が低下し、ノード２１４の電圧レベルが低下する。
【０１５４】
逆に、ノード２１４の電圧レベルが低下した場合、このノード２１４の電圧低下が、ＭＯＳトランジスタ２１６により、ノード２１８へ伝達される。このノード２１８の電圧低下により、ＭＯＳトランジスタ２１３のオン抵抗が低下し、ＭＯＳトランジスタ２１３の供給電流が増大し、ノード２１４の電圧レベルが上昇する。
【０１５５】
ノード２１４は、したがって、これらのＭＯＳトランジスタ２１３および２１６のフィードバック制御により、電源電圧ＶＣＣの変動にかかわらず、一定の電圧レベルとなる。抵抗素子２１７および２１１の抵抗値Ｒ２およびＲ１の抵抗値が、十分高い場合には、これらのＭＯＳトランジスタ２１３、２１２および２１６には、微小電流が流れるだけである。ＭＯＳトランジスタ２１３は、ノード２１８の電圧を反転増幅してノード２１５へ伝達する。したがって、このノード２１８の電圧Ｖ２１８は、ＭＯＳトランジスタ２１３がほぼ導通する電圧レベルとなり、次式（２３）で表わされる。
【０１５６】
Ｖ２１８＝ＶＣＣ−｜ＶＴＰ｜　　　…（２３）
ノード２１４の電圧が、ＭＯＳトランジスタ２１６のソースフォロアモードにより、ノード２１８へ伝達される。したがって、ノード２１４の電圧Ｖ２１４は、次式（２４）で表わされる。
【０１５７】
Ｖ２１４＝Ｖ２１８−｜ＶＴＰ｜
＝ＶＣＣ−２・｜ＶＴＰ｜　　　…（２４）
ＭＯＳトランジスタ２１２が、ダイオードモードで動作しており、ノード２１４の電圧Ｖ２１４よりも、電圧｜ＶＴＰ｜高い電圧レベルに、ノード２１５の電圧レベルを設定する。したがって、ノード２１５の電圧Ｖ２１５は、次式（２５）で表わされる。
【０１５８】
Ｖ２１５＝Ｖ２１４＋｜ＶＴＰ｜
＝ＶＣＣ−｜ＶＴＰ｜　　　…（２５）
ＭＯＳトランジスタ２０７が、このノード２１５の電圧Ｖ２１５に従って電流Ｉをノード２０６へ供給する。したがって、ＭＯＳトランジスタ２０７のゲート−ソース間電圧は、｜ＶＴＰ｜となり、このＭＯＳトランジスタ２０７が供給する電流Ｉは、電源電圧ＶＣＣに依存しない一定の電流となる。ここで、ＭＯＳトランジスタ２１２、２１３および２１６のしきい値電圧をすべて等しいとしている。
【０１５９】
ＭＯＳトランジスタ２１３および２０７が、同じサイズの場合、これらのＭＯＳトランジスタ２１３および２０７のゲート−ソース間電圧は同じであり、同じ大きさの電流を流れる。したがって、ＭＯＳトランジスタ２０２および２０１をダイオードモードで動作させ、安定に、そのしきい値電圧ＶＴＮの電圧降下を生じさせて、電源電圧ＶＣＣに依存しないバイアス電圧ＶＮを生成することができる。
【０１６０】
［実施の形態９］
図８に示す定電流源は、一般の半導体回路装置に適用することができる。図９に示す半導体回路装置においては、図８に示す定電流Ｉを発生する回路が、機能回路１Ｂに対する電流源として用いられる。この図９に示す定電流発生回路においては、電源電圧ＶＣＣに代えて、電圧Ｖ１が用いられ、接地電圧ＶＳＳに代えて、電圧Ｖ２が用いられる。機能回路１Ｂは、ロー側電源電圧Ｖ３を一方電源電圧として受け、またＭＯＳトランジスタ２０７からの電流Ｉ３を動作電流として受ける。この機能回路１Ｂは、たとえば、カレントミラー型差動増幅回路のような定電流を必要とする回路であり、所定の処理を行なって出力信号ＶＯＵＴを生成する。
【０１６１】
この機能回路１Ｂに与えられる電圧Ｖ３は、また電圧Ｖ２であってもよい。この電圧Ｖ２は、また接地電圧ＶＳＳであってもよい。
【０１６２】
この定電流発生回路には、図８に示す定電流発生回路と同一回路構成であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。電圧Ｖ１およびＶ２は、この定電流発生回路に含まれるＭＯＳトランジスタ２１２、２１３および２１６が、飽和領域で動作する電源電圧レベルであればよい。
【０１６３】
この定電流発生回路において、抵抗素子２１１および２１７は、高抵抗の抵抗素子であり、ＭＯＳＬＳＩの場合、チャネル抵抗、不純物拡散層またはポリシリコン等の配線層により構成される。この機能回路１Ｂが、画像表示装置において用いられ、ＴＦＴ回路で構成される場合、抵抗素子２１１および２１７は、薄膜抵抗またはＴＦＴゲート電極材料で構成されてもよい。
【０１６４】
この図９に示す定電流発生回路において、ＭＯＳトランジスタ２１２および２１３を介して流れるＩ２は、ＭＯＳトランジスタ２１３および２１３が飽和領域で動作するため、次式（２６）で表わされる。
【０１６５】
Ｉ２＝β２１２・（Ｖ２１４−Ｖ２１５−ＶＴＰ）^２／２
＝β２１３・（Ｖ２１３−Ｖ１−ＶＴＰ）^２／２　　　…（２６）
ここで、β２１２およびβ２１３は、それぞれ、ＭＯＳトランジスタ２１２および２１３の導電係数を示し、Ｖ２１４、Ｖ２１５およびＶ２１８は、ノード２１４、２１５および２１８の電圧レベルを示す。
【０１６６】
ＭＯＳトランジスタ２１２および２１３が、同一サイズで構成される場合、その導電係数β２１２およびβ２１３が等しくなる。したがって、上式（２６）を整理すると、次式（２７）が得られる。
【０１６７】
Ｖ２１４−Ｖ２１５−ＶＴＮ＝Ｖ２１８−Ｖ１−ＶＴＰ
Ｖ２１４−Ｖ２１５＝Ｖ２１８−Ｖ１
Ｖ２１４−Ｖ２１８＝Ｖ２１５−Ｖ１　　　…（２７）
上式（２７）は、ＭＯＳトランジスタ２０７および２１６のゲート−ソース間電圧が同じであることを示している。ＭＯＳトランジスタ２１６が飽和領域で動作しており、電流Ｉ１を放電する。抵抗素子２１７および２１１の抵抗値が十分大きい場合、このＭＯＳトランジスタ２１６のゲート−ソース間電圧は、電圧ＶＴＰレベルとなる。したがって、ＭＯＳトランジスタ２０７も、飽和領域で動作させると、このＭＯＳトランジスタ２０７を介して流れる電流Ｉ３も、電源電圧ＶＣＣに依存しない電流となる。ＭＯＳトランジスタ２１６および２０７がサイズが同じの場合、電流Ｉ１が電流Ｉ３と等しくなる。
【０１６８】
したがって、電圧Ｖ１、Ｖ２およびＶ３は、このＭＯＳトランジスタ２１２、２１３、２１６および２０７を飽和領域で動作させるという条件を満足する電圧であれば、機能回路１Ｂに対し、電圧Ｖ１に依存しない一定の電流を供給することができ、機能回路１Ｂを、安定に動作させることができる。
【０１６９】
［実施の形態１０］
図１０は、この発明の実施の形態１０に従うバイアス電圧発生回路ＢＮＫの構成を示す図である。図１０に示すバイアス電圧発生回路ＢＮＫは、電圧ＶＡを受ける電源ノードと出力ノード２０６の間に接続される抵抗素子２２２と、出力ノード２０６と接地ノードの間に直列に、接続されるそれぞれがダイオード接続されたＮチャネルＭＯＳトランジスタ２２０、２０２および２０１を含む。出力ノード２０６からバイアス電圧ＶＮが出力される。この出力ノード２０６には、バイアス電圧ＶＮを安定化するためのデカップル容量１９９が設けられる。
【０１７０】
電圧ＶＡは、ＭＯＳトランジスタ２０１，２０２および２２０が、安定に、ダイオードモードで動作する電圧レベルであればよい。
【０１７１】
この図１０に示すバイアス電圧発生回路ＢＮＫにおいて、抵抗素子２２２の抵抗値Ｒｂは、ＭＯＳトランジスタ２２０、２０２および２０１のオン抵抗よりも十分大きな値に設定され、ＭＯＳトランジスタ２２０、２０２および２０１がダイオードモードで動作する。これらのＭＯＳトランジスタ２２０、２０２および２０１は、導通時、しきい値電圧ＶＴＮの電圧降下を生じさせる。したがって、バイアス電圧ＶＮとして、３・ＶＴＮが得られる。この場合、機能回路１において、ＭＯＳトランジスタＮＱ０へ、入力信号ＩＮ１として、ＶＮ−ＶＴＮが与えられると、このＭＯＳトランジスタＮＱ０の駆動電流Ｉｎｑ０は、次式（２８）で表わされる。
【０１７２】
Ｉｎｑ０∝（ＶＮ−ＶＴＮ−ＶＴＮ）∝（ＶＴＮ）　　　…（２８）
したがって、この場合、ＭＯＳトランジスタＮＱ０の駆動電流Ｉｎｑ０は、しきい値電圧ＶＴＮのばらつきによる影響を受ける。しかしながら、単に、ダイオード接続されるＮチャネルＭＯＳトランジスタ２２０、２０２および２０１が用いられるだけであり、これらのしきい値電圧ＶＴＮは、機能回路１のＭＯＳトランジスタＮＱ０およびＮＱ１と同じに設定することができ、製造工程を増加させることなく、バイアス電圧ＢＮを生成して、この機能回路１において、入力信号ＩＮ１に従って出力信号を生成することができる。また、回路構成も簡略化されており、抵抗素子２２２の抵抗値Ｒｂも十分大きな値であり、バイアス電圧ＢＮを発生するための回路構成の占有面積を低減でき、また消費電力も低減することができる。
【０１７３】
［実施の形態１１］
図１１は、この発明の実施の形態１１に従う半導体装置の全体の構成を概略的に示す図である。この実施の形態１１においては、先の実施の形態１から１０において示したバイアス電圧発生回路ＢＰＫ，ＢＮＫおよび機能回路１を、画像表示装置において画素を駆動するために利用する。
【０１７４】
すなわち、この発明の実施の形態１１に従う半導体装置は、行列状に配列される複数の表示画素素子を含む表示画素マトリクス３００と、画素データＰＤに従って表示画素マトリクス３００のデータ線（図示せず）を駆動するデータドライバ３０４と、タイミング信号に従ってこの表示画素マトリクス３００の画素素子を選択するゲートドライバ３０２を含む。ゲートドライバ３０２は、この表示画素マトリクス３００の各表示画素素子行に対応して配置されるゲート線を所定のシーケンスで駆動する。
【０１７５】
データドライバ３０４は、シフトレジスタまたはスイッチングトランジスタで構成され、画素データＰＤに従って表示画素マトリクス３００内の各列方向に延在して配置されるデータ線へ画素データに応じた電圧を伝達する。データ線駆動時においては、各データ線が順次選択されて画素データにしたがって駆動されてもよく、また、１つのゲート線に接続される１行の画素素子に対して、同時に画素データが書込まれてもよい。
【０１７６】
このゲートドライバ３０２において、表示画素マトリクス３００の表示画素素子を選択状態へ駆動するためのゲート線を駆動するために、先の実施の形態１から１０において説明した回路を利用する。
【０１７７】
図１２は、図１１に示すゲートドライバ３０２および表示画素マトリクス３００の、１つの表示画素素子ＰＸに関連する部分の構成を概略的に示す図である。図１２において、ゲートドライバ３０２は、タイミング信号ＴＩＮｉを受けてバッファ処理して相補信号ＴＩＮおよびＺＴＩＮを生成する入力バッファ回路３１０と、入力バッファ回路３１０の振幅電源電圧ＶＤＤの出力信号ＴＩＮおよびＺＴＩＮを、電圧ＶＨおよびＶＬの電圧レベルに変換するレベル変換回路３１２と、レベル変換回路３１２の出力信号に従ってゲート線４４を駆動するゲート線ドライブ回路３１４を含む。
【０１７８】
このレベル変換回路３１２は、バイアス電圧ＶＰおよびＶＮに従って、小振幅の信号を生成し、かつこの小振幅信号に従ってゲート線ドライブ回路３１４を駆動する。ゲート線ドライブ回路３１４は、先の実施の形態１から１０における機能回路１に対応し、レベル変換回路３１２の出力信号およびバイアス電圧ＶＰおよびＶＮに従って対応のゲート線４４を駆動する。
【０１７９】
表示画素マトリクス３００においては、表示画素素子ＰＸの各行に対応してゲート駆動線４４が設けられ、また、表示画素素子ＰＸの各列に対応してデータ線４５が設けられる。データ線４５に、図１１に示す画素データＰＤに対応する電圧が伝達され、ゲート線４４が選択状態へ駆動されたときに、データ線４５上に伝達された画素データが表示画素素子ＰＸに格納されて保持される。
【０１８０】
図１３は、図１２に示す画像表示素子ＰＸの構成の一例を示す図である。図１３において、画像表示素子ＰＸは、ゲート線４４上の信号に従って選択的に導通するＮチャネルＭＯＳトランジスタ４６と、記憶ノード（画素ノード）４７と電極ノード４９の間に接続される容量素子４８と、記憶ノード４７と対向電極５１の間に接続される液晶素子５０を含む。
【０１８１】
ＭＯＳトランジスタ４６は、通常、薄膜トランジスタ（ＴＦＴ）で構成される。このＭＯＳトランジスタ４６の導通時、データ線４５上に、画像信号が伝達されて、記憶ノード４７に、この画像信号が保持される。液晶素子５０は、対向電極５１と記憶ノード４７の間の電圧に従って、その偏光状態が決定される。
【０１８２】
ゲート駆動線４４は、図１２に示すゲート線ドライブ回路３１４により、電圧ＶＨおよびＶＬの間で駆動される。電圧ＶＨは、電源電圧ＶＤＤよりも高い高電圧であり、電圧ＶＬは、接地電圧ＶＳＳよりも低い電圧である。以下、この画像表示素子ＰＸの駆動動作について簡単に説明する。
【０１８３】
ゲート線４４は、所定のシーケンスで順次選択状態へ駆動される。このゲート線４４が選択されて、電圧ＶＨレベルになると、ＭＯＳトランジスタ１６が導通し、データ線４５に伝達された画像信号が、記憶ノード４７へ伝達される。この画像信号の書込時、ＭＯＳトランジスタ４６のしきい値電圧損失が生じないように、ゲート線４４へ与えられる電圧ＶＨは、十分高い電圧レベルへ設定される。これにより、記憶ノード４７へは、ＭＯＳトランジスタ４６のしきい値電圧損失を受けることなく、データ線４５に与えられた画像信号が書込まれる。
【０１８４】
この記憶ノード４７への画像信号の書込の後、ゲート線４４が非選択状態へ駆動され、その電圧レベルが電圧ＶＬレベルに設定される。この記憶ノード４７の画像信号は、容量素子４８により保持される。このとき、ＭＯＳトランジスタ４６を介して流れるリーク電流により、この記憶ノード４７に格納された画像信号の電圧レベルが変化するのを防止するため、ＭＯＳトランジスタ４６を、深いオフ状態に設定することが要求される。このため、ゲート線４４へは、負電圧ＶＬが与えられ、ＭＯＳトランジスタ４６のゲート−ソース間が十分深い逆バイアス状態に設定される。
【０１８５】
この記憶ノード４７に保持される電圧に従って液晶表示素子５０の偏光状態が設定され、この画素ＰＸの表示状態が決定される。この表示画素素子ＰＸの表示形態としては、反射型および透過型のいずれが用いられてもよい。
【０１８６】
画像表示素子ＰＸへは、高電圧ＶＨおよび負電圧ＶＬを供給するため、ゲート線ドライブ回路３１４へは、電源電圧ＶＤＤレベルよりも高い電圧が、供給される。実施の形態１から１０において示した機能回路１の構成を、このゲート線ドライブ回路３１４に適用することにより、高電圧印加時においても、ゲート絶縁膜の信頼性を保証する。
【０１８７】
レベル変換回路３１２は、入力バッファ回路３１０の出力信号ＴＩＮおよびＺＴＩＮに従って、電圧ＶＨと電圧ＶＰ＋｜ＶＴＰ｜の間で変化する信号と、電圧ＶＬと電圧ＶＮ−ＶＴＮの間で変化する信号を生成する。
【０１８８】
図１４は、図１２に示す入力バッファ回路３１０の構成を示す図である。図１４において、入力バッファ回路３１０は、入力ノード４に与えられる入力タイミング信号ＴＩＮｉを受けるＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ１の出力信号を受けるＣＭＯＳインバータＩＶ２を含む。ＣＭＯＳインバータＩＶ１から、補の入力信号ＺＴＩＮが出力され、ＣＭＯＳインバータＩＶ２から、入力信号ＴＩＮが出力される。
【０１８９】
入力タイミング信号ＴＩＮｉは、ゲート線を駆動するタイミングおよびゲート線の活性状態の期間を決定し、ゲート線の垂直方向の走査シーケンスに従って活性化される。
【０１９０】
ＣＭＯＳインバータＩＶ１は、電源電圧ＶＤＤを受ける電源ノード３１１とノード７の間に接続されかつそのゲートが入力ノード４に接続されるＰチャネルＭＯＳトランジスタ５と、ノード７と接地電圧ＶＳＳを受ける接地ノード３１２の間に接続されかつそのゲートが入力ノード４に接続されるＮチャネルＭＯＳトランジスタ６を含む。ノード７から、信号ＺＴＩＮが出力される。
【０１９１】
電源電圧ＶＤＤは、先の実施の形態と同様、外部からの電源電圧ＶＣＣであってもよく、また、内部で生成される電源電圧であってもよい。ここでは、画像表示装置内において動作電源電圧として用いられる電源電圧であることを示すために、符号ＶＤＤで電源電圧を示す。
【０１９２】
ＣＭＯＳインバータＩＶ２は、電源ノード３１１とノード１０の間に接続されかつそのゲートがノード７に接続されるＰチャネルＭＯＳトランジスタ８と、ノード１０と接地ノード３１２の間に接続されかつそのゲートがノード７に接続されるＮチャネルＭＯＳトランジスタ９を含む。ノード１０から、信号ＴＩＮが出力される。
【０１９３】
これらの入力バッファ回路３１０において、ＣＭＯＳインバータＩＶ１およびＩＶ２が、電源電圧ＶＤＤおよび接地電圧ＶＳＳを動作電源電圧として動作し、入力タイミング信号ＴＩＮｉに従って、相補な入力信号ＴＩＮおよびＺＴＩＮを生成する。したがって、ＣＭＯＳインバータＩＶ１から出力される信号ＺＴＩＮは、入力タイミング信号ＴＩＮｉとその論理レベルは相補な信号であり、ＣＭＯＳインバータＩＶ２から出力されるＴＩＮは、その論理レベルが、入力タイミング信号ＴＩＩＮｉと同じである。
【０１９４】
図１５は、図１２に示すレベル変換回路３１２およびゲート線ドライブ回路３１４の構成を示す図である。図１５において、レベル変換回路３１２は、図１４に示す入力バッファ回路３１０の出力信号ＴＩＮおよびＺＴＩＮを受けて、電圧ＶＨと接地電圧との間で変化する信号を生成するレベルシフト回路３１２Ａと、このレベルシフト回路３１２Ａの出力信号を受けて電圧ＶＨおよび電圧ＶＰ＋｜ＶＴＰ｜の間で変化する信号と、電圧ＶＬおよび電圧ＶＮ−ＶＴＮの間で変化する信号を生成するレベルシフト回路３１２Ｂを含む。
【０１９５】
すなわち、レベルシフト回路３１２Ａにより、入力信号ＴＩＮの電圧ＶＤＤ／ＶＳＳレベルが、電圧ＶＨ／ＶＳＳレベルに変換される。レベルシフト回路３１２Ｂにより、このレベルシフト回路３１２Ａによりレベル変換された電圧ＶＨ／ＶＳＳレベルが、電圧ＶＨ／ＶＬレベルに変換される。
【０１９６】
レベルシフト回路３１２Ａは、高電圧ＶＨを受ける昇圧ノード３２４とノード２３ａの間に接続されかつそのゲートがノード２４ａに接続されるＰチャネルＭＯＳトランジスタ１１ａと、昇圧ノード３２４とノード２４ａの間に接続されかつそのゲートがノード２３ａに接続されるＰチャネルＭＯＳトランジスタ１２ａと、ノード２３ａおよび２５ａの間に接続されかつそのゲートにバイアス電圧ＶＰを受けるＰチャネルＭＯＳトランジスタ１９ａと、ノード２４ａとノード２６ａの間に接続されかつそのゲートにバイアス電圧ＶＰを受けるＰチャネルＭＯＳトランジスタ２０ａと、ノード２５ａとノード２７ａの間に接続されかつそのゲートにバイアスノード１８ａに与えられるバイアス電圧Ｖｎを受けるＮチャネルＭＯＳトランジスタ２１ａと、ノード２６ａとノード２８ａの間に接続されかつそのゲートにバイアス電圧Ｖｎを受けるＮチャネルＭＯＳトランジスタ２２ａと、ノード２７ａと接地ノード３２２の間に接続されかつそのゲートに入力信号ＴＩＮを受けるＮチャネルＭＯＳトランジスタ１３ａと、ノード２８ａと接地ノード３２２の間に接続されかつそのゲートに入力信号ＺＴＩＮを受けるＮチャネルＭＯＳトランジスタ１４ａを含む。
【０１９７】
バイアス電圧Ｖｎは、バイアス電圧ＶＮと異なる電圧レベルである。これは、レベルシフト回路３１２Ａおよび３１２Ｂにおいて、ローレベル側電源電圧が、それぞれ接地電圧ＶＳＳおよび負電圧ＶＬであり、互いにロー側電源電圧の電圧レベルが異なるためである。バイアス電圧Ｖｎは、次式の関係を満たす。
【０１９８】
ＶＮ＝Ｖｎ＋｜ＶＬ｜
バイアス電圧Ｖｎは、ＭＯＳトランジスタ２１ａおよび２２ａのしきい値電圧よりも高い電圧レベルであり、また、バイアス電圧ＶＮは、先の実施の形態７から１０と同様、しきい値電圧ＶＴＮの２倍以上の電圧レベルである。これらのバイアス電圧ＶＮおよびＶｎの電圧レベルは、負電圧ＶＬの電圧レベルに応じて適当に定められる。
【０１９９】
レベルシフト回路３１２Ａにおいて、ＭＯＳトランジスタ１３ａおよび１４ａが、入力信号ＴＩＮおよびＺＴＩＮを差動増幅する差動段を構成し、ＭＯＳトランジスタ１１ａおよび１２ａが、この差動増幅段により増幅された電圧をラッチするラッチ段を構成する。ＭＯＳトランジスタ１９ａ−２２ａは、それぞれこのレベルシフト回路３１２Ａにおける内部の信号の振幅を制限するために用いられる。この振幅制限により、高電圧ＶＨが電源電圧として用いられても、各ＭＯＳトランジスタのゲート絶縁膜に印加される電圧を緩和し、ゲート絶縁膜の信頼性を確保する。
【０２００】
レベルシフト回路３１２Ｂは、昇圧ノード３２４とノード２３ｂの間に接続されかつそのゲートがノード２４ａに接続されるＰチャネルＭＯＳトランジスタ１１ｂと、昇圧ノード３２４とノード２４ｂの間に接続されかつそのゲートがノード２３ａに接続されるＰチャネルＭＯＳトランジスタ１２ｂと、ノード２３ｂとノード２５ｂの間に接続されかつそのゲートがバイアスノード１７を介してバイアス電圧ＶＰを受けるＰチャネルＭＯＳトランジスタ１９ｂと、ノード２４ｂおよび２６ｂの間に接続されかつそのゲートにバイアス電圧ＶＰを受けるＰチャネルＭＯＳトランジスタ２０ｂと、ノード２５ｂおよび２７ｂの間に接続されかつそのゲートがバイアスノード１８ｂを介してバイアス電圧ＶＮを受けるＮチャネルＭＯＳトランジスタ２１ｂと、ノード２６ｂとノード２８ｂの間に接続されかつそのゲートにバイアス電圧ＶＮを受けるＮチャネルＭＯＳトランジスタ２２ｂと、ノード２７ｂと負電圧ノード３２６の間に接続されかつそのゲートがノード２８ｂに接続されるＮチャネルＭＯＳトランジスタ１３ｂと、ノード２８ｂと負電圧ノード３２６の間に接続されかつそのゲートがノード２７ｂに接続されるＮチャネルＭＯＳトランジスタ１４ｂを含む。
【０２０１】
レベルシフト回路３１２Ｂにおいては、ＭＯＳトランジスタ１１ｂおよび１２ｂが、レベルシフト回路３１２Ａの相補信号を差動的に増幅する差動段を構成し、このＭＯＳトランジスタ１３ｂおよび１４ｂが、差動増幅された信号のローレベル信号をラッチするラッチ段を構成する。ＭＯＳトランジスタ１９ｂないし２２ｂが、電界緩和用の振幅制限回路として機能する。
【０２０２】
ノード２３ｂからゲート線ドライブ回路３１４に対する信号ＩＮ２が出力され、ノード２７ｂから、このゲート線ドライブ回路３１４に対する信号ＩＮ１が出力される。
【０２０３】
バイアス電圧ＶＰおよびＶＮも、同様、このゲート線ドライブ回路３１４へ電界緩和のために与えられる。
【０２０４】
ゲート線ドライブ回路３１４は、昇圧ノード３２４とノード３８の間に接続されかつそのゲートに、レベルシフト回路３１２Ｂのノード２３ｂからの信号ＩＮ２を受けるＰチャネルＭＯＳトランジスタ４１と、ノード３８と出力ノード４３の間に接続されかつそのゲートがバイアス電圧ＶＰを受けるＰチャネルＭＯＳトランジスタ４０と、出力ノード４３とノード３９の間に接続されかつそのゲートがバイアス電圧ＶＮを受けるＮチャネルＭＯＳトランジスタ３７と、ノード３９と負電圧ノード３１６の間に接続されかつそのゲートが、ノード２７ｂからの入力信号ＩＮ１を受けるＮチャネルＭＯＳトランジスタ４２を含む。
【０２０５】
この図１５に示すレベル変換回路３１２およびゲート線ドライブ回路３１４におけるＭＯＳトランジスタは、すべて、薄膜トランジスタ（ＴＦＴ）で構成される。
【０２０６】
また、ゲート線ドライブ回路３１４においては、１段のドライブ段が示されている。しかしながら、ゲート線ドライブ回路３１４が駆動するゲート線４４の負荷が大きい場合には、ゲート線ドライブ回路３１４において、複数のドライブ段が縦続接続されて、このゲート線４４の大きな負荷を高速で駆動するように構成されてもよい。この縦続接続の場合、ノード３８および３９からの信号が、次段の回路に対する入力信号として用いられる。バイアス電圧ＶＰおよびＶＮは、この縦続接続される回路に対して共通に与えられる。最終段の駆動回路のノード４３からゲート線ドライブ信号ＤＶが出力される。
【０２０７】
図１６は、図１５に示すバイアス電圧ＶＰを発生する回路の構成を概略的に示す図である。図１６において、バイアス電圧発生回路ＢＰＫは、ノード３２４の高電圧ＶＰとノード３２６の負電圧ＶＬとから、バイアス電圧ＶＰを生成する。このバイアス電圧発生回路ＢＰＫの構成としては、先の実施の形態１から５に示すバイアス電圧発生回路ＢＰＫの構成のいずれが用いられてもよい。バイアス電圧ＶＰは、電圧ＶＨ−２・｜ＶＴＰ｜−ｒ・Ｉの電圧レベルである。
【０２０８】
図１７は、図１５に示すバイアス電圧ＶＮを発生する回路の構成を概略的に示す図である。図１７において、バイアス電圧発生回路ＢＮＫは、ノード３２４の高電圧ＶＨとノード３２６の負電圧ＶＬとから、バイアス電圧ＶＮを生成する。このバイアス電圧発生回路ＢＮＫの構成としては、先の実施の形態７から１０のいずれの構成が用いられてもよい。バイアス電圧ＶＮの電圧レベルは、２・ＶＴＮ＋ｒ・Ｉ＋ＶＬである。
【０２０９】
図１８は、図１５に示すバイアス電圧Ｖｎを発生する回路の構成を概略的に示す図である。このバイアス電圧発生回路ＢＮＫｎは、ノード３２４の高電圧ＶＨとノード３２２の接地電圧ＶＳＳとから、バイアス電圧Ｖｎを生成する。このバイアス電圧発生回路ＢＮＫｎは、図１７に示すバイアス電圧発生回路ＢＮＫと同様の構成を有し、その回路構成としては、先の実施の形態７から１０のいずれの構成が用いられてもよい。バイアス電圧Ｖｎの電圧レベルは、２・ＶＴＮ＋ｒ・Ｉである。
【０２１０】
図１９は、図１５に示すレベル変換回路３１２およびゲート線駆動回路３１４の動作を示す信号波形図である。以下、図１９を参照して、図１５に示す回路の動作について説明する。
【０２１１】
入力タイミング信号ＴＩＮｉ（図１４参照）が接地電圧ＶＳＳレベルから電源電圧ＶＤＤＬレベルに上昇すると、入力信号ＴＩＮも同様、接地電圧ＶＳＳから電源電圧ＶＤＤＬレベルに上昇する。一方、補の入力信号ＺＴＩＮが、電源電圧ＶＤＤレベルから、接地電圧ＶＳＳレベルに低下する。
【０２１２】
この場合、レベルシフト回路３１２Ａにおいて、ＭＯＳトランジスタ１３ａが導通し、ＭＯＳトランジスタ１４ａが非導通状態となる。バイアス電圧Ｖｎは、ＭＯＳトランジスタ１３ａの導通時、ノード２７ａが接地電圧ＶＳＳレベルに駆動されると、ＭＯＳトランジスタ２１ａがオン状態となる電圧レベルである。したがって、ＭＯＳトランジスタ１３ａおよび２１ａがともに導通し、ノード２５ａの電圧レベルが接地電圧レベルに低下する。
【０２１３】
ＭＯＳトランジスタ１９ａは、ゲートにバイアス電圧ＶＰを受けている。バイアス電圧ＶＰは、高電圧ＶＨよりも低い電圧レベルである。ノード２３ａの電圧レベルが、今、高電圧ＶＨレベルであるため、ＭＯＳトランジスタ１９ａが導通し、ノード２３ａの電圧レベルが低下する。ノード２３ａの電圧レベルが低下すると、ＭＯＳトランジスタ１２ａが導通しノード２４ａの電圧レベルが上昇し、応じてＭＯＳトランジスタ１１ａのコンダクタンスが小さくなる。
【０２１４】
ＭＯＳトランジスタ１１ａおよび１２ａにより、ノード２３ａの電圧レベルがＭＯＳトランジスタ１３ａおよび２１ａにより放電されると、ノード２４ａの電圧レベルが上昇する。ノード２３ａの電圧レベルが、ＶＰ＋｜ＶＴＰ｜となると、ＭＯＳトランジスタ１９ａが非導通状態となる。従って、ノード２３ａの電圧レベルは、ＭＯＳトランジスタ１９ａのソースフォロアモードにより、電圧ＶＰ＋｜ＶＴＰ｜の電圧レベルに維持される。
【０２１５】
一方、このノード２３ａの電圧レベルが、電圧ＶＰ＋｜ＶＴＰ｜の場合、ＭＯＳトランジスタ１２ａは、導通状態を維持するため、ノード２４ａは、高電圧ＶＨレベルにまで上昇する（ＶＨ＞ＶＰ＋２・｜ＶＴＰ｜）。
【０２１６】
すなわち、ノード２３ａの電圧が、ＭＯＳトランジスタ１９ａのゲート電圧ＶＰよりもそのしきい値電圧の絶対値分高い電圧レベルとなると、ＭＯＳトランジスタ１９ａがオフ状態となる。
【０２１７】
ＶＨ−ＶＰ＞｜ＶＴＰ｜である。したがって、ＭＯＳトランジスタ２０ａは、ノード２４ａの電圧が高電圧ＶＨとなると、非飽和領域で動作し、ノード２４ａの電圧レベルは、ＭＯＳトランジスタ２０ａを介してノード２６ａに電圧降下なしで伝達される。従って、ノード２６ａの電圧レベルは、高電圧ＶＨレベルとなる。
【０２１８】
ノード２５ａの電圧レベルは、ＭＯＳトランジスタ１９ａが非導通状態、ＭＯＳトランジスタ２１ａが導通状態となっており、接地電圧ＶＳＳレベルとなる。
【０２１９】
ＭＯＳトランジスタ２２ａは、ＮチャネルＭＯＳトランジスタであり、バイアス電圧Ｖｎは、高電圧ＶＨよりも低い電圧レベルである。したがって、ＭＯＳトランジスタ２２ａは、そのゲート電圧がドレイン電圧よりも低いため、ソースフォロアモードで動作し、ノード２８ａの電圧レベルは、以下の電圧レベルに設定される。
【０２２０】
Ｖ２８ａ＝Ｖｎ−ＶＴＮ
従って、レベルシフト回路３１２Ａにおいては、ＭＯＳトランジスタのゲート絶縁膜に印加される電圧は、高電圧ＶＨよりも低い電圧レベルである。最大、ＭＯＳトランジスタ２２ａにおいて電圧ＶＨ−Ｖｎの電圧が印加され、また、ＭＯＳトランジスタ２０ａにおいて、電圧ＶＨ−ＶＰが印加されるだけである。これらの電圧は、高電圧よりも十分に低いため、レベルシフト回路３１２Ａにおいて、ゲート絶縁膜の信頼性を確保して、正確に振幅ＶＤＤの信号を振幅ＶＨの信号に変換することができる。
【０２２１】
レベルシフト回路３１２Ａのノード２３ａの電圧レベルが、電圧ＶＰ＋｜ＶＴＰ｜となると、レベルシフト回路３１２Ｂにおいて、ＭＯＳトランジスタ１２ｂが導通する。一方、ＭＯＳトランジスタ１１ｂは、そのゲートおよびソースの電圧がともに高電圧ＶＨに等しくなるため、非導通状態となる。
【０２２２】
ＭＯＳトランジスタ１２ｂが導通すると、ノード２４ｂの電圧レベルが高電圧ＶＨレベルとなり、応じてＭＯＳトランジスタ２０ｂが導通する。ノード２６ｂが、ＭＯＳトランジスタ２０ｂおよび１２ｂを介して充電されて、その電圧レベルが上昇する。
【０２２３】
ノード２８ｂが負電圧ＶＬレベルにあり、このノード２６ｂの電圧上昇は、ＭＯＳトランジスタ２２ｂを介してノード２８ｂに伝達され、応じてＭＯＳトランジスタ１３ｂが導通する。ＭＯＳトランジスタ１３ｂが導通すると、ノード２７ｂの電圧レベルが負電圧ＶＬレベルに低下し、ＭＯＳトランジスタ１４ｂが非導通状態となる。このノード２７ｂが負電圧ＶＬレベルに低下すると、ＭＯＳトランジスタ１４ｂは完全に非導通状態となる。
【０２２４】
このノード２７ｂの電圧レベルが負電圧ＶＬレベルのとき、ＭＯＳトランジスタ２１ｂは、導通状態にあり、ノード２５ｂの電圧レベルが、低下する。ＭＯＳトランジスタ１１ｂは、ゲートに高電圧ＶＨを受けており、非導通状態にある。ＭＯＳトランジスタ１９ｂのソースフォロア動作により、ノード電２３ｂの電圧レベルは、ＶＰ＋｜ＶＴＰ｜の電圧レベルにクランプされる。ノード２５ｂの電圧レベルは、ＭＯＳトランジスタ１９ｂが非導通状態、ＭＯＳトランジスタ２１ｂが導通状態となり、負電圧ＶＬレベルとなる。
【０２２５】
一方、バイアス電圧ＶＰが、電圧ＶＨ−｜ＶＴＰ｜より低いため、ＭＯＳトランジスタ２０ｂが導通状態を維持し（非飽和領域で動作し）、ノード２６ｂは、高電圧ＶＨレベルを維持する。バイアス電圧ＶＮは高電圧ＶＨよりも低いため、ＭＯＳトランジスタ２２ｂがソースフォロアモードで動作し、ノード２８ｂの電圧レベルは、ＶＮ−ＶＴＮの電圧レベルとなる。
【０２２６】
従って、レベルシフト回路３１２Ｂにおいても、各ＭＯＳトランジスタのゲート絶縁膜に印加される電圧は、高電圧ＶＨよりも低い。最大、電圧ＶＨ−ＶＰまたはＶＨ−ＶＮの電圧がゲート絶縁膜に印加されるだけであり、十分にゲート絶縁膜の信頼性を保証することができる。
【０２２７】
また、ＭＯＳトランジスタのソースフォロア動作を利用して、内部信号の電圧レベルを設定しており、正確にバイアス電圧に応じた振幅の信号を生成することができる。
【０２２８】
この状態において、ノード２３ｂの電圧レベルが、ＶＰ＋｜ＶＴＰ｜、ノード２７ｂの電圧レベルが負電圧ＶＬレベルである。したがって、ゲート線駆動回路３１４において、ＭＯＳトランジスタ４２がオフ状態、ＭＯＳトランジスタ４１がオン状態となり、ノード４３からゲート線４４へ伝達されるゲート線駆動信号ＤＶが、高電圧ＶＨレベルにまで上昇する。
【０２２９】
入力信号ＴＩＮが、電源電圧ＶＤＤから、接地電圧ＶＳＳに低下する場合には、レベルシフト回路３１２Ａおよび３１２Ｂにおいて、逆の動作が行なわれ、ノード２３ａが、高電圧ＶＨレベル、ノード２４ａが、電圧ＶＰ＋｜ＶＴＰ｜の電圧レベルに設定される。また、ノード２４ｂが、電圧ＶＰ＋｜ＶＴＰ｜の電圧レベルに低下し、応じてノード２８ｂも、負電圧ＶＬレベルに低下する。ノード２３ｂが、高電圧ＶＨレベルとなり、またノード２７ｂが、電圧ＶＮ−ＶＴＮの電圧レベルとなる。
【０２３０】
したがって、ゲート線駆動回路３１４において、ＭＯＳトランジスタ４１がオフ状態、ＭＯＳトランジスタ４２がオン状態となり、ノード４３からゲート線４４へ必要とされるゲート線駆動信号ＤＶが、負電圧ＶＬレベルに低下し、ゲート線４４が非活性化される。
【０２３１】
このレベルシフト回路３１２Ａおよび３１２Ｂにおいて、差動段の出力を、交差結合されるＭＯＳトランジスタでラッチしている。このラッチ段と差動段の間に、バイアス電圧ＶＰおよびＶＮまたはＶｎをゲートに受けるＭＯＳトランジスタを配置することにより、これらのＭＯＳトランジスタの電圧降下機能により、すべてのＭＯＳトランジスタのゲート絶縁膜に印加される電圧を、高電圧ＶＨまたは負電圧ＶＬよりも低い電圧レベルに設定することができ、ゲート絶縁膜の信頼性を保証することができる。
【０２３２】
また、バイアス電圧ＶＰおよびＶＮをゲートに受けるＭＯＳトランジスタをソースフォロアモードで動作させることにより、正確にバイアス電圧ＶＰおよびＶＮの電圧レベルに応じた電圧レベルの信号を生成してゲート線駆動回路３１４へ与えることができる。
【０２３３】
また、ゲート線駆動回路３１４においても、正確にバイアス電圧に応じた振幅の信号を、入力信号ＩＮ１およびＩＮ２として受けて、高電圧ＶＨおよび不電圧ＶＬの間で変化する信号を、そのゲート絶縁膜の信頼性を損なうことなく生成することができる。
【０２３４】
これにより、画像表示装置において、薄膜トランジスタ（ＴＦＴ）を用いて、ゲート線駆動回路を構成する場合においても、そのしきい値電圧がばらついても、安定にゲート線４４を駆動することができ、ゲート線４４の駆動時において、動作マージンを大きくすることができ、高速で、ゲート線４４を走査する事ができる。
【０２３５】
また、このレベルシフト回路３１２Ａおよび３１２Ｂにおいて、中間段にバイアス電圧ＶＰおよびＶＮまたはＶｎを受けるＭＯＳトランジスタを、ソースフォロアモードで動作させることにより、高電圧ノードおよび負電圧ノードに結合されるＭＯＳトランジスタのゲート絶縁膜に印加される電圧を緩和することができ、ゲート絶縁膜の信頼性を保証することができ、また、安定に、バイアス電圧に基づいて小振幅の信号を生成してゲート線駆動回路へ与えることができる。
【０２３６】
［実施の形態１２］
図２０は、この発明の実施の形態１２に従うレベル変換回路３１２の構成を示す図である。この図２０に示すレベル変換回路３１２は、図１４に示す入力バッファ回路３１０からの振幅ＶＤＤの相補信号ＴＩＮおよびＺＴＩＮを、振幅ＶＤＤ−ＶＬの信号に変換するレベルシフト回路３１２Ｃと、このレベルシフト回路３１２Ｃの出力信号を、さらに、振幅ＶＨ−ＶＬの信号に変換するレベルシフト回路３１２Ｄを含む。
【０２３７】
このレベルシフト回路３１２Ｄの出力信号に従って、ゲート線駆動回路３１４が、ゲート線４４を駆動する。
【０２３８】
レベルシフト回路３１２Ｃは、電源電圧ＶＤＤを受ける電源ノード３１１とノード２３ｃの間に接続されかつそのゲートに入力信号ＴＩＮを受けるＰチャネルＭＯＳトランジスタ１１ｃと、ノード２３ｃとノード２５ｃの間に接続されかつそのゲートに、ノード１７ｃを介してバイアス電圧Ｖｐを受けるＰチャネルＭＯＳトランジスタ１９ｃと、電源ノード３１１とノード２４ｃの間に接続されかつそのゲートに補の入力信号ＺＴＩＮを受けるＰチャネルＭＯＳトランジスタ１２ｃと、ノード２４ｃおよび２６ｃの間に接続されかつそのゲートにバイアス電圧Ｖｐを受けるＰチャネルＭＯＳトランジスタ２０ｃと、ノード２５ｃとノード２７ｃの間に接続されかつそのゲートにバイアスノード１８ｄを介してバイアス電圧ＶＮを受けるＮチャネルＭＯＳトランジスタ２１ｃと、ノード２６ｃとノード２８ｃの間に接続されかつそのゲートにバイアス電圧ＶＮを受けるＮチャネルＭＯＳトランジスタ２２ｃと、ノード２７ｃと負電圧ノード３２６の間に接続されかつそのゲートがノード２８ｃに接続されるＮチャネルＭＯＳトランジスタ１３ｃと、ノード２８ｃと負電圧ノード３２６の間に接続されかつそのゲートがノード２７ｃに接続されるＮチャネルＭＯＳトランジスタ１４ｃを含む。
【０２３９】
バイアス電圧Ｖｐは、電源電圧ＶＤＤよりも低い電圧である。レベルシフト回路３１２Ｃおよび３１２Ｄにおいて、ハイ側電源電圧の電圧レベルが異なるために、バイアス電圧Ｖｐが用いられる。バイアス電圧Ｖｐは、ＭＯＳトランジスタ１９ｃおよび２０ｃが、ソース電圧が電源電圧レベルのときに導通する電圧レベルであり、以下の条件を満たす。
【０２４０】
ＶＰ＝Ｖｐ＋（ＶＨ−ＶＤＤ）
このレベルシフト回路３１２Ｃにおいては、ＭＯＳトランジスタ１１ｃおよび１２ｃが、入力信号ＴＩＮおよびＺＴＩＮを差動増幅する差動段を構成し、ＭＯＳトランジスタ１３ｃおよび１４ｃが、ゲートおよびドレインが交差結合されて、ラッチ回路を構成する。
【０２４１】
バイアス電圧ＶｐおよびＶＮを受けるＭＯＳトランジスタが、振幅制限用のトランジスタとして機能し、また、ＭＯＳトランジスタのゲート絶縁膜に対する電界緩和用のトランジスタとして機能する。
【０２４２】
レベルシフト回路３１２Ｄは、高電圧ノード３２４とノード２３ｄの間に接続されかつそのゲートがノード２４ｄに接続されるＰチャネルＭＯＳトランジスタ１１ｄと、高電圧ノード３２４とノード２４ｄの間に接続されかつそのゲートがノード２３ｄに接続されるＰチャネルＭＯＳトランジスタ１２ｄと、ノード２３ｄとノード２５ｄの間に接続されかつそのゲートにバイアス電圧ＶＰを受けるＰチャネルＭＯＳトランジスタ１９ｄと、ノード２４ｄとノード２６ｄの間に接続されかつそのゲートにバイアス電圧ＶＰを受けるＰチャネルＭＯＳトランジスタ２０ｄと、ノード２５ｄとノード２７ｄの間に接続されかつそのゲートにバイアス電圧ＶＮを受けるＮチャネルＭＯＳトランジスタ２１ｄと、ノード２６ｄとノード２８ｄの間に接続されかつそのゲートにバイアス電圧ＶＮを受けるＮチャネルＭＯＳトランジスタ２２ｄと、ノード２７ｄと負電圧ノード３２６の間に接続されかつそのゲートがノード２７ｃに接続されるＮチャネルＭＯＳトランジスタ１３ｄと、ノード２８ｄと負電圧ノード３２６の間に接続されかつそのゲートがノード２８ｃに接続されるＮチャネルＭＯＳトランジスタ１４ｄを含む。
【０２４３】
このレベルシフト回路３１２Ｄにおいては、ＭＯＳトランジスタ１３ｄおよび１４ｄが、レベルシフト回路３１２Ｃのレベルシフト信号を差動的に増幅する。交差結合されたＰチャネルＭＯＳトランジスタ１１ｄおよび１２ｄが、この差動増幅された信号をラッチしてそのＨレベルを、高電圧ＶＨレベルに変換する。
【０２４４】
このレベルシフト回路３１２Ｄにおいても、バイアス電圧ＶＰおよびＶＮを受けるＭＯＳトランジスタが、振幅制限用のトランジスタとして機能し、正確にバイアス電圧ＶＰおよびＶＮの電圧レベルに応じた小振幅の信号を生成して、ゲート線駆動回路３１４へ与えることができる。
【０２４５】
ゲート線駆動回路３１４は、先の図１５に示す構成と同様の構成を備え、高電圧ノード３２４と出力ノード４３の間に直列に接続されるＰチャネルＭＯＳトランジスタ４１および４０と、出力ノード４３と負電圧ノード３２６の間に直列に接続されるＮチャネルＭＯＳトランジスタ３７および４２を含む。ＭＯＳトランジスタ４１のゲートがレベルシフト回路３１２Ｄのノード２４ｄに接続され、ＭＯＳトランジスタ４２のゲートが、レベルシフト回路３１２Ｄのノード２８ｄに接続される。ＭＯＳトランジスタ４０および３７のゲートへは、それぞれ、バイアス電圧ＶＰおよびＶＮが与えられる。
【０２４６】
図２１は、図２０に示すバイアス電圧Ｖｐを発生する回路の構成を概略的に示す図である。図２１において、バイアス電圧発生回路ＢＰＫｐは、電源ノード３１１の電源電圧ＶＤＤと負電圧ノード３２６の負電圧ＶＬとに従って、バイアス電圧Ｖｐを生成する。このバイアス電圧発生回路ＢＰＫｐの構成としては、先の実施の形態１から５において説明したバイアス電圧発生回路ＢＰＫの構成を利用することができる。電源電圧ＶＣＣに代えて電源電圧ＶＤＤを利用し、接地電位ＶＳＳに代えて、負電圧ＶＬを使用する。この場合、バイアス電圧Ｖｐは、電圧ＶＤＤ−２・｜ＶＴＰ｜−ｒ・Ｉで与えられる。電流Ｉは、定電流源から供給される。
【０２４７】
バイアス電圧ＶＰおよびＶＮは、先の図１６および図１７に示すバイアス電圧発生回路ＢＰＫおよびＶＮＫと同様の構成からそれぞれ生成される。バイアス電圧ＶＰが高電圧ＶＨに基づいて生成され、バイアス電圧ＶＮが、負電圧ＶＬに基づいて生成される。このバイアス電圧ＶＮは、電源電圧ＶＤＤよりも低い電圧レベルである。
【０２４８】
図２２は、図２０に示すレベル変換回路３１２およびゲート線駆動回路３１４の動作を示す信号波形図である。以下、図２２を参照して、この図２０に示すレベル変換回路３１２およびゲート線駆動回路３１４の動作について説明する。
【０２４９】
バイアス電圧Ｖｐは、次式（２９）の関係を満たす。
Ｖｐ＝ＶＰ−（ＶＨ−ＶＤＤ）　　　…（２９）
今、入力信号ＴＩＮが、接地電位ＶＳＳから、電源電圧ＶＤＤレベルに上昇する場合を考える。レベルシフト回路３１２Ｃにおいて、ＭＯＳトランジスタ１１ｃが非導通状態、ＭＯＳトランジスタ１２ｃが導通状態となる。このＭＯＳトランジスタ１２ｃの導通により、ノード２４ｃが充電され、その電圧レベルが、電源電圧ＶＤＤレベルに上昇する。ゲートにバイアス電圧Ｖｐを受けるＭＯＳトランジスタ２０ｃが非飽和領域で動作するため、このノード２４ｃの電圧がノード２６ｃに伝達され、ノード２６ｃの電圧レベルが同様電源電圧レベルにまで上昇する。
【０２５０】
ノード２８ｃの電圧レベルが、負電圧ＶＬであり、ＭＯＳトランジスタ２２ｃが、そのゲートにバイアス電圧ＶＮを受けており、ノード２６ｃの電圧をノード２８ｃに伝達する。応じて、ＭＯＳトランジスタ１３ｃが導通し、ノード２７ｃの電圧レベルが負電圧ＶＬレベルへ低下する。ノード２７ｃの電圧レベルが負電圧ＶＬレベルに低下すると、ＭＯＳトランジスタ１４ｃがオフ状態となる。
【０２５１】
バイアス電圧ＶＮが、電源電圧ＶＤＤよりも低いため、ＭＯＳトランジスタ２２ｃがソースフォロアモードで動作し、ノード２８ｃの電圧レベルは、ＶＮ−ＶＴＮとなる。
【０２５２】
ＭＯＳトランジスタ２１ｃが、ノード２７ｃが負電圧レベルであり導通し、ノード２５ｃの電圧レベルを低下させる。ＭＯＳトランジスタ１１ｃは、非導通状態にある。ＭＯＳトランジスタ１９ｃが、ソースフォロアモードで動作し、ノード２３ｃの電圧レベルを、Ｖｐ＋｜ＶＴＰ｜の電圧レベルに維持する。ノード２５ｃの電圧レベルは、ＭＯＳトランジスタ１９ｃが非導通状態、ＭＯＳトランジスタ２１ｃが導通状態となっており、負電圧ＶＬレベルに維持される。
【０２５３】
したがって、この状態においては、各ＭＯＳトランジスタのゲート絶縁膜に印加される電圧は、最大ＶＬ−ＶＮ＋ＶＴＮまたは、Ｖｐ−ＶＤＤレベルであり、ゲート絶縁膜に印加される電圧は十分に低くすることができる。
【０２５４】
また、内部においてノードの電圧変化の振幅を制限することができ、正確に小振幅の信号を生成して次段のレベルシフト回路３１２Ｄへ与えることができる。
【０２５５】
レベルシフト回路３１２Ｄにおいては、ＭＯＳトランジスタ１４ｄが、ゲートにノード２８ｃの電圧ＶＮ−ＶＴＮを受けて導通し、ノード２８ｄを負電圧ＶＬレベルにまで放電する。一方、ＭＯＳトランジスタ１３ｄは、ノードにゲート２７ｃの負電圧ＶＬを受けて非導通状態となる。この状態においては、ノード２７ｄが、ＭＯＳトランジスタ２１ｄにより、電圧ＶＮ−ＶＴＮのレベルにクランプされる。
【０２５６】
ノード２８ｄが負電圧ＶＬレベルとなると、この負電圧ＶＬは、バイアス電圧ＶＮよりもしきい値電圧ＶＴＮ以上低いため、ＭＯＳトランジスタ２２ｄを介してノード２６ｄに負電圧ＶＬが伝達される。このとき、ＭＯＳトランジスタ２０ｄは、ゲートに、ノード２４ｄの電圧レベルの高電圧ＶＨレベルよりも低いバイアス電圧ＶＰを受けており、導通して、ノード２４ｄを放電する。このノード２４ｄの放電レベルは、ＭＯＳトランジスタ１９ｄのソースフォロア動作により、電圧ＶＰ＋｜ＶＴＰ｜の電圧レベルとなる。
【０２５７】
高電圧ＶＨは、バイアス電圧ＶＰよりも、しきい値電圧ＶＴＰの絶対値の２倍以上高い電圧レベルであり、ＭＯＳトランジスタ１１ｄが、導通し、ノード２３ｄは、高電圧ＶＨレベルにまで駆動される。応じて、ＭＯＳトランジスタ１２ｄが非導通状態となる。ノード２４ｄは、ＭＯＳトランジスタ２０ｄにより、電圧ＶＰ＋｜ＶＴＰ｜の電圧レベルに維持される。これにより、ゲート線駆動回路３１４に対するハイ側入力信号ＩＮ２のローレベルを、バイアス電圧に応じて、正確に設定することができる。
【０２５８】
ＭＯＳトランジスタ２０ｄにおいて、ゲート絶縁膜に電圧ＶＰ−ＶＬが印加されるものの、バイアス電圧ＶＰは、電源電圧ＶＤＤよりも低い電圧レベルであり、電圧ＶＰ−ＶＬが、電源電圧ＶＤＤレベル程度に設定することにより、このＭＯＳトランジスタ２０ｄのゲート絶縁膜の信頼性は、十分に保証することができる。
【０２５９】
残りのＭＯＳトランジスタについては、ＭＯＳトランジスタのソースフォロア動作により、内部ノードの電圧振幅が制限されており、高電圧ＶＨよりも十分低い電圧が印加されるだけであり、そのゲート絶縁膜の信頼性は十分保証することはできる。
【０２６０】
また、ゲートにバイアス電圧ＶＰおよびＶＮを受けるＭＯＳトランジスタのソースフォロア動作により、正確にバイアス電圧の電圧レベルに応じた小振幅の信号をハイ側およびロー側の信号について生成することができる。
【０２６１】
ゲート線駆動回路３１４においては、ＭＯＳトランジスタ４１が、ゲートに電圧ＶＰ＋｜ＶＴＰ｜を受け、ＭＯＳトランジスタ４２は、ゲートに電圧ＶＬを受けており、ノード４３を、高電圧ＶＨレベルにまで駆動する。
【０２６２】
一方、入力信号ＴＩＮが、接地電位ＶＳＳレベルに放電される場合には、ＭＯＳトランジスタ１１ｃが導通し、ＭＯＳトランジスタ１２ｃが非導通状態となる。この状態においては、ノード２５ｃの電圧レベルが上昇し、応じてノード２７ｄの電圧レベルも、ＭＯＳトランジスタ２１ｃを介しての充電により上昇する。応じて、ＭＯＳトランジスタ１４ｃが導通し、ノード２８ｃを、負電圧ＶＬレベルに駆動し、応じてＭＯＳトランジスタ１３ｃが非導通状態となる。この状態においては、ノード２７ｃは、ＭＯＳトランジスタ２１ｃのソースフォロア動作により、電圧ＶＮ−ＶＴＮの電圧レベルにクランプされる。
【０２６３】
レベルシフト回路３１２Ｄにおいては、ＭＯＳトランジスタ１３ｄが導通状態、ＭＯＳトランジスタ１４ｄが非導通状態となり、ノード２７ｄが負電圧ＶＬレベルに駆動される。ノード２８ｄは、ＭＯＳトランジスタ２２ｄのソースフォロア動作により電圧ＶＮ−ＶＴＮの電圧レベルにクランプされる。
【０２６４】
ノード２７ｄの負電圧は、ノード２５ｄに伝達され、応じて、ＭＯＳトランジスタ１９ｄにより、ノード２３ｄの電圧レベルが低下する。このノード２３ｄの電圧レベルの低下により、ＭＯＳトランジスタ１２ｄが導通し、ノード２４ｄの電圧レベルが上昇し、ＭＯＳトランジスタ１１ｄがオフ状態となる。
【０２６５】
この状態においては、ノード２４ｄの電圧レベルは、ＭＯＳトランジスタ１２ｄにより、高電圧ＶＨの電圧レベルとなる。ノード２３ｄの電圧レベルは、ＭＯＳトランジスタ１９ｄにより、電圧ＶＰ＋｜ＶＴＰ｜の電圧レベルにクランプされる。
【０２６６】
したがって、ゲート線駆動回路３１４においては、ＭＯＳトランジスタ４１が非導通状態となり、一方、ＭＯＳトランジスタ４２が導通状態となり、ノード４３の出力信号は、負電圧ＶＬレベルとなる。
【０２６７】
この場合においても、いずれのＭＯＳトランジスタに対しても、ゲート絶縁膜に印加される電圧は、十分に緩和することができる。また、ＭＯＳトランジスタのソースフォロア動作に従ってノード２８ｄの電圧レベルを、正確に、電圧ＶＮ−ＶＴＮに設定することができ、バイアス電圧の電圧レベルに応じた小振幅の信号を正確に生成することができる。
【０２６８】
また、バイアス電圧ＶＰおよびＶＮは、ゲート線駆動回路３１４のＭＯＳトランジスタ４１および４２のしきい値電圧が出力信号に対する影響を相殺するような電圧レベルに設定されており、安定にゲート線駆動信号を生成することができる。
【０２６９】
また、バイアス電圧ＶＰおよびＶＮに基づいてゲート線駆動回路に対する入力信号を、ＭＯＳトランジスタのソースフォロア動作を利用して生成しており、正確にバイアス電圧ＶＰおよびＶＮの電圧レベルに応じた小振幅信号を生成してゲート線駆動回路へ与えることができる。従って、高電圧ＶＨおよび負電圧ＶＬを用いてゲート線駆動回路３１４を駆動する場合においても、ゲート線駆動回路３１４のＭＯＳトランジスタのゲート絶縁膜の耐圧特性を保証することができる。
【０２７０】
以上のように、この発明の実施の形態１２に従えば、画像表示装置のゲート線駆動回路に、バイアス電圧により、出力駆動回路のゲート絶縁膜に印加される電圧を緩和するように構成しており、高電圧ＶＨおよび負電圧ＶＬを用いてゲート線を駆動する場合においても、確実に、ＭＯＳトランジスタのゲートに印加される電圧を緩和することができる。また、バイアス電圧をゲートに受けるトランジスタのソースフォロア動作を利用しており、正確に、バイアス電圧の電圧レベルに応じた２種類の小振幅の信号（ハイ側入力信号およびロー側入力信号）を生成してゲート線駆動回路へ与えることができる。
【０２７１】
特に、これらの構成要素のＭＯＳトランジスタが、薄膜トランジスタ（ＴＦＴで構成される場合においても、そのしきい値電圧が大きくばらつく場合においても、安定に、しきい値電圧のバラツキの影響を受けることなく、ゲート線駆動回路３１４により、ゲート線４４を駆動することができる。
【０２７２】
［実施の形態１３］
図２３は、この発明の実施の形態１３に従う半導体装置の要部の構成を概略的に示す図である。この図２３に示す構成においては、画像表示素子ＰＸとして、電流が流れると発光するエレクトロルミネッセンス発光素子が用いられる。
【０２７３】
すなわち、画像表示素子ＰＸは、ゲート線４４上の駆動信号ＤＶに従って選択的に導通し、導通時、データ線４５上の映像信号を記憶ノード（画素電極）４７へ伝達するＮチャネルＭＯＳトランジスタ４６と、記憶ノード４７と定電圧供給ノード４９の間に接続される容量素子４８と、この記憶ノード４７上の記憶電位に従って選択的に導通するドライブトランジスタ５３と、ドライブトランジスタ５３と基準ノード５５の間に接続されるエレクトロルミネッセンス表示素子５４を含む。
【０２７４】
ドライブトランジスタ５３は、導通時、エレクトロルミネッセンス発光素子５４を基準ノード５２に結合する。基準ノード５２および５５へは、それぞれ、基準電圧ＶＣＨおよびＶＣＬが与えられる。
【０２７５】
エレクトロルミネッセンス発光素子５４は、記憶ノード４７の記憶電位に従ってドライブトランジスタ５３が導通すると、基準ノード５２に結合され、ドライブトランジスタ５３が供給する電流量に応じて、発光する。
【０２７６】
ゲート線４４に対しては、先の実施の形態１１および１２と同様、入力タイミング信号をバッファ処理して生成される相補信号ＴＩＮおよびＺＴＩＮをレベル変換するレベル変換回路３１２と、このレベル変換回路３１２の出力信号に従って駆動信号ＤＶを生成するゲート線ドライブ回路３１４とが設けられる。
【０２７７】
レベル変換回路３１２へは、高電圧ＶＨ、負電圧ＶＬおよび接地電位ＶＳＳが、動作電源電圧として供給される。ゲート線ドライブ回路３１４へは、高電圧ＶＨおよび負電圧ＶＬが、動作電源電圧として供給される。これらのレベル変換回路３１２およびゲート線ドライブ回路３１４は、先の実施の形態１１または１２の構成を備え、高電圧ＶＨおよび負電圧ＶＬを用いて駆動信号ＤＶを生成する場合においても、その構成要素の薄膜トランジスタ（ＴＦＴ）のゲート絶縁膜に印加される電界を緩和する。
【０２７８】
図２３に示すように、画像表示素子ＰＸとして、エレクトロルミネッセンス発光素子５４が用いられる場合においても、記憶ノード４７の信号電位のリークを防止し、かつ確実に、映像信号を書込むために、ゲート線４４は、高電圧ＶＨと負電圧ＶＬの間で駆動される。したがって、このエレクトロルミネッセンス発光素子５４を用いる場合においても、先の実施の形態１１または１２と同様のレベル変換回路３１２およびゲート線ドライブ回路３１４の構成を利用することにより、安定に、ゲート線ドライブ信号ＤＶを生成することができる。
【０２７９】
なお、レベル変換回路３１２およびゲート線ドライブ回路３１４は、薄膜トランジスタ（ＴＦＴ）で、構成要素のＭＯＳトランジスタが構成される。この薄膜トランジスタの構成としては、ガラス基板上に半導体層を堆積し、その半導体層にＭＯＳトランジスタが形成される構成であってもよい。また、このガラス基板に代えて、樹脂基板等の絶縁基板上に半導体層が形成され、この半導体層に薄膜トランジスタが形成されてもよい。薄膜トランジスタ（ＴＦＴ）の構成としては、画像表示装置において、表示画素マトリクス内において画素マトリクスを形成するトランジスタスイッチと同一構造の薄膜トランジスタが用いられればよい。
【０２８０】
［実施の形態１４］
図２４は、この発明の実施の形態１４に従うバイアス電圧発生回路ＢＰＫの構成を概略的に示す図である。図２４に示すバイアス電圧発生回路ＢＰＫは、電源電圧ＶＣＣを受ける電源ノードとノード１０５の間に直列に接続される、それぞれがダイオード接続されるＰチャネルＭＯＳトランジスタ１０１および１０２と、ノード１０５と出力ノード１０６の間に接続される降圧素子３５０を含む。この降圧素子３５０は、動作時、所定の電圧Ｖｒの電圧降下を生じさせる。この出力ノード１０６から、バイアス電圧ＶＰが出力される。電源ノードと出力ノード１０６の間には、デカップル容量１０７が接続される。
【０２８１】
降圧素子３５０は、ダイオード接続されるＰチャネルＭＯＳトランジスタ、ダイオード接続されるＮチャネルＭＯＳトランジスタ、または、ＰＮダイオードのいずれであってもよい。それぞれ導通時、しきい値電圧の絶対値または順方向降下電圧の電圧降下を生じさせる。
【０２８２】
また、降圧素子３５０として抵抗素子が用いられる場合には、出力ノード１０６に、定電流源が接続され、抵抗素子に一定の電流を流し、所定の大きさの電圧降下を生じさせる。
【０２８３】
降圧素子３５０として、ダイオード接続されるＭＯＳトランジスタが用いられる場合、バイアス電圧ＶＰには、しきい値電圧の依存性が存在する。しかしながら、この場合、回路構成を簡略化でき、消費電流を低減することができる。ＰＮダイオードの場合、ＰＮ接合のビルトイン電圧を利用するだけであり、ばらつきが、しきい値電圧に較べて小さく、次段の機能回路において、ドライブトランジスタのしきい値電圧の影響を相殺して、出力信号を生成することができる。
【０２８４】
抵抗素子が、降圧素子３５０として用いられる場合は、先の実施の形態１ないし４の場合と同じである。
【０２８５】
したがって、ノード１０５および１０６の間に、一定の電圧Ｖｒの電圧降下を生じさせる素子を用いれば、バイアス電圧ＶＰを生成して機能回路１へ与えることにより、機能回路の出力信号におけるしきい値電圧の影響を、抑制することができる。
【０２８６】
図２５は、この発明の実施の形態１４に従うバイアス電圧発生回路ＢＮＫの構成を概略的に示す図である。この図２５に示すバイアス電圧発生回路ＢＮＫにおいては、接地電圧ＶＳＳを受ける接地ノードとノード２０５の間に、それぞれがダイオード接続されるＮチャネルＭＯＳトランジスタ２０１および２０２が直列に接続される。ノード２０５と出力ノード２０６との間に、昇圧素子３６０が設けられる。この昇圧素子３６０は、ノード２０５の電圧を、電圧Ｖｒ昇圧させて、出力ノード２０６に伝達する。出力ノード２０６に、バイアス電圧ＶＮが発生する。この出力ノード２０６には、また、デカップル容量１９９が接続される。
【０２８７】
この昇圧素子３６０としては、ＰＮダイオード、ＮチャネルＭＯＳトランジスタ、ダイオード接続されるＰチャネルＭＯＳトランジスタ、および抵抗素子を利用することができる。昇圧素子３６０として、ＰＮダイオードまたは抵抗を利用する場合、バイアス電圧ＶＮにより、機能回路におけるドライブトランジスタのしきい値電圧が、出力信号駆動に及ぼす影響を抑制することができる。また昇圧素子３６０として、ダイオード接続されるＭＯＳトランジスタを利用する場合、回路構成を簡略化でき、また消費電流を低減することができる。
【０２８８】
図２４および図２５に示す構成において、画像表示装置にこれらのバイアス電圧発生回路ＢＰＫおよびＢＮＫが利用される場合、ＭＯＳトランジスタは、薄膜トランジスタ（ＴＦＴ）で構成される。
【０２８９】
また、バイアス電圧発生回路ＢＰＫおよびＢＮＫにおいて、電源電圧ＶＣＣおよび接地電圧ＶＳＳに代えて、高電圧ＶＨおよび負電圧ＶＬがそれぞれ用いられてもよい。
【０２９０】
以上のように、この発明の実施の形態１４に従えば、機能回路に含まれるドライブトランジスタと同一導電型のＭＯＳトランジスタをダイオード接続し、このダイオード接続されるＭＯＳトランジスタと出力ノードの間に、一定の電圧のシフトを生じさせるレベル変換素子を利用しており、低消費電流で、バイアス電圧を生成して機能回路を駆動することができる。また、このレベルシフトされる電圧量が、ＭＯＳトランジスタのしきい値電圧と特別な電圧レベルの場合、機能回路の駆動トランジスタのしきい値電圧の出力信号駆動に及ぼす影響を抑制することができる。
【０２９１】
【発明の効果】
以上のように、この発明に従えば、ゲート絶縁膜の信頼性を確保するために、バイアス電圧をゲートに受けるトランジスタを介して入力信号に従って出力信号を生成し、この入力信号の振幅をバイアス電圧により決定する構成において、バイアス電圧を、出力トランジスタのしきい値電圧が出力信号に及ぼす影響を抑制するように生成しており、しきい値電圧のばらつきの影響を受けることなく安定に出力信号を生成することができ、回路動作マージンを十分に確保することができ、回路動作を安定化させることができる。これにより、信号処理を高速化することができる。
【０２９２】
すなわち、第１および第２の電源ノードの間に直列に第１ないし第４の電界効果トランジスタが接続される機能回路に対し、第１および第２の電源ノードの電圧それぞれに基づいて電圧レベルの異なる第１および第２のバイアス電圧を生成し、第２および第３の電界効果トランジスタのゲートへ与えるバイアス電圧発生回路を設け、このバイアス電圧発生回路を、第１および第４の電界効果トランジスタの少なくとも一方のしきい値電圧の出力信号に対する影響を抑制するように第１および第２のバイアス電圧を生成するように構成しており、しきい値電圧がばらついても、その影響を抑制して、安定に出力信号を生成することができる。
【０２９３】
バイアス電圧発生回路を、それぞれがダイオード接続される複数の電界効果トランジスタと、その電界効果トランジスタと第１のバイアス電圧の出力ノードとの間に、所定の電圧差を生じさせる電圧レベル変換素子とで構成することにより、容易に、機能回路の第１のトランジスタのしきい値電圧の影響を抑制することのできるバイアス電圧を生成することができる。
【０２９４】
また、バイアス電圧発生回路を、第２の電圧を受けるノードに対し、それぞれがダイオード接続されるＭＯＳトランジスタを直列に複数個接続し、これらのＭＯＳトランジスタと第２のバイアス電圧の出力ノードとの間に、所定の電圧差を生じさせるレベル変換素子とで構成することにより、容易に、第４のトランジスタのしきい値電圧が、出力信号に及ぼす影響を抑制して、高速かつ安定に出力信号を生成することができる。
【０２９５】
この電圧レベル変換素子を、ダイオード接続されたＭＯＳトランジスタにより生成された電圧を所定電圧降下させて、第１のバイアス電圧出力ノードに伝達する電圧降下素子で構成することにより、容易に、バイアス電圧として、しきい値電圧成分を電圧成分を含む電圧を生成することができ、機能回路のハイ側バイアス電圧を容易に生成することができる。
【０２９６】
また、電圧レベル変換素子として、第２のノードの電圧を所定電圧昇圧して第２のバイアス電圧を出力ノードへ伝達する昇圧素子で構成することにより、容易に、しきい値電圧成分を電圧成分として含むバイアス電圧を生成することができ、機能回路のロー側バイアス電圧を正確に生成することができる。
【０２９７】
また、この電圧レベル変換素子として、ダイオード素子およびダイオード接続されるＭＯＳトランジスタの一方で構成することにより、容易に所定の電圧差を簡易な回路構成で生じさせることができる。
【０２９８】
また、このレベル変換素子として、抵抗素子を用いることにより、所望の大きさの電圧差を、ダイオード接続されたＭＯＳトランジスタとバイアス電圧出力ノードとの間に生成することができ、バイアス電圧レベルを調整して、機能回路の出力トランジスタの電流駆動量を調整することができる。
【０２９９】
また、この抵抗素子に対し、一定の電流を供給する定電流回路を設けることにより、容易に所望の大きさの電圧差を、正確に抵抗素子により生成することができる。
【０３００】
また、バイアス電圧発生回路を、第１の電圧を受けるノードと第１のバイアス電圧出力ノードの間にそれぞれダイオード接続されるＭＯＳトランジスタと抵抗素子を直列に接続し、この第１のバイアス電圧出力ノードに、定電流源を結合することにより、容易に、しきい値電圧を電圧成分として含む、所望の電圧レベルの第１のバイアス電圧を生成することができる。
【０３０１】
また、バイアス電圧発生回路を、第２の電圧を受けるノードと第２のバイアス電圧出力ノードの間にそれぞれダイオード接続されるＭＯＳトランジスタと抵抗素子を直列に接続し、この第２のバイアス電圧出力ノードに、定電流源を結合することにより、容易に、しきい値電圧を電圧成分として含む、所望の電圧レベルの第２のバイアス電圧を生成することができる。
【０３０２】
また、このバイアス電圧発生回路として、ＭＯＳトランジスタのフィードバックを利用する定電流発生回路を利用することにより、第１または第２の電圧レベルと独立の、しきい値電圧成分を電圧成分として含む安定なバイアス電圧を生成することができる。
【０３０３】
また、相補信号対を差動的に増幅して、相補出力信号を生成し、この相補出力信号をさらに差動的に増幅して、第１および第４のトランジスタのゲートへ与えられる第１および第２の駆動信号を生成するとともに、この機能回路の出力信号に従って画像表示素子を駆動することにより、しきい値電圧のばらつきの大きい薄膜トランジスタを用いる場合においても、安定にかつ高速で画像表示素子を駆動することができる。
【０３０４】
また、これらの相補信号を生成する増幅回路を、差動段と、この差動段の出力信号をラッチするラッチ段と、差動段とラッチ段との間の信号の振幅を制限する振幅制限回路段とで構成することにより、容易に差動増幅しかつレベル変換された信号を、ゲート絶縁膜の信頼性を損なうことなく生成することができる。これにより、画像表示素子を、振幅の大きな信号で、安定に駆動することができる。
【０３０５】
特に、この振幅制限回路段を、ゲートにバイアス電圧を受けるソースフォロアモードで動作するＭＯＳトランジスタで構成した場合、バイアス電圧に基づいて正確に振幅制限された小振幅の信号を生成して機能回路を駆動することができる。この振幅制限段として、ハイ側およびロー側両者にも受けることにより、第１および第２のバイアス電圧それぞれに基づいて性格に振幅制限された小振幅の信号を生成して機能回路を駆動することができる。レベル変換処理動作時に、機能回路への入力信号の振幅制限を行うことにより、回路専有面積を低減することができ、また、高速で小振幅の信号を生成して機能回路へ与えることができる。
【０３０６】
また画像表示素子が、液晶表示素子またはエレクトロルミネッセンス素子の場合において、バイアス電圧発生回路および機能回路の構成要素が薄膜トランジスタで構成される場合においても、安定にかつ高速でゲート線を駆動することができる。
【０３０７】
また、この電界効果トランジスタが、薄膜トランジスタで構成され、しきい値電圧のばらつきが大きい場合においても、しきい値電圧のばらつきの影響を抑制して安定に出力信号を生成することができる。
【０３０８】
また、第１の電圧が、第２の電圧よりも高い電圧の場合、それぞれ、Ｈレベルへ出力信号を駆動する場合に、安定にかつ高速で、出力信号をＨレベルへ駆動することができる。
【０３０９】
また、第２の電圧が、第１の電圧よりも高い電圧の場合、出力信号をＬレベルへ駆動するとき、高速で、出力信号を安定にＬレベルへ駆動することができる。
【０３１０】
また、基準トランジスタをソースフォロアモードで動作するように抵抗素子と基準トランジスタとを接続し、互いに同一導電型の基準トランジスタを、内部ノードの電圧レベルをソースフォロアモードで伝達して、出力電流をフィードバック制御するように構成することにより、第１の電源ノードの電圧に依存しない定電流を安定に供給することができる。この定電流で、内部回路を駆動することにより、内部回路を、電源電圧変動時においても安定に動作させることができる。
【０３１１】
これらの電流源トランジスタを薄膜トランジスタで構成することにより、画像表示装置などにおいて、安定に定電流を生成して、内部回路を駆動することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従うバイアス電圧発生回路の構成を示す図である。
【図２】この発明の実施の形態２に従うバイアス電圧発生回路の構成を示す図である。
【図３】この発明の実施の形態３に従うバイアス電圧発生回路の構成を示す図である。
【図４】この発明の実施の形態４に従う定電流回路の構成を示す図である。
【図５】この発明の実施の形態５に従うバイアス電圧発生回路の構成を示す図である。
【図６】この発明の実施の形態６に従うバイアス電圧発生回路の構成を示す図である。
【図７】この発明の実施の形態７に従うバイアス電圧発生回路の構成を示す図である。
【図８】この発明の実施の形態８に従うバイアス電圧発生回路の構成を示す図である。
【図９】この発明の実施の形態９に従う定電流回路の構成を示す図である。
【図１０】この発明の実施の形態１０に従うバイアス電圧発生回路の構成を示す図である。
【図１１】この発明の実施の形態１１に従う半導体装置の要部の構成を概略的に示す図である。
【図１２】図１１に示すゲートドライバの構成を概略的に示す図である。
【図１３】図１２に示す画像表示素子の構成の一例を示す図である。
【図１４】図１２に示す入力バッファ回路の構成を示す図である。
【図１５】図１２に示すレベル変換回路の構成を示す図である。
【図１６】図１５に示すバイアス電圧ＶＰを発生する回路の構成を概略的に示す図である。
【図１７】図１５に示すバイアス電圧ＶＮを発生する回路の構成を概略的に示す図である。
【図１８】図１５に示すバイアス電圧Ｖｎを発生する回路の構成を概略的に示す図である。
【図１９】図１５に示すレベル変換回路の動作を示す信号波形図である。
【図２０】この発明の実施の形態１２に従うレベル変換回路の構成を示す図である。
【図２１】図２０に示すバイアス電圧Ｖｐを発生する回路の構成を概略的に示す図である。
【図２２】図２０に示すレベル変換回路の動作を示す信号波形図である。
【図２３】この発明の実施の形態１３に従う半導体装置の要部の構成を概略的に示す図である。
【図２４】この発明の実施の形態１４に従うバイアス電圧発生回路の構成を示す図である。
【図２５】この発明の実施の形態１４に従う他のバイアス電圧発生回路の構成を示す図である。
【図２６】従来の出力駆動回路の構成を示す図である。
【図２７】図２６に示すバイアス電圧と電源電圧の関係を示す図である。
【図２８】図２６に示す出力駆動回路のハイレベル信号出力時の入出力信号の電圧を示す図である。
【図２９】図２６に示す出力駆動回路のローレベル信号出力時の入出力信号の電圧を示す図である。
【図３０】従来のバイアス電圧発生回路の構成を示す図である。
【符号の説明】
１　機能回路、ＰＱ０，ＰＱ１　ＰチャネルＭＯＳトランジスタ、ＮＱ０，ＮＱ１　ＮチャネルＭＯＳトランジスタ、１０１，１０２　ＰチャネルＭＯＳトランジスタ、１０３　抵抗素子、１００　定電流源、ＢＰＫ，ＢＮＫ　バイアス電圧発生回路、１０８，１１０　ＮチャネルＭＯＳトランジスタ、１０９，１１１抵抗素子、１１２，１１３，１１６　ＮチャネルＭＯＳトランジスタ、１１７抵抗素子、１２０　ＰチャネルＭＯＳトランジスタ、２０１，２０２　ＮチャネルＭＯＳトランジスタ、２０３　抵抗素子、２００　定電流源、２０７，２０８　ＰチャネルＭＯＳトランジスタ、２０９，２１１，２１７　抵抗素子、２１３，２１２，２１６　ＰチャネルＭＯＳトランジスタ、１Ａ，１Ｂ　機能回路、２２０　ＮチャネルＭＯＳトランジスタ、２２２　抵抗素子、３００　表示画素マトリクス、３０２　ゲートドライバ、３０４　データドライバ、３１０　入力バッファ回路、３１２　レベル変換回路、３１２Ａ，３１２Ｂ，３１２Ｃ，３１２Ｄ　レベルシフト回路、３１４　ゲート線ドライブ回路、５０　液晶表示素子、１１ａ，１１ｂ，１２ａ，１２ｂ，１９ａ，１９ｂ，２０ａ，２０ｂ，４０，４１　ＰチャネルＭＯＳトランジスタ、２１ａ，２１ｂ，２２ａ，２２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ，３７，４２　ＮチャネルＭＯＳトランジスタ、１１ｃ，１２ｃ，１２ｄ，１９ｃ，１９ｄ，２０ｃ，２０ｄ　ＰチャネルＭＯＳトランジスタ、２１ｃ，２１ｄ，２２ｃ，２２ｄ，１３ｃ，１３ｄ，１４ｃ，１４ｄ　ＮチャネルＭＯＳトランジスタ、５４　エレクトロルミネッセンス発光素子、３５０　降圧素子、３６０　昇圧素子。

Claims (20)

1. 第１および第２の電源ノードにそれぞれ与えられる第１および第２の電圧を動作電源電圧として受けて動作する機能回路を備え、前記機能回路は、前記第１および第２の電源ノードの間に直列に接続される第１、第２、第３および第４の電界効果トランジスタを含み、前記第１および第２の電界効果トランジスタは、前記第３および第４の電界効果トランジスタと導電型が異なり、前記第１および第２の電圧それぞれに基づいて電圧レベルの異なる第１および第２のバイアス電圧を発生して、それぞれ、前記第２および第３の電界効果トランジスタのゲートへ与えるバイアス電圧発生回路を備え、前記バイアス電圧発生回路は、前記第１および第４の電界効果トランジスタの少なくとも一方のしきい値電圧が前記機能回路の出力信号に対する影響を抑制するように前記第１および第２のバイアス電圧を生成する、半導体装置。
2. 前記バイアス電圧発生回路は、
   前記第１の電圧を受ける第１のノードと第２のノードの間に直列に接続されかつ各々がダイオード接続された複数の電界効果トランジスタと、
   前記第２のノードと前記第１のバイアス電圧を出力する出力ノードとの間に接続され、前記第２のノードと前記出力ノードとの間に所定の電圧差を生じさせる電圧レベル変換素子とを備える、請求項１記載の半導体装置。
3. 前記バイアス電圧発生回路は、
   前記第２の電圧を受ける第１のノードと第２のノードの間に直列に接続されかつ各々がダイオード接続される複数の電界効果トランジスタと、
   前記第２のノードと前記第２のバイアス電圧を出力する出力ノードとの間に接続され、前記第２のノードと前記出力ノードとの間に所定の大きさの電圧差を生じさせる電圧レベル変換素子とを備える、請求項１記載の半導体装置。
4. 前記電圧レベル変換素子は、前記第２のノードの電圧を前記所定電圧降下させて前記出力ノードに伝達する電圧降下素子を備える、請求項２または３記載の半導体装置。
5. 前記電圧レベル変換素子は、前記第２のノードの電圧を前記所定電圧昇圧させて前記出力ノードへ伝達する昇圧素子を備える、請求項２または３記載の半導体装置。
6. 前記電圧レベル変換素子は、導通時、前記所定電圧の降下を生じさせるダイオード素子およびダイオード接続されたトランジスタ素子のいずれかを備える、請求項２または３記載の半導体装置。
7. 前記電圧レベル変換素子は、抵抗素子を備える、請求項２または３記載の半導体装置。
8. 前記バイアス電圧発生回路は、前記出力ノードを介して前記抵抗素子に結合され、前記抵抗素子に一定の大きさの電流の流れを生じさせる定電流回路をさらに備える、請求項７記載の半導体装置。
9. 前記バイアス電圧発生回路は、
   前記第１の電圧を受けるノードと前記第１のバイアス電圧を出力する出力ノードとの間に直列に接続される各々がダイオード接続されたかつ各々が前記第２のトランジスタと同一導電型の複数の電界効果トランジスタおよび抵抗素子の直列体と、
   前記出力ノードと前記第２の電圧を受けるノードとの間に結合される一定の大きさの電流を駆動する定電流源とを備える、請求項１記載の半導体装置。
10. 前記バイアス電圧発生回路は、
    前記第２の電圧を受けるノードと前記第２のバイアス電圧を出力する出力ノードとの間に直列に接続される各々がダイオード接続されかつ各々が前記第３のトランジスタと同一導電型の複数の電界効果トランジスタおよび抵抗素子の直列体と、
    前記出力ノードと前記第１の電圧を受けるノードとの間に結合されて一定の大きさの電流を駆動する定電流源とを備える、請求項１記載の半導体装置。
11. 前記バイアス電圧発生回路は、
    前記第１の電圧を受けるノードと前記第１のバイアス電圧を出力する出力ノードとの間に直列に接続される、各々がダイオード接続された複数の電界効果トランジスタおよび抵抗素子の直列体と、
    前記出力ノードと前記第２の電圧を受けるノードとの間に結合されて一定の大きさの電流を駆動する電流源トランジスタと、
    前記第２の電圧を受ける内部電源ノードと第１の内部ノードとの間に接続される第１の抵抗素子と、
    前記第１の抵抗素子と前記電流源トランジスタのゲートとの間に接続されかつ前記第１の内部ノードにゲートが接続される、前記電流源トランジスタと同一導電型の第１の基準トランジスタと、
    前記内部電源ノードと第２の内部ノードとの間に接続されかつそのゲートが前記第１の内部ノードに接続される、前記電流源トランジスタと同一導電型の第２の基準トランジスタと、
    前記電流源トランジスタのゲートと前記第１の電圧を受けるノードとの間に接続されかつそのゲートが前記第２の内部ノードに接続される、前記電流源トランジスタと同一導電型の第３の基準トランジスタと、
    前記第２の内部ノードと前記第１の電圧を受けるノードとの間に接続される第２の抵抗素子を含む、請求項１記載の半導体装置。
12. 前記バイアス電圧発生回路は、
    前記第１の電圧を受けるノードと前記第２のバイアス電圧を出力する出力ノードとの間に直列接続される各々がダイオード接続された複数の電界効果トランジスタおよび抵抗素子の直列体と、
    前記出力ノードと前記第１の電圧を受けるノードとの間に結合されて一定の大きさの電流を駆動する電流源トランジスタと、
    前記第１の電圧を受ける内部電源ノードと第１の内部ノードとの間に接続される第１の抵抗素子と、
    前記第１の抵抗素子と前記電流源トランジスタのゲートとの間に接続されかつ前記第１の内部ノードにそのゲートが接続される、前記電流源トランジスタと同一導電型の第１の基準トランジスタと、
    前記内部電源ノードと第２の内部ノードとの間に接続されかつそのゲートが前記第１の内部ノードに接続される、前記電流源トランジスタと同一導電型の第２の基準トランジスタと、
    前記電流源トランジスタのゲートと前記第２の電圧を受けるノードとの間に接続され、かつそのゲートが前記第２の内部ノードに接続される、前記電流源トランジスタと同一導電型の第３の基準トランジスタと、
    前記第２の内部ノードと前記第２の電圧を受けるノードとの間に接続される第２の抵抗素子とを含む、請求項１記載の半導体装置。
13. 相補信号対を差動的に増幅して相補出力信号を生成する第１の増幅回路と、
    前記第１の増幅回路を出力する相補出力信号をさらに差動的に増幅して、前記第１および第４のトランジスタのゲートへそれぞれ与えられる互いに論理レベルの等しい第１および第２の駆動信号を生成する第２の増幅回路と、
    前記機能回路の出力信号に従って駆動される画像表示素子をさらに備え、
    前記機能回路の出力信号は、前記第２および第３の電界効果トランジスタの接続点から出力される、請求項１記載の半導体装置。
14. 前記第１の増幅回路は、
    前記相補信号対を差動的に増幅する第１の差動段と、
    前記第１の差動段の出力信号をラッチする第１のラッチ段と、
    前記第１の差動段と前記第１のラッチ段との間に接続され、前記第１の差動段と前記第１のラッチ段との間に転送される信号の振幅を制限する第１の振幅制限段とを備え、
    前記第２の増幅回路は、
    前記第１のラッチ段のラッチ信号を差動的に増幅する第２の差動段と、
    前記第２の差動段の出力信号をラッチする第２のラッチ段と、
    前記第２のラッチ段と前記第２の差動段との間に接続され、前記第２の差動段と前記第２のラッチ段との間で転送される信号の振幅を制限する第２の振幅制限段とを備え、
    前記第２のラッチ段のラッチ信号と前記第２の差動段の出力信号とがそれぞれ前記第１および第４の電界効果トランジスタのゲートへ与えられる、請求項１３記載の半導体装置。
15. 前記画像表示素子は、液晶表示素子およびエレクトロルミネッセンス発光素子のいずれかを備える、請求項１３記載の半導体装置。
16. 各前記電界効果トランジスタは、薄膜トランジスタである、請求項１記載の半導体装置。
17. 前記第１の電圧は、前記第２の電圧よりも高い電圧である、請求項１記載の半導体装置。
18. 前記第２の電圧は、前記第１の電圧よりも高い電圧である、請求項１記載の半導体装置。
19. 出力ノードと第１の電圧を受ける第１の電源ノードとの間に結合される電流源トランジスタと、
    第２の電圧を受ける第２電源ノードと第１の内部ノードとの間に接続される第１の抵抗素子と、
    前記第１の内部ノードと前記電流源トランジスタの制御電極との間に接続されかつ前記第１の内部ノードに接続される制御電極を有する、前記電流源トランジスタと同一導電型の第１の基準トランジスタと、
    前記第１の電源ノードと前記電流源トランジスタの制御電極との間に接続されかつその制御電極が第２の内部ノードに接続される、前記電流源トランジスタと同一導電型の第２の基準トランジスタと、
    前記第１の電源ノードと前記第２の内部ノードとの間に接続される第２の抵抗素子と、
    前記第２の内部ノードと前記第１の電源ノードとの間に接続されかつ前記第１の内部ノードに接続される制御電極を有する、前記電流源トランジスタと同一導電型の第３の基準トランジスタと、
    前記出力ノードと結合され、前記電流源トランジスタが駆動する電流を動作電流として受けて動作する内部回路とを備える、半導体装置。
20. 前記電流源トランジスタおよび前記第１ないし第３の基準トランジスタは、それぞれ、薄膜トランジスタで構成される、請求項１９記載の半導体装置。

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