JP2004128263A - Ｐｉｎダイオードとその製造方法 - Google Patents
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Abstract
【課題】ＰＩＮダイオードのｉ層の厚さを充分に厚く、且つその断面積をｐ＋層とｎ＋層との間のどの位置でもほぼ均一に保つ構成となっていないため、ＰＩＮダイオードの高周波出力信号の歪みが低減しない。又，ヘテロ接合ＦＥＴ等を形成するＧａＡｓ基板上にＰＩＮダイオードを形成する際イオン注入を用いると、高温アニール処理がヘテロ接合エピタキシャル層を損なう。
【解決手段】化合物半導体ＩＣを形成するＧａＡｓ基板に、ＰＩＮダイオードを形成するに際して、前記ＩＣ用エピタキシャル層と前記ＧａＡｓ基板との間に、予めＰＩＮダイオード用ＧａＡｓ層よりもバンドギャップの大きいＡｌＧａＡｓ層を設けておき、前記ＰＩＮダイオード用ＧａＡｓ層を、前記ＡｌＧａＡｓ層の直上に選択エピタキシャル成長により形成する。
【選択図】 図１
【解決手段】化合物半導体ＩＣを形成するＧａＡｓ基板に、ＰＩＮダイオードを形成するに際して、前記ＩＣ用エピタキシャル層と前記ＧａＡｓ基板との間に、予めＰＩＮダイオード用ＧａＡｓ層よりもバンドギャップの大きいＡｌＧａＡｓ層を設けておき、前記ＰＩＮダイオード用ＧａＡｓ層を、前記ＡｌＧａＡｓ層の直上に選択エピタキシャル成長により形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＩＮダイオードとその製造方法に関し、特に、マイクロ波及びミリ波通信で用いられる増幅用ＩＣのＡＧＣ回路等として用いられるＰＩＮダイオードと、そのオンチップ化技術としてのＰＩＮダイオードの製造方法に関する。
【０００２】
【従来の技術】
マイクロ波及びミリ波通信で用いられる信号増幅装置は、入力した微少信号を高倍率で増幅して一定の振幅をもった信号を出力することが必要となる。多くの増幅装置では数個のＩＣチップを直列に接続して増幅率を上げる一方で、入力信号の振幅の変動に応じて自動的に増幅率を変化させて一定の出力を得るＡＧＣ方式の増幅器が一般的となっている。こうした増幅率の変動を行うために、増幅用ＩＣチップ間に電流により抵抗値が変化するＰＩＮダイオードを挿入する方法が一般的に用いられる。
【０００３】
図５はこの様なＡＧＣ方式の増幅器の構成を例示するもので、増幅回路を構成する２つのＩＣチップ２０１と２０２の間に直流阻止容量２０３を介して単体のＰＩＮダイオード２０４が接続される。ＩＣチップ２０２の出力端子はカプラー２０５と接続され、高周波出力信号の一部がカプラー２０５から取出され検波ダイオード２０６によって直流信号に変換される。この直流信号は増幅器２０７によって増幅され、ＰＩＮダイオード２０４のアノードに順バイアスの直流電圧として印加される。ＩＣチップ２０２の高周波出力信号に比例してこの直流電圧が増えると、ＰＩＮダイオード２０４の抵抗値は減少し、ＩＣチップ２０１の高周波出力信号の一部はＰＩＮダイオード２０４を通じて接地端子に流出するため、ＩＣチップ２０２の入力信号は減少し、これによりＩＣチップ２０２の出力信号も減少して利得制御が行われる。
【０００４】
ＰＩＮダイオードは、図６に示すように、半導体の高不純物濃度のｐ型層であるｐ＋層、不純物を添加していないほぼ真性半導体層であるｉ層及び高不純物濃度のｎ型層であるｎ＋層の３つの層から成っているが、こうしたマイクロ波及びミリ波帯で用いられる増幅器においては、高周波信号の歪みを減少させるために、電流の流れる方向と同一の方向のｉ層の厚さＷを充分に厚くする必要があり、３０μｍ以上、好ましくは５０μｍ以上とする必要があることが実験的に確認されている。更に，電流の流れる方向と直交する方向のｉ層の断面積Ｓをｐ＋層とｎ＋層との間のどの位置においてもほぼ均一に保ち、ｎ＋層近傍や中央部位置等で断面積Ｓが広がらないようにする必要があることも実験的に追認されている。
【０００５】
又，装置の小型化に伴い、マイクロ波・ミリ波通信で使われる化合物半導体を使ったヘテロ接合による２次元電子層を有するＨＥＭＴ（へテロ接合電界効果トランジスタとも言い、以下略してＨＪＦＥＴと呼ぶ）、あるいはヘテロ接合バイポーラトランジスタ（以下ＨＢＴと呼ぶ）を用いた増幅用ＩＣの１チップ化とともに、ＰＩＮダイオードのオンチップ化の要求がある。
【０００６】
従来のＰＩＮダイオードのオンチップ化技術としては、縦型ＰＩＮダイオードを形成する構成が開示されている。（例えば、特許文献１、２参照。）また、ｉ層の領域として半絶縁性半導体基板を使用して、ｐｎ各領域をイオン注入で形成する横型ＰＩＮダイオードの構成も開示されている。（例えば、非特許文献１参照。）
前者の縦型ＰＩＮダイオードの内、特許文献１の構成では、半導体基板上にｉ層を成長させる構造のため、高周波信号の歪みを減少させるために、ｉ層を３０μｍ以上に厚く成長させると、ＰＩＮダイオードの上面と能動素子を形成するエピタキシャル層の上面との間に大きな段差が生じてしまい、この段差が増幅素子等の微細加工の障害になる。したがって、特許文献１の構造は厚いｉ層が必要なＰＩＮダイオードを形成する場合においては好適な構造ではない。
【０００７】
特許文献２の縦型ＰＩＮダイオード及び非特許文献１の横型ＰＩＮダイオードの構成では、ｉ層の領域として高比抵抗、或いは半絶縁性の半導体基板を使用し、ｉ層の領域を半導体基板の一部として境目なしに設ける構成であるため、電流の流れる方向と直交する方向のｉ層の断面積は広がった構造になり、ほぼ一定に保たれた構造とはならないために、高周波信号の歪みが増加する。図７は特許文献２の縦型ＰＩＮダイオードを含む半導体集積回路の断面構造を示し、ｐ型領域１０５、高比抵抗のｐ型基板１０１及びｎ型領域１０６によってＰＩＮダイオードが構成される。図８は非特許文献１の横型ＰＩＮダイオードの平面図及び断面構造図を示し、イオン注入領域のｐ型領域、半絶縁性ＧａＡｓ基板及びイオン注入領域のｎ型領域によってＰＩＮダイオードが構成される。
【０００８】
ここで、非特許文献１の横型ＰＩＮダイオードは、イオン注入でｐｎ各領域が形成されるため、注入した不純物をアニールするために８００℃以上の高温処理が必要である。このため、５５０℃〜６００℃程度の低温で行うＨＪＦＥＴあるいはＨＢＴのような特殊な多層エピタキシャル層を成長させる場合には、前工程においてＰＩＮダイオードの領域を形成しておき、このダイオード部分を絶縁膜等で被覆した状態でこの多層エピタキシャル層を選択成長させることが必要となる。ヘテロ接合を含むこの種のエピタキシャル層の出来映えは、デバイス特性の性能に大きく依存するため、通常は、充分清浄化した無加工の半導体基板全面に細心の注意を払って成長されるものであるため、選択成長が必要であると言う制約は、製造方法の選択肢を狭める点、及び良質な膜質を得る上から好ましい条件とは言い難い。
【０００９】
【特許文献１】
特開平０９−２３２２３４号公報（第２〜３頁、図２）
【特許文献２】
特開昭６３−２０２９５８号公報（第２頁、第１図）
【非特許文献１】
岩永 順子、他３名著 「Ｋａ帯用横型Ｐ−ＳＩ−ＮダイオードＳＰＤＴスイッチの開発」信学技報 ＥＤ９９−２１１、ＭＷ９９−１４３（１９９９−１１）ｐ．１５−１９（図１）
【００１０】
【発明が解決しようとする課題】
以上の様に、従来の公知例においては、ＰＩＮダイオードのｉ層の厚さを３０μｍ以上と充分に厚く形成し、且つｉ層の断面積をｐ＋層とｎ＋層との間のどの位置においてもほぼ一定に保つ構成となっていないため、ＰＩＮダイオードの高周波出力信号の歪みが低減出来ないと言う課題が存在する。
【００１１】
又、従来の公知例においては、ＰＩＮダイオードのｐｎ領域を形成する手段としてイオン注入を用いる為に、８００℃以上の高温のアニール処理を必要とする。このため、同一半導体基板上にヘテロ接合による２次元電子層を含む多層エピタキシャル層を形成する場合には、高温アニール処理がヘテロ接合のエピタキシャル層を損なう可能性があるため、多層エピタキシャル層は、ＰＩＮダイオード領域形成後に選択成長により形成する必要が有り、良質の多層エピタキシャル層を前もって形成しておくことができないと言う課題も存在する。
【００１２】
本発明の目的は、増幅用ＩＣが形成される半導体基板上に設けられた横型ＰＩＮダイオードにおいて、高周波信号を低歪で出力するＰＩＮダイオードを提供することにある。又、このＰＩＮダイオードの形成に先だって、増幅用ＩＣ用の良質の多層エピタキシャル層を前もって半導体基板に形成しておくことができるオンチップ化ＰＩＮダイオードの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上述の課題を解決するため、本発明においては、半導体基板の上に形成された半導体層の直上にほぼ真性半導体領域であるｉ層を形成し、前記ｉ層に接してｐ型半導体領域とｎ型半導体領域を各々設け、前記ｐ型半導体領域と前記ｉ層及び前記ｎ型半導体領域とによって構成されるＰＩＮダイオードであって、前記半導体層のバンドギャップは前記ｉ層のバンドギャップより大きいことを特徴とするＰＩＮダイオードである。前記半導体層はＡｌＧａＡｓからなり、前記ｉ層はＧａＡｓからなることを特徴とするＰＩＮダイオードである。
【００１４】
又，本発明においては、半導体基板の上に形成された半導体層の上に集積回路を形成するためのエピタキシャル層が形成され、前記エピタキシャル層の所定領域を除去して露出した前記半導体層の直上にほぼ真性半導体領域であるｉ層が形成され、前記ｉ層に接してｐ型半導体領域とｎ型半導体領域が互いに隔離して設けられ、前記ｐ型半導体領域と前記ｎ型半導体領域を被覆する絶縁膜に形成されたコンタクトホールを介して前記ｐ型半導体領域と前記ｎ型半導体領域の各々に接続する配線電極が前記絶縁膜上に形成され、前記ｐ型半導体領域と前記ｉ層及び前記ｎ型半導体領域とによって構成されることを特徴とするＰＩＮダイオードである。前記半導体層のバンドギャップは前記ｉ層のバンドギャップより大きく、ＡｌＧａＡｓからなり、記ｉ層はＧａＡｓからなり、前記集積回路は、ヘテロ接合電界効果トランジスタと受動素子からなることを特徴とするＰＩＮダイオードである。或いは、前記集積回路は、ヘテロ接合バイポーラトランジスタと受動素子からなることを特徴とするＰＩＮダイオードである。
【００１５】
更に，本発明においては、半導体基板に半導体層を形成し、前記半導体層の上に集積回路を形成するためのエピタキシャル層を成長する工程と、前記エピタキシャル層の所定領域を除去して露出した前記半導体層の上に、ほぼ真性半導体領域であるｉ層を選択的に成長させ、前記ｉ層に接してｐ型半導体領域とｎ型半導体領域を各々選択的に成長させてＰＩＮダイオードを構成した後、前記ＰＩＮダイオードを絶縁膜で被覆する工程と、前記ｐ型半導体領域と前記ｎ型半導体領域上の前記絶縁膜に各々コンタクトホールを形成し、前記ｐ型半導体領域と前記ｎ型半導体領域の各々に接続する配線電極を形成する工程と、からなることを特徴とするＰＩＮダイオードの製造方法である。
【００１６】
前記半導体層のバンドギャップは前記ｉ層のバンドギャップより大きく、ＡｌＧａＡｓからなり、前記ｉ層はＧａＡｓからなり、前記集積回路は、ＨＪＦＥＴと受動素子からなることを特徴とするＰＩＮダイオードの製造方法である。或いは、前記集積回路は、ＨＢＴと受動素子からなることを特徴とするＰＩＮダイオードの製造方法である。
【００１７】
即ち、本発明は、化合物半導体ＩＣを形成するＧａＡｓ基板と同一の基板上に、電流制御により抵抗を変化させて使うＰＩＮダイオードを形成するに際して、所望の化合物半導体ＩＣを形成するエピタキシャル層とこのＧａＡｓ基板との間に、あらかじめＰＩＮダイオードを形成するＧａＡｓ層よりもバンドギャップの大きいＡｌＧａＡｓ層を設けておき、ＰＩＮダイオードを形成する領域の化合物半導体ＩＣ用エピタキシャル層を除去してバンドギャップの大きいＡｌＧａＡｓ層を露出させた後に、選択的にＰＩＮダイオード用のｉ層としてのＧａＡｓ層をエピタキシャル成長して、更にｉ層としてのＧａＡｓ層と接する領域にｐ＋層及びｎ＋層のエピタキシャル層を選択成長して横型ＰＩＮダイオードを設けるものである。
【００１８】
このように、ＰＩＮダイオード用のｉ層はバンドギャップの大きいＡｌＧａＡｓ層の直上に形成されるため、ｉ層を流れる電流はバンドギャップの大きいＡｌＧａＡｓ層に流れることはなく、電流の流れる方向と直交する方向のｉ層の断面積をｐ＋層とｎ＋層との間のどの位置でもほぼ均一に保つことができる。又，横型ＰＩＮダイオードでは、その上面の高さに関係なく、電流の流れる方向と同一の方向のｉ層の厚さを自由に設定できるため、５０μｍ以上まで容易に厚くすることができる。
【００１９】
このため、本発明の構造を有するＰＩＮダイオードは、マイクロ波・ミリ波増幅用ＩＣと一体化が可能で、且つ高周波信号を低歪で出力することが出来る。また、本発明のＰＩＮダイオードを集積回路の一部としてオンチップ化する製造方法は、ＨＪＦＥＴあるいはＨＢＴを用いた増幅用ＩＣの一部にＰＩＮダイオードを形成する場合に、ＰＩＮダイオードの形成に先だって、増幅用ＩＣ用の良質の多層エピタキシャル層を前もって半導体基板に形成しておくことが出来る。
【００２０】
【発明の実施の形態】
本発明の好適な実施の形態について、図１〜図４を用いて説明する。
【００２１】
（第１の実施の形態）
まず、第１の実施の形態について説明する。図１は本発明の第１の実施の形態における横型ＰＩＮダイオードの構成を示しており、ＧａＡｓ基板１上にバッファ層３とアンドープのＡｌＧａＡｓ層４が形成され、更にその上にＨＪＦＥＴを含む集積回路を形成するための多層エピタキシャル層２が同図の左右両端部に形成されている。多層エピタキシャル層２が除かれ、アンドープのＡｌＧａＡｓ層４が露出する領域にアンドープのＧａＡｓ層６が形成され、その上に高濃度ｎ型ＧａＡｓ層８と高濃度ｐ型ＧａＡｓ層１０が互いに接しない位置に形成され、高濃度ｐ型ＧａＡｓ層１０、ｉ層としてアンドープのＧａＡｓ層６及び高濃度ｎ型ＧａＡｓ層８から横型のＰＩＮダイオード領域が構成される。高濃度ｎ型ＧａＡｓ層８と高濃度ｐ型ＧａＡｓ層１０の各々は絶縁膜１１の開口を通して別々の配線電極１２に接続され、図示しないＨＪＦＥＴを含む集積回路と接続されてＡＧＣ回路等が構成される。
【００２２】
ここで、ＰＩＮダイオードのｉ層となるアンドープのＧａＡｓ層６はバンドギャップの大きいアンドープのＡｌＧａＡｓ層４の直上に形成されるため、ｉ層を流れる電流はバンドギャップの大きいアンドープのＡｌＧａＡｓ層４に流れることはなく、電流の流れる方向と直交する方向のｉ層の断面積を高濃度ｐ型ＧａＡｓ層１０と高濃度ｎ型ＧａＡｓ層８との間でほぼ均一に保つことができる。又，横型ＰＩＮダイオードは、電流の流れる方向と平行する方向のｉ層であるアンドープのＧａＡｓ層６の厚さを５０μｍ以上まで容易に厚くすることができる。このため、本発明の構造を有するＰＩＮダイオードは、マイクロ波・ミリ波増幅用ＩＣと一体化が可能で、且つ高周波信号を低歪で出力することが出来る。
【００２３】
図２〜３は第１の実施の形態における横型ＰＩＮダイオードの製造方法を示す製造工程毎の断面構造図を示す。
【００２４】
図２の（ａ）に示すように、ＧａＡｓ基板１上にＩＣ形成領域Ａの能動素子用の多層エピタキシャル層２を形成するに際して、この多層エピタキシャル層２とＧａＡｓ基板１の間に形成されたバッファ層３上にあらかじめ厚さ０．５μｍのアンドープのＡｌＧａＡｓ層４を成長する。この能動素子用多層エピタキシャル層２はヘテロ接合部に２次元電子層を持つＨＪＦＥＴ構造からなる。ＩＣ形成領域Ａ外にＰＩＮダイオードを形成する領域Ｂをフォトレジストをマスクにしてエッチングを行い、図２の（ｂ）に示すように、前記アンドープのＡｌＧａＡｓ層４を露出させる。
【００２５】
アンドープのＡｌＧａＡｓ層４の表面に厚さ１００ｎｍのシリコン酸化膜５を形成した後、このシリコン酸化膜５のＰＩＮダイオードのｉ層が形成される領域Ｃを長さ５０μｍ、幅１４μｍの大きさに窓開を行ってアンドープのＡｌＧａＡｓ層４を露出させ、温度５５０〜６００℃でエピタキシャル成長を行い、図２の（ｃ）に示すように、アンドープのＡｌＧａＡｓ層４上に選択的に厚さ０．５μｍのアンドープのＧａＡｓ層６を成長する。
【００２６】
表面に残っているシリコン酸化膜５を全面除去した後、新たにシリコン酸化膜７を形成し、選択的に成長したアンドープのＧａＡｓ層６上の一端のシリコン酸化膜７を一辺１０μｍの正方形に窓開してアンドープのＧａＡｓ層６の表面を露出させた後、図２の（ｄ）に示すように、不純物濃度３Ｅ１９／ｃｍ３で厚さ１００ｎｍの高濃度ｎ型ＧａＡｓ層８を前記と同様に選択的に成長させる。
【００２７】
シリコン酸化膜７を除去した後、再度全面に厚さ１００ｎｍのシリコン酸化膜９を形成し、アンドープのＧａＡｓ層６上の他の一端に前記と同様にして、図３の（ａ）に示すように、不純物濃度３Ｅ１９／ｃｍ３で厚さ１００ｎｍの高濃度ｐ型ＧａＡｓ層１０を形成する。
【００２８】
シリコン酸化膜９を除去した後、図３の（ｂ）に示すように、再度厚さ３００ｎｍの新たなシリコン酸化膜１１を形成する。
【００２９】
ＩＣ形成領域ＡにＨＪＦＥＴ、キャパシタ、金属抵抗等の必要なＩＣ素子を形成した後、高濃度ｎ型ＧａＡｓ層８及び高濃度ｐ型ＧａＡｓ層１０上のシリコン酸化膜１１上に各々一辺６μｍの正方形の配線用コンタクトスルーホールの窓開を行い、図３の（ｃ）に示すように、あらかじめ形成しておいたＩＣ素子の配線用コンタクトスルーホールと必要な配線を行う。
【００３０】
このように、本発明のＰＩＮダイオードをオンチップ化する製造方法は、マイクロ波・ミリ波増幅用素子として化合物半導体を使ったヘテロ接合による２次元電子層を有するＨＪＦＥＴを用いた増幅用ＩＣの一部にＰＩＮダイオードを形成する場合に、ＰＩＮダイオードの形成に先だって、増幅用ＩＣ用のエピタキシャル層である能動素子用の良質の多層エピタキシャル層２を前もってＧａＡｓ基板１上に形成しておくことが出来る。
【００３１】
（第２の実施の形態）
次に、第２の実施の形態について説明する。図４は本発明の第２の実施の形態における横型ＰＩＮダイオードを示しており、ＧａＡｓ基板１上にバッファ層３とアンドープのＡｌＧａＡｓ層４が形成され、更にその上にＨＢＴを含む集積回路を形成するための多層エピタキシャル層１３が同図の左右両端部に形成されている。多層エピタキシャル層１３が除かれ、アンドープのＡｌＧａＡｓ層４が露出する領域にアンドープのＧａＡｓ層６が形成され、その上に高濃度ｎ型ＧａＡｓ層８と高濃度ｐ型ＧａＡｓ層１０が互いに接しない位置に形成され、高濃度ｐ型ＧａＡｓ層１０、ｉ層としてアンドープのＧａＡｓ層６及び高濃度ｎ型ＧａＡｓ層８から横型のＰＩＮダイオード領域が構成される。高濃度ｎ型ＧａＡｓ層８と高濃度ｐ型ＧａＡｓ層１０の各々は絶縁膜１１の開口を通して別々の配線電極１２に接続され、図示しないＨＢＴを含む集積回路と接続されてＡＧＣ回路等が構成される。
【００３２】
第１の実施の形態と異なる点は、能動素子としてＨＪＦＥＴの代わりにＨＢＴを用いることで、その他の構成は第１の実施の形態と同様であるため、製造方法等の説明は省略するが、あらかじめ形成したアンドープのＡｌＧａＡｓ層４上に、ＨＢＴを含む集積回路を形成するための多層エピタキシャル層１３を形成することにより第１の実施の形態と同様の構成及び効果が得られる。
【００３３】
尚，ＰＩＮダイオードのｉ層は、ほぼ真性半導体領域からなる層としたが、少し不純物が残っている高比抵抗のπ層であっても、本発明と同様な構成及び効果が得られるため、ｉ層はπ層も含むものとする。
【００３４】
【発明の効果】
本発明の構造を有するＰＩＮダイオードは、横型ダイオードであるため、電流の流れる方向と平行する方向のｉ層の厚さを５０μｍ以上まで容易に厚くすることができ、且つＰＩＮダイオードのアンドープのＧａＡｓ層は、このアンドープのＧａＡｓ層よりもバンドギャップの大きいＡｌＧａＡｓ層の直上に形成される構成のため、電流の流れる方向と直交する方向のｉ層の断面積をｐ＋層とｎ＋層との間のどの位置でもほぼ均一に保つことができるため、高周波信号を低歪で出力することが出来る。
【００３５】
また、本発明のＰＩＮダイオードをオンチップ化する製造方法は、マイクロ波・ミリ波増幅用素子として化合物半導体を使ったヘテロ接合による２次元電子層を有するＨＪＦＥＴあるいはＨＢＴを用いた増幅用ＩＣの一部にＰＩＮダイオードを形成する際に、増幅用ＩＣ用のエピタキシャル層の成長温度とほぼ同一温度の低温の熱処理工程でＰＩＮダイオードを形成できるため、ＰＩＮダイオードの形成に先だって、増幅用ＩＣ用の良質の多層エピタキシャル層を前もって半導体基板全面に形成しておいても、ＰＩＮダイオードの熱処理工程で増幅用ＩＣ用のエピタキシャル層の品質を損なうことがない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＰＩＮダイオードの構造を示す断面図である。
【図２】本発明の第１の実施の形態のＰＩＮダイオードの製造方法を示す工程毎の断面図である。
【図３】本発明の第１の実施の形態のＰＩＮダイオードの製造方法を示す工程毎の断面図である。
【図４】本発明の第２の実施の形態のＰＩＮダイオードの構造を示す断面図である。
【図５】単体ＰＩＮダイオードによるＡＧＣ回路の構成を示す模式図である。
【図６】ＰＩＮダイオードの構造を模式的に示す斜視図である。
【図７】従来の縦型ＰＩＮダイオードを含む半導体集積回路の構造を示す断面図である。
【図８】従来の横型ＰＩＮダイオードの構造を示す平面図と断面図である。
【符号の説明】
１ ＧａＡｓ基板
２ 多層エピタキシャル層
３ バッファ層
４ アンドープのＡｌＧａＡｓ層
５ シリコン酸化膜
６ アンドープのＧａＡｓ層
７ シリコン酸化膜
８ 高濃度ｎ型ＧａＡｓ層
９ シリコン酸化膜
１０ 高濃度ｐ型ＧａＡｓ層
１１ シリコン酸化膜
１２ 配線電極
１３ 多層エピタキシャル層
【発明の属する技術分野】
本発明は、ＰＩＮダイオードとその製造方法に関し、特に、マイクロ波及びミリ波通信で用いられる増幅用ＩＣのＡＧＣ回路等として用いられるＰＩＮダイオードと、そのオンチップ化技術としてのＰＩＮダイオードの製造方法に関する。
【０００２】
【従来の技術】
マイクロ波及びミリ波通信で用いられる信号増幅装置は、入力した微少信号を高倍率で増幅して一定の振幅をもった信号を出力することが必要となる。多くの増幅装置では数個のＩＣチップを直列に接続して増幅率を上げる一方で、入力信号の振幅の変動に応じて自動的に増幅率を変化させて一定の出力を得るＡＧＣ方式の増幅器が一般的となっている。こうした増幅率の変動を行うために、増幅用ＩＣチップ間に電流により抵抗値が変化するＰＩＮダイオードを挿入する方法が一般的に用いられる。
【０００３】
図５はこの様なＡＧＣ方式の増幅器の構成を例示するもので、増幅回路を構成する２つのＩＣチップ２０１と２０２の間に直流阻止容量２０３を介して単体のＰＩＮダイオード２０４が接続される。ＩＣチップ２０２の出力端子はカプラー２０５と接続され、高周波出力信号の一部がカプラー２０５から取出され検波ダイオード２０６によって直流信号に変換される。この直流信号は増幅器２０７によって増幅され、ＰＩＮダイオード２０４のアノードに順バイアスの直流電圧として印加される。ＩＣチップ２０２の高周波出力信号に比例してこの直流電圧が増えると、ＰＩＮダイオード２０４の抵抗値は減少し、ＩＣチップ２０１の高周波出力信号の一部はＰＩＮダイオード２０４を通じて接地端子に流出するため、ＩＣチップ２０２の入力信号は減少し、これによりＩＣチップ２０２の出力信号も減少して利得制御が行われる。
【０００４】
ＰＩＮダイオードは、図６に示すように、半導体の高不純物濃度のｐ型層であるｐ＋層、不純物を添加していないほぼ真性半導体層であるｉ層及び高不純物濃度のｎ型層であるｎ＋層の３つの層から成っているが、こうしたマイクロ波及びミリ波帯で用いられる増幅器においては、高周波信号の歪みを減少させるために、電流の流れる方向と同一の方向のｉ層の厚さＷを充分に厚くする必要があり、３０μｍ以上、好ましくは５０μｍ以上とする必要があることが実験的に確認されている。更に，電流の流れる方向と直交する方向のｉ層の断面積Ｓをｐ＋層とｎ＋層との間のどの位置においてもほぼ均一に保ち、ｎ＋層近傍や中央部位置等で断面積Ｓが広がらないようにする必要があることも実験的に追認されている。
【０００５】
又，装置の小型化に伴い、マイクロ波・ミリ波通信で使われる化合物半導体を使ったヘテロ接合による２次元電子層を有するＨＥＭＴ（へテロ接合電界効果トランジスタとも言い、以下略してＨＪＦＥＴと呼ぶ）、あるいはヘテロ接合バイポーラトランジスタ（以下ＨＢＴと呼ぶ）を用いた増幅用ＩＣの１チップ化とともに、ＰＩＮダイオードのオンチップ化の要求がある。
【０００６】
従来のＰＩＮダイオードのオンチップ化技術としては、縦型ＰＩＮダイオードを形成する構成が開示されている。（例えば、特許文献１、２参照。）また、ｉ層の領域として半絶縁性半導体基板を使用して、ｐｎ各領域をイオン注入で形成する横型ＰＩＮダイオードの構成も開示されている。（例えば、非特許文献１参照。）
前者の縦型ＰＩＮダイオードの内、特許文献１の構成では、半導体基板上にｉ層を成長させる構造のため、高周波信号の歪みを減少させるために、ｉ層を３０μｍ以上に厚く成長させると、ＰＩＮダイオードの上面と能動素子を形成するエピタキシャル層の上面との間に大きな段差が生じてしまい、この段差が増幅素子等の微細加工の障害になる。したがって、特許文献１の構造は厚いｉ層が必要なＰＩＮダイオードを形成する場合においては好適な構造ではない。
【０００７】
特許文献２の縦型ＰＩＮダイオード及び非特許文献１の横型ＰＩＮダイオードの構成では、ｉ層の領域として高比抵抗、或いは半絶縁性の半導体基板を使用し、ｉ層の領域を半導体基板の一部として境目なしに設ける構成であるため、電流の流れる方向と直交する方向のｉ層の断面積は広がった構造になり、ほぼ一定に保たれた構造とはならないために、高周波信号の歪みが増加する。図７は特許文献２の縦型ＰＩＮダイオードを含む半導体集積回路の断面構造を示し、ｐ型領域１０５、高比抵抗のｐ型基板１０１及びｎ型領域１０６によってＰＩＮダイオードが構成される。図８は非特許文献１の横型ＰＩＮダイオードの平面図及び断面構造図を示し、イオン注入領域のｐ型領域、半絶縁性ＧａＡｓ基板及びイオン注入領域のｎ型領域によってＰＩＮダイオードが構成される。
【０００８】
ここで、非特許文献１の横型ＰＩＮダイオードは、イオン注入でｐｎ各領域が形成されるため、注入した不純物をアニールするために８００℃以上の高温処理が必要である。このため、５５０℃〜６００℃程度の低温で行うＨＪＦＥＴあるいはＨＢＴのような特殊な多層エピタキシャル層を成長させる場合には、前工程においてＰＩＮダイオードの領域を形成しておき、このダイオード部分を絶縁膜等で被覆した状態でこの多層エピタキシャル層を選択成長させることが必要となる。ヘテロ接合を含むこの種のエピタキシャル層の出来映えは、デバイス特性の性能に大きく依存するため、通常は、充分清浄化した無加工の半導体基板全面に細心の注意を払って成長されるものであるため、選択成長が必要であると言う制約は、製造方法の選択肢を狭める点、及び良質な膜質を得る上から好ましい条件とは言い難い。
【０００９】
【特許文献１】
特開平０９−２３２２３４号公報（第２〜３頁、図２）
【特許文献２】
特開昭６３−２０２９５８号公報（第２頁、第１図）
【非特許文献１】
岩永 順子、他３名著 「Ｋａ帯用横型Ｐ−ＳＩ−ＮダイオードＳＰＤＴスイッチの開発」信学技報 ＥＤ９９−２１１、ＭＷ９９−１４３（１９９９−１１）ｐ．１５−１９（図１）
【００１０】
【発明が解決しようとする課題】
以上の様に、従来の公知例においては、ＰＩＮダイオードのｉ層の厚さを３０μｍ以上と充分に厚く形成し、且つｉ層の断面積をｐ＋層とｎ＋層との間のどの位置においてもほぼ一定に保つ構成となっていないため、ＰＩＮダイオードの高周波出力信号の歪みが低減出来ないと言う課題が存在する。
【００１１】
又、従来の公知例においては、ＰＩＮダイオードのｐｎ領域を形成する手段としてイオン注入を用いる為に、８００℃以上の高温のアニール処理を必要とする。このため、同一半導体基板上にヘテロ接合による２次元電子層を含む多層エピタキシャル層を形成する場合には、高温アニール処理がヘテロ接合のエピタキシャル層を損なう可能性があるため、多層エピタキシャル層は、ＰＩＮダイオード領域形成後に選択成長により形成する必要が有り、良質の多層エピタキシャル層を前もって形成しておくことができないと言う課題も存在する。
【００１２】
本発明の目的は、増幅用ＩＣが形成される半導体基板上に設けられた横型ＰＩＮダイオードにおいて、高周波信号を低歪で出力するＰＩＮダイオードを提供することにある。又、このＰＩＮダイオードの形成に先だって、増幅用ＩＣ用の良質の多層エピタキシャル層を前もって半導体基板に形成しておくことができるオンチップ化ＰＩＮダイオードの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上述の課題を解決するため、本発明においては、半導体基板の上に形成された半導体層の直上にほぼ真性半導体領域であるｉ層を形成し、前記ｉ層に接してｐ型半導体領域とｎ型半導体領域を各々設け、前記ｐ型半導体領域と前記ｉ層及び前記ｎ型半導体領域とによって構成されるＰＩＮダイオードであって、前記半導体層のバンドギャップは前記ｉ層のバンドギャップより大きいことを特徴とするＰＩＮダイオードである。前記半導体層はＡｌＧａＡｓからなり、前記ｉ層はＧａＡｓからなることを特徴とするＰＩＮダイオードである。
【００１４】
又，本発明においては、半導体基板の上に形成された半導体層の上に集積回路を形成するためのエピタキシャル層が形成され、前記エピタキシャル層の所定領域を除去して露出した前記半導体層の直上にほぼ真性半導体領域であるｉ層が形成され、前記ｉ層に接してｐ型半導体領域とｎ型半導体領域が互いに隔離して設けられ、前記ｐ型半導体領域と前記ｎ型半導体領域を被覆する絶縁膜に形成されたコンタクトホールを介して前記ｐ型半導体領域と前記ｎ型半導体領域の各々に接続する配線電極が前記絶縁膜上に形成され、前記ｐ型半導体領域と前記ｉ層及び前記ｎ型半導体領域とによって構成されることを特徴とするＰＩＮダイオードである。前記半導体層のバンドギャップは前記ｉ層のバンドギャップより大きく、ＡｌＧａＡｓからなり、記ｉ層はＧａＡｓからなり、前記集積回路は、ヘテロ接合電界効果トランジスタと受動素子からなることを特徴とするＰＩＮダイオードである。或いは、前記集積回路は、ヘテロ接合バイポーラトランジスタと受動素子からなることを特徴とするＰＩＮダイオードである。
【００１５】
更に，本発明においては、半導体基板に半導体層を形成し、前記半導体層の上に集積回路を形成するためのエピタキシャル層を成長する工程と、前記エピタキシャル層の所定領域を除去して露出した前記半導体層の上に、ほぼ真性半導体領域であるｉ層を選択的に成長させ、前記ｉ層に接してｐ型半導体領域とｎ型半導体領域を各々選択的に成長させてＰＩＮダイオードを構成した後、前記ＰＩＮダイオードを絶縁膜で被覆する工程と、前記ｐ型半導体領域と前記ｎ型半導体領域上の前記絶縁膜に各々コンタクトホールを形成し、前記ｐ型半導体領域と前記ｎ型半導体領域の各々に接続する配線電極を形成する工程と、からなることを特徴とするＰＩＮダイオードの製造方法である。
【００１６】
前記半導体層のバンドギャップは前記ｉ層のバンドギャップより大きく、ＡｌＧａＡｓからなり、前記ｉ層はＧａＡｓからなり、前記集積回路は、ＨＪＦＥＴと受動素子からなることを特徴とするＰＩＮダイオードの製造方法である。或いは、前記集積回路は、ＨＢＴと受動素子からなることを特徴とするＰＩＮダイオードの製造方法である。
【００１７】
即ち、本発明は、化合物半導体ＩＣを形成するＧａＡｓ基板と同一の基板上に、電流制御により抵抗を変化させて使うＰＩＮダイオードを形成するに際して、所望の化合物半導体ＩＣを形成するエピタキシャル層とこのＧａＡｓ基板との間に、あらかじめＰＩＮダイオードを形成するＧａＡｓ層よりもバンドギャップの大きいＡｌＧａＡｓ層を設けておき、ＰＩＮダイオードを形成する領域の化合物半導体ＩＣ用エピタキシャル層を除去してバンドギャップの大きいＡｌＧａＡｓ層を露出させた後に、選択的にＰＩＮダイオード用のｉ層としてのＧａＡｓ層をエピタキシャル成長して、更にｉ層としてのＧａＡｓ層と接する領域にｐ＋層及びｎ＋層のエピタキシャル層を選択成長して横型ＰＩＮダイオードを設けるものである。
【００１８】
このように、ＰＩＮダイオード用のｉ層はバンドギャップの大きいＡｌＧａＡｓ層の直上に形成されるため、ｉ層を流れる電流はバンドギャップの大きいＡｌＧａＡｓ層に流れることはなく、電流の流れる方向と直交する方向のｉ層の断面積をｐ＋層とｎ＋層との間のどの位置でもほぼ均一に保つことができる。又，横型ＰＩＮダイオードでは、その上面の高さに関係なく、電流の流れる方向と同一の方向のｉ層の厚さを自由に設定できるため、５０μｍ以上まで容易に厚くすることができる。
【００１９】
このため、本発明の構造を有するＰＩＮダイオードは、マイクロ波・ミリ波増幅用ＩＣと一体化が可能で、且つ高周波信号を低歪で出力することが出来る。また、本発明のＰＩＮダイオードを集積回路の一部としてオンチップ化する製造方法は、ＨＪＦＥＴあるいはＨＢＴを用いた増幅用ＩＣの一部にＰＩＮダイオードを形成する場合に、ＰＩＮダイオードの形成に先だって、増幅用ＩＣ用の良質の多層エピタキシャル層を前もって半導体基板に形成しておくことが出来る。
【００２０】
【発明の実施の形態】
本発明の好適な実施の形態について、図１〜図４を用いて説明する。
【００２１】
（第１の実施の形態）
まず、第１の実施の形態について説明する。図１は本発明の第１の実施の形態における横型ＰＩＮダイオードの構成を示しており、ＧａＡｓ基板１上にバッファ層３とアンドープのＡｌＧａＡｓ層４が形成され、更にその上にＨＪＦＥＴを含む集積回路を形成するための多層エピタキシャル層２が同図の左右両端部に形成されている。多層エピタキシャル層２が除かれ、アンドープのＡｌＧａＡｓ層４が露出する領域にアンドープのＧａＡｓ層６が形成され、その上に高濃度ｎ型ＧａＡｓ層８と高濃度ｐ型ＧａＡｓ層１０が互いに接しない位置に形成され、高濃度ｐ型ＧａＡｓ層１０、ｉ層としてアンドープのＧａＡｓ層６及び高濃度ｎ型ＧａＡｓ層８から横型のＰＩＮダイオード領域が構成される。高濃度ｎ型ＧａＡｓ層８と高濃度ｐ型ＧａＡｓ層１０の各々は絶縁膜１１の開口を通して別々の配線電極１２に接続され、図示しないＨＪＦＥＴを含む集積回路と接続されてＡＧＣ回路等が構成される。
【００２２】
ここで、ＰＩＮダイオードのｉ層となるアンドープのＧａＡｓ層６はバンドギャップの大きいアンドープのＡｌＧａＡｓ層４の直上に形成されるため、ｉ層を流れる電流はバンドギャップの大きいアンドープのＡｌＧａＡｓ層４に流れることはなく、電流の流れる方向と直交する方向のｉ層の断面積を高濃度ｐ型ＧａＡｓ層１０と高濃度ｎ型ＧａＡｓ層８との間でほぼ均一に保つことができる。又，横型ＰＩＮダイオードは、電流の流れる方向と平行する方向のｉ層であるアンドープのＧａＡｓ層６の厚さを５０μｍ以上まで容易に厚くすることができる。このため、本発明の構造を有するＰＩＮダイオードは、マイクロ波・ミリ波増幅用ＩＣと一体化が可能で、且つ高周波信号を低歪で出力することが出来る。
【００２３】
図２〜３は第１の実施の形態における横型ＰＩＮダイオードの製造方法を示す製造工程毎の断面構造図を示す。
【００２４】
図２の（ａ）に示すように、ＧａＡｓ基板１上にＩＣ形成領域Ａの能動素子用の多層エピタキシャル層２を形成するに際して、この多層エピタキシャル層２とＧａＡｓ基板１の間に形成されたバッファ層３上にあらかじめ厚さ０．５μｍのアンドープのＡｌＧａＡｓ層４を成長する。この能動素子用多層エピタキシャル層２はヘテロ接合部に２次元電子層を持つＨＪＦＥＴ構造からなる。ＩＣ形成領域Ａ外にＰＩＮダイオードを形成する領域Ｂをフォトレジストをマスクにしてエッチングを行い、図２の（ｂ）に示すように、前記アンドープのＡｌＧａＡｓ層４を露出させる。
【００２５】
アンドープのＡｌＧａＡｓ層４の表面に厚さ１００ｎｍのシリコン酸化膜５を形成した後、このシリコン酸化膜５のＰＩＮダイオードのｉ層が形成される領域Ｃを長さ５０μｍ、幅１４μｍの大きさに窓開を行ってアンドープのＡｌＧａＡｓ層４を露出させ、温度５５０〜６００℃でエピタキシャル成長を行い、図２の（ｃ）に示すように、アンドープのＡｌＧａＡｓ層４上に選択的に厚さ０．５μｍのアンドープのＧａＡｓ層６を成長する。
【００２６】
表面に残っているシリコン酸化膜５を全面除去した後、新たにシリコン酸化膜７を形成し、選択的に成長したアンドープのＧａＡｓ層６上の一端のシリコン酸化膜７を一辺１０μｍの正方形に窓開してアンドープのＧａＡｓ層６の表面を露出させた後、図２の（ｄ）に示すように、不純物濃度３Ｅ１９／ｃｍ３で厚さ１００ｎｍの高濃度ｎ型ＧａＡｓ層８を前記と同様に選択的に成長させる。
【００２７】
シリコン酸化膜７を除去した後、再度全面に厚さ１００ｎｍのシリコン酸化膜９を形成し、アンドープのＧａＡｓ層６上の他の一端に前記と同様にして、図３の（ａ）に示すように、不純物濃度３Ｅ１９／ｃｍ３で厚さ１００ｎｍの高濃度ｐ型ＧａＡｓ層１０を形成する。
【００２８】
シリコン酸化膜９を除去した後、図３の（ｂ）に示すように、再度厚さ３００ｎｍの新たなシリコン酸化膜１１を形成する。
【００２９】
ＩＣ形成領域ＡにＨＪＦＥＴ、キャパシタ、金属抵抗等の必要なＩＣ素子を形成した後、高濃度ｎ型ＧａＡｓ層８及び高濃度ｐ型ＧａＡｓ層１０上のシリコン酸化膜１１上に各々一辺６μｍの正方形の配線用コンタクトスルーホールの窓開を行い、図３の（ｃ）に示すように、あらかじめ形成しておいたＩＣ素子の配線用コンタクトスルーホールと必要な配線を行う。
【００３０】
このように、本発明のＰＩＮダイオードをオンチップ化する製造方法は、マイクロ波・ミリ波増幅用素子として化合物半導体を使ったヘテロ接合による２次元電子層を有するＨＪＦＥＴを用いた増幅用ＩＣの一部にＰＩＮダイオードを形成する場合に、ＰＩＮダイオードの形成に先だって、増幅用ＩＣ用のエピタキシャル層である能動素子用の良質の多層エピタキシャル層２を前もってＧａＡｓ基板１上に形成しておくことが出来る。
【００３１】
（第２の実施の形態）
次に、第２の実施の形態について説明する。図４は本発明の第２の実施の形態における横型ＰＩＮダイオードを示しており、ＧａＡｓ基板１上にバッファ層３とアンドープのＡｌＧａＡｓ層４が形成され、更にその上にＨＢＴを含む集積回路を形成するための多層エピタキシャル層１３が同図の左右両端部に形成されている。多層エピタキシャル層１３が除かれ、アンドープのＡｌＧａＡｓ層４が露出する領域にアンドープのＧａＡｓ層６が形成され、その上に高濃度ｎ型ＧａＡｓ層８と高濃度ｐ型ＧａＡｓ層１０が互いに接しない位置に形成され、高濃度ｐ型ＧａＡｓ層１０、ｉ層としてアンドープのＧａＡｓ層６及び高濃度ｎ型ＧａＡｓ層８から横型のＰＩＮダイオード領域が構成される。高濃度ｎ型ＧａＡｓ層８と高濃度ｐ型ＧａＡｓ層１０の各々は絶縁膜１１の開口を通して別々の配線電極１２に接続され、図示しないＨＢＴを含む集積回路と接続されてＡＧＣ回路等が構成される。
【００３２】
第１の実施の形態と異なる点は、能動素子としてＨＪＦＥＴの代わりにＨＢＴを用いることで、その他の構成は第１の実施の形態と同様であるため、製造方法等の説明は省略するが、あらかじめ形成したアンドープのＡｌＧａＡｓ層４上に、ＨＢＴを含む集積回路を形成するための多層エピタキシャル層１３を形成することにより第１の実施の形態と同様の構成及び効果が得られる。
【００３３】
尚，ＰＩＮダイオードのｉ層は、ほぼ真性半導体領域からなる層としたが、少し不純物が残っている高比抵抗のπ層であっても、本発明と同様な構成及び効果が得られるため、ｉ層はπ層も含むものとする。
【００３４】
【発明の効果】
本発明の構造を有するＰＩＮダイオードは、横型ダイオードであるため、電流の流れる方向と平行する方向のｉ層の厚さを５０μｍ以上まで容易に厚くすることができ、且つＰＩＮダイオードのアンドープのＧａＡｓ層は、このアンドープのＧａＡｓ層よりもバンドギャップの大きいＡｌＧａＡｓ層の直上に形成される構成のため、電流の流れる方向と直交する方向のｉ層の断面積をｐ＋層とｎ＋層との間のどの位置でもほぼ均一に保つことができるため、高周波信号を低歪で出力することが出来る。
【００３５】
また、本発明のＰＩＮダイオードをオンチップ化する製造方法は、マイクロ波・ミリ波増幅用素子として化合物半導体を使ったヘテロ接合による２次元電子層を有するＨＪＦＥＴあるいはＨＢＴを用いた増幅用ＩＣの一部にＰＩＮダイオードを形成する際に、増幅用ＩＣ用のエピタキシャル層の成長温度とほぼ同一温度の低温の熱処理工程でＰＩＮダイオードを形成できるため、ＰＩＮダイオードの形成に先だって、増幅用ＩＣ用の良質の多層エピタキシャル層を前もって半導体基板全面に形成しておいても、ＰＩＮダイオードの熱処理工程で増幅用ＩＣ用のエピタキシャル層の品質を損なうことがない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＰＩＮダイオードの構造を示す断面図である。
【図２】本発明の第１の実施の形態のＰＩＮダイオードの製造方法を示す工程毎の断面図である。
【図３】本発明の第１の実施の形態のＰＩＮダイオードの製造方法を示す工程毎の断面図である。
【図４】本発明の第２の実施の形態のＰＩＮダイオードの構造を示す断面図である。
【図５】単体ＰＩＮダイオードによるＡＧＣ回路の構成を示す模式図である。
【図６】ＰＩＮダイオードの構造を模式的に示す斜視図である。
【図７】従来の縦型ＰＩＮダイオードを含む半導体集積回路の構造を示す断面図である。
【図８】従来の横型ＰＩＮダイオードの構造を示す平面図と断面図である。
【符号の説明】
１ ＧａＡｓ基板
２ 多層エピタキシャル層
３ バッファ層
４ アンドープのＡｌＧａＡｓ層
５ シリコン酸化膜
６ アンドープのＧａＡｓ層
７ シリコン酸化膜
８ 高濃度ｎ型ＧａＡｓ層
９ シリコン酸化膜
１０ 高濃度ｐ型ＧａＡｓ層
１１ シリコン酸化膜
１２ 配線電極
１３ 多層エピタキシャル層
Claims (15)
- 半導体基板の上に形成された半導体層の直上にほぼ真性半導体領域であるｉ層を形成し、前記ｉ層に接してｐ型半導体領域とｎ型半導体領域を各々設け、前記ｐ型半導体領域と前記ｉ層及び前記ｎ型半導体領域とによって構成されるＰＩＮダイオードであって、前記半導体層のバンドギャップは前記ｉ層のバンドギャップより大きいことを特徴とするＰＩＮダイオード。
- 前記半導体層はＡｌＧａＡｓからなることを特徴とする請求項１に記載のＰＩＮダイオード。
- 前記ｉ層はＧａＡｓからなることを特徴とする請求項１又は２に記載のＰＩＮダイオード。
- 半導体基板の上に形成された半導体層の上に集積回路を形成するためのエピタキシャル層が形成され、前記エピタキシャル層の所定領域を除去して露出した前記半導体層の直上にほぼ真性半導体領域であるｉ層が形成され、前記ｉ層に接してｐ型半導体領域とｎ型半導体領域が互いに隔離して設けられ、前記ｐ型半導体領域と前記ｎ型半導体領域を被覆する絶縁膜に形成されたコンタクトホールを介して前記ｐ型半導体領域と前記ｎ型半導体領域の各々に接続する配線電極が前記絶縁膜上に形成され、前記ｐ型半導体領域と前記ｉ層及び前記ｎ型半導体領域とによって構成されることを特徴とするＰＩＮダイオード。
- 前記半導体層のバンドギャップは前記ｉ層のバンドギャップより大きいことを特徴とする請求項４に記載のＰＩＮダイオード。
- 前記半導体層はＡｌＧａＡｓからなることを特徴とする請求項４又は５に記載のＰＩＮダイオード。
- 前記ｉ層はＧａＡｓからなることを特徴とする請求項４乃至６のいずれか
に記載のＰＩＮダイオード。 - 前記集積回路は、ヘテロ接合電界効果トランジスタと受動素子からなることを特徴とする請求項４乃至７のいずれかに記載のＰＩＮダイオード。
- 前記集積回路は、ヘテロ接合バイポーラトランジスタと受動素子からなることを特徴とする請求項４乃至７のいずれかに記載のＰＩＮダイオード。
- 半導体基板に半導体層を形成し、前記半導体層の上に集積回路を形成するためのエピタキシャル層を成長する工程と、
前記エピタキシャル層の所定領域を除去して露出した前記半導体層の上に、ほぼ真性半導体領域であるｉ層を選択的に成長させ、前記ｉ層に接してｐ型半導体領域とｎ型半導体領域を各々選択的に成長させてＰＩＮダイオードを構成した後、前記ＰＩＮダイオードを絶縁膜で被覆する工程と、
前記ｐ型半導体領域と前記ｎ型半導体領域上の前記絶縁膜に各々コンタクトホールを形成し、前記ｐ型半導体領域と前記ｎ型半導体領域の各々に接続する配線電極を形成する工程と、からなることを特徴とするＰＩＮダイオードの製造方法。 - 前記半導体層のバンドギャップは前記ｉ層のバンドギャップより大きいことを特徴とする請求項１０に記載のＰＩＮダイオードの製造方法。
- 前記半導体層はＡｌＧａＡｓからなることを特徴とする請求項１０又は１１に記載のＰＩＮダイオードの製造方法。
- 前記ｉ層はＧａＡｓからなることを特徴とする請求項１０乃至１２のいずれかに記載のＰＩＮダイオードの製造方法。
- 前記集積回路は、ヘテロ接合電界効果トランジスタと受動素子からなることを特徴とする請求項１０乃至１３のいずれかに記載のＰＩＮダイオードの製造方法。
- 前記集積回路は、ヘテロ接合バイポーラトランジスタと受動素子からなることを特徴とする請求項１０乃至１３のいずれかに記載のＰＩＮダイオードの製造方法。
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2002
- 2002-10-03 JP JP2002291200A patent/JP2004128263A/ja not_active Withdrawn
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