JP2004152995A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲート電極の仕事関数を最適化することができ、しかも特性や信頼性の低下を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、ｎ型ＭＩＳトランジスタが形成される第１の領域に第１のゲート絶縁膜１１０を形成する工程と、第１の領域であって第１のゲート絶縁膜上に、シリコンと、タングステン及びモリブデンの中から選択された金属元素と、リン及びヒ素の中から選択された不純物元素とを含有した第１の導電膜１１１を堆積する工程と、ｐ型ＭＩＳトランジスタが形成される第２の領域に第２のゲート絶縁膜１１０を形成する工程と、第２の領域であって第２のゲート絶縁膜上に、第１の導電膜よりも高い仕事関数を有する第２の導電膜１１３を形成する工程とを備える。
【選択図】 図３
【解決手段】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、ｎ型ＭＩＳトランジスタが形成される第１の領域に第１のゲート絶縁膜１１０を形成する工程と、第１の領域であって第１のゲート絶縁膜上に、シリコンと、タングステン及びモリブデンの中から選択された金属元素と、リン及びヒ素の中から選択された不純物元素とを含有した第１の導電膜１１１を堆積する工程と、ｐ型ＭＩＳトランジスタが形成される第２の領域に第２のゲート絶縁膜１１０を形成する工程と、第２の領域であって第２のゲート絶縁膜上に、第１の導電膜よりも高い仕事関数を有する第２の導電膜１１３を形成する工程とを備える。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置におけるゲート電極の形成技術に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及び高速化に対する要求が高まりつつある。これらの要求を実現するために、素子寸法及び素子間寸法の縮小化の他、電極や配線の低抵抗化が検討されている。このような低抵抗化に対して、多結晶シリコン上に金属シリサイドを積層したポリサイド構造が広く用いられている。しかしながら、半導体装置が微細化されるにしたがい、より一層の低抵抗化が必要となってきている。
【０００３】
このような状況下において、ゲート絶縁膜上に直接金属膜を形成する構造、いわゆるメタルゲート電極構造が有望視されている。しかしながら、このメタルゲート電極構造では、ゲート絶縁膜に多結晶シリコンが接するポリサイド構造等とは異なる新たな問題が生じる。ポリサイド構造等の場合には、トランジスタのしきい電圧は、チャネル領域の不純物濃度と多結晶シリコン膜中の不純物濃度で決定される。これに対して、メタルゲート電極構造の場合には、トランジスタのしきい電圧は、チャネル領域の不純物濃度とメタルゲート電極の仕事関数で決定される。そのため、ｎ型ＭＩＳトランジスタ用とｐ型ＭＩＳトランジスタ用の互いに仕事関数の異なる２種類のゲート電極材料を用いた、いわゆるデュアルメタルゲート電極構造が必要となる。
【０００４】
このデュアルメタルゲート電極構造では、ｎ型ＭＩＳトランジスタのゲート電極に、仕事関数φｍが４．６ｅＶ以下、望ましくは４．３ｅＶ以下の材料を用いる必要がある。このような低仕事関数材料として、ＴａやＮｂが知られている。しかしながら、Ｔａ及びＮｂは、下地絶縁膜との反応性が高いため、ゲート電極材料として用いることが困難である。また、タングステンシリサイド（ＷＳｉｘ ）は、熱的安定性に優れているが、仕事関数φｍが４．４ｅＶ程度であり、ｎ型ＭＩＳトランジスタのゲート電極材料として最適とは言い難い。
【０００５】
従来技術として、特許文献１、特許文献２及び特許文献３には、ゲート電極の仕事関数を制御する等の観点から、タングステンシリサイド（ＷＳｉｘ ）膜に不純物をイオン注入するという技術が開示されている。また、特許文献４には、タングステンシリサイド膜に不純物をイオン注入した後にアニールを行うという技術が開示されている。
【０００６】
しかしながら、いずれの文献も、タングステンシリサイド膜中にイオン注入によって不純物を導入するものである。そのため、イオン注入ダメージによってゲート絶縁膜等の信頼性が低下するといった問題や、ゲート電極における不純物濃度分布の制御が難しいといった問題があった。
【０００７】
【特許文献１】
特開平８−１３０２１６号公報
【０００８】
【特許文献２】
特開平８−１５３８０４号公報
【０００９】
【特許文献３】
特開平９−２４６２０６号公報
【００１０】
【特許文献４】
特開平１０−１２５９１９号公報
【００１１】
【発明が解決しようとする課題】
このように、電極や配線の低抵抗化の観点から、メタルゲート電極構造が提案されている。そして、ゲート電極の仕事関数を制御する等の観点から、金属シリサイド膜中に不純物を導入するという提案がなされている。しかしながら、従来は、イオン注入によって不純物を導入するため、イオン注入ダメージによって信頼性が低下するといった問題や、不純物濃度分布の制御が難しいといった問題があった。したがって、特性や信頼性に優れた半導体装置を得ることが困難であった。
【００１２】
本発明は、上記従来の課題に対してなされたものであり、ゲート電極の仕事関数を最適化することができ、しかも特性や信頼性の低下を防止することが可能な半導体装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、ｎ型ＭＩＳトランジスタが形成される第１の領域に第１のゲート絶縁膜を形成する工程と、前記第１の領域であって前記第１のゲート絶縁膜上に、シリコンと、タングステン及びモリブデンの中から選択された金属元素と、リン及びヒ素の中から選択された不純物元素とを含有した第１の導電膜を堆積する工程と、ｐ型ＭＩＳトランジスタが形成される第２の領域に第２のゲート絶縁膜を形成する工程と、前記第２の領域であって前記第２のゲート絶縁膜上に、前記第１の導電膜よりも高い仕事関数を有する第２の導電膜を形成する工程と、を備えたことを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１５】
（実施形態１）
図１（ａ）〜図３（ｉ）は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【００１６】
まず、図１（ａ）に示すように、素子分離領域１０１を有した単結晶シリコン基板（半導体基板）１００上に、シリコン酸化膜１０２を形成する。続いて、シリコン酸化膜１０２上に、多結晶シリコン膜１０３を堆積する。
【００１７】
次に、図１（ｂ）に示すように、多結晶シリコン膜１０３を異方性エッチングし、ダミーゲート電極を形成する。続いて、ｎ型ＭＩＳトランジスタが形成される領域（以下、ｎＭＯＳ領域という）にはＡｓ＋ イオンをイオン注入し、ｐ型ＭＩＳトランジスタが形成される領域（以下、ｐＭＯＳ領域という）にはＢ＋ イオンをイオン注入する。さらに、１０００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層１０５を形成する。
【００１８】
次に、図１（ｃ）に示すように、シリコン窒化膜１０６及びシリコン酸化膜１０７を全面に堆積する。その後、エッチバックを行い、ダミーゲート電極の側壁上に選択的にシリコン窒化膜１０６及びシリコン酸化膜１０７を残す。続いて、ｎＭＯＳ領域にはＰ＋ イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋ イオンをイオン注入する。さらに、９５０℃、１０秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層１０８を形成する。
【００１９】
次に、図２（ｄ）に示すように、層間絶縁膜１０９を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜１０９を平坦化し、多結晶シリコン膜１０３の表面を露出させる。
【００２０】
次に、図２（ｅ）に示すように、多結晶シリコン膜１０３を除去し、さらにシリコン酸化膜１０２を除去する。これにより、シリコン基板１００及びシリコン窒化膜１０６に囲まれた溝が形成される。
【００２１】
次に、図２（ｆ）に示すように、プラズマ酸窒化法により、溝の底部に、ゲート絶縁膜１１０として薄いシリコン酸窒化膜を形成する。
【００２２】
次に、図３（ｇ）に示すように、ＣＶＤ法により、全面に第１の導電膜として、リン（Ｐ）を含有したタングステンシリサイド膜（以下、ＷＳｉＰ膜と表す）１１１を堆積する。ソースガスとしては、例えば、Ｗ（ＣＯ）６ 、ＳｉＨ４ 及びＰＨ３ を用いる。Ｗシリサイド膜にＰを含有させることで、Ｐを含有していないＷシリサイド膜よりも仕事関数を下げることができる。さらに、ＣＭＰ法によって、ＷＳｉＰ膜１１１を平坦化して、層間膜１０９の表面を露出させる。
【００２３】
次に、図３（ｈ）に示すように、金属膜としてＰｔ膜１１２を全面に堆積する。さらに、ＰＭＯＳ領域以外のＰｔ膜１１２をエッチングによって除去する。
【００２４】
次に、図３（ｉ）に示すように、熱処理によってＰｔ膜１１２とＷＳｉＰ膜１１１とを反応させる。この熱処理により、ＷＳｉＰ膜１１１中のＳｉがＰｔ膜１１２と反応してＰｔシリサイド膜が形成される。このＰｔシリサイド膜の形成にともない、ＷＳｉＰ膜中のＳｉが減少する。そして、Ｐｔがゲート絶縁膜１１０とＷＳｉＰ膜との界面に析出する。その結果、ｐＭＯＳトランジスタの溝内には、ＷＳｉＰ膜１１１よりも仕事関数が高いＰｔを含有した膜（第２の導電膜）１１３が形成される。
【００２５】
このようにして、ｎＭＯＳトランジスタのゲート電極には仕事関数が低いＷＳｉＰ膜を用い、ｐＭＯＳトランジスタのゲート電極にはＷＳｉＰ膜よりも仕事関数の高い電極膜を用いたＣＭＯＳトランジスタを得ることができる。
【００２６】
以上のように、本実施形態によれば、Ｐを含有したＷシリサイド膜（ＷＳｉＰ膜）をｎ型ＭＩＳトランジスタのゲート電極として用いることで、ｎ型ＭＩＳトランジスタのゲート電極の仕事関数を下げることができ、ｎ型ＭＩＳトランジスタに適したゲート電極を得ることができる。また、ＷＳｉＰ膜をＣＶＤ等の堆積法によって形成するため、従来のようにイオン注入によって不純物をシリサイド膜中に導入する必要がない。したがって、ゲート絶縁膜へのダメージを低減することができるとともに、ゲート電極における不純物濃度分布の均一化をはかることができ、特性や信頼性に優れた半導体装置を得ることができる。さらに、ｐ型ＭＩＳトランジスタのゲート電極は、Ｐｔ膜とＷＳｉＰ膜との反応を利用して形成されるので、ｐ型ＭＩＳトランジスタにおいてもゲート絶縁膜へのダメージを低減することができる。
【００２７】
なお、上述した実施形態では、Ｐｔ膜（金属膜）とＷＳｉＰ膜とを反応させるようにしたが、金属膜にはｐＭＯＳトランジスタのゲート電極として好ましい４．８ｅＶ以上の仕事関数を有する金属を用いることが可能である。具体的には、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｓｂ及びＢｉの少なくとも一つを含有する金属膜を用いることが可能である。
【００２８】
図９は、ＷＳｉＰ膜に含有された不純物元素の濃度（Ｐ濃度）と仕事関数との関係について示したものである（図中、丸印で示した）。本関係は、図１０に示すようなＭＩＳキャパシタを作製し、そのＣ−Ｖ特性を測定することによって得られたものである。
【００２９】
図１０に示したＭＩＳキャパシタは、以下のようにして作製した。まず、素子分離領域１１を有した単結晶シリコン基板１０上に、ゲート絶縁膜１２としてシリコン酸化膜を形成した。続いて、シリコン酸化膜１２上に、ＣＶＤ法により、Ｐを含有したタングステンシリサイド膜（ＷＳｉＰ膜）１３を堆積した。このとき、ＰＨ３ ガスの流量を制御することにより、ＷＳｉＰ膜１３中のＰ濃度を変化させた。その後、ＷＳｉＡｓ膜１３を異方性エッチングし、ゲート電極を形成した。このようにして、図１０に示したようなＭＩＳキャパシタを作製した。
【００３０】
図９からわかるように、ＷＳｉＰ膜中のＰ濃度が１×１０１９／ｃｍ３ 程度では、ＷＳｉＰ膜の仕事関数は４．４ｅＶ程度であり、ＷＳｉ膜（不純物を含有しないＷＳｉ膜）の仕事関数とほとんど変わらない。ＷＳｉＰ膜１３中のＰ濃度が１×１０２０／ｃｍ３ よりも高くなるあたりから、仕事関数は急激に低下し始める。また、ＷＳｉＰ膜１３中のＰ濃度が１×１０２１／ｃｍ３ より高くなると、仕事関数は４．３ｅＶよりも低くなり、ＮＭＯＳトランジスタのゲート電極の仕事関数としてより好ましい値となる。
【００３１】
また、ＷＳｉＰ膜の代わりにＡｓを含有したタングステンシリサイド膜（ＷＳｉＡｓ膜）についても、図１０と同様のＭＩＳキャパシタを作製し、ＷＳｉＡｓ膜に含有された不純物元素の濃度（Ａｓ濃度）と仕事関数との関係について調べた。その結果を、図９中において四角印で示した。図９からわかるように、ＷＳｉＡｓ膜についても、ＷＳｉＰ膜の場合と同様の傾向であった。
【００３２】
したがって、ＷＳｉＰ膜或いはＷＳｉＡｓ膜に含有された不純物元素の濃度は、１×１０２０／ｃｍ３ よりも高いことが好ましく、１×１０２１／ｃｍ３ よりも高いことがより好ましい。なお、不純物元素の濃度の上限は、１×１０２２／ｃｍ３ 程度である。
【００３３】
なお、上記実施形態では、ＷＳｉＰ膜のソースガス（成膜用ガス）としてＷ（ＣＯ）６ 、ＳｉＨ４ 及びＰＨ３ を用いたが、ＷのソースガスにはＷＦ６ 或いはＷＣｌ６ を、ＳｉのソースガスにはＳｉＨ２ Ｃｌ２ 、ＳｉＣｌ４ 或いはＳｉＦ４ を、ＰのソースガスにはＰＦ３ 、ＰＣｌ３ 、ＰＣｌＦ２ 或いはＰＢｒ３ を用いることも可能である。
【００３４】
また、ＷＳｉＡｓ膜については、Ｗのソースガス及びＳｉのソースガスにはＷＳｉＰ膜の場合と同様のソースガスを用いることができ、Ａｓのソースガスには、ＡｓＨ３ 、ＡｓＣｌ３ 或いはＡｓＦ３ などを用いることができる。
【００３５】
さらに、上記実施形態では、Ｐ或いはＡｓを含有したタングステンシリサイド膜について説明したが、Ｐ或いはＡｓを含有したモリブデンシリサイド膜（ＭｏＳｉＰ膜或いはＭｏＳｉＡｓ膜）を用いることも可能である。この場合にも、図９と同様の結果が得られている。ＭｏＳｉＰ膜及びＭｏＳｉＡｓ膜では、ＭｏのソースガスとしてＭｏ（ＣＯ）６ 、ＭｏＦ６ 或いはＭｏＣｌ６ を用いることが可能である。Ｓｉのソースガス、Ｐのソースガス及びＡｓのソースガスについては、上述したＷＳｉＰ膜及びＷＳｉＡｓ膜の場合と同様である。
【００３６】
（実施形態２）
図４（ａ）〜図５（ｈ）は、本発明の第２の実施形態に係る半導体装置の製造法を模式的に示した断面図である。
【００３７】
まず、図４（ａ）に示すように、素子分離領域２０１を有した単結晶シリコン基板（半導体基板）２００上に、ＮＭＯＳトランジスタのゲート絶縁膜２０２として、シリコン酸化膜を形成する。続いて、シリコン酸化膜２０２上に、ＣＶＤ法により、第１の導電膜として、ヒ素（Ａｓ）を含有したタングステンシリサイド膜（以下、ＷＳｉＡｓ膜と表す）２０３を堆積する。ソースガスとしては、例えば、Ｗ（ＣＯ）６ 、ＳｉＨ４ 及びＡｓＨ３ を用いる。Ｗシリサイド膜にＡｓを含有させることで、Ａｓを含有していないＷシリサイド膜よりも仕事関数を下げることができる。
【００３８】
次に、図４（ｂ）に示すように、ＷＳｉＡｓ膜２０３を異方性エッチングし、ゲート電極を形成する。続いて、ｎ型ＭＩＳトランジスタが形成される領域（ｎＭＯＳ領域）にはＡｓ＋ イオンをイオン注入し、ｐ型ＭＩＳトランジスタが形成される領域（ｐＭＯＳ領域）にはＢ＋ イオンをイオン注入する。さらに、１０００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０５を形成する。
【００３９】
次に、図４（ｃ）に示すように、シリコン窒化膜２０６及びシリコン酸化膜２０７を全面に堆積する。その後、エッチバックを行い、ゲート電極の側壁上に選択的にシリコン窒化膜２０６及びシリコン酸化膜２０７を残す。続いて、ｎＭＯＳ領域にはＰ＋ イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋ イオンをイオン注入する。さらに、９５０℃、１０秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０８を形成する。
【００４０】
次に、図４（ｄ）に示すように、層間絶縁膜２０９を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜２０９を平坦化し、ＷＳｉＡｓ膜２０３の表面を露出させる。
【００４１】
次に、図５（ｅ）に示すように、ｐＭＯＳ領域のＷＳｉＡｓ膜２０３を除去し、さらにシリコン酸化膜２０２を除去する。これにより、シリコン基板２００及びシリコン窒化膜２０６に囲まれた溝が形成される。
【００４２】
次に、図５（ｆ）に示すように、熱酸化法により、溝の底部に、ＰＭＯＳトランジスタのゲート絶縁膜２１０として薄いシリコン酸化膜を形成する。
【００４３】
次に、図５（ｇ）に示すように、第２の導電膜としてＷ膜２１１を、全面に堆積する。さらに、図５（ｈ）に示すように、ＣＭＰ法によって、Ｗ膜２１１を平坦化し、層間膜２０９の表面を露出させる。Ｗの仕事関数は４．９ｅＶ程度と高いので、ｐＭＯＳトランジスタの電極材料として望ましい。
【００４４】
このようにして、ｎＭＯＳトランジスタのゲート電極には仕事関数が低いＷＳｉＡｓ膜を用い、ｐＭＯＳトランジスタのゲート電極にはＷＳｉＡｓ膜よりも仕事関数の高い電極膜を用いたＣＭＯＳトランジスタを得ることができる。
【００４５】
以上のように、本実施形態によれば、Ａｓを含有したＷシリサイド膜（ＷＳｉＰ膜）をｎ型ＭＩＳトランジスタのゲート電極として用いることで、ｎ型ＭＩＳトランジスタのゲート電極の仕事関数を下げることができ、ｎ型ＭＩＳトランジスタに適したゲート電極を得ることができる。また、ＷＳｉＡｓ膜をＣＶＤ等の堆積法によって形成するため、従来のようにイオン注入によって不純物をシリサイド膜中に導入する必要がない。したがって、ゲート絶縁膜へのダメージを低減することができるとともに、ゲート電極における不純物濃度分布の均一化をはかることができ、特性や信頼性に優れた半導体装置を得ることができる。さらに、ｐ型ＭＩＳトランジスタのゲート電極は、ＷＳｉＡｓ膜を除去した領域にＷ膜を埋め込むことで形成されるので、ｐ型ＭＩＳトランジスタにおいてもゲート絶縁膜へのダメージを低減することができる。
【００４６】
（実施形態３）
図６（ａ）〜図８（ｉ）は、本発明の第３の実施形態に係る半導体装置の製造法を模式的に示した断面図である。本実施形態は、メモリ領域とロジック領域とを有する半導体装置に関するものである。
【００４７】
まず、図６（ａ）に示すように、素子分離領域３０１を有した単結晶シリコン基板（半導体基板）３００上に、ＮＭＯＳトランジスタのゲート絶縁膜３０２として、シリコン酸化膜を形成する。続いて、シリコン酸化膜３０２上に、ＣＶＤ法により、第１の導電膜として、ヒ素（Ａｓ）を含有したタングステンシリサイド膜（ＷＳｉＡｓ膜）３０３を堆積する。ソースガスとしては、例えば、Ｗ（ＣＯ）６ 、ＳｉＨ４ 及びＡｓＨ３ を用いる。さらに、ＷＳｉＡｓ膜３０３上に、ＣＶＤ法により、シリコン窒化膜３０４を堆積する。
【００４８】
次に、図６（ｂ）に示すように、ＷＳｉＡｓ膜３０３及びシリコン窒化膜３０４を異方性エッチングし、ゲート電極を形成する。さらに、シリコン窒化膜３０５を堆積した後、シリコン窒化膜３０５のエッチバックを行う。これにより、ゲート電極をシリコン窒化膜３０４及び３０５で囲む構造が形成される。なお、詳細な説明は省略するが、本工程では、メモリ領域とロジック領域それぞれに、ソース・ドレインとなる拡散層３０６も形成される。
【００４９】
次に、図６（ｃ）に示すように、層間絶縁膜３０７を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜３０７を平坦化し、シリコン窒化膜３０４の表面を露出させる。
【００５０】
次に、図７（ｄ）に示すように、ロジック領域におけるｐＭＯＳ領域のシリコン窒化膜３０４及びＷＳｉＡｓ膜３０３を除去し、さらにシリコン酸化膜３０２を除去する。これにより、シリコン基板３００及びシリコン窒化膜３０５に囲まれた溝が形成される。
【００５１】
次に、図７（ｅ）に示すように、プラズマ酸窒化法により、溝の底部に、ＰＭＯＳトランジスタのゲート絶縁膜３０８として薄いシリコン酸化膜を形成する。
【００５２】
次に、図７（ｆ）に示すように、全面にＷ膜３０９を堆積する。さらに、ＣＭＰ法によって、Ｗ膜３０９を平坦化し、層間絶縁膜３０７の表面を露出させる。このようにして、ｎＭＯＳトランジスタのゲート電極には仕事関数が低いＷＳｉＡｓ膜３０３を用い、ｐＭＯＳトランジスタのゲート電極にはＷＳｉＡｓ膜よりも仕事関数の高いＷ膜３０９を用いたＣＭＯＳトランジスタを得ることができる。
【００５３】
次に、図８（ｇ）に示すように、メモリ領域において、層間絶縁膜（シリコン酸化膜）３０７にコンタクトホール３１０を形成する。このとき、シリコン窒化膜に対してシリコン酸化膜を高選択比でドライエッチングする方法を用いる。この方法により、リソグラフィ工程においてコンタクトホールパターンがゲート電極方向にずれたとしても、ゲート電極の側壁に形成されたシリコン窒化膜３０５はエッチングされずに残る。そのため、ゲート電極とコンタクトホール内に埋め込まれる導電性材料とが電気的に短絡することがない。
【００５４】
次に、図８（ｈ）に示すように、全面にＰを含有したシリコン膜３１１を堆積し、さらにＣＭＰ法によりコンタクトホール３１０内にシリコン膜３１１を選択的に残す。
【００５５】
次に、図８（ｉ）に示すように、全面に層間絶縁膜３１２を形成する。続いて、シリコン膜３１１上の層間絶縁膜３１２にコンタクトホールを形成し、さらにコンタクトホール内にコンタクトプラグ３１３を埋め込む。コンタクトプラグ３１３は、例えば、Ｗ膜／ＴｉＮ膜／Ｔｉ膜の積層膜で形成され、全面に積層膜を形成した後、ＣＭＰ法により平坦化を行うことで得られる。さらにコンタクトプラグ３１３が埋め込まれた層間絶縁膜３１２上に、ＭＩＭキャパシタ３１４を形成する。このＭＩＭキャパシタ３１４は、例えば、上部電極３１４ａ及び下部電極３１４ｃにＲｕ膜を用い、誘電体膜３１４ｂに酸化タンタル膜等の高誘電体膜を用いたものである。
【００５６】
以上のように、本実施形態では、図７（ｄ）の工程においてＰＭＯＳ領域のシリコン酸化膜３０２を除去し、図７（ｅ）の工程においてゲート絶縁膜３０８を新たに形成している。したがって、ロジック領域のＰＭＯＳトランジスタに、メモリ領域のＮＭＯＳトランジスタとは異なったゲート絶縁膜を用いることができる。例えば、ロジック領域にメモリ領域よりも薄いゲート絶縁膜や誘電率の高い絶縁膜を用いることができる。したがって、ロジック回路の高速化を達成することができる。また、同様に、ロジック領域のＮＭＯＳトランジスタにもメモリ領域のＮＭＯＳトランジスタとは異なったゲート絶縁膜を用いることで、さらにロジック回路の高速化をはかることができる。
【００５７】
また、本実施形態では、ｎＭＯＳトランジスタのゲート電極の周囲はシリコン窒化膜で覆われている。したがって、メモリ領域においては自己整合コンタクトプロセスを利用することができ、メモリ領域の集積度を向上させることができる。
【００５８】
なお、上述した第１〜第３の実施形態では、ｎＭＯＳトランジスタのゲート電極として、Ｐを含有したＷシリサイド膜（ＷＳｉＰ膜）或いはＡｓを含有したＷシリサイド膜（ＷＳｉＡｓ膜）を用いたが、Ｐを含有したＭｏシリサイド膜（ＭｏＳｉＰ膜）或いはＡｓを含有したＭｏシリサイド膜（ＭｏＳｉＡｓ膜）を用いても、同様の効果を得ることが可能である。
【００５９】
また、上述した第１〜第３の実施形態では、ゲート絶縁膜としてシリコン酸化膜或いはシリコン酸窒化膜を用いたが、Ｈｆ酸化物膜、Ｚｒ酸化物膜、Ｔｉ酸化物膜、Ｔａ酸化物膜、Ｌａ酸化物膜等を用いることも可能である。
【００６０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００６１】
【発明の効果】
本発明によれば、Ｎ型ＭＩＳトランジスタのゲート電極の仕事関数を下げることができるとともに、ゲート絶縁膜におけるダメージ低減やゲート電極における不純物濃度分布の均一化をはかることができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図７】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図８】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図９】本発明の実施形態に係り、不純物濃度と仕事関数との関係について示した図である。
【図１０】本発明の実施形態に係り、図９に示した関係を求めるため用いたＭＩＳキャパシタの構成を模式的に示した図である。
【符号の説明】
１０、１００、２００、３００…シリコン基板
１１、１０１、２０１、３０１…素子分離領域
１０２…シリコン酸化膜
１０３…多結晶シリコン膜
１０５、１０８、２０５、２０８、３０６…拡散層
１０６、２０６、３０４、３０５…シリコン窒化膜
１０７、２０７…シリコン酸化膜
１０９、２０９、３０７、３１２…層間絶縁膜
１２、１１０、２０２、２１０、３０２、３０８…ゲート絶縁膜
１３、１１１…ＷＳｉＰ膜
１１２…Ｐｔ膜
１１３…Ｐｔを含有した膜
２０３、３０３…ＷＳｉＡｓ膜
２１１、３０９…Ｗ膜
３１０…コンタクトホール
３１１…シリコン膜
３１３…コンタクトプラグ
３１４…キャパシタ
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置におけるゲート電極の形成技術に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及び高速化に対する要求が高まりつつある。これらの要求を実現するために、素子寸法及び素子間寸法の縮小化の他、電極や配線の低抵抗化が検討されている。このような低抵抗化に対して、多結晶シリコン上に金属シリサイドを積層したポリサイド構造が広く用いられている。しかしながら、半導体装置が微細化されるにしたがい、より一層の低抵抗化が必要となってきている。
【０００３】
このような状況下において、ゲート絶縁膜上に直接金属膜を形成する構造、いわゆるメタルゲート電極構造が有望視されている。しかしながら、このメタルゲート電極構造では、ゲート絶縁膜に多結晶シリコンが接するポリサイド構造等とは異なる新たな問題が生じる。ポリサイド構造等の場合には、トランジスタのしきい電圧は、チャネル領域の不純物濃度と多結晶シリコン膜中の不純物濃度で決定される。これに対して、メタルゲート電極構造の場合には、トランジスタのしきい電圧は、チャネル領域の不純物濃度とメタルゲート電極の仕事関数で決定される。そのため、ｎ型ＭＩＳトランジスタ用とｐ型ＭＩＳトランジスタ用の互いに仕事関数の異なる２種類のゲート電極材料を用いた、いわゆるデュアルメタルゲート電極構造が必要となる。
【０００４】
このデュアルメタルゲート電極構造では、ｎ型ＭＩＳトランジスタのゲート電極に、仕事関数φｍが４．６ｅＶ以下、望ましくは４．３ｅＶ以下の材料を用いる必要がある。このような低仕事関数材料として、ＴａやＮｂが知られている。しかしながら、Ｔａ及びＮｂは、下地絶縁膜との反応性が高いため、ゲート電極材料として用いることが困難である。また、タングステンシリサイド（ＷＳｉｘ ）は、熱的安定性に優れているが、仕事関数φｍが４．４ｅＶ程度であり、ｎ型ＭＩＳトランジスタのゲート電極材料として最適とは言い難い。
【０００５】
従来技術として、特許文献１、特許文献２及び特許文献３には、ゲート電極の仕事関数を制御する等の観点から、タングステンシリサイド（ＷＳｉｘ ）膜に不純物をイオン注入するという技術が開示されている。また、特許文献４には、タングステンシリサイド膜に不純物をイオン注入した後にアニールを行うという技術が開示されている。
【０００６】
しかしながら、いずれの文献も、タングステンシリサイド膜中にイオン注入によって不純物を導入するものである。そのため、イオン注入ダメージによってゲート絶縁膜等の信頼性が低下するといった問題や、ゲート電極における不純物濃度分布の制御が難しいといった問題があった。
【０００７】
【特許文献１】
特開平８−１３０２１６号公報
【０００８】
【特許文献２】
特開平８−１５３８０４号公報
【０００９】
【特許文献３】
特開平９−２４６２０６号公報
【００１０】
【特許文献４】
特開平１０−１２５９１９号公報
【００１１】
【発明が解決しようとする課題】
このように、電極や配線の低抵抗化の観点から、メタルゲート電極構造が提案されている。そして、ゲート電極の仕事関数を制御する等の観点から、金属シリサイド膜中に不純物を導入するという提案がなされている。しかしながら、従来は、イオン注入によって不純物を導入するため、イオン注入ダメージによって信頼性が低下するといった問題や、不純物濃度分布の制御が難しいといった問題があった。したがって、特性や信頼性に優れた半導体装置を得ることが困難であった。
【００１２】
本発明は、上記従来の課題に対してなされたものであり、ゲート電極の仕事関数を最適化することができ、しかも特性や信頼性の低下を防止することが可能な半導体装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、ｎ型ＭＩＳトランジスタが形成される第１の領域に第１のゲート絶縁膜を形成する工程と、前記第１の領域であって前記第１のゲート絶縁膜上に、シリコンと、タングステン及びモリブデンの中から選択された金属元素と、リン及びヒ素の中から選択された不純物元素とを含有した第１の導電膜を堆積する工程と、ｐ型ＭＩＳトランジスタが形成される第２の領域に第２のゲート絶縁膜を形成する工程と、前記第２の領域であって前記第２のゲート絶縁膜上に、前記第１の導電膜よりも高い仕事関数を有する第２の導電膜を形成する工程と、を備えたことを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１５】
（実施形態１）
図１（ａ）〜図３（ｉ）は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【００１６】
まず、図１（ａ）に示すように、素子分離領域１０１を有した単結晶シリコン基板（半導体基板）１００上に、シリコン酸化膜１０２を形成する。続いて、シリコン酸化膜１０２上に、多結晶シリコン膜１０３を堆積する。
【００１７】
次に、図１（ｂ）に示すように、多結晶シリコン膜１０３を異方性エッチングし、ダミーゲート電極を形成する。続いて、ｎ型ＭＩＳトランジスタが形成される領域（以下、ｎＭＯＳ領域という）にはＡｓ＋ イオンをイオン注入し、ｐ型ＭＩＳトランジスタが形成される領域（以下、ｐＭＯＳ領域という）にはＢ＋ イオンをイオン注入する。さらに、１０００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層１０５を形成する。
【００１８】
次に、図１（ｃ）に示すように、シリコン窒化膜１０６及びシリコン酸化膜１０７を全面に堆積する。その後、エッチバックを行い、ダミーゲート電極の側壁上に選択的にシリコン窒化膜１０６及びシリコン酸化膜１０７を残す。続いて、ｎＭＯＳ領域にはＰ＋ イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋ イオンをイオン注入する。さらに、９５０℃、１０秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層１０８を形成する。
【００１９】
次に、図２（ｄ）に示すように、層間絶縁膜１０９を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜１０９を平坦化し、多結晶シリコン膜１０３の表面を露出させる。
【００２０】
次に、図２（ｅ）に示すように、多結晶シリコン膜１０３を除去し、さらにシリコン酸化膜１０２を除去する。これにより、シリコン基板１００及びシリコン窒化膜１０６に囲まれた溝が形成される。
【００２１】
次に、図２（ｆ）に示すように、プラズマ酸窒化法により、溝の底部に、ゲート絶縁膜１１０として薄いシリコン酸窒化膜を形成する。
【００２２】
次に、図３（ｇ）に示すように、ＣＶＤ法により、全面に第１の導電膜として、リン（Ｐ）を含有したタングステンシリサイド膜（以下、ＷＳｉＰ膜と表す）１１１を堆積する。ソースガスとしては、例えば、Ｗ（ＣＯ）６ 、ＳｉＨ４ 及びＰＨ３ を用いる。Ｗシリサイド膜にＰを含有させることで、Ｐを含有していないＷシリサイド膜よりも仕事関数を下げることができる。さらに、ＣＭＰ法によって、ＷＳｉＰ膜１１１を平坦化して、層間膜１０９の表面を露出させる。
【００２３】
次に、図３（ｈ）に示すように、金属膜としてＰｔ膜１１２を全面に堆積する。さらに、ＰＭＯＳ領域以外のＰｔ膜１１２をエッチングによって除去する。
【００２４】
次に、図３（ｉ）に示すように、熱処理によってＰｔ膜１１２とＷＳｉＰ膜１１１とを反応させる。この熱処理により、ＷＳｉＰ膜１１１中のＳｉがＰｔ膜１１２と反応してＰｔシリサイド膜が形成される。このＰｔシリサイド膜の形成にともない、ＷＳｉＰ膜中のＳｉが減少する。そして、Ｐｔがゲート絶縁膜１１０とＷＳｉＰ膜との界面に析出する。その結果、ｐＭＯＳトランジスタの溝内には、ＷＳｉＰ膜１１１よりも仕事関数が高いＰｔを含有した膜（第２の導電膜）１１３が形成される。
【００２５】
このようにして、ｎＭＯＳトランジスタのゲート電極には仕事関数が低いＷＳｉＰ膜を用い、ｐＭＯＳトランジスタのゲート電極にはＷＳｉＰ膜よりも仕事関数の高い電極膜を用いたＣＭＯＳトランジスタを得ることができる。
【００２６】
以上のように、本実施形態によれば、Ｐを含有したＷシリサイド膜（ＷＳｉＰ膜）をｎ型ＭＩＳトランジスタのゲート電極として用いることで、ｎ型ＭＩＳトランジスタのゲート電極の仕事関数を下げることができ、ｎ型ＭＩＳトランジスタに適したゲート電極を得ることができる。また、ＷＳｉＰ膜をＣＶＤ等の堆積法によって形成するため、従来のようにイオン注入によって不純物をシリサイド膜中に導入する必要がない。したがって、ゲート絶縁膜へのダメージを低減することができるとともに、ゲート電極における不純物濃度分布の均一化をはかることができ、特性や信頼性に優れた半導体装置を得ることができる。さらに、ｐ型ＭＩＳトランジスタのゲート電極は、Ｐｔ膜とＷＳｉＰ膜との反応を利用して形成されるので、ｐ型ＭＩＳトランジスタにおいてもゲート絶縁膜へのダメージを低減することができる。
【００２７】
なお、上述した実施形態では、Ｐｔ膜（金属膜）とＷＳｉＰ膜とを反応させるようにしたが、金属膜にはｐＭＯＳトランジスタのゲート電極として好ましい４．８ｅＶ以上の仕事関数を有する金属を用いることが可能である。具体的には、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｓｂ及びＢｉの少なくとも一つを含有する金属膜を用いることが可能である。
【００２８】
図９は、ＷＳｉＰ膜に含有された不純物元素の濃度（Ｐ濃度）と仕事関数との関係について示したものである（図中、丸印で示した）。本関係は、図１０に示すようなＭＩＳキャパシタを作製し、そのＣ−Ｖ特性を測定することによって得られたものである。
【００２９】
図１０に示したＭＩＳキャパシタは、以下のようにして作製した。まず、素子分離領域１１を有した単結晶シリコン基板１０上に、ゲート絶縁膜１２としてシリコン酸化膜を形成した。続いて、シリコン酸化膜１２上に、ＣＶＤ法により、Ｐを含有したタングステンシリサイド膜（ＷＳｉＰ膜）１３を堆積した。このとき、ＰＨ３ ガスの流量を制御することにより、ＷＳｉＰ膜１３中のＰ濃度を変化させた。その後、ＷＳｉＡｓ膜１３を異方性エッチングし、ゲート電極を形成した。このようにして、図１０に示したようなＭＩＳキャパシタを作製した。
【００３０】
図９からわかるように、ＷＳｉＰ膜中のＰ濃度が１×１０１９／ｃｍ３ 程度では、ＷＳｉＰ膜の仕事関数は４．４ｅＶ程度であり、ＷＳｉ膜（不純物を含有しないＷＳｉ膜）の仕事関数とほとんど変わらない。ＷＳｉＰ膜１３中のＰ濃度が１×１０２０／ｃｍ３ よりも高くなるあたりから、仕事関数は急激に低下し始める。また、ＷＳｉＰ膜１３中のＰ濃度が１×１０２１／ｃｍ３ より高くなると、仕事関数は４．３ｅＶよりも低くなり、ＮＭＯＳトランジスタのゲート電極の仕事関数としてより好ましい値となる。
【００３１】
また、ＷＳｉＰ膜の代わりにＡｓを含有したタングステンシリサイド膜（ＷＳｉＡｓ膜）についても、図１０と同様のＭＩＳキャパシタを作製し、ＷＳｉＡｓ膜に含有された不純物元素の濃度（Ａｓ濃度）と仕事関数との関係について調べた。その結果を、図９中において四角印で示した。図９からわかるように、ＷＳｉＡｓ膜についても、ＷＳｉＰ膜の場合と同様の傾向であった。
【００３２】
したがって、ＷＳｉＰ膜或いはＷＳｉＡｓ膜に含有された不純物元素の濃度は、１×１０２０／ｃｍ３ よりも高いことが好ましく、１×１０２１／ｃｍ３ よりも高いことがより好ましい。なお、不純物元素の濃度の上限は、１×１０２２／ｃｍ３ 程度である。
【００３３】
なお、上記実施形態では、ＷＳｉＰ膜のソースガス（成膜用ガス）としてＷ（ＣＯ）６ 、ＳｉＨ４ 及びＰＨ３ を用いたが、ＷのソースガスにはＷＦ６ 或いはＷＣｌ６ を、ＳｉのソースガスにはＳｉＨ２ Ｃｌ２ 、ＳｉＣｌ４ 或いはＳｉＦ４ を、ＰのソースガスにはＰＦ３ 、ＰＣｌ３ 、ＰＣｌＦ２ 或いはＰＢｒ３ を用いることも可能である。
【００３４】
また、ＷＳｉＡｓ膜については、Ｗのソースガス及びＳｉのソースガスにはＷＳｉＰ膜の場合と同様のソースガスを用いることができ、Ａｓのソースガスには、ＡｓＨ３ 、ＡｓＣｌ３ 或いはＡｓＦ３ などを用いることができる。
【００３５】
さらに、上記実施形態では、Ｐ或いはＡｓを含有したタングステンシリサイド膜について説明したが、Ｐ或いはＡｓを含有したモリブデンシリサイド膜（ＭｏＳｉＰ膜或いはＭｏＳｉＡｓ膜）を用いることも可能である。この場合にも、図９と同様の結果が得られている。ＭｏＳｉＰ膜及びＭｏＳｉＡｓ膜では、ＭｏのソースガスとしてＭｏ（ＣＯ）６ 、ＭｏＦ６ 或いはＭｏＣｌ６ を用いることが可能である。Ｓｉのソースガス、Ｐのソースガス及びＡｓのソースガスについては、上述したＷＳｉＰ膜及びＷＳｉＡｓ膜の場合と同様である。
【００３６】
（実施形態２）
図４（ａ）〜図５（ｈ）は、本発明の第２の実施形態に係る半導体装置の製造法を模式的に示した断面図である。
【００３７】
まず、図４（ａ）に示すように、素子分離領域２０１を有した単結晶シリコン基板（半導体基板）２００上に、ＮＭＯＳトランジスタのゲート絶縁膜２０２として、シリコン酸化膜を形成する。続いて、シリコン酸化膜２０２上に、ＣＶＤ法により、第１の導電膜として、ヒ素（Ａｓ）を含有したタングステンシリサイド膜（以下、ＷＳｉＡｓ膜と表す）２０３を堆積する。ソースガスとしては、例えば、Ｗ（ＣＯ）６ 、ＳｉＨ４ 及びＡｓＨ３ を用いる。Ｗシリサイド膜にＡｓを含有させることで、Ａｓを含有していないＷシリサイド膜よりも仕事関数を下げることができる。
【００３８】
次に、図４（ｂ）に示すように、ＷＳｉＡｓ膜２０３を異方性エッチングし、ゲート電極を形成する。続いて、ｎ型ＭＩＳトランジスタが形成される領域（ｎＭＯＳ領域）にはＡｓ＋ イオンをイオン注入し、ｐ型ＭＩＳトランジスタが形成される領域（ｐＭＯＳ領域）にはＢ＋ イオンをイオン注入する。さらに、１０００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０５を形成する。
【００３９】
次に、図４（ｃ）に示すように、シリコン窒化膜２０６及びシリコン酸化膜２０７を全面に堆積する。その後、エッチバックを行い、ゲート電極の側壁上に選択的にシリコン窒化膜２０６及びシリコン酸化膜２０７を残す。続いて、ｎＭＯＳ領域にはＰ＋ イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋ イオンをイオン注入する。さらに、９５０℃、１０秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０８を形成する。
【００４０】
次に、図４（ｄ）に示すように、層間絶縁膜２０９を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜２０９を平坦化し、ＷＳｉＡｓ膜２０３の表面を露出させる。
【００４１】
次に、図５（ｅ）に示すように、ｐＭＯＳ領域のＷＳｉＡｓ膜２０３を除去し、さらにシリコン酸化膜２０２を除去する。これにより、シリコン基板２００及びシリコン窒化膜２０６に囲まれた溝が形成される。
【００４２】
次に、図５（ｆ）に示すように、熱酸化法により、溝の底部に、ＰＭＯＳトランジスタのゲート絶縁膜２１０として薄いシリコン酸化膜を形成する。
【００４３】
次に、図５（ｇ）に示すように、第２の導電膜としてＷ膜２１１を、全面に堆積する。さらに、図５（ｈ）に示すように、ＣＭＰ法によって、Ｗ膜２１１を平坦化し、層間膜２０９の表面を露出させる。Ｗの仕事関数は４．９ｅＶ程度と高いので、ｐＭＯＳトランジスタの電極材料として望ましい。
【００４４】
このようにして、ｎＭＯＳトランジスタのゲート電極には仕事関数が低いＷＳｉＡｓ膜を用い、ｐＭＯＳトランジスタのゲート電極にはＷＳｉＡｓ膜よりも仕事関数の高い電極膜を用いたＣＭＯＳトランジスタを得ることができる。
【００４５】
以上のように、本実施形態によれば、Ａｓを含有したＷシリサイド膜（ＷＳｉＰ膜）をｎ型ＭＩＳトランジスタのゲート電極として用いることで、ｎ型ＭＩＳトランジスタのゲート電極の仕事関数を下げることができ、ｎ型ＭＩＳトランジスタに適したゲート電極を得ることができる。また、ＷＳｉＡｓ膜をＣＶＤ等の堆積法によって形成するため、従来のようにイオン注入によって不純物をシリサイド膜中に導入する必要がない。したがって、ゲート絶縁膜へのダメージを低減することができるとともに、ゲート電極における不純物濃度分布の均一化をはかることができ、特性や信頼性に優れた半導体装置を得ることができる。さらに、ｐ型ＭＩＳトランジスタのゲート電極は、ＷＳｉＡｓ膜を除去した領域にＷ膜を埋め込むことで形成されるので、ｐ型ＭＩＳトランジスタにおいてもゲート絶縁膜へのダメージを低減することができる。
【００４６】
（実施形態３）
図６（ａ）〜図８（ｉ）は、本発明の第３の実施形態に係る半導体装置の製造法を模式的に示した断面図である。本実施形態は、メモリ領域とロジック領域とを有する半導体装置に関するものである。
【００４７】
まず、図６（ａ）に示すように、素子分離領域３０１を有した単結晶シリコン基板（半導体基板）３００上に、ＮＭＯＳトランジスタのゲート絶縁膜３０２として、シリコン酸化膜を形成する。続いて、シリコン酸化膜３０２上に、ＣＶＤ法により、第１の導電膜として、ヒ素（Ａｓ）を含有したタングステンシリサイド膜（ＷＳｉＡｓ膜）３０３を堆積する。ソースガスとしては、例えば、Ｗ（ＣＯ）６ 、ＳｉＨ４ 及びＡｓＨ３ を用いる。さらに、ＷＳｉＡｓ膜３０３上に、ＣＶＤ法により、シリコン窒化膜３０４を堆積する。
【００４８】
次に、図６（ｂ）に示すように、ＷＳｉＡｓ膜３０３及びシリコン窒化膜３０４を異方性エッチングし、ゲート電極を形成する。さらに、シリコン窒化膜３０５を堆積した後、シリコン窒化膜３０５のエッチバックを行う。これにより、ゲート電極をシリコン窒化膜３０４及び３０５で囲む構造が形成される。なお、詳細な説明は省略するが、本工程では、メモリ領域とロジック領域それぞれに、ソース・ドレインとなる拡散層３０６も形成される。
【００４９】
次に、図６（ｃ）に示すように、層間絶縁膜３０７を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜３０７を平坦化し、シリコン窒化膜３０４の表面を露出させる。
【００５０】
次に、図７（ｄ）に示すように、ロジック領域におけるｐＭＯＳ領域のシリコン窒化膜３０４及びＷＳｉＡｓ膜３０３を除去し、さらにシリコン酸化膜３０２を除去する。これにより、シリコン基板３００及びシリコン窒化膜３０５に囲まれた溝が形成される。
【００５１】
次に、図７（ｅ）に示すように、プラズマ酸窒化法により、溝の底部に、ＰＭＯＳトランジスタのゲート絶縁膜３０８として薄いシリコン酸化膜を形成する。
【００５２】
次に、図７（ｆ）に示すように、全面にＷ膜３０９を堆積する。さらに、ＣＭＰ法によって、Ｗ膜３０９を平坦化し、層間絶縁膜３０７の表面を露出させる。このようにして、ｎＭＯＳトランジスタのゲート電極には仕事関数が低いＷＳｉＡｓ膜３０３を用い、ｐＭＯＳトランジスタのゲート電極にはＷＳｉＡｓ膜よりも仕事関数の高いＷ膜３０９を用いたＣＭＯＳトランジスタを得ることができる。
【００５３】
次に、図８（ｇ）に示すように、メモリ領域において、層間絶縁膜（シリコン酸化膜）３０７にコンタクトホール３１０を形成する。このとき、シリコン窒化膜に対してシリコン酸化膜を高選択比でドライエッチングする方法を用いる。この方法により、リソグラフィ工程においてコンタクトホールパターンがゲート電極方向にずれたとしても、ゲート電極の側壁に形成されたシリコン窒化膜３０５はエッチングされずに残る。そのため、ゲート電極とコンタクトホール内に埋め込まれる導電性材料とが電気的に短絡することがない。
【００５４】
次に、図８（ｈ）に示すように、全面にＰを含有したシリコン膜３１１を堆積し、さらにＣＭＰ法によりコンタクトホール３１０内にシリコン膜３１１を選択的に残す。
【００５５】
次に、図８（ｉ）に示すように、全面に層間絶縁膜３１２を形成する。続いて、シリコン膜３１１上の層間絶縁膜３１２にコンタクトホールを形成し、さらにコンタクトホール内にコンタクトプラグ３１３を埋め込む。コンタクトプラグ３１３は、例えば、Ｗ膜／ＴｉＮ膜／Ｔｉ膜の積層膜で形成され、全面に積層膜を形成した後、ＣＭＰ法により平坦化を行うことで得られる。さらにコンタクトプラグ３１３が埋め込まれた層間絶縁膜３１２上に、ＭＩＭキャパシタ３１４を形成する。このＭＩＭキャパシタ３１４は、例えば、上部電極３１４ａ及び下部電極３１４ｃにＲｕ膜を用い、誘電体膜３１４ｂに酸化タンタル膜等の高誘電体膜を用いたものである。
【００５６】
以上のように、本実施形態では、図７（ｄ）の工程においてＰＭＯＳ領域のシリコン酸化膜３０２を除去し、図７（ｅ）の工程においてゲート絶縁膜３０８を新たに形成している。したがって、ロジック領域のＰＭＯＳトランジスタに、メモリ領域のＮＭＯＳトランジスタとは異なったゲート絶縁膜を用いることができる。例えば、ロジック領域にメモリ領域よりも薄いゲート絶縁膜や誘電率の高い絶縁膜を用いることができる。したがって、ロジック回路の高速化を達成することができる。また、同様に、ロジック領域のＮＭＯＳトランジスタにもメモリ領域のＮＭＯＳトランジスタとは異なったゲート絶縁膜を用いることで、さらにロジック回路の高速化をはかることができる。
【００５７】
また、本実施形態では、ｎＭＯＳトランジスタのゲート電極の周囲はシリコン窒化膜で覆われている。したがって、メモリ領域においては自己整合コンタクトプロセスを利用することができ、メモリ領域の集積度を向上させることができる。
【００５８】
なお、上述した第１〜第３の実施形態では、ｎＭＯＳトランジスタのゲート電極として、Ｐを含有したＷシリサイド膜（ＷＳｉＰ膜）或いはＡｓを含有したＷシリサイド膜（ＷＳｉＡｓ膜）を用いたが、Ｐを含有したＭｏシリサイド膜（ＭｏＳｉＰ膜）或いはＡｓを含有したＭｏシリサイド膜（ＭｏＳｉＡｓ膜）を用いても、同様の効果を得ることが可能である。
【００５９】
また、上述した第１〜第３の実施形態では、ゲート絶縁膜としてシリコン酸化膜或いはシリコン酸窒化膜を用いたが、Ｈｆ酸化物膜、Ｚｒ酸化物膜、Ｔｉ酸化物膜、Ｔａ酸化物膜、Ｌａ酸化物膜等を用いることも可能である。
【００６０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００６１】
【発明の効果】
本発明によれば、Ｎ型ＭＩＳトランジスタのゲート電極の仕事関数を下げることができるとともに、ゲート絶縁膜におけるダメージ低減やゲート電極における不純物濃度分布の均一化をはかることができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図７】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図８】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図９】本発明の実施形態に係り、不純物濃度と仕事関数との関係について示した図である。
【図１０】本発明の実施形態に係り、図９に示した関係を求めるため用いたＭＩＳキャパシタの構成を模式的に示した図である。
【符号の説明】
１０、１００、２００、３００…シリコン基板
１１、１０１、２０１、３０１…素子分離領域
１０２…シリコン酸化膜
１０３…多結晶シリコン膜
１０５、１０８、２０５、２０８、３０６…拡散層
１０６、２０６、３０４、３０５…シリコン窒化膜
１０７、２０７…シリコン酸化膜
１０９、２０９、３０７、３１２…層間絶縁膜
１２、１１０、２０２、２１０、３０２、３０８…ゲート絶縁膜
１３、１１１…ＷＳｉＰ膜
１１２…Ｐｔ膜
１１３…Ｐｔを含有した膜
２０３、３０３…ＷＳｉＡｓ膜
２１１、３０９…Ｗ膜
３１０…コンタクトホール
３１１…シリコン膜
３１３…コンタクトプラグ
３１４…キャパシタ
Claims (11)
- ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
ｎ型ＭＩＳトランジスタが形成される第１の領域に第１のゲート絶縁膜を形成する工程と、
前記第１の領域であって前記第１のゲート絶縁膜上に、シリコンと、タングステン及びモリブデンの中から選択された金属元素と、リン及びヒ素の中から選択された不純物元素とを含有した第１の導電膜を堆積する工程と、
ｐ型ＭＩＳトランジスタが形成される第２の領域に第２のゲート絶縁膜を形成する工程と、
前記第２の領域であって前記第２のゲート絶縁膜上に、前記第１の導電膜よりも高い仕事関数を有する第２の導電膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記第１の領域に第１の導電膜を堆積する工程は、前記第２の領域に前記第１の導電膜を堆積する工程を含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第２の領域に第２の導電膜を形成する工程は、前記第２の領域に堆積された前記第１の導電膜上に金属膜を形成する工程と、熱処理により前記第１の導電膜と前記金属膜とを反応させて、前記第１の導電膜に含有されたシリコンの濃度を減少させる工程と、を含む
ことを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記金属膜は、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｓｂ及びＢｉの少なくとも一つを含有する
ことを特徴とする請求項３に記載の半導体装置の製造方法。 - 前記第２の領域に第２の導電膜を形成する工程は、前記第２の領域に堆積された第１の導電膜を除去する工程と、前記第１の導電膜が除去された領域に前記第２の導電膜を埋め込む工程と、を含む
ことを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記第２の導電膜は金属膜である
ことを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記第１の導電膜は、シリコンのソース、前記金属元素のソース及び前記不純物元素のソースを用いた化学的気相成長法によって堆積される
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 前記ｎ型ＭＩＳトランジスタはメモリ回路用に用いられ、前記ｐ型ＭＩＳトランジスタはロジック回路用に用いられる
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜と、膜厚及び誘電率の少なくとも一方が異なる
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 前記第１の導電膜に含有された前記不純物元素の濃度は、１×１０２０／ｃｍ３ よりも高い
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 前記第１の導電膜に含有された前記不純物元素の濃度は、１×１０２１／ｃｍ３ よりも高い
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001271A1 (ja) * | 2004-06-23 | 2006-01-05 | Nec Corporation | 半導体装置及びその製造方法 |
| JP2006108602A (ja) * | 2004-09-10 | 2006-04-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7323381B2 (en) | 2004-09-07 | 2008-01-29 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| JP2008504693A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
| JP2008227522A (ja) * | 2008-04-14 | 2008-09-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7429770B2 (en) | 2004-01-30 | 2008-09-30 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US7465624B2 (en) | 2005-10-27 | 2008-12-16 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2023141869A (ja) * | 2022-03-24 | 2023-10-05 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理システム |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003257178A (ja) * | 2002-03-06 | 2003-09-12 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JP4091530B2 (ja) * | 2003-07-25 | 2008-05-28 | 株式会社東芝 | 半導体装置の製造方法 |
| FR2867323B1 (fr) * | 2004-03-05 | 2006-10-20 | Valeo Climatisation | Systeme de commande de vitesse d'un moteur de groupe moto-ventilateur, notamment pour une installation de chauffage et/ou de climatisation de vehicule automobile |
| JP2006013270A (ja) * | 2004-06-29 | 2006-01-12 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7138323B2 (en) * | 2004-07-28 | 2006-11-21 | Intel Corporation | Planarizing a semiconductor structure to form replacement metal gates |
| US7390709B2 (en) * | 2004-09-08 | 2008-06-24 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode |
| JP2007036148A (ja) * | 2005-07-29 | 2007-02-08 | Toshiba Corp | 半導体装置製造方法 |
| JP2007080995A (ja) * | 2005-09-13 | 2007-03-29 | Toshiba Corp | 半導体装置 |
| US7335562B2 (en) * | 2005-10-24 | 2008-02-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP5056418B2 (ja) * | 2005-11-14 | 2012-10-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100729366B1 (ko) * | 2006-05-19 | 2007-06-15 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| US7812414B2 (en) * | 2007-01-23 | 2010-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid process for forming metal gates |
| US8685811B2 (en) * | 2008-01-14 | 2014-04-01 | United Microelectronics Corp. | Method for manufacturing a CMOS device having dual metal gate |
| US8536660B2 (en) * | 2008-03-12 | 2013-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid process for forming metal gates of MOS devices |
| US8058119B2 (en) | 2008-08-27 | 2011-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device scheme of HKMG gate-last process |
| US9142414B2 (en) * | 2011-12-20 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS devices with metal gates and methods for forming the same |
| CN103855014B (zh) * | 2012-11-30 | 2017-10-20 | 中国科学院微电子研究所 | P型mosfet及其制造方法 |
| US9508716B2 (en) * | 2013-03-14 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing a semiconductor device |
| DE102016120984B4 (de) | 2016-11-03 | 2018-10-18 | Federal-Mogul Ignition Gmbh | Vorkammerzündkerze für eine mit Gas betriebene Brennkraftmaschine und Verfahren zu deren Herstellung |
| US11043493B2 (en) * | 2018-10-12 | 2021-06-22 | International Business Machines Corporation | Stacked nanosheet complementary metal oxide semiconductor field effect transistor devices |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3883410A (en) * | 1966-12-01 | 1975-05-13 | Inoue K | Method of and apparatus for the deburring workpieces |
| US4115960A (en) * | 1977-04-28 | 1978-09-26 | Advanced Plastics Machinery Corporation | Method and apparatus for deflashing |
| US4968397A (en) * | 1989-11-27 | 1990-11-06 | Asher Reginald K | Non-cyanide electrode cleaning process |
| US6165819A (en) * | 1992-10-20 | 2000-12-26 | Fujitsu Limited | Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure |
| US5417829A (en) * | 1993-10-08 | 1995-05-23 | Tumbleveyor, Inc. | Apparatus for the surface treatment of parts |
| JPH08153804A (ja) | 1994-09-28 | 1996-06-11 | Sony Corp | ゲート電極の形成方法 |
| JPH08130216A (ja) | 1994-10-31 | 1996-05-21 | Sony Corp | 半導体装置およびその製造方法 |
| JP3475557B2 (ja) * | 1995-03-08 | 2003-12-08 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH09246206A (ja) | 1996-03-05 | 1997-09-19 | Sony Corp | ゲート電極の形成方法 |
| KR100198652B1 (ko) | 1996-07-31 | 1999-06-15 | 구본준 | 반도체 소자의 전극형성방법 |
| US6083836A (en) * | 1997-12-23 | 2000-07-04 | Texas Instruments Incorporated | Transistors with substitutionally formed gate structures and method |
| US6204103B1 (en) * | 1998-09-18 | 2001-03-20 | Intel Corporation | Process to make complementary silicide metal gates for CMOS technology |
| JP4237332B2 (ja) * | 1999-04-30 | 2009-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
| US6424024B1 (en) * | 2001-01-23 | 2002-07-23 | Siliconware Precision Industries Co., Ltd. | Leadframe of quad flat non-leaded package |
| US6583012B1 (en) * | 2001-02-13 | 2003-06-24 | Advanced Micro Devices, Inc. | Semiconductor devices utilizing differently composed metal-based in-laid gate electrodes |
| US6475908B1 (en) * | 2001-10-18 | 2002-11-05 | Chartered Semiconductor Manufacturing Ltd. | Dual metal gate process: metals and their silicides |
| US6645818B1 (en) * | 2002-11-13 | 2003-11-11 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate dual-metal gate for N- and P-FETs |
-
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429770B2 (en) | 2004-01-30 | 2008-09-30 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| WO2006001271A1 (ja) * | 2004-06-23 | 2006-01-05 | Nec Corporation | 半導体装置及びその製造方法 |
| JPWO2006001271A1 (ja) * | 2004-06-23 | 2008-04-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US7592674B2 (en) | 2004-06-23 | 2009-09-22 | Nec Corporation | Semiconductor device with silicide-containing gate electrode and method of fabricating the same |
| JP4623006B2 (ja) * | 2004-06-23 | 2011-02-02 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2008504693A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
| US7323381B2 (en) | 2004-09-07 | 2008-01-29 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| JP2006108602A (ja) * | 2004-09-10 | 2006-04-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7465624B2 (en) | 2005-10-27 | 2008-12-16 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2008227522A (ja) * | 2008-04-14 | 2008-09-25 | Toshiba Corp | 半導体装置およびその製造方法 |
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