JP2004165385A - Ｉｃに高ボルト静電圧放電を抑制させることができるｉｔｏリード配線方法 - Google Patents
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Abstract
【課題】ＩＣの静電気放電に対する防衛能力を向上でき、他のコンデンサや抗静電気素子を余分に増加する必要はなく、コストダウンを図れ、且つＬＣＤモジュールをクライアント側の製品に組立てる場合のＥＳＤ防衛能力を向上できるようにする。
【解決手段】ＩＴＯ配線を特殊な面積によってＩＣの底部にフルに分布させると共に、特殊なレッグ抵抗値の設計を合わせることによって、ＩＣに進入する静電気を放電させ、特殊なＩＴＯ塗布設計によって静電気を効果的に誘導消失させるか、一部の静電気をモジュールインターフェース箇所に阻隔させるようにする。
【選択図】 図１
【解決手段】ＩＴＯ配線を特殊な面積によってＩＣの底部にフルに分布させると共に、特殊なレッグ抵抗値の設計を合わせることによって、ＩＣに進入する静電気を放電させ、特殊なＩＴＯ塗布設計によって静電気を効果的に誘導消失させるか、一部の静電気をモジュールインターフェース箇所に阻隔させるようにする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法に関するものである。
【０００２】
【従来の技術およびその課題】
さて、この高度情報化の社会では、どのようにしてそれぞれのメッセージをもっとも簡単な方式によって、最も短い時間内で消費者に届けるようにできることが、消費者の最も重要視することとなっており、例えば株市場の状況や最も新しい消費情報を随時に取得できるようにすることがすべてそれらの例である。携帯電話の使用率が大幅に普及している現在では、携帯電話という表示パネルを有する電子装置が商工業界の最も盛んに応用される、最も大切な道具の一つになっている。しかしながら、当該分野における技術者が熟知するように、携帯電話の表示パネルにそれぞれのメッセージを表示させる原理は、主に当該表示パネルに接続されるＩＣ（集積回路）にＩＴＯ配線を合わせてなる電気回路と関連するマイクロ電子素子とを接続することによって達成するものである。
【０００３】
従来のＩＴＯ電気回路は導電性が優れるため、且つガラス基板に加工しやすいため、携帯電話に応用される場合、商工業界の業者に当該携帯電話を経由して大量の複雑的なメッセージを送受信させることに利するが、ＬＣＤモジュール内のＩＴＯ配線の従来の設計の場合では、ＬＣＤモジュール（例えばＣＯＧタイプの物品）の高ボルト静電圧放電に対する忍耐性には依然として大幅に改善される必要がある。ＬＣＤモジュールが高ボルト静電圧放電を抑制できない場合、携帯電話の表示パネルの作動異常を招くことがあり、ガラス基板にコンデンサや抗静電素子などを配置することがその課題の解決手段の一つになっているが、応用空間に限界がある課題（容易にガラスの破裂の結果を招くようになる）のほか、製造プロセスが複雑で高コスト化となることもその課題となっている。ＬＣＤモジュールをクライアント端製品に組立てる場合に、どのようにしてＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）防衛機能を向上し、且つ電子素子の特性に対応してＬＣＤドライバーＩＣに高ボルト静電圧を抑制させることができる電気回路を開発するかが、関連業者のＲ＆Ｄの主要的な目的となっている。
【０００４】
本発明の発明者は前記の従来の電子回路の生成するそれぞれの課題に鑑み、研究開発を進めると共に、学術の運用を合わせて極めた結果、とうとう本発明のＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法を提出するに至った。
【０００５】
【課題を解決するための手段】
本発明によるＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法は、主に例えばＣＯＧタイプのＬＣＤモジュールにおけるドライバーＩＣボンディング箇所とインターフェース箇所にそれぞれのレッグの機能と用途に従って適当なリード抵抗とレイアウト配線方式を設計することにより、ＬＣＤモジュールをクライアント製品に組立てる場合にＥＳＤ防衛機能を向上できるようにし、そのうち、前記ＩＣの底部のすべてのＶＤＤまたはＶＳＳレッグ同士をすべて接続し、ＶＳＳまたはＶＤＤを接続後のＩＴＯ配線幅は他のレッグの配線に影響を与えないままで前記ＩＣの底部にフルに分布させるようにし、モジュールインターフェースに進入する静電気を放電させ、大面積のＩＴＯ塗布設計によって静電気を効果的に誘導消失させ、ＩＣの静電気に対する防衛能力を向上し、且つ高抵抗値（３Ｋ〜５０ＫΩ）の素子をリセットレッグに直列的に接続することによってデータバスのＩＴＯリード抵抗値を向上し（１００〜１０００Ω）、例えばＣＳ１．Ｄ／Ｃ，ＷＲ，ＲＤ，Ｄ０〜Ｄ７，Ｃ８６など。
【０００６】
以下に添付図面を参照しながら、本発明の優れた実施例を詳細に説明する。
【０００７】
【発明の実施の形態】
図３に示すように、本発明はＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法を提供し、当該方法の主なステップは下記のようである。
【０００８】
ステップ１
ＬＣＤモジュール（ＣＯＧタイプ）におけるドライバーＩＣボンディング箇所とインターフェース箇所にそれぞれのレッグの機能と用途に対応して好適なリード抵抗とレイアウト配線方式を設計し、それによってＬＣＤモジュールをクライアント側の製品に組立てる場合にＥＳＤ防衛機能を向上できるようにする。
【０００９】
ステップ２
前記ＩＣ底部におけるすべてのＶＤＤまたはＶＳＳレッグをすべて接続し、ＶＳＳまたはＶＤＤを接続後のＩＴＯ配線幅を他のレッグの配線に影響を与えない状況下で前記ＩＣの底部にフルに分布させることによって、モジュールインターフェース箇所に進入する静電気を放電させて、大面積のＩＴＯ塗布設計によって静電気を効果的に誘導消失させ、ＩＣの静電気放電に対する防衛能力を向上する。
【００１０】
ステップ３
高抵抗値（３Ｋ〜５０ＫΩ）の素子をリセットレッグに直列的に接続する。
【００１１】
ステップ４
データバスのＩＴＯリード抵抗値を向上し（１００〜１０００Ω）、例えばＣＳ１．Ｄ／Ｃ，ＷＲ，ＲＤ，Ｄ０〜Ｄ７，Ｃ８６など。
【００１２】
図におけるそれぞれの符号の電位および機能について下記の表１に詳しく示すようにする。
【００１３】
【表１】
【００１４】
【発明の効果】
本発明の提供するＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法と、他の従来の技術と比較をする場合では、本発明はＩＴＯ配線を特殊な面積によってＩＣの底部にフルに分布させると共に、特殊なレッグ抵抗値の設計を合わせることによって、ＩＣに進入する静電気を放電させ、特殊なＩＴＯ塗布設計によって静電気を効果的に誘導消失できるか、一部の静電気をモジュールインターフェース箇所に阻隔でき、ＩＣの静電気放電に対する防衛能力を向上でき、他のコンデンサや抗静電気素子を余分に増加する必要はなく、コストダウンを図れ、且つＬＣＤモジュールをクライアント側の製品に組立てる場合のＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）防衛能力を向上できる。
【００１５】
前記に本発明の実施可能な実施例を詳細に説明したが、それらの実施例は本発明の特許請求の範囲を狭義的に制限するものではなく、本発明の技術精神より逸脱しない相同効果の実施や変更などもすべて本発明の請求の範囲内に納入されるべきである。
【図面の簡単な説明】
【図１】本発明のＬＣＤモジュールにおけるドライバーＩＣ箇所におけるＩＴＯ配線を示す説明図である。
【図２】従来のＩＴＯ配線を示す説明図であり、それには規則性を有するインターフェースレッグ幅を備える場合を示す説明図である。
【図３】本発明のＩＴＯ配線を示す説明図であり、それぞれのインターフェース機能と用途に応じてそれぞれ異なるＩＴＯリード抵抗値と配線方式を設計する場合を示す説明図である。
【発明の属する技術分野】
本発明は、ＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法に関するものである。
【０００２】
【従来の技術およびその課題】
さて、この高度情報化の社会では、どのようにしてそれぞれのメッセージをもっとも簡単な方式によって、最も短い時間内で消費者に届けるようにできることが、消費者の最も重要視することとなっており、例えば株市場の状況や最も新しい消費情報を随時に取得できるようにすることがすべてそれらの例である。携帯電話の使用率が大幅に普及している現在では、携帯電話という表示パネルを有する電子装置が商工業界の最も盛んに応用される、最も大切な道具の一つになっている。しかしながら、当該分野における技術者が熟知するように、携帯電話の表示パネルにそれぞれのメッセージを表示させる原理は、主に当該表示パネルに接続されるＩＣ（集積回路）にＩＴＯ配線を合わせてなる電気回路と関連するマイクロ電子素子とを接続することによって達成するものである。
【０００３】
従来のＩＴＯ電気回路は導電性が優れるため、且つガラス基板に加工しやすいため、携帯電話に応用される場合、商工業界の業者に当該携帯電話を経由して大量の複雑的なメッセージを送受信させることに利するが、ＬＣＤモジュール内のＩＴＯ配線の従来の設計の場合では、ＬＣＤモジュール（例えばＣＯＧタイプの物品）の高ボルト静電圧放電に対する忍耐性には依然として大幅に改善される必要がある。ＬＣＤモジュールが高ボルト静電圧放電を抑制できない場合、携帯電話の表示パネルの作動異常を招くことがあり、ガラス基板にコンデンサや抗静電素子などを配置することがその課題の解決手段の一つになっているが、応用空間に限界がある課題（容易にガラスの破裂の結果を招くようになる）のほか、製造プロセスが複雑で高コスト化となることもその課題となっている。ＬＣＤモジュールをクライアント端製品に組立てる場合に、どのようにしてＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）防衛機能を向上し、且つ電子素子の特性に対応してＬＣＤドライバーＩＣに高ボルト静電圧を抑制させることができる電気回路を開発するかが、関連業者のＲ＆Ｄの主要的な目的となっている。
【０００４】
本発明の発明者は前記の従来の電子回路の生成するそれぞれの課題に鑑み、研究開発を進めると共に、学術の運用を合わせて極めた結果、とうとう本発明のＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法を提出するに至った。
【０００５】
【課題を解決するための手段】
本発明によるＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法は、主に例えばＣＯＧタイプのＬＣＤモジュールにおけるドライバーＩＣボンディング箇所とインターフェース箇所にそれぞれのレッグの機能と用途に従って適当なリード抵抗とレイアウト配線方式を設計することにより、ＬＣＤモジュールをクライアント製品に組立てる場合にＥＳＤ防衛機能を向上できるようにし、そのうち、前記ＩＣの底部のすべてのＶＤＤまたはＶＳＳレッグ同士をすべて接続し、ＶＳＳまたはＶＤＤを接続後のＩＴＯ配線幅は他のレッグの配線に影響を与えないままで前記ＩＣの底部にフルに分布させるようにし、モジュールインターフェースに進入する静電気を放電させ、大面積のＩＴＯ塗布設計によって静電気を効果的に誘導消失させ、ＩＣの静電気に対する防衛能力を向上し、且つ高抵抗値（３Ｋ〜５０ＫΩ）の素子をリセットレッグに直列的に接続することによってデータバスのＩＴＯリード抵抗値を向上し（１００〜１０００Ω）、例えばＣＳ１．Ｄ／Ｃ，ＷＲ，ＲＤ，Ｄ０〜Ｄ７，Ｃ８６など。
【０００６】
以下に添付図面を参照しながら、本発明の優れた実施例を詳細に説明する。
【０００７】
【発明の実施の形態】
図３に示すように、本発明はＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法を提供し、当該方法の主なステップは下記のようである。
【０００８】
ステップ１
ＬＣＤモジュール（ＣＯＧタイプ）におけるドライバーＩＣボンディング箇所とインターフェース箇所にそれぞれのレッグの機能と用途に対応して好適なリード抵抗とレイアウト配線方式を設計し、それによってＬＣＤモジュールをクライアント側の製品に組立てる場合にＥＳＤ防衛機能を向上できるようにする。
【０００９】
ステップ２
前記ＩＣ底部におけるすべてのＶＤＤまたはＶＳＳレッグをすべて接続し、ＶＳＳまたはＶＤＤを接続後のＩＴＯ配線幅を他のレッグの配線に影響を与えない状況下で前記ＩＣの底部にフルに分布させることによって、モジュールインターフェース箇所に進入する静電気を放電させて、大面積のＩＴＯ塗布設計によって静電気を効果的に誘導消失させ、ＩＣの静電気放電に対する防衛能力を向上する。
【００１０】
ステップ３
高抵抗値（３Ｋ〜５０ＫΩ）の素子をリセットレッグに直列的に接続する。
【００１１】
ステップ４
データバスのＩＴＯリード抵抗値を向上し（１００〜１０００Ω）、例えばＣＳ１．Ｄ／Ｃ，ＷＲ，ＲＤ，Ｄ０〜Ｄ７，Ｃ８６など。
【００１２】
図におけるそれぞれの符号の電位および機能について下記の表１に詳しく示すようにする。
【００１３】
【表１】
【発明の効果】
本発明の提供するＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法と、他の従来の技術と比較をする場合では、本発明はＩＴＯ配線を特殊な面積によってＩＣの底部にフルに分布させると共に、特殊なレッグ抵抗値の設計を合わせることによって、ＩＣに進入する静電気を放電させ、特殊なＩＴＯ塗布設計によって静電気を効果的に誘導消失できるか、一部の静電気をモジュールインターフェース箇所に阻隔でき、ＩＣの静電気放電に対する防衛能力を向上でき、他のコンデンサや抗静電気素子を余分に増加する必要はなく、コストダウンを図れ、且つＬＣＤモジュールをクライアント側の製品に組立てる場合のＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）防衛能力を向上できる。
【００１５】
前記に本発明の実施可能な実施例を詳細に説明したが、それらの実施例は本発明の特許請求の範囲を狭義的に制限するものではなく、本発明の技術精神より逸脱しない相同効果の実施や変更などもすべて本発明の請求の範囲内に納入されるべきである。
【図面の簡単な説明】
【図１】本発明のＬＣＤモジュールにおけるドライバーＩＣ箇所におけるＩＴＯ配線を示す説明図である。
【図２】従来のＩＴＯ配線を示す説明図であり、それには規則性を有するインターフェースレッグ幅を備える場合を示す説明図である。
【図３】本発明のＩＴＯ配線を示す説明図であり、それぞれのインターフェース機能と用途に応じてそれぞれ異なるＩＴＯリード抵抗値と配線方式を設計する場合を示す説明図である。
Claims (4)
- ＣＯＧタイプなどのＬＣＤモジュールにおけるドライバーＩＣボンディング箇所とインターフェース箇所において、それぞれのレッグの機能と用途に対応して好適なリード抵抗とレイアウト配線方式を設定することによってＬＣＤモジュールをクライアント側の製品に組立てる場合にＥＳＤ保護機能が向上することを特徴とする、ＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法。
- 前記ＩＣの底部におけるすべてのＶＤＤまたはＶＤＤのレッグ同士をすべて接続し、且つＶＳＳまたはＶＤＤを接続した後のＩＴＯ配線の幅を他のレッグの配線に影響を与えないように前記ＩＣの底部にフルに分布させ、それによってモジュールインターフェース箇所に進入する静電気を前記大面積のＩＴＯ塗布設計によって放電させて効果的に誘導消失させることによりＩＣの静電気放電に対する保護性能が向上することを特徴とする、請求項１に記載のＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法。
- リセットレッグに高抵抗値（３Ｋ〜５０ＫΩ）の手段を直列的に接続することを特徴とする、請求項１に記載のＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法。
- データバス例えばＣＳ１．Ｄ／Ｃ，ＷＲ，ＲＤ，Ｄ０〜Ｄ７，Ｃ８６などのＩＴＯリード抵抗値を例えば１００〜１０００Ωまで向上することを特徴とする、ＩＣに高ボルト静電圧放電を抑制させることができるＩＴＯリード配線方法。
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|---|---|---|---|
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| US10/304,736 US6981234B2 (en) | 2002-11-12 | 2002-11-27 | Method of ITO layout to make IC bear the high-volt electrostatic discharge |
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|---|---|---|---|
| JP2002328786A JP2004165385A (ja) | 2002-11-12 | 2002-11-12 | Ｉｃに高ボルト静電圧放電を抑制させることができるｉｔｏリード配線方法 |
| US10/304,736 US6981234B2 (en) | 2002-11-12 | 2002-11-27 | Method of ITO layout to make IC bear the high-volt electrostatic discharge |
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| Publication Number | Publication Date |
|---|---|
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- 2002-11-12 JP JP2002328786A patent/JP2004165385A/ja active Pending
- 2002-11-27 US US10/304,736 patent/US6981234B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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