JP2004193302A - 半導体レーザ素子 - Google Patents

Abstract

【課題】半導体レーザ素子を組立てる際に、素子部自体の短絡による組立て不良を防止することが可能な半導体レーザ素子を提供する。
【解決手段】この半導体レーザ素子は、ｎ型ＧａＡｓ基板１上に形成され、ｎ型ＧａＡｓ基板１側から、発光層１２、半導体各層１３〜１７およびｐ側電極１８を含む第１半導体レーザ素子部１０と、ｎ型ＧａＡｓ基板１上に形成され、ｎ型ＧａＡｓ基板１側から、発光層２２、半導体各層２３〜２７およびｐ側電極２８を含む第２半導体レーザ素子部２０と、第１半導体レーザ素子部１０と第２半導体レーザ素子部２０とを電気的に分離するために設けられ、素子先端部に行くにしたがって溝幅が大きくなる分離溝４とを備えている。そして、分離溝４の最大幅をＷとし、発光層１２および２２からｐ側電極１８および２８までの距離をｔとした場合、ｔ≧０．２Ｗの関係を満たす。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体レーザ素子に関し、特に、複数の半導体レーザ素子部を有する半導体レーザ素子に関する。
【０００２】
【従来の技術】
従来、複数のレーザ光を、１チップからそれぞれ独立に取り出すことが可能なモノリシック型の半導体レーザ素子が知られている。また、このようなモノリシック型の半導体レーザ素子として、ＤＶＤ（デジタルビデオディスク）再生用の６５０ｎｍ帯の赤色レーザ光を発光する素子部と、ＣＤ（コンパクトディスク）再生用の７８０ｎｍ帯の赤外レーザ光を発光する素子部とが同一基板に集積されたものが知られている（たとえば、特許文献１参照）。
【０００３】
また、従来では、半導体レーザ素子の発光層で発生した熱を効率よく放熱するために、発光層をヒートシンクに近づけて組立てるジャンクションダウン組立法を用いたモノリシック型の半導体レーザ素子が知られている（たとえば、特許文献２参照）。
【０００４】
図２１は、従来の半導体レーザ素子の一例を示した断面図である。図２２は、図２１に示した従来の一例による半導体レーザ素子をヒートシンクに融着した状態を示した断面図である。まず、図２１および図２２を参照して、従来の一例による半導体レーザ素子の構造について説明する。
【０００５】
従来の一例による半導体レーザ素子では、図２１に示すように、ＡｌＧａＡｓ系半導体層を有する第１半導体レーザ素子部１１０と、ＡｌＧａＩｎＰ系半導体層を有する第２半導体レーザ素子部１２０とを含んでいる。第１半導体レーザ素子部１１０は、７８０ｎｍ帯の赤外レーザ光を発光する機能を有するとともに、第２半導体レーザ素子部１２０は、６５０ｎｍ帯の赤色レーザ光を発光する機能を有する。そして、第１半導体レーザ素子部１１０および第２半導体レーザ素子部１２０は、同一のｎ型ＧａＡｓ基板１０１の上面上に形成されている。
【０００６】
また、第１半導体レーザ素子部１１０と第２半導体レーザ素子部１２０との間には、第１半導体レーザ素子部１１０と第２半導体レーザ素子部１２０とを電気的に分離するための分離溝１０４が設けられている。この分離溝１０４は、非対称の傾斜を有する側壁を含む形状に形成されている。すなわち、分離溝１０４の第１半導体レーザ素子部１１０側の側壁は、ｎ型ＧａＡｓ基板１０１から離れる方向に広がるように、約４０°（低角Ａ）傾斜しているとともに、分離溝１０４の第２半導体レーザ素子部１２０側の側壁は、ｎ型ＧａＡｓ基板１０１から離れる方向に広がるように、約７０°（高角Ｂ）傾斜している。また、分離溝１０４の最大幅は、約３０μｍである。
【０００７】
第１半導体レーザ素子部１１０の具体的な構造としては、（１００）面から〔０１１〕方向に約１３°傾斜したｎ型ＧａＡｓ基板１０１の上面上に、約１．５μｍの厚みを有するｎ型Ａｌ_０．４５Ｇａ_０．５５Ａｓからなるｎ型クラッド層１１１が形成されている。ｎ型クラッド層１１１上には、発光層１１２が形成されている。
【０００８】
発光層１１２上には、約０．２μｍの厚みを有するｐ型Ａｌ_０．４５Ｇａ_０．５５Ａｓからなるｐ型第１クラッド層１１３が形成されている。ｐ型第１クラッド層１１３上には、約２０ｎｍの厚みを有するアンドープＡｌ_０．７Ｇａ_０．３Ａｓからなるエッチングストップ層１１３ａが形成されている。エッチングストップ層１１３ａ上の所定領域には、約１μｍの厚みを有するｐ型Ａｌ_０．４５Ｇａ_０．５５Ａｓからなるｐ型第２クラッド層１１４が形成されている。このｐ型第２クラッド層１１４は、メサ形状（台形形状）に形成されている。ｐ型第２クラッド層１１４上には、約０．１μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層１１５が形成されている。そして、ｐ型第２クラッド層１１４とｐ型コンタクト層１１５とによって、リッジ部が構成されている。
【０００９】
また、エッチングストップ層１１３ａ上のｐ型第２クラッド層１１４が形成されていない領域には、約１μｍの厚みを有するｎ型ＧａＡｓからなるｎ型電流ブロック層１１６が形成されている。そして、ｎ型電流ブロック層１１６およびｐ型コンタクト層１１５の上面上には、約１．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層１１７が形成されている。ｐ型キャップ層１１７上には、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極１１８が形成されている。
【００１０】
また、第２半導体レーザ素子部１２０の具体的な構造としては、ｎ型ＧａＡｓ基板１０１の上面上に、約１．５μｍの厚みを有するｎ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｎ型クラッド層１２１が形成されている。ｎ型クラッド層１２１上には、発光層１２２が形成されている。
【００１１】
発光層１２２上には、約０．２μｍの厚みを有するｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｐ型第１クラッド層１２３が形成されている。ｐ型第１クラッド層１２３上には、約２０ｎｍの厚みを有するアンドープＩｎ_０．５Ｇａ_０．５Ｐからなるエッチングストップ層１２３ａが形成されている。エッチングストップ層１２３ａ上の所定領域には、約１μｍの厚みを有するｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｐ型第２クラッド層１２４が形成されている。このｐ型第２クラッド層１２４は、メサ形状（台形形状）に形成されている。ｐ型第２クラッド層１２４上には、約０．１μｍの厚みを有するｐ型ＧａＩｎＰからなるｐ型コンタクト層１２５が形成されている。そして、ｐ型第２クラッド層１２４とｐ型コンタクト層１２５とによって、リッジ部が構成されている。
【００１２】
また、エッチングストップ層１２３ａ上のｐ型第２クラッド層１２４が形成されていない領域には、約１μｍの厚みを有するｎ型ＧａＡｓからなるｎ型電流ブロック層１２６が形成されている。そして、ｎ型電流ブロック層１２６およびｐ型コンタクト層１２５の上面上には、約１．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層１２７が形成されている。なお、後述するように、ジャンクションダウン方式で組立てを行う場合、放熱性を考慮して、ｐ型キャップ層１２７の厚みは小さい方が好ましいと考えられており、通常２．０μｍ以下としている。ｐ型キャップ層１２７上には、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極１２８が形成されている。
【００１３】
そして、ｎ型ＧａＡｓ基板１０１の裏面上には、ｎ型ＧａＡｓ基板１０１の裏面に近い方から順に、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極１０２が形成されている。
【００１４】
また、図２２に示すように、同一のｎ型ＧａＡｓ基板１０１の上面上に形成された第１半導体レーザ素子部１１０および第２半導体レーザ素子部１２０は、発光層１１２および１２２で発生した熱を放熱するために、ＡｌＮからなるヒートシンク１７１の上面上にジャンクションダウン方式で取り付けられている。具体的には、第１半導体レーザ素子部１１０のｐ側電極１１８および第２半導体レーザ素子部１２０のｐ側電極１２８が、約３μｍの厚みを有するＡｕＳｎからなる半田層１７３ａおよび１７３ｂによって、ヒートシンク１７１の上面上に融着されている。
【００１５】
そして、ヒートシンク１７１の上面上の第１半導体レーザ素子部１１０および第２半導体レーザ素子部１２０のｐ側電極１１８および１２８に対応する領域には、下層から上層に向かって、約０．０２μｍの厚みを有するＣｒ層と、約０．２８μｍの厚みを有するＡｕ層とからなる電極１７４ａおよび１７４ｂが形成されている。また、電極１７４ａ、電極１７４ｂおよびｎ側電極１０２には、それぞれ、ワイヤ１８０ａ〜１８０ｃがボンディングされている。
【００１６】
また、ヒートシンク１７１の上面上の分離溝１０４に対応する領域には、約１μｍの厚みと約５μｍの幅とを有するＳｉＯ_２からなる絶縁膜１７２が形成されている。この絶縁膜１７２は、半田層１７３ａと半田層１７３ｂとが溶融する際に、互いに接触するのを防止するために設けられている。この絶縁膜１７２によって、分離溝１０４に向かって横方向に流れようとする半田層１７３ａおよび１７３ｂが堰き止められるので、第１半導体レーザ素子部１１０と第２半導体レーザ素子部１２０との間の短絡を防止することができる。
【００１７】
【特許文献１】
特開２００１−３２０１３２号公報
【特許文献２】
実公平７−１８１２号公報
【発明が解決しようとする課題】
しかしながら、絶縁膜１７２で堰き止められた半田層１７３ａおよび１７３ｂが、表面張力によって盛り上がるため、半田層１７３ａおよび１７３ｂが分離溝１０４の側面に位置する第１半導体レーザ素子部１１０および第２半導体レーザ素子部１２０のｐ側領域から発光層１１２および１２２を越えてｎ側領域にまで接触する場合がある。この場合には、素子部自体が短絡するという不都合があった。その結果、半導体レーザ素子を組立てる際に、素子部自体の短絡による組立て不良が発生するという問題点があった。
【００１８】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、半導体レーザ素子を組立てる際に、素子部自体の短絡による組立て不良を防止することが可能な半導体レーザ素子を提供することである。
【００１９】
この発明のもう１つの目的は、上記の半導体レーザ素子において、放熱特性が劣化するのを防止しながら、半導体レーザ素子部自体の短絡を防止することである。
【００２０】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、本願発明者が鋭意検討した結果、素子部自体の短絡不良が発生する発光層から電極までの距離と、分離溝の幅との間に一定の関係があることを見い出した。また、分離溝の幅に応じて、発光層から電極までの距離を一定以上に設定すれば、素子部自体の短絡不良の発生を抑制することができることを見い出した。
【００２１】
すなわち、この発明の第１の局面による半導体レーザ素子は、基板上に形成され、基板側から、第１発光層、第１半導体層および第１電極を含む第１半導体レーザ素子部と、基板上に形成され、基板側から、第２発光層、第２半導体層および第２電極を含む第２半導体レーザ素子部と、第１半導体レーザ素子部と第２半導体レーザ素子部とを電気的に分離するために設けられ、素子先端部に行くにしたがって溝幅が大きくなる分離溝とを備え、分離溝の最大幅をＷとし、第１発光層および第２発光層から第１電極および第２電極までの距離をｔとした場合、ｔ≧０．２Ｗの関係を満たす。
【００２２】
この第１の局面による半導体レーザ素子では、上記のように、分離溝の最大幅Ｗと、第１発光層および第２発光層から第１電極および第２電極までの距離ｔとの関係が、ｔ≧０．２Ｗを満たすように設定することによって、たとえば、第１半導体レーザ素子部の第１電極および第２半導体レーザ素子部の第２電極を、融着層を介して基台に融着する際に、溶融した融着層が、分離溝に向かって横方向に流れて分離溝の側面に位置するｐ側領域から第１および第２発光層を越えてｎ側領域に渡って接触するのを抑制することができる。これにより、第１半導体レーザ素子部および第２半導体レーザ素子部の素子部自体の短絡を防止することができる。その結果、半導体レーザ素子を組立てる際に、素子部自体の短絡による組立て不良を防止することができる。
【００２３】
また、第１発光層および第２発光層から第１電極および第２電極までの距離ｔを、分離溝の最大幅の０．２倍（ｔ＝０．２Ｗ）の近傍の値になるように設定すれば、第１発光層および第２発光層から第１電極および第２電極までの距離ｔが大きくなりすぎるのを抑制しながら、素子部自体の短絡による組立て不良を防止することができる。その結果、放熱特性が劣化するのを防止しながら素子部自体の短絡による組立て不良を防止することができる。
【００２４】
上記の場合、好ましくは、分離溝は、５５°以下の傾斜角度を有する側壁を含む。このように、分離溝の側壁の傾斜角度が５５°以下の場合に、上記したｔ≧０．２Ｗを満たすように第１半導体層および第１電極と、第２半導体層および第２電極との厚みを設定すれば、容易に、素子部自体が短絡するのを防止することができる。
【００２５】
上記第１の局面による半導体レーザ素子において、好ましくは、第１半導体レーザ素子部の第１電極と、第２半導体レーザ素子部の第２電極とは、融着層により基台に取り付けられており、基台の分離溝に対応する領域には、絶縁膜が形成されている。このように構成すれば、第１半導体レーザ素子部の第１電極および第２半導体レーザ素子部の第２電極を、第１電極および第２電極にそれぞれ対応して設けられた２つの融着層を介して基台に融着する際に、各融着層が分離溝に向かって横方向に流れるのを絶縁膜により堰き止めることができる。これにより、第１電極および第２電極にそれぞれ対応する２つの融着層が互いに接触するのを防止することができるので、第１半導体レーザ素子部と第２半導体レーザ素子部との間の短絡を防止することができる。したがって、この構成では、素子部自体の短絡不良と、２つの素子部間の短絡不良との両方の短絡不良を防止することができる。
【００２６】
この発明の第２の局面による半導体レーザ素子は、基板上に形成され、基板側から、第１発光層、第１半導体キャップ層、および、第１電極を含む第１半導体レーザ素子部と、基板上に形成され、基板側から、第２発光層、第２半導体キャップ層、および、第２電極を含む第２半導体レーザ素子部と、第１半導体レーザ素子部と第２半導体レーザ素子部とを電気的に分離するために設けられた分離溝とを備え、第１半導体キャップ層および第２半導体キャップ層は、それぞれ、第１凹部および第２凹部を含み、第１電極および第２電極は、それぞれ、第１半導体キャップ層の第１凹部および第２半導体キャップ層の第２凹部に沿って、第１凹部および第２凹部の形状を反映するように形成されている。
【００２７】
この第２の局面による半導体レーザ素子では、上記のように、第１半導体キャップ層の第１凹部および第２半導体キャップ層の第２凹部に沿って、第１凹部および第２凹部の形状を反映するように、第１電極および第２電極を形成することによって、たとえば、第１半導体レーザ素子部の第１電極および第２半導体レーザ素子部の第２電極を、融着層を介して基台に融着する際に、溶融した融着層が、第１電極の凹形状部および第２電極の凹形状部に流れ込むので、溶融した融着層が、分離溝側に流れて分離溝の側面に位置するｐ側領域から第１および第２発光層を越えてｎ側領域に渡って接触するのを抑制することができる。これにより、第１半導体レーザ素子部および第２半導体レーザ素子部の素子部自体の短絡を防止することができる。また、溶融した融着層が分離溝側に流れるのを抑制することができるので、第１電極および第２電極にそれぞれ対応して設けられた２つの融着層が互いに接触するのを抑制することができるので、第１半導体レーザ素子部と第２半導体レーザ素子部との間の短絡不良も抑制することができる。その結果、半導体レーザ素子を組立てる際に、素子部自体の短絡および素子部間の短絡による組立て不良を防止することができる。また、第１半導体キャップ層および第２半導体キャップ層にそれぞれ第１凹部および第２凹部を設けることによって、その分、第１発光層および第２発光層から第１電極および第２電極の凹形状部までの距離を短くすることができるので、放熱特性が劣化するのを防止することができる。その結果、放熱特性が劣化するのを防止しながら、短絡による組立て不良を防止することができる。
【００２８】
上記第２の局面による半導体レーザ素子において、好ましくは、第１半導体レーザ素子部の第１電極と、第２半導体レーザ素子部の第２電極とは、融着層により基台に取り付けられており、第１半導体キャップ層の第１凹部および第２半導体キャップ層の第２凹部は、融着層の厚みと実質的に同じ深さを有する。このように構成すれば、第１半導体レーザ素子部の第１電極および第２半導体レーザ素子部の第２電極を、融着層を介して基台に融着する際に、溶融した融着層を、良好に、第１電極の凹形状部および第２電極の凹形状部に流れ込ませることができるので、溶融した融着層が分離溝側に流れるのを有効に抑制することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００３０】
（第１実施形態）
図１は、本発明の第１実施形態による半導体レーザ素子を示した断面図である。図２は、図１に示した第１実施形態による半導体レーザ素子の第１半導体レーザ素子部の発光層の拡大断面図であり、図３は、図１に示した第１実施形態による半導体レーザ素子の第２半導体レーザ素子部の発光層の拡大断面図である。図４は、図１に示した第１実施形態による半導体レーザ素子をヒートシンクに融着した状態を示した断面図である。まず、図１〜図４を参照して、第１実施形態による半導体レーザ素子の構造について説明する。
【００３１】
第１実施形態による半導体レーザ素子では、図１に示すように、ＡｌＧａＡｓ系半導体層を有する第１半導体レーザ素子部１０と、ＡｌＧａＩｎＰ系半導体層を有する第２半導体レーザ素子部２０とを含んでいる。第１半導体レーザ素子部１０は、７８０ｎｍ帯の赤外レーザ光を発光する機能を有するとともに、第２半導体レーザ素子部２０は、６５０ｎｍ帯の赤色レーザ光を発光する機能を有する。そして、第１半導体レーザ素子部１０および第２半導体レーザ素子部２０は、同一のｎ型ＧａＡｓ基板１の上面上に形成されている。なお、ｎ型ＧａＡｓ基板１は、本発明の「基板」の一例である。
【００３２】
また、第１半導体レーザ素子部１０と第２半導体レーザ素子部２０との間には、第１半導体レーザ素子部１０と第２半導体レーザ素子部２０とを電気的に分離するための分離溝４が設けられている。この分離溝４は、非対称の傾斜を有する側壁を含む形状に形成されている。すなわち、分離溝４の第１半導体レーザ素子部１０側の側壁は、ｎ型ＧａＡｓ基板１から離れる方向に広がるように、約４０°（低角Ａ）傾斜しているとともに、分離溝４の第２半導体レーザ素子部２０側の側壁は、ｎ型ＧａＡｓ基板１から離れる方向に広がるように、約７０°（高角Ｂ）傾斜している。また、分離溝４の最大幅Ｗは、約３０μｍである。
【００３３】
７８０ｎｍ帯の赤外レーザ光を発光する第１半導体レーザ素子部１０の具体的な構造としては、（１００）面から〔０１１〕方向に約１３°傾斜したｎ型ＧａＡｓ基板１の上面上に、約１．５μｍの厚みを有するｎ型Ａｌ_０．４５Ｇａ_０．５５Ａｓからなるｎ型クラッド層１１が形成されている。ｎ型クラッド層１１上には、発光層１２が形成されている。なお、発光層１２は、本発明の「第１発光層」の一例である。
【００３４】
この発光層１２は、図２に示すように、約７ｎｍの厚みを有するＡｌ_０．１Ｇａ_０．９Ａｓからなる５つの井戸層１２ａと、約７ｎｍの厚みを有するＡｌ_０．３５Ｇａ_０．６５Ａｓからなる４つの障壁層１２ｂとが交互に積層された第１ＭＱＷ活性層１２ｅを含んでいる。また、第１ＭＱＷ活性層１２ｅを挟むように、約５０ｎｍの厚みを有するアンドープＡｌ_０．３５Ｇａ_０．６５Ａｓからなるｎ側光ガイド層１２ｃおよびｐ側光ガイド層１２ｄが設けられている。そして、第１ＭＱＷ活性層１２ｅ、ｎ側光ガイド層１２ｃおよびｐ側光ガイド層１２ｄとによって、発光層１２が構成されている。
【００３５】
発光層１２上には、図１に示すように、約０．２μｍの厚みを有するｐ型Ａｌ_０．４５Ｇａ_０．５５Ａｓからなるｐ型第１クラッド層１３が形成されている。ｐ型第１クラッド層１３上には、約２０ｎｍの厚みを有するアンドープＡｌ_０．７Ｇａ_０．３Ａｓからなるエッチングストップ層１３ａが形成されている。エッチングストップ層１３ａ上の所定領域には、約１μｍの厚みを有するｐ型Ａｌ_０．４５Ｇａ_０．５５Ａｓからなるｐ型第２クラッド層１４が形成されている。このｐ型第２クラッド層１４は、メサ形状（台形形状）に形成されている。ｐ型第２クラッド層１４上には、約０．１μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層１５が形成されている。そして、ｐ型第２クラッド層１４とｐ型コンタクト層１５とによって、リッジ部が構成されている。
【００３６】
また、エッチングストップ層１３ａ上のｐ型第２クラッド層１４が形成されていない領域には、約１μｍの厚みを有するｎ型ＧａＡｓからなるｎ型電流ブロック層１６が形成されている。そして、ｎ型電流ブロック層１６およびｐ型コンタクト層１５の上面上には、約４．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層１７が形成されている。ｐ型キャップ層１７上には、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極１８が形成されている。
【００３７】
なお、ｐ型第１クラッド層１３、エッチングストップ層１３ａ、ｐ型第２クラッド層１４、ｐ型コンタクト層１５、ｎ型電流ブロック層１６およびｐ型キャップ層１７は、本発明の「第１半導体層」の一例である。また、ｐ側電極１８は、本発明の「第１電極」の一例である。
【００３８】
また、６５０ｎｍ帯の赤色レーザ光を発光する第２半導体レーザ素子部２０の具体的な構造としては、ｎ型ＧａＡｓ基板１の上面上に、約１．５μｍの厚みを有するｎ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｎ型クラッド層２１が形成されている。ｎ型クラッド層２１上には、発光層２２が形成されている。なお、発光層２２は、本発明の「第２発光層」の一例である。
【００３９】
この発光層２２は、図３に示すように、約６ｎｍの厚みを有するＩｎ_０．５Ｇａ_０．５Ｐからなる３つの井戸層２２ａと、約６ｎｍの厚みを有する（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなる２つの障壁層２２ｂとが交互に積層された第２ＭＱＷ活性層２２ｅを含んでいる。また、第２ＭＱＷ活性層２２ｅを挟むように、約５０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｎ側光ガイド層２２ｃおよびｐ側光ガイド層２２ｄが設けられている。そして、第２ＭＱＷ活性層２２ｅ、ｎ側光ガイド層２２ｃおよびｐ側光ガイド層２２ｄによって、発光層２２が構成されている。
【００４０】
発光層２２上には、図１に示すように、約０．２μｍの厚みを有するｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｐ型第１クラッド層２３が形成されている。ｐ型第１クラッド層２３上には、約２０ｎｍの厚みを有するアンドープＩｎ_０．５Ｇａ_０．５Ｐからなるエッチングストップ層２３ａが形成されている。エッチングストップ層２３ａ上の所定領域には、約１μｍの厚みを有するｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｐ型第２クラッド層２４が形成されている。このｐ型第２クラッド層２４は、メサ形状（台形形状）に形成されている。ｐ型第２クラッド層２４上には、約０．１μｍの厚みを有するｐ型ＧａＩｎＰからなるｐ型コンタクト層２５が形成されている。そして、ｐ型第２クラッド層２４とｐ型コンタクト層２５とによって、リッジ部が構成されている。
【００４１】
また、エッチングストップ層２３ａ上のｐ型第２クラッド層２４が形成されていない領域には、約１μｍの厚みを有するｎ型ＧａＡｓからなるｎ型電流ブロック層２６が形成されている。そして、ｎ型電流ブロック層２６およびｐ型コンタクト層２５の上面上には、約４．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層２７が形成されている。ｐ型キャップ層２７上には、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極２８が形成されている。
【００４２】
なお、ｐ型第１クラッド層２３、エッチングストップ層２３ａ、ｐ型第２クラッド層２４、ｐ型コンタクト層２５、ｎ型電流ブロック層２６およびｐ型キャップ層２７は、本発明の「第２半導体層」の一例である。また、ｐ側電極２８は、本発明の「第２電極」の一例である。
【００４３】
そして、ｎ型ＧａＡｓ基板１の裏面上には、ｎ型ＧａＡｓ基板１の裏面に近い方から順に、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極２が形成されている。
【００４４】
そして、図４に示すように、同一のｎ型ＧａＡｓ基板１の上面上に形成された第１半導体レーザ素子部１０および第２半導体レーザ素子部２０は、発光層１２および２２で発生した熱を放熱するために、ＡｌＮからなるヒートシンク７１の上面上にジャンクションダウン方式で取り付けられている。具体的には、第１半導体レーザ素子部１０のｐ側電極１８および第２半導体レーザ素子部２０のｐ側電極２８が、約３μｍの厚みを有するＡｕＳｎからなる半田層７３ａおよび７３ｂにより、ヒートシンク７１の上面上に融着されている。なお、ヒートシンク７１は、本発明の「基台」の一例であり、半田層７３ａおよび７３ｂは、本発明の「融着層」の一例である。
【００４５】
そして、ヒートシンク７１の上面上の第１半導体レーザ素子部１０および第２半導体レーザ素子部２０のｐ側電極１８および２８に対応する領域には、下層から上層に向かって、約０．０２μｍの厚みを有するＣｒ層と、約０．２８μｍの厚みを有するＡｕ層とからなる電極７４ａおよび７４ｂが形成されている。また、電極７４ａ、電極７４ｂおよびｎ側電極２には、それぞれ、ワイヤ８０ａ〜８０ｃがボンディングされている。
【００４６】
また、第１実施形態では、ヒートシンク７１の上面上の分離溝４に対応する領域に、約１μｍの厚みと約５μｍの幅とを有するＳｉＯ_２からなる絶縁膜７２が形成されている。この絶縁膜７２は、ｐ側電極１８および２８にそれぞれ対応して設けられた２つの半田層７３ａおよび７３ｂが、融着時に分離溝４に向かって流れることにより互いに接触するのを抑制するために設けられている。
【００４７】
図５は、分離溝の最大幅Ｗが約３０μｍの場合のｐ側電極から発光層までの距離ｔと短絡による組立不良率との関係を示したグラフである。図６は、分離溝の最大幅Ｗとｐ側電極から発光層までの距離ｔとをパラメータとした場合の組立不良（短絡不良）の発生状態を調べたグラフである。なお、分離溝の形状は、低角：約４０°、高角：約７０°である。また、図６中の「○」および「◎」は、組立不良なしを示しており、「×」は、組立不良ありを示している。
【００４８】
図５を参照して、ｐ側電極から発光層までの距離ｔが約６μｍ以上であれば、短絡による組立不良率を０％にすることができることが判明した。その一方、ｐ側電極から発光層までの距離ｔが約６μｍよりも小さくなれば、組立て不良が発生し、距離ｔが小さいほど組立不良率が高くなることが判明した。たとえば、距離ｔが約３μｍでは、短絡による組立不良率が約５０％と非常に高くなることがわかる。これは、分離溝の最大幅Ｗ（約３０μｍ）に対してｐ側電極から発光層までの距離ｔが小さすぎることにより、半田層が分離溝の側面に位置するｐ側領域から発光層を越えてｎ側領域にまで接触したためであると考えられる。この場合、半導体レーザ素子部自体が短絡するので、組立不良が発生したと考えられる。
【００４９】
また、図６を参照して、分離溝の最大幅Ｗが約２０μｍの場合に、ｐ側電極から発光層までの距離ｔが約４μｍ以上であれば、組立不良が発生しないことがわかる。同様に、分離溝の最大幅Ｗが約３０μｍでｐ側電極から発光層までの距離ｔが約６μｍ以上、分離溝の最大幅Ｗが約４０μｍでｐ側電極から発光層までの距離ｔが約７μｍ以上、および、分離溝の最大幅Ｗが約６０μｍでｐ側電極から発光層までの距離ｔが約１２μｍ以上であれば、組立不良が発生しないことがわかる。本願発明者は、上記図６の結果から、分離溝の最大幅Ｗに対する組立不良が発生しないｐ側電極から発光層までの最短の距離ｔ（図６中の「◎」で示される距離ｔ）は、ｔ＝０．２Ｗの近似式で示すことができることを見い出した。これにより、分離溝の幅Ｗとｐ側電極から発光層までの距離ｔとが、ｔ≧０．２Ｗの関係式を満たしていれば、組立不良が発生しないと考えられる。
【００５０】
ここで、第１実施形態では、ｔ≧０．２Ｗの関係式を満たすように、分離溝４の最大幅Ｗ、および、発光層１２および２２からｐ側電極１８および２８までの各層１３、１３ａ、１４、１５および１７と２３、２３ａ、２４、２５および２７との厚みを設定している。具体的には、図１および図２に示したように、分離溝４の幅Ｗを、約３０μｍに設定するとともに、ｐ側電極１８および２８から発光層１２および２２までの距離ｔが、約７μｍになるように、各層１３、１３ａ、１４、１５および１７と、２３、２３ａ、２４、２５および２７との厚みを設定している。これにより、第１実施形態では、ｔ＝約７μｍ、０．２Ｗ＝約６μｍになるので、ｔ≧０．２Ｗで示される関係式が満たされている。
【００５１】
図７は、分離溝の最大幅Ｗとｐ側電極から発光層までの距離ｔとをパラメータとした場合の組立て不良（短絡不良）が発生しない最短の距離ｔを、分離溝の側壁の傾斜角度（低角および高角）を変えて調べた結果を示したグラフである。なお、図７中の「□」は、低角：約５０°、高角：約６０°の場合を示しており、「△」は、低角：約５５°、高角：約５５°の場合を示している。また、低角：約５０°、高角：約６０°の場合には、（１００）面から〔０１１〕方向に約５°傾斜したｎ型ＧａＡｓ基板が用いられており、低角：約５５°、高角：約５５°の場合には、傾斜していないｎ型ＧａＡｓ基板が用いられている。
【００５２】
図７を参照して、低角：約５０°、高角：約６０°の分離溝では、分離溝の最大幅Ｗが約３０μｍの場合、短絡不良が発生しないｐ側電極から発光層までの距離ｔの最小値が約６μｍであり、分離溝の最大幅Ｗが約６０μｍの場合、短絡不良が発生しないｐ側電極から発光層までの距離ｔの最小値が約１２μｍであった。これは、図６に示した低角：約４０°、高角：約７０°の分離溝の場合と同様である。また、低角：約５５°、高角：約５５°の分離溝では、分離溝の最大幅Ｗが約３０μｍの場合、短絡不良が発生しないｐ側電極から発光層までの距離ｔの最小値が約６μｍであり、分離溝の最大幅Ｗが約６０μｍの場合、短絡不良が発生しないｐ側電極から発光層までの距離ｔの最小値が約１０μｍであった。図６および図７の結果から、低角が約５５°以下の分離溝の場合では、分離溝の最大幅Ｗとｐ側電極から発光層までの距離ｔとが、少なくともｔ≧０．２Ｗの関係式を満たしていれば、組立不良が発生しないと考えられる。
【００５３】
第１実施形態では、上記のように、分離溝４の最大幅Ｗと、発光層１２および２２からｐ側電極１８および２８までの距離ｔとの関係が、ｔ≧０．２Ｗを満たすように設定することによって、第１半導体レーザ素子部１０のｐ側電極１８および第２半導体レーザ素子部２０のｐ側電極２８を、半田層７３ａおよび７３ｂを介してヒートシンク７１に融着する際に、溶融した半田層７３ａおよび７３ｂが、分離溝４に向かって横方向に流れて分離溝４の側面に位置するｐ側領域から発光層１２および２２を越えてｎ側領域に渡って接触するのを抑制することができる。これにより、第１半導体レーザ素子部１０および第２半導体レーザ素子部２０の素子部自体の短絡を防止することができる。
【００５４】
また、ヒートシンク７１の分離溝４に対応する領域に、絶縁膜７２を形成することによって、半田層７３ａおよび７３ｂが分離溝４に向かって横方向に流れるのを絶縁膜７２により堰き止めることができる。これにより、電極１８および２８にそれぞれ対応する２つの半田層７３ａおよび７３ｂが互いに接触するのを防止することができるので、第１半導体レーザ素子部１０と第２半導体レーザ素子部２０との間の短絡を防止することができる。したがって、この構成では、素子部自体の短絡不良と、２つの素子部間の短絡不良との両方の短絡不良を防止することができる。
【００５５】
また、発光層１２および２２からｐ側電極１８および２８までの距離ｔ（約７μｍ）が、分離溝４の最大幅の約０．２倍（約６μｍ）の近傍の値になるように設定しているので、発光層１２および２２がヒートシンク７１から大きく離れるのを抑制することができるので、発光層１２および２２がヒートシンク７１から大きく離れることに起因して、第１半導体レーザ素子部１０および第２半導体レーザ素子部２０の放熱特性が劣化するのも防止することができる。
【００５６】
図８〜図１５は、図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１〜図４および図８〜図１５を参照して、第１実施形態による半導体レーザ素子の製造プロセスについて説明する。
【００５７】
まず、図８に示すように、ＭＯＣＶＤ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長法）を用いて、ｎ型ＧａＡｓ基板１の上面上に、第１半導体レーザ素子部１０（図１参照）を構成する半導体各層を成長させる。
【００５８】
具体的には、（１００）面から〔０１１〕方向に約１３°傾斜したｎ型ＧａＡｓ基板１の上面上に、約１．５μｍの厚みを有するｎ型Ａｌ_０．４５Ｇａ_０．５５Ａｓからなるｎ型クラッド層１１、発光層１２、約０．２μｍの厚みを有するｐ型Ａｌ_０．４５Ｇａ_０．５５Ａｓからなるｐ型第１クラッド層１３、約２０ｎｍの厚みを有するアンドープＡｌ_０．７Ｇａ_０．３Ａｓからなるエッチングストップ層１３ａ、約１μｍの厚みを有するｐ型Ａｌ_０．４５Ｇａ_０．５５Ａｓからなるｐ型第２クラッド層１４、および、約０．１μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層１５を順次成長させる。
【００５９】
なお、発光層１２は、図２に示したように、約５０ｎｍの厚みを有するアンドープＡｌ_０．３５Ｇａ_０．６５Ａｓからなるｎ側光ガイド層１２ｃ上に、第１ＭＱＷ活性層１２ｅ、および、約５０ｎｍの厚みを有するアンドープＡｌ_０．３５Ｇａ_０．６５Ａｓからなるｐ側光ガイド層１２ｄを順次成長させることにより形成する。また、第１ＭＱＷ活性層１２ｅは、約７ｎｍの厚みを有するＡｌ_０．１Ｇａ_０．９Ａｓからなる５つの井戸層１２ａと、約７ｎｍの厚みを有するＡｌ_０．３５Ｇａ_０．６５Ａｓからなる４つの障壁層１２ｂとを交互に積層することにより形成する。
【００６０】
次に、図９に示すように、フォトリソグラフィ技術とウェットエッチングとを用いて、第１半導体レーザ素子部１０を構成する半導体各層の所定領域を除去する。
【００６１】
次に、図１０に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１および第１半導体レーザ素子部１０を構成する半導体各層の全面上に、第２半導体レーザ素子部２０（図１参照）を構成する半導体各層を成長させる。
【００６２】
具体的には、ｎ型ＧａＡｓ基板１および第１半導体レーザ素子部１０を構成する半導体各層の全面に、約１．５μｍの厚みを有するｎ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｎ型クラッド層２１、発光層２２、約０．２μｍの厚みを有するｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｐ型第１クラッド層２３、約２０ｎｍの厚みを有するアンドープＩｎ_０．５Ｇａ_０．５Ｐからなるエッチングストップ層２３ａ、約１μｍの厚みを有するｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｐ型第２クラッド層２４、および、約０．１μｍの厚みを有するｐ型ＧａＩｎＰからなるｐ型コンタクト層２５を順次成長させる。
【００６３】
なお、発光層２２は、図３に示したように、約５０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｎ側光ガイド層２２ｃ上に、第２ＭＱＷ活性層２２ｅ、および、約５０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｐ側光ガイド層２２ｄを順次成長させることにより形成する。また、第２ＭＱＷ活性層２２ｅは、約６ｎｍの厚みを有するＩｎ_０．５Ｇａ_０．５Ｐからなる３つの井戸層２２ａと、約６ｎｍの厚みを有する（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなる２つの障壁層２２ｂとを交互に積層することにより形成する。
【００６４】
次に、図１１に示すように、フォトリソグラフィ技術とウェットエッチングとを用いて、第２半導体レーザ素子部２０を構成する半導体各層の所定領域を除去する。そして、ｐ型コンタクト層１５および２５の上面上の所定領域にＳｉＯ_２膜３１ａおよび３１ｂを形成する。
【００６５】
次に、図１２に示すように、ＳｉＯ_２膜３１ａをマスクとして、ウェットエッチングによりｐ型コンタクト層１５からエッチングストップ層１３ａまでの所定領域を除去することによって、ｐ型第２クラッド層１４とｐ型コンタクト層１５とから構成されるリッジ部を形成する。続いて、ＳｉＯ_２膜３１ｂをマスクとして、ウェットエッチングによりｐ型コンタクト層２５からエッチングストップ層２３ａまでの所定領域を除去することによって、ｐ型第２クラッド層２４とｐ型コンタクト層２５とから構成されるリッジ部を形成する。
【００６６】
次に、図１３に示すように、ＳｉＯ_２膜３１ａおよび３１ｂを選択成長マスクとして、ＳｉＯ_２膜３１ａおよび３１ｂが形成された領域以外の領域に、約１μｍの厚みを有するｎ型ＧａＡｓからなるｎ型電流ブロック層３６を形成する。この後、ＳｉＯ_２膜３１ａおよび３１ｂを除去する。
【００６７】
次に、図１４に示すように、全面に、約４．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層３７を形成する。
【００６８】
次に、図１５に示すように、ウェットエッチングにより、ｐ型キャップ層３７（図１４参照）からｎ型ＧａＡｓ基板１までの所定領域を除去することによって、分離溝４を形成する。この際、エッチングされる半導体各層が、（１００）面から〔０１１〕方向に約１３°傾斜したｎ型ＧａＡｓ基板１の上面上に形成されているので、分離溝４は、非対称の傾斜を有する側壁を含む形状に形成される。すなわち、分離溝４の第１半導体レーザ素子部１０側の側壁は、ｎ型ＧａＡｓ基板１から離れる方向に広がるように、約４０°（低角Ａ）傾斜するとともに、分離溝４の第２半導体レーザ素子部２０側の側壁は、ｎ型ＧａＡｓ基板１から離れる方向に広がるように、約７０°（高角Ｂ）傾斜するように形成される。また、分離溝４の最大幅Ｗは、約３０μｍとなる。
【００６９】
分離溝４の形成によって、第１半導体レーザ素子部１０を構成する半導体各層（ｎ型クラッド層１１、発光層１２、ｐ型第１クラッド層１３、エッチングストップ層１３ａ、ｐ型第２クラッド層１４、ｐ型コンタクト層１５、ｎ型電流ブロック層１６およびｐ型キャップ層１７）が形成されるとともに、第２半導体レーザ素子部２０を構成する半導体各層（ｎ型クラッド層２１、発光層２２、ｐ型第１クラッド層２３、エッチングストップ層２３ａ、ｐ型第２クラッド層２４、ｐ型コンタクト層２５、ｎ型電流ブロック層２６およびｐ型キャップ層２７）が形成される。
【００７０】
最後に、図１に示したように、ｐ型キャップ層１７および２７の上面上に、蒸着法を用いて、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなるｐ側電極１８および２８を形成する。この後、ｎ型ＧａＡｓ基板１の裏面上に、蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面に近い方から順に、約０．１μｍの厚みを有するＡｕＧｅ層と、約３０ｎｍの厚みを有するＮｉ層と、約０．５μｍの厚みを有するＡｕ層とからなるｎ側電極２を形成する。このようにして、第１半導体レーザ素子部１０と第２半導体レーザ素子部２０とを含む半導体レーザ素子が形成される。
【００７１】
そして、第１半導体レーザ素子部１０のｐ側電極１８および第２半導体レーザ素子部２０のｐ側電極２８を、それぞれ、約３μｍの厚みを有するＡｕＳｎからなる半田層７３ａおよび７３ｂを介して、ヒートシンク７１の電極７４ａおよび７４ｂ上に融着する。この際、ヒートシンク７１の上面上の絶縁膜７２に対応する領域に、分離溝４が配置されるようにする。そして、電極７４ａ、電極７４ｂおよびｎ側電極２に、それぞれ、ワイヤ８０ａ〜８０ｃをボンディングすることによって、図４に示した構造が得られる。
【００７２】
（第２実施形態）
図１６は、本発明の第２実施形態による半導体レーザ素子を示した断面図である。図１７は、図１６に示した第２実施形態による半導体レーザ素子をヒートシンクに融着した状態を示した断面図である。この第２実施形態では、上記第１実施形態と異なり、半導体レーザ素子部を構成するｐ型キャップ層に、半田層の分離溝側への流れ込みを抑制するための凹部を形成する場合の例について説明する。第２実施形態のその他の構成は、第１実施形態と同様である。
【００７３】
すなわち、この第２実施形態では、図１６に示すように、ＡｌＧａＡｓ系半導体層を有する第１半導体レーザ素子部１０ａと、ＡｌＧａＩｎＰ系半導体層を有する第２半導体レーザ素子部２０ａとを含んでいる。第１半導体レーザ素子部１０ａは、７８０ｎｍ帯の赤外レーザ光を発光する機能を有するとともに、第２半導体レーザ素子部２０ａは、６５０ｎｍ帯の赤色レーザ光を発光する機能を有する。そして、第１半導体レーザ素子部１０ａおよび第２半導体レーザ素子部２０ａは、同一のｎ型ＧａＡｓ基板１の上面上に形成されている。
【００７４】
第１半導体レーザ素子部１０ａの具体的な構造としては、第１実施形態と同様、ｎ型ＧａＡｓ基板１の上面上に、ｎ型クラッド層１１、発光層１２、ｐ型第１クラッド層１３、エッチングストップ層１３ａ、ｐ型第２クラッド層１４、ｐ型コンタクト層１５およびｎ型電流ブロック層１６が形成されている。
【００７５】
ここで、第２実施形態では、ｎ型電流ブロック層１６およびｐ型コンタクト層１５の上面上に、約４．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層４７が形成されている。このｐ型キャップ層４７の所定領域には、約３μｍの深さＤを有する第１凹部４７ａが形成されている。この第１凹部４７ａの深さＤ（約３μｍ）は、後述する半田層８３ａ（図１７参照）の厚みｔ２（約３μｍ）と実質的に同じである。また、ｐ型キャップ層４７上には、ｐ型キャップ層４７の第１凹部４７ａに沿って、第１凹部４７ａの形状を反映するように、凹形状のｐ側電極４８が形成されている。このｐ側電極４８は、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とを有する。なお、ｐ型キャップ層４７は、本発明の「第１半導体キャップ層」の一例であり、ｐ側電極４８は、本発明の「第１電極」の一例である。
【００７６】
また、第２半導体レーザ素子部２０ａの具体的な構造としては、第１実施形態と同様、ｎ型ＧａＡｓ基板１の上面上に、ｎ型クラッド層２１、発光層２２、ｐ型第１クラッド層２３、エッチングストップ層２３ａ、ｐ型第２クラッド層２４、ｐ型コンタクト層２５およびｎ型電流ブロック層２６が形成されている。
【００７７】
ここで、第２実施形態では、ｎ型電流ブロック層２６およびｐ型コンタクト層２５の上面上に、約４．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層５７が形成されている。このｐ型キャップ層５７の所定領域には、約３μｍの深さＤを有する第２凹部５７ａが形成されている。この第２凹部５７ａの深さＤ（約３μｍ）は、後述する半田層８３ｂ（図１７参照）の厚みｔ２（約３μｍ）と実質的に同じである。また、ｐ型キャップ層５７上には、ｐ型キャップ層５７の第２凹部５７ａに沿って、第２凹部５７ａの形状を反映するように、凹形状のｐ側電極５８が形成されている。このｐ側電極５８は、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とを有する。なお、ｐ型キャップ層５７は、本発明の「第２半導体キャップ層」の一例であり、ｐ側電極５８は、本発明の「第２電極」の一例である。
【００７８】
また、第１半導体レーザ素子部１０ａと第２半導体レーザ素子部２０ａとの間には、第１実施形態と同様、第１半導体レーザ素子部１０ａと第２半導体レーザ素子部２０ａとを電気的に分離するための分離溝４が設けられている。また、ｎ型ＧａＡｓ基板１の裏面上には、ｎ側電極２が形成されている。
【００７９】
そして、図１７に示すように、同一のｎ型ＧａＡｓ基板１の上面上に形成された第１半導体レーザ素子部１０ａおよび第２半導体レーザ素子部２０ａは、第１実施形態と同様、ヒートシンク７１の上面上に設置されている。具体的には、第１半導体レーザ素子部１０ａのｐ側電極４８および第２半導体レーザ素子部２０ａのｐ側電極５８が、約３μｍの厚みｔ２を有するＡｕＳｎからなる半田層８３ａおよび８３ｂを介して、ヒートシンク７１の上面上に融着されている。なお、半田層８３ａおよび８３ｂは、本発明の「融着層」の一例である。また、第１実施形態と同様、ヒートシンク７１の上面上の分離溝４に対応する領域には、絶縁膜７２が形成されている。
【００８０】
そして、ヒートシンク７１の上面上の第１半導体レーザ素子部１０ａおよび第２半導体レーザ素子部２０ａのｐ側電極４８および５８に対応する領域には、電極７４ａおよび７４ｂが形成されている。また、電極７４ａ、電極７４ｂおよびｎ側電極２には、それぞれ、ワイヤ８０ａ〜８０ｃがボンディングされている。
【００８１】
第２実施形態では、上記のように、ｐ型キャップ層４７の第１凹部４７ａおよびｐ型キャップ層５７の第２凹部５７ａに沿って、第１凹部４７ａおよび第２凹部５７ａの形状を反映するように、凹形状のｐ側電極４８および５８を形成することによって、溶融した半田層８３ａおよび８３ｂが、ｐ側電極４８の凹形状部およびｐ側電極５８の凹形状部に流れ込むので、溶融した半田層８３ａおよび８３ｂが、分離溝４側に流れて分離溝４の側面に位置するｐ側領域から発光層１２および２２を越えてｎ側領域に渡って接触するのを抑制することができる。これにより、第１半導体レーザ素子部１０ａおよび第２半導体レーザ素子部２０ａの素子部自体の短絡を防止することができる。また、溶融した半田層８３ａおよび８３ｂが分離溝４側に流れるのを抑制することができるので、ｐ側電極４８および５８にそれぞれ対応して設けられた２つの半田層８３ａおよび８３ｂが互いに接触するのを抑制することができるので、第１半導体レーザ素子部１０ａと第２半導体レーザ素子部２０ａとの間の短絡不良も抑制することができる。その結果、半導体レーザ素子を組立てる際に、素子部自体の短絡および素子部間の短絡による組立て不良を防止することができる。
【００８２】
また、ｐ型キャップ層４７および５７にそれぞれ第１凹部４７ａおよび第２凹５７ａ部を設けることによって、その分、発光層１２および２２からｐ側電極４８および５８の凹形状部までの距離を短くすることができるので、放熱特性が劣化するのを防止することができる。その結果、放熱特性が劣化するのを防止することができる。
【００８３】
また、ｐ型キャップ層４７の第１凹部４７ａおよびｐ型キャップ層５７の第２凹部５７ａを、半田層８３ａおよび８３ｂの厚みｔ２（約３μｍ）と実質的に同じ深さＤ（約３μｍ）にすることによって、溶融した半田層８３ａおよび８３ｂを、良好に、ｐ側電極４８の凹形状部およびｐ側電極５８の凹形状部に流れ込ませることができるので、溶融した半田層８３ａおよび８３ｂが分離溝４側に流れるのを有効に抑制することができる。
【００８４】
図１８〜図２０は、図１６に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１６〜図２０を参照して、第２実施形態による半導体レーザ素子の製造プロセスについて説明する。
【００８５】
まず、図８〜図１５に示した第１実施形態と同様の製造プロセスを用いて、図１８に示すように、第１半導体レーザ素子部１０ａ（図１６参照）と、第２半導体レーザ素子部２０ａ（図１６参照）とを電気的に分離するための分離溝４までを形成する。なお、ｐ型キャップ層４７および５７の厚みおよび組成は、第１実施形態のｐ型キャップ層１７および２７の厚みおよび組成と同様である。この後、分離溝４、ｐ型キャップ層４７および５７の表面上の所定領域にレジスト９１を形成する。
【００８６】
次に、第２実施形態では、図１９に示すように、レジスト９１をマスクとして、ウェットエッチングによりｐ型キャップ層４７および５７の上面から約３μｍの深さまでを除去する。これにより、ｐ型キャップ層４７および５７の所定領域に、約３μｍの深さＤを有する第１凹部４７ａおよび第２凹部５７ａが形成される。この後、レジスト９１を除去する。
【００８７】
次に、第２実施形態では、図２０に示すように、分離溝４を埋めるように、レジスト３６を形成した後、蒸着法を用いて、ｐ型キャップ層４７の第１凹部４７ａおよびｐ型キャップ層５７の第２凹部５７ａに沿って、第１凹部４７ａおよび第２凹部５７ａの形状を反映するように、下層から上層に向かって、約０．１５μｍの厚みを有するＣｒ層と、約１μｍの厚みを有するＡｕ層とからなる凹形状のｐ側電極４８および５８を形成する。
【００８８】
最後に、図１６に示したように、ｎ型ＧａＡｓ基板１の裏面上に、ｎ側電極２を形成する。このようにして、第２実施形態による半導体レーザ素子が形成される。
【００８９】
そして、図１７に示したように、ヒートシンク７１の電極７４ａおよび７４ｂ上に、それぞれ、第１半導体レーザ素子部１０ａのｐ側電極４８および第２半導体レーザ素子部２０ａのｐ側電極５８を、約３μｍの厚みを有するＡｕＳｎからなる半田層８３ａおよび８３ｂを介して融着する。この際、ヒートシンク７１の上面上の絶縁膜７２に対応する領域に、分離溝４が配置されるようにする。そして、電極７４ａ、電極７４ｂおよびｎ側電極２に、それぞれ、ワイヤ８０ａ〜８０ｃをボンディングすることによって、図１７に示した構造が得られる。
【００９０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００９１】
たとえば、上記第１および第２実施形態では、６５０ｎｍ帯の赤色レーザ光を発光する素子と７８０ｎｍ帯の赤外レーザ光を発光する素子とがモノリシックに集積された半導体レーザ素子の例について説明したが、本発明はこれに限らず、他の異なる波長のレーザ光を発光する素子がモノリシックに集積された半導体レーザ素子にも適用可能である。また、同じ波長のレーザ光を発光する素子がモノリシックに集積された半導体レーザ素子にも適用可能である。具体的には、活性層がＡｌＧａＩｎＮからなる窒化物系半導体レーザ素子（たとえば、発振波長３５０〜５００ｎｍ）や、活性層がＺｎＯやＭｇＺｎＳＳｅＴｅからなるＩＩ−ＶＩ族半導体レーザ素子や、ＧａＩｎＡｓからなる半導体レーザ素子（たとえば、発振波長９８０ｎｍや１．３μｍ帯や１．５５μｍ帯）、ＧａＩｎＡｓＮＰからなる半導体レーザ素子（たとえば、１．３μｍ帯や１．５５μｍ帯）などの同一または異なる半導体レーザがモノリシックに集積された半導体レーザ素子にも適用可能である。
【００９２】
また、上記第１および第２実施形態では、ＡｕＳｎからなる半田層を介して、半導体レーザ素子部のｐ側電極をヒートシンクに融着するようにしたが、本発明はこれに限らず、半田以外の他の材料を融着層として用いるようにしてもよい。
【００９３】
また、上記第１実施形態では、分離溝４の第１半導体レーザ素子部１０側の側壁の傾斜角度を、約４０°（低角Ａ）にするようにしたが、本発明はこれに限らず、低角が約５５°以下であれば同様の効果を得ることができる。
【００９４】
また、上記第１実施形態では、分離溝４の最大幅Ｗを約３０μｍにし、かつ、ｐ側電極１８および２８から発光層１２および２２までの距離ｔを約７μｍにするようにしたが、本発明はこれに限らず、ｔ≧０．２Ｗで示される関係式を満たしていればよい。また、ｔ≧０．２Ｗで示される関係式を満たしていれば、ｐ側電極と発光層との間に、新たな半導体層を追加してもよい。
【００９５】
また、上記第２実施形態では、ｐ型キャップ層４７の第１凹部４７ａおよびｐ型キャップ層５７の第２凹部５７ａの深さＤを半田層８３ａおよび８３ｂの厚みと同じ厚み（約３μｍ）にするようにしたが、本発明はこれに限らず、第１凹部４７ａおよび第２凹部５７ａの深さＤを、半田層８３ａおよび８３ｂの厚みと異なる大きさに設定してもよい。
【００９６】
また、上記第２実施形態では、ヒートシンク７１の上面上の分離溝４に対応する領域に、絶縁膜７２を形成するようにしたが、本発明はこれに限らず、絶縁膜を形成しなくてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体レーザ素子を示した断面図である。
【図２】図１に示した第１実施形態による半導体レーザ素子の第１半導体レーザ素子部の発光層の拡大断面図である。
【図３】図１に示した第１実施形態による半導体レーザ素子の第２半導体レーザ素子部の発光層の拡大断面図である。
【図４】図１に示した第１実施形態による半導体レーザ素子をヒートシンクに融着した状態を示した断面図である。
【図５】分離溝の最大幅Ｗが約３０μｍの場合のｐ側電極から発光層までの距離ｔと短絡による組立不良率との関係を示したグラフである。
【図６】分離溝の最大幅Ｗとｐ側電極から発光層までの距離ｔとをパラメータとした場合の組立不良（短絡不良）の発生状態を調べたグラフである。
【図７】分離溝の最大幅Ｗとｐ側電極から発光層までの距離ｔとをパラメータとした場合の組立て不良（短絡不良）が発生しない最短の距離ｔを、分離溝の側壁の傾斜角度（低角および高角）を変えて調べた結果を示したグラフである。
【図８】図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図９】図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１０】図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１１】図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１２】図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１３】図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１４】図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１５】図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１６】本発明の第２実施形態による半導体レーザ素子を示した断面図である。
【図１７】図１６に示した第２実施形態による半導体レーザ素子をヒートシンクに融着した状態を示した断面図である。
【図１８】図１６に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１９】図１６に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２０】図１６に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２１】従来の半導体レーザ素子の一例を示した断面図である。
【図２２】図２１に示した従来の一例による半導体レーザ素子をヒートシンクに融着した状態を示した断面図である。
【符号の説明】
１ ｎ型ＧａＡｓ基板（基板）
４ 分離溝
１０、１０ａ 第１半導体レーザ素子部
１２ 発光層（第１発光層）
１３ ｐ型第１クラッド層（第１半導体層）
１３ａ エッチングストップ層（第１半導体層）
１４ ｐ型第２クラッド層（第１半導体層）
１５ ｐ型コンタクト層（第１半導体層）
１６ ｎ型電流ブロック層（第１半導体層）
１７ ｐ型キャップ層（第１半導体層）
１８、４８ ｐ側電極（第１電極）
２０、２０ａ 第２半導体レーザ素子部
２２ 発光層（第２発光層）
２３ ｐ型第１クラッド層（第２半導体層）
２３ａエッチングストップ層（第２半導体層）
２４ ｐ型第２クラッド層（第２半導体層）
２５ ｐ型コンタクト層（第２半導体層）
２６ ｎ型電流ブロック層（第２半導体層）
２７ ｐ型キャップ層（第２半導体層）
２８、５８ ｐ側電極（第２電極）
４７ ｐ型キャップ層（第１半導体キャップ層）
４７ａ 第１凹部
５７ ｐ型キャップ層（第２半導体キャップ層）
５７ａ 第２凹部
７１ ヒートシンク（基台）
７２ 絶縁膜
７３ａ、７３ｂ、８３ａ、８３ｂ 半田層（融着層）

Claims (5)

1. 基板上に形成され、前記基板側から、第１発光層、第１半導体層および第１電極を含む第１半導体レーザ素子部と、
   前記基板上に形成され、前記基板側から、第２発光層、第２半導体層および第２電極を含む第２半導体レーザ素子部と、
   前記第１半導体レーザ素子部と前記第２半導体レーザ素子部とを電気的に分離するために設けられ、素子先端部に行くにしたがって溝幅が大きくなる分離溝とを備え、
   前記分離溝の最大幅をＷとし、前記第１発光層および前記第２発光層から前記第１電極および前記第２電極までの距離をｔとした場合、ｔ≧０．２Ｗの関係を満たす、半導体レーザ素子。
2. 前記分離溝は、５５°以下の傾斜角度を有する側壁を含む、請求項１に記載の半導体レーザ素子。
3. 前記第１半導体レーザ素子部の前記第１電極と、前記第２半導体レーザ素子部の前記第２電極とは、融着層により基台に取り付けられており、
   前記基台の前記分離溝に対応する領域には、絶縁膜が形成されている、請求項１または２に記載の半導体レーザ素子。
4. 基板上に形成され、前記基板側から、第１発光層、第１半導体キャップ層、および、第１電極を含む第１半導体レーザ素子部と、
   前記基板上に形成され、前記基板側から、第２発光層、第２半導体キャップ層、および、第２電極を含む第２半導体レーザ素子部と、
   前記第１半導体レーザ素子部と前記第２半導体レーザ素子部とを電気的に分離するために設けられた分離溝とを備え、
   前記第１半導体キャップ層および前記第２半導体キャップ層は、それぞれ、第１凹部および第２凹部を含み、
   前記第１電極および前記第２電極は、それぞれ、前記第１半導体キャップ層の第１凹部および前記第２半導体キャップ層の第２凹部に沿って、前記第１凹部および前記第２凹部の形状を反映するように形成されている、半導体レーザ素子。
5. 前記第１半導体レーザ素子部の前記第１電極と、前記第２半導体レーザ素子部の前記第２電極とは、融着層により基台に取り付けられており、
   前記第１半導体キャップ層の第１凹部および前記第２半導体キャップ層の第２凹部は、前記融着層の厚みと実質的に同じ深さを有する、請求項４に記載の半導体レーザ素子。

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