JP2004201169A - 可変分周回路及びｐｌｌ回路 - Google Patents
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Abstract
【課題】４対１マルチプレクサを用いたＰＬＬ回路の動作速度の高速化及び低消費電力化を図る。
【解決手段】電圧可変型発振器（ＶＣＯ）からの信号を所定分周した信号に基づいて形成された位相が０度，９０度，１８０度，２７０度の信号のうち、いずれか一つの位相の信号を選択する４対１マルチプレクサ１を、各位相の信号及び該各位相の信号を選択するための選択制御信号Ｃ１〜Ｃ４がそれぞれ供給される第１〜第４のＡＮＤゲート２〜５と、これら第１〜第４のＡＮＤゲート２〜５をワイヤードＯＲ接続するワイヤードＯＲゲート６で構成する。そして、各ＡＮＤゲート２〜５において電流信号のかたちで信号処理を行い、抵抗１９及び抵抗２２により電流から電圧のかたちに変換して出力を得る。電流信号のかたちで信号処理を行うことで、無理無く動作速度の高速化を図ることができ、低消費電力化を図ることができる。
【選択図】 図１
【解決手段】電圧可変型発振器（ＶＣＯ）からの信号を所定分周した信号に基づいて形成された位相が０度，９０度，１８０度，２７０度の信号のうち、いずれか一つの位相の信号を選択する４対１マルチプレクサ１を、各位相の信号及び該各位相の信号を選択するための選択制御信号Ｃ１〜Ｃ４がそれぞれ供給される第１〜第４のＡＮＤゲート２〜５と、これら第１〜第４のＡＮＤゲート２〜５をワイヤードＯＲ接続するワイヤードＯＲゲート６で構成する。そして、各ＡＮＤゲート２〜５において電流信号のかたちで信号処理を行い、抵抗１９及び抵抗２２により電流から電圧のかたちに変換して出力を得る。電流信号のかたちで信号処理を行うことで、無理無く動作速度の高速化を図ることができ、低消費電力化を図ることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば携帯電話機，ＰＨＳ電話機（Personal Handyphone System ）、或いは無線通信機能を備えたＰＤＡ（Personal Digital(Data) Assistants）等の無線通信端末装置のダウンコンバータにダウンコンバート用の信号の周波数を切り替えて供給するＰＬＬ回路等に設けて好適な可変分周回路及びＰＬＬ回路に関する。
【０００２】
【従来の技術】
今日における携帯電話機や無線ＬＡＮ等の無線通信装置は、ＶＣＯ（Voltage Controlled Oscillator）には、数ＧＨｚの高周波の発振周波数が設定されるのに対し、ＰＬＬ回路（Phase Locked Loop）には、低消費電力化、低位相雑音性、高速ロック性等の、上記ＶＣＯの発振周波数とは相反する性能が求められている。
【０００３】
図４に、デュアルモジュラス分周回路として一般的なパルススワロ方式の分周回路のブロック図を示す。このパルススワロ方式の分周回路は、分周比を１／ｍと１／（ｍ＋１）に切り替え可能なデュアルモジュラス分周器１０５と、このデュアルモジュラス分周器１０５の分周比の切り替えタイミングを制御するためのスワロカウンタ１０７を有している。
【０００４】
このようなパルススワロ方式のデュアルモジュラス分周回路は、発振器から発振される基準周波数の基準信号を、基準分周器１００で所定の分周比の基準信号に分周して位相比較器１０１に供給する。
【０００５】
位相比較器１０１には、比較分周器１０４からの比較信号が供給されており、位相比較器１０１は、上記所定の分周比で分周された基準信号と、該比較分周器１０４からの比較信号とを比較し、これら各信号の周波数差及び位相差に応じたパルス信号をチャージポンプ１０２に供給する。
【０００６】
チャージポンプ１０２は、この位相比較器１０１からの各パルス信号の周波数差及び位相差に対応する出力信号をＶＣＯ１０３に供給する。ＶＣＯ１０３は、このチャージポンプ１０２からの出力信号の電圧値に応じて、例えば数ＧＨｚの高周波の信号を形成し、これを比較分周器１０４のデュアルモジュラス分周器１０５に供給する。デュアルモジュラス分周器１０５は、スワロカウンタ１０７からの分周比制御信号に基づいて、ＶＣＯ１０３からの高周波の出力信号を所定分周し、これをメインカウンタ１０６及びスワロカウンタ１０７に供給する。
【０００７】
スワロカウンタ１０７は、デュアルモジュラス分周器１０５により所定分周された出力信号を、さらに所定分周することで分周比制御信号を形成し、これをデュアルモジュラス分周器１０５に帰還することで、該デュアルモジュラス分周器１０５の分周比を制御する。
【０００８】
メインカウンタ１０６は、シフトレジスタに設定される分周比に基づいて、上記デュアルモジュラス分周器１０５により所定分周された出力信号を、さらに所定分周することで上記比較信号を形成し、これを上記位相比較器１０１に供給する。
【０００９】
通常の分周回路では、出力周波数を（基準周波数×プリスケーラ分周数）の整数倍でしか可変できないが、このパルススワロ方式のデュアルモジュラス分周回路の場合、上記スワロカウンタ１０７のカウント数を制御することで、基準クロック周波数のステップで出力周波数を変化させることができる。
【００１０】
ここで、このようなデュアルモジュラス分周回路を構成するブロックの中で、大半の電力を消費しているのが上記デュアルモジュラス分周器１０５である。
【００１１】
すなわち、デュアルモジュラス分周器１０５には、ＶＣＯ１０３からの数ＧＨｚの高周波の信号を分周する必要があるため、分周回路の中で最も速い動作を要求され、その結果、最も多くの電力を消費する。
【００１２】
デュアルモジュラス分周回路の消費電力を削減するためには、このデュアルモジュラス分周器１０５の低消費電力化を図ることが必要なのであるが、例えば３２・３３分周を行うデュアルモジュラス分周器１０５の場合、図５に示すように、主に３つの同期式カウンタ１１１〜１１３と、３つの非同期式カウンタ１１４〜１１６とで構成され、このうち、同期式カウンタ１１１〜１１３は、ＶＣＯ１０３からの数ＧＨｚの高周波の信号に同期して動作する。このため、この同期式カウンタ１１１〜１１３が、消費電力を大きくする要因となっていた。
【００１３】
ここで、以下の文献に高速動作と低消費電力化の両立を図るデュアルモジュラス分周回路が掲載されている。
【００１４】
この文献では、一例として図６に示すように１２８分周・１２９分周のデュアルモジュラス分周器が掲載されている。このデュアルモジュラス分周器は、入力端子１２０を介して供給されるＶＣＯからの高周波の信号を、第１，第２の１／２分周器１２１，１２２により４分周して、それぞれ位相が９０度異なる４つの信号（０度〜２７０度）を形成して４対１マルチプレクサ１２３に供給する。
【００１５】
４対１マルチプレクサ１２３は、図７に示す構成を有しており、第１のバッファアンプ１３１に制御回路部１２４（図６参照）からの選択信号Ｃ１を供給することで位相が０度（ＩＮ＿０）或いは位相が１８０度（ＩＮ＿１８０）のいずれかの信号を選択し、第２のバッファアンプ１３２に上記制御回路部１２４からの選択信号Ｃ２を供給することで位相が９０度（ＩＮ＿９０）或いは位相が２７０度（ＩＮ＿２７０）のいずれかの信号を選択する。
【００１６】
具体的には、上記各バッファアンプ１３１，１３２は、図８に示すように所定の位相の信号Ｖｉｎと、該信号Ｖｉｎに対して位相が１８０度異なる反転信号Ｖｉｎとが供給される差動増幅器１４０と、上記選択信号及び反転選択信号で差動し、上記差動増幅器１４０に供給されたいずれかの位相の信号を選択するセレクタ１４１，１４２とを有している。
【００１７】
第１のバッファアンプ１３１の場合、差動増幅器１４０には位相が０度の信号と、該０度の信号に対して位相が反転している、位相が１８０度の信号が供給され、これらいずれかの位相の信号を、セレクタ１４１或いはセレクタ１４２に供給される選択信号Ｃ１により選択し、これを出力端子Ｖｏｕｔを介して出力する。
【００１８】
同様に、第２のバッファアンプ１３２の場合、差動増幅器１４０には位相が９０度の信号と、該９０度の信号に対して位相が反転している、位相が２７０度の信号が供給され、これらいずれかの位相の信号を、セレクタ１４１或いはセレクタ１４２に供給される選択信号Ｃ２により選択し、これを出力端子Ｖｏｕｔを介して出力する。
【００１９】
図７に示す選択回路１３３は、選択信号Ｃ０に基づいて、この第１，第２のバッファアンプ１３１，１３２により選択された各位相の信号のうち、いずれか一つの位相の信号を選択し、図６に示す３２分周器１２５に供給する。３２分周器１２５は、この４対１マルチプレクサ１２３により選択された位相の信号を３２分周してＶＣＯ等に供給する。
【００２０】
この図６に示すデュアルモジュラス分周器の場合、ＶＣＯからの高周波の信号で駆動する回路は、第１の１／２分周器１２１のみである。このため、図５に示した同期式カウンタ１１１〜１１３を１つに削減したものと等価となり低消費電力化を図ることができる。
【００２１】
また、この図６に示すデュアルモジュラス分周器の場合、図５に示す各同期式カウンタ１１１〜１１３のカウンタ制御に必要な高速フィードバックパス１１７を不要とすることができる。このため、動作速度の向上を図ることができる。
【００２２】
【非特許文献】
【００２３】
【発明が解決しようとする課題】
しかし、このようなデュアルモジュラス分周器は、４対１マルチプレクサ１２３を、図７に示すように第１，第２のバッファアンプ１３１，１３２と、２段のＡＮＤゲートで構成された選択回路１３３との、合計３段の帯域制限要素で構成している。このため、この帯域制限が原因で動作速度が制限され、牽いては、この４対１マルチプレクサ１２３の動作速度が、デュアルモジュラス分周器全体の動作速度を制限する問題があった。
【００２４】
また、ＶＣＯから例えば５ＧＨｚの信号が供給されるとすると、第１，第２の１／２分周器１２１，１２２で４分周された１．２５ＧＨｚの信号が４対１マルチプレクサ１２３に供給される。このため、４対１マルチプレクサ１２３は、１．２５ＧＨｚの高周波で駆動されることとなる。
【００２５】
しかし、このようなデュアルモジュラス分周器の場合、図８に点線で示すように浮遊容量や配線容量等の寄生容量により各バッファアンプ１３１，１３２の出力端子Ｖｏｕｔの出力インピーダンスが非常に高く、出力する信号の周波数特性の劣化を生じ易い問題がある（ミラーインフェクト：ゲインの高い箇所に寄生容量が付くと、出力の周波数特性が途端に悪くなる現象。）。
【００２６】
このため、この周波数特性の劣化が生ずるにも拘わらず、各バッファアンプ１３１，１３２の後段の選択回路１３３を、上記１．２５ＧＨｚの高周波で駆動する出力電圧を発生させる必要があるため、このデュアルモジュラス分周器は、相当の電力消費を必要とする問題があった。
【００２７】
本発明は、上述の課題に鑑みてなされたものであり、デュアルモジュラス分周器の帯域制限要素を排除して動作速度の高速化を図り、また、低消費電力で動作可能な可変分周回路及びＰＬＬ回路の提供を目的とする。
【００２８】
【課題を解決するための手段】
本発明は、位相が０度の信号を選択するための第１の選択制御信号及び上記位相が０度の信号の論理積値を電流信号として出力する第１のＡＮＤゲートと、位相が９０度の信号を選択するための第２の選択制御信号及び上記位相が９０度の信号の論理積値を電流信号として出力する第２のＡＮＤゲートと、位相が１８０度の信号を選択するための第３の選択制御信号及び上記位相が１８０度の信号の論理積値を電流信号として出力する第３のＡＮＤゲートと、位相が２７０度の信号を選択するための第４の選択制御信号及び上記位相が２７０度の信号の論理積値を電流信号として出力する第４のＡＮＤゲートを、上記各ＡＮＤゲートからの出力の論理和を出力するワイヤードＯＲゲートによりワイヤード接続する。
【００２９】
そして、選択制御手段により、上記第１〜第４の選択制御信号のうち、選択する位相の信号に対応する選択制御信号を、ハイレベル（或いはローレベル）に制御して所望の位相の信号を切り替えて出力することで分周比を可変する。
【００３０】
【発明の実施の形態】
本発明は、例えばＷ−ＣＤＭＡ（ＤＳ−ＣＤＭＡ）方式に対応する携帯電話機機等の無線通信端末装置において、受信信号のダウンコンバートに必要な２つの周波数の信号を形成してダウンコンバータに供給するＰＬＬ回路（Phase Lock Loop）に適用することができる。
【００３１】
［実施の形態の構成］
この本発明の実施の形態となるＰＬＬ回路は、図１に示すような回路構成の４対１マルチプレクサ１を有する。
【００３２】
〔ＰＬＬ回路の全体構成〕
当該ＰＬＬ回路の全体的な構成は、図２に示すようになっており、電圧可変型発振器３０（ＶＣＯ）と、このＶＣＯ３０から出力された高周波信号を１／２分周する第１の１／２分周器３１と、この第１の１／２分周器３１により１／２分周された信号を、さらに１／２分周してそれぞれ９０度ずつ位相の異なる０度，９０度，１８０度及び２７０度の各信号を形成する第２の１／２分周器３２と、これら各位相の信号にうちいずれか一つの位相の信号を選択して出力するデュアルモジュラス分周器３９とを有している。
【００３３】
また、このＰＬＬ回路は、所定周波数の基準クロックを発生する基準クロック発生回路３６と、この基準クロック発生回路３６からの基準クロック及び上記デュアルモジュラス分周器３９により８分周された信号を比較し、この比較結果に対応する電圧を上記ＶＣＯ３０に帰還する位相比較器３７とを有している。
【００３４】
デュアルモジュラス分周器３９は、上記第２の１／２分周器３２により形成された各位相の信号のうち、いずれか一つの位相の信号を選択して出力する４対１マルチプレクサ１と、無線端末装置の図示しないＣＰＵからの分周比切り替え制御信号に基づいて、上記各位相の信号のうちいずれか一つの位相の信号を選択するための選択制御信号Ｃ１〜Ｃ４を上記４対１マルチプレクサ１に供給する制御回路部３４と、４対１マルチプレクサ１により選択された位相の信号を、例えば８分周する８分周器３５とを有している。
【００３５】
そして、このようなＰＬＬ回路は、上記ＶＣＯ３０〜位相比較器３７を、１チップに集積化することで構成されている。
【００３６】
〔４対１マルチプレクサの回路構成〕
上記デュアルモジュラス分周器３９の４対１マルチプレクサ１は、図１に示すようにＥＣＬ構成（Emitter Coupled Logic）の第１〜第４のＡＮＤゲート２〜５と、各ＡＮＤゲート２〜５のワイヤードＯＲ接続を図るワイヤードＯＲゲート６とを有している。
【００３７】
第１のＡＮＤゲート２は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器７と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器８とを有している。
【００３８】
上記第１の差動増幅器７の各トランジスタ７ａ，７ｂのエミッタは、電流源２７を介してそれぞれ接地されている。また、トランジスタ７ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ７ａ，７ｂのベースに対しては、位相が０度の信号（ＩＮ０）が供給されるようになっている。
【００３９】
上記第２の差動増幅器８の各トランジスタ８ａ，８ｂのエミッタは、上記第１の差動増幅器７のトランジスタ７ａのコレクタにそれぞれ接続されている。また、トランジスタ８ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ８ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、第１の出力用トランジスタ２０のベースに接続されている。そして、トランジスタ８ａ，８ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ１が供給されるようになっている。
【００４０】
第２のＡＮＤゲート３は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器９と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器１０とを有している。
【００４１】
上記第１の差動増幅器９の各トランジスタ９ａ，９ｂのエミッタは、電流源１１を介してそれぞれ接地されている。また、トランジスタ９ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ９ａ，９ｂのベースに対しては、位相が９０度の信号（ＩＮ９０）が供給されるようになっている。
【００４２】
上記第２の差動増幅器１０の各トランジスタ１０ａ，１０ｂのエミッタは、上記第１の差動増幅器９のトランジスタ９ａのコレクタにそれぞれ接続されている。また、トランジスタ１０ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ１０ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、上記第１のＡＮＤゲート２の第２のトランジスタ８ｂのコレクタと上記第１の出力用トランジスタ２０のベースとの接続間に接続されている。そして、トランジスタ１０ａ，１０ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ２が供給されるようになっている。
【００４３】
第３のＡＮＤゲート４は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器１２と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器１３とを有している。
【００４４】
上記第１の差動増幅器１２の各トランジスタ１２ａ，１２ｂのエミッタは、電流源１４を介してそれぞれ接地されている。また、トランジスタ１２ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ１２ａ，１２ｂのベースに対しては、位相が１８０度の信号（ＩＮ１８０）が供給されるようになっている。
【００４５】
上記第２の差動増幅器１３の各トランジスタ１３ａ，１３ｂのエミッタは、上記第１の差動増幅器１２のトランジスタ１２ａのコレクタにそれぞれ接続されている。また、トランジスタ１３ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ１３ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、上記第１のＡＮＤゲート２の第２のトランジスタ８ｂのコレクタと上記第１の出力用トランジスタ２０のベースとの接続間に接続されている。そして、トランジスタ１３ａ，１３ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ３が供給されるようになっている。
【００４６】
第４のＡＮＤゲート５は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器１５と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器１６とを有している。
【００４７】
上記第１の差動増幅器１５の各トランジスタ１５ａ，１５ｂのエミッタは、電流源１７を介してそれぞれ接地されている。また、トランジスタ１５ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ１５ａ，１５ｂのベースに対しては、位相が２７０度の信号（ＩＮ２７０）が供給されるようになっている。
【００４８】
上記第２の差動増幅器１６の各トランジスタ１６ａ，１６ｂのエミッタは、上記第１の差動増幅器１５のトランジスタ１５ａのコレクタにそれぞれ接続されている。また、トランジスタ１６ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ１６ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、上記第１のＡＮＤゲート２の第２のトランジスタ８ｂのコレクタと上記第１の出力用トランジスタ２０のベースとの接続間に接続されている。そして、トランジスタ１６ａ，１６ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ４が供給されるようになっている。
【００４９】
第１の出力用トランジスタ２０は、前述のようにベースが、各ＡＮＤゲート２〜５の第２の差動増幅器８，１０，１３，１６の各トランジスタ８ｂ，１０ｂ，１３ｂ，１６ｂのコレクタにそれぞれ接続されている。また、この第１の出力用トランジスタ２０のコレクタは、それぞれ定電圧源ＶＣＣに接続された、各トランジスタ７ｂ，８ａ，９ｂ，１０ａ，１２ｂ，１３ａ，１５ｂ，１６ａの各コレクタに接続されている。また、この第１の出力用トランジスタ２０のエミッタは、電流源２５を介して接地されている。
【００５０】
第２の出力用トランジスタ２１は、ベース及びコレクタが、抵抗２２を介して、それぞれ定電圧源ＶＣＣに接続された、各トランジスタ７ｂ，８ａ，９ｂ，１０ａ，１２ｂ，１３ａ，１５ｂ，１６ａの各コレクタに接続されている。また、この第２の出力用トランジスタ２１のエミッタは、電流源２６を介して接地されている。
【００５１】
そして、このような４対１マルチプレクサ１は、第１の出力用トランジスタ２０のエミッタと電流源２５との接続間に出力端子２３を設けると共に、第２の出力用トランジスタ２１のエミッタと電流源２６との接続間に出力端子２４を設け、この各出力端子２３，２４を介して、上記選択制御信号Ｃ１〜Ｃ４により選択された位相の信号を取り出すようになっている。
【００５２】
［実施の形態の動作］
まず、図２に示すＶＣＯ３０は、図３（ａ）に示すような例えば４ＧＨｚの信号を形成し、これを第１の１／２分周器３１に供給する。第１の１／２分周器３１は、この４ＧＨｚの信号を１／２分周することで、図３（ｂ）に示すような２ＧＨｚの信号を形成し、これを第２の１／２分周器３２に供給する。
【００５３】
第２の１／２分周器３２は、第１の１／２分周器３１からの２ＧＨｚの信号を１／２分周し、図３（ｃ）〜（ｆ）に示すような位相がそれぞれ９０度異なる、０度，９０度，１８０度，２７０度の１ＧＨｚの信号を形成し、これらをデュアルモジュラス分周器３９の４対１マルチプレクサ１に供給する。
【００５４】
これら各位相の信号は、それぞれ図１に示す第１〜第４のＡＮＤゲート２〜５の第１の差動増幅器７，９，１２，１５の差動対となっている各トランジスタ７ａ，７ｂ，９ａ，９ｂ，１２ａ，１２ｂ，１５ａ，１５ｂのベースにそれぞれ供給される。
【００５５】
これにより、上記各トランジスタ７ａ，７ｂ，９ａ，９ｂ，１２ａ，１２ｂ，１５ａ，１５ｂのコレクタには、電圧から電流に変換された各位相の信号（電流信号）が現れることとなる。
【００５６】
制御回路部３４は、これら各位相の信号のうち、例えば位相が０度の信号を選択する場合、選択制御信号Ｃ１をハイレベルとし、他の選択制御信号Ｃ２〜Ｃ４をローレベルに制御する。
【００５７】
これにより、図１に示す第１のＡＮＤゲート２の第２の差動増幅器８の各トランジスタ８ａ，８ｂのベースに、それぞれハイレベルの選択制御信号Ｃ１が供給され、第１の差動増幅器７の各トランジスタ７ａ，７ｂのコレクタに現れている位相が０度の電流信号がワイヤードＯＲゲート６により選択され、各抵抗１９，２２により、電圧に変換され出力端子２３，２４を介して取り出されることとなる。
【００５８】
この出力端子２３，２４を介して取り出された信号は、８分周器３５により８分周され、位相比較器３７において、基準クロック発生回路３６からの基準周波数のクロックと位相が比較される。位相比較器３７は、この比較結果に応じた電圧でＶＣＯ３０を駆動する。これにより、ＶＣＯ３０から上記比較結果に応じた電圧に対応する周波数の信号が出力される。このＶＣＯ３０から出力される信号は、前述のように第１の１／２分周器３１に供給されると共に、無線通信端末装置のダウンコンバータに供給され、受信信号のダウンコンバートに用いられる。
【００５９】
〔分周比の切り替え動作〕
ここで、無線通信端末装置のＣＰＵは、分周比を切り替える際、図３（ｇ）に示すようにハイレベルの分周切り替え信号を所定時間、入力端子３８を介してデュアルモジュラス分周器３９のＮＡＮＤゲート３３に供給する。
【００６０】
ＮＡＮＤゲート３３は、ハイレベルの分周切り替え信号が供給されると、図３（ｈ）に示すように、８分周器３５からの出力がハイレベルとなったタイミングでローレベルの分周比切り替え信号を制御回路部３４に供給する。
【００６１】
制御回路部３４は、ローレベルの分周比切り替え信号が供給される毎に、選択制御信号Ｃ１→Ｃ２→Ｃ３→Ｃ４→Ｃ１→Ｃ２・・・のようにハイレベルとする選択制御信号を順次切り替えるようになっている。
【００６２】
このため、制御回路部３４は、例えばそれまで０度の位相の信号を選択するための選択制御信号Ｃ１をハイレベルとしていたとすると、上記ローレベルの分周比切り替え信号が供給されたタイミングで、図３（ｉ）に示すように選択制御信号Ｃ１をローレベルとすると共に、９０度の位相の信号を選択するための選択制御信号Ｃ２を、図３（ｊ）に示すようにハイレベルとする。
【００６３】
なお、この場合、選択制御信号Ｃ３，Ｃ４は、図３（ｋ），（ｌ）に示すようにローレベルのままである。そして、選択制御信号Ｃ３は、次にローレベルの分周比切り替え信号が制御回路部３４に供給された際に、また、選択制御信号Ｃ４は、次の次にローレベルの分周比切り替え信号が制御回路部３４に供給された際に、それぞれハイレベルに制御される。
【００６４】
次に、制御回路部３４によりハイレベルとされた、９０度の位相の信号を選択するための選択制御信号Ｃ２は、図１に示す第２のＡＮＤゲート３の第２の差動増幅器１０の差動対となるトランジスタ１０ａ，１０ｂの各ベースに供給される。これにより、上述のように当該第２のＡＮＤゲート３の第１の差動増幅器９に供給されている位相が９０度の信号がワイヤードＯＲゲート６により選択される。
【００６５】
この分周比の切り替えを行うと、この分周比の切り替えを行ったタイミングで第１のＡＮＤゲート２に供給される０度の位相の信号の立ち上がりエッジ（図３（ｃ）参照）から、該分周比の切り替えを行ったタイミングで第２のＡＮＤゲート３に供給される９０度の位相の信号の立ち下がりエッジ（図３（ｄ）参照）までの振幅を有するクロックが形成される。
【００６６】
このクロックは、図３（ｍ）に示すように５分周の信号に相当する。このため、分周比の切り替えを行ったタイミングで、図３（ｍ）に示すように４対１マルチプレクサ１から出力される信号を、４分周の信号から５分周の信号に切り替えることができる。
【００６７】
［実施の形態の効果］
以上の説明から明らかなように、当該実施の形態のＰＬＬ回路は、デュアルモジュラス分周器３９の４対１マルチプレクサ１を、選択制御信号Ｃ１及び位相が０度の信号が供給される第１のＡＮＤゲート２、選択制御信号Ｃ２及び位相が９０度の信号が供給される第２のＡＮＤゲート３、選択制御信号Ｃ３及び位相が１８０度の信号が供給される第３のＡＮＤゲート４、選択制御信号Ｃ４及び位相が２７０度の信号が供給される第４のＡＮＤゲート５をワイヤードＯＲゲート６によりワイヤード接続することで構成し、各選択制御信号Ｃ１〜Ｃ４を順次ハイレベルとすることで、所望の位相の信号を選択して分周比を切り替え制御する。このように、いわゆるワイヤードＯＲ構成とすることにより、論理回路のハードウェア規模を大幅に削減することができる。
【００６８】
また、上記各トランジスタ７ａ，７ｂ，９ａ，９ｂ，１２ａ，１２ｂ，１５ａ，１５ｂのコレクタにおいて、電圧から電流に変換された各位相の信号（電流信号）のかたちで信号処理を行うようになっているため、無理無く高速な信号処理を可能とすることができる。そして、無理無く高速な信号処理を可能とすることができるため、低消費電力で４対１マルチプレクサ１を駆動可能とすることができ、牽いては当該ＰＬＬ回路全体の低消費電力化を図ることができる。
【００６９】
また、上記各ＡＮＤゲート２〜５をワイヤードＯＲ接続する構成のため、従来のデュアルモジュラス分周器のように、バッファアンプとＡＮＤゲートの構成により問題となった帯域制限による制約を、大幅に緩和することができる。
【００７０】
さらに、当該ＰＬＬ回路は、上記ＶＣＯ３０〜位相比較器３７を１チップに集積化しているため、寄生容量が少ない状態で該ＶＣＯ３０〜位相比較器３７を接続することができ、出力の周波数特性の劣化を防止することができる。このため、当該ＰＬＬ回路を無理無く駆動することができ、さらなる低消費電力化を図ることができる。
【００７１】
特に、当該ＰＬＬ回路を携帯電話機等の有限な電源を備えた機器に設ける場合、前述のように低消費電力化を図ることができることから、上記電源の節約に大きく貢献することができる。
【００７２】
なお、上述の実施の形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、該実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論であることを付け加えておく。
【００７３】
【発明の効果】
本発明は、各選択制御信号及び各位相の信号の論理積の電流信号を出力する第１〜第４のＡＮＤゲートを、各ＡＮＤゲートの出力の論理和を出力するワイヤードＯＲゲートでワイヤード接続することで、動作速度の高速化、及び低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態となるＰＬＬ回路のデュアルモジュラス分周器に設けられている４対１マルチプレクサの回路図である。
【図２】上記第１の実施の形態のＰＬＬ回路のブロック図である。
【図３】上記４対１マルチプレクサにおける分周比の切り替え制御動作を説明するためのタイムチャートである。
【図４】従来のデュアルモジュラス分周回路のブロック図である。
【図５】従来のデュアルモジュラス分周回路に設けられているデュアルモジュラス分周器の回路図である。
【図６】従来の４対１マルチプレクサを用いたデュアルモジュラス分周器のブロック図である。
【図７】従来の４対１マルチプレクサの回路図である。
【図８】従来の４対１マルチプレクサに設けられているバッファアンプの回路図である。
【符号の説明】
１…４対１マルチプレクサ、２…第１のＡＮＤゲート、３…第２のＡＮＤゲート、４…第３のＡＮＤゲート、５…第４のＡＮＤゲート、６…ワイヤードＯＲゲート、７…第１のＡＮＤゲートの第１の差動増幅器、８…第１のＡＮＤゲートの第２の差動増幅器、９…第２のＡＮＤゲートの第１の差動増幅器、１０…第２のＡＮＤゲートの第２の差動増幅器、１１…電流源、１２…第３のＡＮＤゲートの第１の差動増幅器、１３…第３のＡＮＤゲートの第２の差動増幅器、１４…電流源、１５…第４のＡＮＤゲートの第１の差動増幅器、１６…第４のＡＮＤゲートの第２の差動増幅器、１７…電流源、１９…抵抗、２０…第１の出力用トランジスタ、２１…第２の出力用トランジスタ、２３…出力端子、２４…出力端子、２５…電流源、２６…電流源、２７…電流源、３０…電圧可変型発振器（ＶＣＯ）、３１…第１の１／２分周器、３２…第２の１／２分周器、３３…ＮＡＮＤゲート、３４…制御回路部、３５…８分周器、３６…基準クロック発生回路、３７…位相比較器、３８…分周比切り替え信号の入力端子、３９…デュアルモジュラス分周器
【発明の属する技術分野】
本発明は、例えば携帯電話機，ＰＨＳ電話機（Personal Handyphone System ）、或いは無線通信機能を備えたＰＤＡ（Personal Digital(Data) Assistants）等の無線通信端末装置のダウンコンバータにダウンコンバート用の信号の周波数を切り替えて供給するＰＬＬ回路等に設けて好適な可変分周回路及びＰＬＬ回路に関する。
【０００２】
【従来の技術】
今日における携帯電話機や無線ＬＡＮ等の無線通信装置は、ＶＣＯ（Voltage Controlled Oscillator）には、数ＧＨｚの高周波の発振周波数が設定されるのに対し、ＰＬＬ回路（Phase Locked Loop）には、低消費電力化、低位相雑音性、高速ロック性等の、上記ＶＣＯの発振周波数とは相反する性能が求められている。
【０００３】
図４に、デュアルモジュラス分周回路として一般的なパルススワロ方式の分周回路のブロック図を示す。このパルススワロ方式の分周回路は、分周比を１／ｍと１／（ｍ＋１）に切り替え可能なデュアルモジュラス分周器１０５と、このデュアルモジュラス分周器１０５の分周比の切り替えタイミングを制御するためのスワロカウンタ１０７を有している。
【０００４】
このようなパルススワロ方式のデュアルモジュラス分周回路は、発振器から発振される基準周波数の基準信号を、基準分周器１００で所定の分周比の基準信号に分周して位相比較器１０１に供給する。
【０００５】
位相比較器１０１には、比較分周器１０４からの比較信号が供給されており、位相比較器１０１は、上記所定の分周比で分周された基準信号と、該比較分周器１０４からの比較信号とを比較し、これら各信号の周波数差及び位相差に応じたパルス信号をチャージポンプ１０２に供給する。
【０００６】
チャージポンプ１０２は、この位相比較器１０１からの各パルス信号の周波数差及び位相差に対応する出力信号をＶＣＯ１０３に供給する。ＶＣＯ１０３は、このチャージポンプ１０２からの出力信号の電圧値に応じて、例えば数ＧＨｚの高周波の信号を形成し、これを比較分周器１０４のデュアルモジュラス分周器１０５に供給する。デュアルモジュラス分周器１０５は、スワロカウンタ１０７からの分周比制御信号に基づいて、ＶＣＯ１０３からの高周波の出力信号を所定分周し、これをメインカウンタ１０６及びスワロカウンタ１０７に供給する。
【０００７】
スワロカウンタ１０７は、デュアルモジュラス分周器１０５により所定分周された出力信号を、さらに所定分周することで分周比制御信号を形成し、これをデュアルモジュラス分周器１０５に帰還することで、該デュアルモジュラス分周器１０５の分周比を制御する。
【０００８】
メインカウンタ１０６は、シフトレジスタに設定される分周比に基づいて、上記デュアルモジュラス分周器１０５により所定分周された出力信号を、さらに所定分周することで上記比較信号を形成し、これを上記位相比較器１０１に供給する。
【０００９】
通常の分周回路では、出力周波数を（基準周波数×プリスケーラ分周数）の整数倍でしか可変できないが、このパルススワロ方式のデュアルモジュラス分周回路の場合、上記スワロカウンタ１０７のカウント数を制御することで、基準クロック周波数のステップで出力周波数を変化させることができる。
【００１０】
ここで、このようなデュアルモジュラス分周回路を構成するブロックの中で、大半の電力を消費しているのが上記デュアルモジュラス分周器１０５である。
【００１１】
すなわち、デュアルモジュラス分周器１０５には、ＶＣＯ１０３からの数ＧＨｚの高周波の信号を分周する必要があるため、分周回路の中で最も速い動作を要求され、その結果、最も多くの電力を消費する。
【００１２】
デュアルモジュラス分周回路の消費電力を削減するためには、このデュアルモジュラス分周器１０５の低消費電力化を図ることが必要なのであるが、例えば３２・３３分周を行うデュアルモジュラス分周器１０５の場合、図５に示すように、主に３つの同期式カウンタ１１１〜１１３と、３つの非同期式カウンタ１１４〜１１６とで構成され、このうち、同期式カウンタ１１１〜１１３は、ＶＣＯ１０３からの数ＧＨｚの高周波の信号に同期して動作する。このため、この同期式カウンタ１１１〜１１３が、消費電力を大きくする要因となっていた。
【００１３】
ここで、以下の文献に高速動作と低消費電力化の両立を図るデュアルモジュラス分周回路が掲載されている。
【００１４】
【００１５】
４対１マルチプレクサ１２３は、図７に示す構成を有しており、第１のバッファアンプ１３１に制御回路部１２４（図６参照）からの選択信号Ｃ１を供給することで位相が０度（ＩＮ＿０）或いは位相が１８０度（ＩＮ＿１８０）のいずれかの信号を選択し、第２のバッファアンプ１３２に上記制御回路部１２４からの選択信号Ｃ２を供給することで位相が９０度（ＩＮ＿９０）或いは位相が２７０度（ＩＮ＿２７０）のいずれかの信号を選択する。
【００１６】
具体的には、上記各バッファアンプ１３１，１３２は、図８に示すように所定の位相の信号Ｖｉｎと、該信号Ｖｉｎに対して位相が１８０度異なる反転信号Ｖｉｎとが供給される差動増幅器１４０と、上記選択信号及び反転選択信号で差動し、上記差動増幅器１４０に供給されたいずれかの位相の信号を選択するセレクタ１４１，１４２とを有している。
【００１７】
第１のバッファアンプ１３１の場合、差動増幅器１４０には位相が０度の信号と、該０度の信号に対して位相が反転している、位相が１８０度の信号が供給され、これらいずれかの位相の信号を、セレクタ１４１或いはセレクタ１４２に供給される選択信号Ｃ１により選択し、これを出力端子Ｖｏｕｔを介して出力する。
【００１８】
同様に、第２のバッファアンプ１３２の場合、差動増幅器１４０には位相が９０度の信号と、該９０度の信号に対して位相が反転している、位相が２７０度の信号が供給され、これらいずれかの位相の信号を、セレクタ１４１或いはセレクタ１４２に供給される選択信号Ｃ２により選択し、これを出力端子Ｖｏｕｔを介して出力する。
【００１９】
図７に示す選択回路１３３は、選択信号Ｃ０に基づいて、この第１，第２のバッファアンプ１３１，１３２により選択された各位相の信号のうち、いずれか一つの位相の信号を選択し、図６に示す３２分周器１２５に供給する。３２分周器１２５は、この４対１マルチプレクサ１２３により選択された位相の信号を３２分周してＶＣＯ等に供給する。
【００２０】
この図６に示すデュアルモジュラス分周器の場合、ＶＣＯからの高周波の信号で駆動する回路は、第１の１／２分周器１２１のみである。このため、図５に示した同期式カウンタ１１１〜１１３を１つに削減したものと等価となり低消費電力化を図ることができる。
【００２１】
また、この図６に示すデュアルモジュラス分周器の場合、図５に示す各同期式カウンタ１１１〜１１３のカウンタ制御に必要な高速フィードバックパス１１７を不要とすることができる。このため、動作速度の向上を図ることができる。
【００２２】
【非特許文献】
【発明が解決しようとする課題】
しかし、このようなデュアルモジュラス分周器は、４対１マルチプレクサ１２３を、図７に示すように第１，第２のバッファアンプ１３１，１３２と、２段のＡＮＤゲートで構成された選択回路１３３との、合計３段の帯域制限要素で構成している。このため、この帯域制限が原因で動作速度が制限され、牽いては、この４対１マルチプレクサ１２３の動作速度が、デュアルモジュラス分周器全体の動作速度を制限する問題があった。
【００２４】
また、ＶＣＯから例えば５ＧＨｚの信号が供給されるとすると、第１，第２の１／２分周器１２１，１２２で４分周された１．２５ＧＨｚの信号が４対１マルチプレクサ１２３に供給される。このため、４対１マルチプレクサ１２３は、１．２５ＧＨｚの高周波で駆動されることとなる。
【００２５】
しかし、このようなデュアルモジュラス分周器の場合、図８に点線で示すように浮遊容量や配線容量等の寄生容量により各バッファアンプ１３１，１３２の出力端子Ｖｏｕｔの出力インピーダンスが非常に高く、出力する信号の周波数特性の劣化を生じ易い問題がある（ミラーインフェクト：ゲインの高い箇所に寄生容量が付くと、出力の周波数特性が途端に悪くなる現象。）。
【００２６】
このため、この周波数特性の劣化が生ずるにも拘わらず、各バッファアンプ１３１，１３２の後段の選択回路１３３を、上記１．２５ＧＨｚの高周波で駆動する出力電圧を発生させる必要があるため、このデュアルモジュラス分周器は、相当の電力消費を必要とする問題があった。
【００２７】
本発明は、上述の課題に鑑みてなされたものであり、デュアルモジュラス分周器の帯域制限要素を排除して動作速度の高速化を図り、また、低消費電力で動作可能な可変分周回路及びＰＬＬ回路の提供を目的とする。
【００２８】
【課題を解決するための手段】
本発明は、位相が０度の信号を選択するための第１の選択制御信号及び上記位相が０度の信号の論理積値を電流信号として出力する第１のＡＮＤゲートと、位相が９０度の信号を選択するための第２の選択制御信号及び上記位相が９０度の信号の論理積値を電流信号として出力する第２のＡＮＤゲートと、位相が１８０度の信号を選択するための第３の選択制御信号及び上記位相が１８０度の信号の論理積値を電流信号として出力する第３のＡＮＤゲートと、位相が２７０度の信号を選択するための第４の選択制御信号及び上記位相が２７０度の信号の論理積値を電流信号として出力する第４のＡＮＤゲートを、上記各ＡＮＤゲートからの出力の論理和を出力するワイヤードＯＲゲートによりワイヤード接続する。
【００２９】
そして、選択制御手段により、上記第１〜第４の選択制御信号のうち、選択する位相の信号に対応する選択制御信号を、ハイレベル（或いはローレベル）に制御して所望の位相の信号を切り替えて出力することで分周比を可変する。
【００３０】
【発明の実施の形態】
本発明は、例えばＷ−ＣＤＭＡ（ＤＳ−ＣＤＭＡ）方式に対応する携帯電話機機等の無線通信端末装置において、受信信号のダウンコンバートに必要な２つの周波数の信号を形成してダウンコンバータに供給するＰＬＬ回路（Phase Lock Loop）に適用することができる。
【００３１】
［実施の形態の構成］
この本発明の実施の形態となるＰＬＬ回路は、図１に示すような回路構成の４対１マルチプレクサ１を有する。
【００３２】
〔ＰＬＬ回路の全体構成〕
当該ＰＬＬ回路の全体的な構成は、図２に示すようになっており、電圧可変型発振器３０（ＶＣＯ）と、このＶＣＯ３０から出力された高周波信号を１／２分周する第１の１／２分周器３１と、この第１の１／２分周器３１により１／２分周された信号を、さらに１／２分周してそれぞれ９０度ずつ位相の異なる０度，９０度，１８０度及び２７０度の各信号を形成する第２の１／２分周器３２と、これら各位相の信号にうちいずれか一つの位相の信号を選択して出力するデュアルモジュラス分周器３９とを有している。
【００３３】
また、このＰＬＬ回路は、所定周波数の基準クロックを発生する基準クロック発生回路３６と、この基準クロック発生回路３６からの基準クロック及び上記デュアルモジュラス分周器３９により８分周された信号を比較し、この比較結果に対応する電圧を上記ＶＣＯ３０に帰還する位相比較器３７とを有している。
【００３４】
デュアルモジュラス分周器３９は、上記第２の１／２分周器３２により形成された各位相の信号のうち、いずれか一つの位相の信号を選択して出力する４対１マルチプレクサ１と、無線端末装置の図示しないＣＰＵからの分周比切り替え制御信号に基づいて、上記各位相の信号のうちいずれか一つの位相の信号を選択するための選択制御信号Ｃ１〜Ｃ４を上記４対１マルチプレクサ１に供給する制御回路部３４と、４対１マルチプレクサ１により選択された位相の信号を、例えば８分周する８分周器３５とを有している。
【００３５】
そして、このようなＰＬＬ回路は、上記ＶＣＯ３０〜位相比較器３７を、１チップに集積化することで構成されている。
【００３６】
〔４対１マルチプレクサの回路構成〕
上記デュアルモジュラス分周器３９の４対１マルチプレクサ１は、図１に示すようにＥＣＬ構成（Emitter Coupled Logic）の第１〜第４のＡＮＤゲート２〜５と、各ＡＮＤゲート２〜５のワイヤードＯＲ接続を図るワイヤードＯＲゲート６とを有している。
【００３７】
第１のＡＮＤゲート２は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器７と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器８とを有している。
【００３８】
上記第１の差動増幅器７の各トランジスタ７ａ，７ｂのエミッタは、電流源２７を介してそれぞれ接地されている。また、トランジスタ７ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ７ａ，７ｂのベースに対しては、位相が０度の信号（ＩＮ０）が供給されるようになっている。
【００３９】
上記第２の差動増幅器８の各トランジスタ８ａ，８ｂのエミッタは、上記第１の差動増幅器７のトランジスタ７ａのコレクタにそれぞれ接続されている。また、トランジスタ８ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ８ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、第１の出力用トランジスタ２０のベースに接続されている。そして、トランジスタ８ａ，８ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ１が供給されるようになっている。
【００４０】
第２のＡＮＤゲート３は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器９と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器１０とを有している。
【００４１】
上記第１の差動増幅器９の各トランジスタ９ａ，９ｂのエミッタは、電流源１１を介してそれぞれ接地されている。また、トランジスタ９ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ９ａ，９ｂのベースに対しては、位相が９０度の信号（ＩＮ９０）が供給されるようになっている。
【００４２】
上記第２の差動増幅器１０の各トランジスタ１０ａ，１０ｂのエミッタは、上記第１の差動増幅器９のトランジスタ９ａのコレクタにそれぞれ接続されている。また、トランジスタ１０ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ１０ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、上記第１のＡＮＤゲート２の第２のトランジスタ８ｂのコレクタと上記第１の出力用トランジスタ２０のベースとの接続間に接続されている。そして、トランジスタ１０ａ，１０ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ２が供給されるようになっている。
【００４３】
第３のＡＮＤゲート４は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器１２と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器１３とを有している。
【００４４】
上記第１の差動増幅器１２の各トランジスタ１２ａ，１２ｂのエミッタは、電流源１４を介してそれぞれ接地されている。また、トランジスタ１２ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ１２ａ，１２ｂのベースに対しては、位相が１８０度の信号（ＩＮ１８０）が供給されるようになっている。
【００４５】
上記第２の差動増幅器１３の各トランジスタ１３ａ，１３ｂのエミッタは、上記第１の差動増幅器１２のトランジスタ１２ａのコレクタにそれぞれ接続されている。また、トランジスタ１３ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ１３ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、上記第１のＡＮＤゲート２の第２のトランジスタ８ｂのコレクタと上記第１の出力用トランジスタ２０のベースとの接続間に接続されている。そして、トランジスタ１３ａ，１３ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ３が供給されるようになっている。
【００４６】
第４のＡＮＤゲート５は、ＮＰＮ型のトランジスタの差動対からなる第１の差動増幅器１５と、同様にＮＰＮ型のトランジスタの差動対からなる第２の差動増幅器１６とを有している。
【００４７】
上記第１の差動増幅器１５の各トランジスタ１５ａ，１５ｂのエミッタは、電流源１７を介してそれぞれ接地されている。また、トランジスタ１５ｂのコレクタは、定電圧源ＶＣＣに接続されている。そして、トランジスタ１５ａ，１５ｂのベースに対しては、位相が２７０度の信号（ＩＮ２７０）が供給されるようになっている。
【００４８】
上記第２の差動増幅器１６の各トランジスタ１６ａ，１６ｂのエミッタは、上記第１の差動増幅器１５のトランジスタ１５ａのコレクタにそれぞれ接続されている。また、トランジスタ１６ａのコレクタは、定電圧源ＶＣＣに接続されており、トランジスタ１６ｂのコレクタは、抵抗１９を介して定電圧源ＶＣＣに接続されると共に、上記第１のＡＮＤゲート２の第２のトランジスタ８ｂのコレクタと上記第１の出力用トランジスタ２０のベースとの接続間に接続されている。そして、トランジスタ１６ａ，１６ｂのベースに対しては、上記制御回路部３４からの選択制御信号Ｃ４が供給されるようになっている。
【００４９】
第１の出力用トランジスタ２０は、前述のようにベースが、各ＡＮＤゲート２〜５の第２の差動増幅器８，１０，１３，１６の各トランジスタ８ｂ，１０ｂ，１３ｂ，１６ｂのコレクタにそれぞれ接続されている。また、この第１の出力用トランジスタ２０のコレクタは、それぞれ定電圧源ＶＣＣに接続された、各トランジスタ７ｂ，８ａ，９ｂ，１０ａ，１２ｂ，１３ａ，１５ｂ，１６ａの各コレクタに接続されている。また、この第１の出力用トランジスタ２０のエミッタは、電流源２５を介して接地されている。
【００５０】
第２の出力用トランジスタ２１は、ベース及びコレクタが、抵抗２２を介して、それぞれ定電圧源ＶＣＣに接続された、各トランジスタ７ｂ，８ａ，９ｂ，１０ａ，１２ｂ，１３ａ，１５ｂ，１６ａの各コレクタに接続されている。また、この第２の出力用トランジスタ２１のエミッタは、電流源２６を介して接地されている。
【００５１】
そして、このような４対１マルチプレクサ１は、第１の出力用トランジスタ２０のエミッタと電流源２５との接続間に出力端子２３を設けると共に、第２の出力用トランジスタ２１のエミッタと電流源２６との接続間に出力端子２４を設け、この各出力端子２３，２４を介して、上記選択制御信号Ｃ１〜Ｃ４により選択された位相の信号を取り出すようになっている。
【００５２】
［実施の形態の動作］
まず、図２に示すＶＣＯ３０は、図３（ａ）に示すような例えば４ＧＨｚの信号を形成し、これを第１の１／２分周器３１に供給する。第１の１／２分周器３１は、この４ＧＨｚの信号を１／２分周することで、図３（ｂ）に示すような２ＧＨｚの信号を形成し、これを第２の１／２分周器３２に供給する。
【００５３】
第２の１／２分周器３２は、第１の１／２分周器３１からの２ＧＨｚの信号を１／２分周し、図３（ｃ）〜（ｆ）に示すような位相がそれぞれ９０度異なる、０度，９０度，１８０度，２７０度の１ＧＨｚの信号を形成し、これらをデュアルモジュラス分周器３９の４対１マルチプレクサ１に供給する。
【００５４】
これら各位相の信号は、それぞれ図１に示す第１〜第４のＡＮＤゲート２〜５の第１の差動増幅器７，９，１２，１５の差動対となっている各トランジスタ７ａ，７ｂ，９ａ，９ｂ，１２ａ，１２ｂ，１５ａ，１５ｂのベースにそれぞれ供給される。
【００５５】
これにより、上記各トランジスタ７ａ，７ｂ，９ａ，９ｂ，１２ａ，１２ｂ，１５ａ，１５ｂのコレクタには、電圧から電流に変換された各位相の信号（電流信号）が現れることとなる。
【００５６】
制御回路部３４は、これら各位相の信号のうち、例えば位相が０度の信号を選択する場合、選択制御信号Ｃ１をハイレベルとし、他の選択制御信号Ｃ２〜Ｃ４をローレベルに制御する。
【００５７】
これにより、図１に示す第１のＡＮＤゲート２の第２の差動増幅器８の各トランジスタ８ａ，８ｂのベースに、それぞれハイレベルの選択制御信号Ｃ１が供給され、第１の差動増幅器７の各トランジスタ７ａ，７ｂのコレクタに現れている位相が０度の電流信号がワイヤードＯＲゲート６により選択され、各抵抗１９，２２により、電圧に変換され出力端子２３，２４を介して取り出されることとなる。
【００５８】
この出力端子２３，２４を介して取り出された信号は、８分周器３５により８分周され、位相比較器３７において、基準クロック発生回路３６からの基準周波数のクロックと位相が比較される。位相比較器３７は、この比較結果に応じた電圧でＶＣＯ３０を駆動する。これにより、ＶＣＯ３０から上記比較結果に応じた電圧に対応する周波数の信号が出力される。このＶＣＯ３０から出力される信号は、前述のように第１の１／２分周器３１に供給されると共に、無線通信端末装置のダウンコンバータに供給され、受信信号のダウンコンバートに用いられる。
【００５９】
〔分周比の切り替え動作〕
ここで、無線通信端末装置のＣＰＵは、分周比を切り替える際、図３（ｇ）に示すようにハイレベルの分周切り替え信号を所定時間、入力端子３８を介してデュアルモジュラス分周器３９のＮＡＮＤゲート３３に供給する。
【００６０】
ＮＡＮＤゲート３３は、ハイレベルの分周切り替え信号が供給されると、図３（ｈ）に示すように、８分周器３５からの出力がハイレベルとなったタイミングでローレベルの分周比切り替え信号を制御回路部３４に供給する。
【００６１】
制御回路部３４は、ローレベルの分周比切り替え信号が供給される毎に、選択制御信号Ｃ１→Ｃ２→Ｃ３→Ｃ４→Ｃ１→Ｃ２・・・のようにハイレベルとする選択制御信号を順次切り替えるようになっている。
【００６２】
このため、制御回路部３４は、例えばそれまで０度の位相の信号を選択するための選択制御信号Ｃ１をハイレベルとしていたとすると、上記ローレベルの分周比切り替え信号が供給されたタイミングで、図３（ｉ）に示すように選択制御信号Ｃ１をローレベルとすると共に、９０度の位相の信号を選択するための選択制御信号Ｃ２を、図３（ｊ）に示すようにハイレベルとする。
【００６３】
なお、この場合、選択制御信号Ｃ３，Ｃ４は、図３（ｋ），（ｌ）に示すようにローレベルのままである。そして、選択制御信号Ｃ３は、次にローレベルの分周比切り替え信号が制御回路部３４に供給された際に、また、選択制御信号Ｃ４は、次の次にローレベルの分周比切り替え信号が制御回路部３４に供給された際に、それぞれハイレベルに制御される。
【００６４】
次に、制御回路部３４によりハイレベルとされた、９０度の位相の信号を選択するための選択制御信号Ｃ２は、図１に示す第２のＡＮＤゲート３の第２の差動増幅器１０の差動対となるトランジスタ１０ａ，１０ｂの各ベースに供給される。これにより、上述のように当該第２のＡＮＤゲート３の第１の差動増幅器９に供給されている位相が９０度の信号がワイヤードＯＲゲート６により選択される。
【００６５】
この分周比の切り替えを行うと、この分周比の切り替えを行ったタイミングで第１のＡＮＤゲート２に供給される０度の位相の信号の立ち上がりエッジ（図３（ｃ）参照）から、該分周比の切り替えを行ったタイミングで第２のＡＮＤゲート３に供給される９０度の位相の信号の立ち下がりエッジ（図３（ｄ）参照）までの振幅を有するクロックが形成される。
【００６６】
このクロックは、図３（ｍ）に示すように５分周の信号に相当する。このため、分周比の切り替えを行ったタイミングで、図３（ｍ）に示すように４対１マルチプレクサ１から出力される信号を、４分周の信号から５分周の信号に切り替えることができる。
【００６７】
［実施の形態の効果］
以上の説明から明らかなように、当該実施の形態のＰＬＬ回路は、デュアルモジュラス分周器３９の４対１マルチプレクサ１を、選択制御信号Ｃ１及び位相が０度の信号が供給される第１のＡＮＤゲート２、選択制御信号Ｃ２及び位相が９０度の信号が供給される第２のＡＮＤゲート３、選択制御信号Ｃ３及び位相が１８０度の信号が供給される第３のＡＮＤゲート４、選択制御信号Ｃ４及び位相が２７０度の信号が供給される第４のＡＮＤゲート５をワイヤードＯＲゲート６によりワイヤード接続することで構成し、各選択制御信号Ｃ１〜Ｃ４を順次ハイレベルとすることで、所望の位相の信号を選択して分周比を切り替え制御する。このように、いわゆるワイヤードＯＲ構成とすることにより、論理回路のハードウェア規模を大幅に削減することができる。
【００６８】
また、上記各トランジスタ７ａ，７ｂ，９ａ，９ｂ，１２ａ，１２ｂ，１５ａ，１５ｂのコレクタにおいて、電圧から電流に変換された各位相の信号（電流信号）のかたちで信号処理を行うようになっているため、無理無く高速な信号処理を可能とすることができる。そして、無理無く高速な信号処理を可能とすることができるため、低消費電力で４対１マルチプレクサ１を駆動可能とすることができ、牽いては当該ＰＬＬ回路全体の低消費電力化を図ることができる。
【００６９】
また、上記各ＡＮＤゲート２〜５をワイヤードＯＲ接続する構成のため、従来のデュアルモジュラス分周器のように、バッファアンプとＡＮＤゲートの構成により問題となった帯域制限による制約を、大幅に緩和することができる。
【００７０】
さらに、当該ＰＬＬ回路は、上記ＶＣＯ３０〜位相比較器３７を１チップに集積化しているため、寄生容量が少ない状態で該ＶＣＯ３０〜位相比較器３７を接続することができ、出力の周波数特性の劣化を防止することができる。このため、当該ＰＬＬ回路を無理無く駆動することができ、さらなる低消費電力化を図ることができる。
【００７１】
特に、当該ＰＬＬ回路を携帯電話機等の有限な電源を備えた機器に設ける場合、前述のように低消費電力化を図ることができることから、上記電源の節約に大きく貢献することができる。
【００７２】
なお、上述の実施の形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、該実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論であることを付け加えておく。
【００７３】
【発明の効果】
本発明は、各選択制御信号及び各位相の信号の論理積の電流信号を出力する第１〜第４のＡＮＤゲートを、各ＡＮＤゲートの出力の論理和を出力するワイヤードＯＲゲートでワイヤード接続することで、動作速度の高速化、及び低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態となるＰＬＬ回路のデュアルモジュラス分周器に設けられている４対１マルチプレクサの回路図である。
【図２】上記第１の実施の形態のＰＬＬ回路のブロック図である。
【図３】上記４対１マルチプレクサにおける分周比の切り替え制御動作を説明するためのタイムチャートである。
【図４】従来のデュアルモジュラス分周回路のブロック図である。
【図５】従来のデュアルモジュラス分周回路に設けられているデュアルモジュラス分周器の回路図である。
【図６】従来の４対１マルチプレクサを用いたデュアルモジュラス分周器のブロック図である。
【図７】従来の４対１マルチプレクサの回路図である。
【図８】従来の４対１マルチプレクサに設けられているバッファアンプの回路図である。
【符号の説明】
１…４対１マルチプレクサ、２…第１のＡＮＤゲート、３…第２のＡＮＤゲート、４…第３のＡＮＤゲート、５…第４のＡＮＤゲート、６…ワイヤードＯＲゲート、７…第１のＡＮＤゲートの第１の差動増幅器、８…第１のＡＮＤゲートの第２の差動増幅器、９…第２のＡＮＤゲートの第１の差動増幅器、１０…第２のＡＮＤゲートの第２の差動増幅器、１１…電流源、１２…第３のＡＮＤゲートの第１の差動増幅器、１３…第３のＡＮＤゲートの第２の差動増幅器、１４…電流源、１５…第４のＡＮＤゲートの第１の差動増幅器、１６…第４のＡＮＤゲートの第２の差動増幅器、１７…電流源、１９…抵抗、２０…第１の出力用トランジスタ、２１…第２の出力用トランジスタ、２３…出力端子、２４…出力端子、２５…電流源、２６…電流源、２７…電流源、３０…電圧可変型発振器（ＶＣＯ）、３１…第１の１／２分周器、３２…第２の１／２分周器、３３…ＮＡＮＤゲート、３４…制御回路部、３５…８分周器、３６…基準クロック発生回路、３７…位相比較器、３８…分周比切り替え信号の入力端子、３９…デュアルモジュラス分周器
Claims (4)
- 位相が０度の信号を選択するための第１の選択制御信号及び上記位相が０度の信号の論理積値を電流信号として出力する第１のＡＮＤゲートと、
位相が９０度の信号を選択するための第２の選択制御信号及び上記位相が９０度の信号の論理積値を電流信号として出力する第２のＡＮＤゲートと、
位相が１８０度の信号を選択するための第３の選択制御信号及び上記位相が１８０度の信号の論理積値を電流信号として出力する第３のＡＮＤゲートと、
位相が２７０度の信号を選択するための第４の選択制御信号及び上記位相が２７０度の信号の論理積値を電流信号として出力する第４のＡＮＤゲートと、
上記各ＡＮＤゲートからの出力の論理和を出力するワイヤードＯＲゲートと、
上記第１〜第４の選択制御信号を制御して、上記いずれかの位相の信号の選択制御を行う選択制御手段と
を有する可変分周回路。 - 上記各ＡＮＤゲートは、上記選択制御信号が供給される差動増幅器と、上記位相の信号が供給される差動増幅器とを有し、該各差動増幅器のコレクタを上記ワイヤードＯＲゲートにそれぞれ接続することで構成されていること
を特徴とする請求項１記載の可変分周回路。 - 発振手段から供給される信号に基づいて、位相が０度，９０度，１８０度及び２７０度の信号を形成する位相差信号形成手段と、
位相が０度の信号を選択するための第１の選択制御信号及び上記位相が０度の信号の論理積値を電流信号として出力する第１のＡＮＤゲートと、位相が９０度の信号を選択するための第２の選択制御信号及び上記位相が９０度の信号の論理積値を電流信号として出力する第２のＡＮＤゲートと、位相が１８０度の信号を選択するための第３の選択制御信号及び上記位相が１８０度の信号の論理積値を電流信号として出力する第３のＡＮＤゲートと、位相が２７０度の信号を選択するための第４の選択制御信号及び上記位相が２７０度の信号の論理積値を電流信号として出力する第４のＡＮＤゲートと、上記各ＡＮＤゲートからの出力の論理和を出力するワイヤードＯＲゲートと、上記第１〜第４の選択制御信号を制御して、上記いずれかの位相の信号の選択制御を行う選択制御手段とを備えた可変分周手段と、
基準となる周波数の基準信号を発生する基準信号発生手段と、
上記基準信号発生手段からの基準信号、及び上記可変分周手段からの信号の位相差を検出し、この位相差に基づいて上記発振手段を発振駆動する位相比較手段と
を有するＰＬＬ回路。 - 上記発振手段、位相差信号形成手段、可変分周手段、基準信号発生手段、及び位相比較手段は、１チップに集積化されていること
を特徴とする請求項３記載のＰＬＬ回路。
Priority Applications (1)
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|---|---|---|---|
| JP2002369465A JP2004201169A (ja) | 2002-12-20 | 2002-12-20 | 可変分周回路及びｐｌｌ回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2002369465A JP2004201169A (ja) | 2002-12-20 | 2002-12-20 | 可変分周回路及びｐｌｌ回路 |
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|---|---|---|---|
| JP2002369465A Pending JP2004201169A (ja) | 2002-12-20 | 2002-12-20 | 可変分周回路及びｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004201169A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006522527A (ja) * | 2003-03-19 | 2006-09-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 直交クロック分周器 |
| US7965808B2 (en) | 2008-08-06 | 2011-06-21 | Fujitsu Limited | Frequency dividing device |
| JP2017512446A (ja) * | 2014-03-12 | 2017-05-18 | ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ | 周波数シンセサイザ |
-
2002
- 2002-12-20 JP JP2002369465A patent/JP2004201169A/ja active Pending
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