JP2004221128A

JP2004221128A - 可変容量素子

Info

Publication number: JP2004221128A
Application number: JP2003003437A
Authority: JP
Inventors: Masanobu Nomura; 雅信野村
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2003-01-09
Filing date: 2003-01-09
Publication date: 2004-08-05

Abstract

【課題】初期容量値及び容量変化率を高精度に制御できるとともに、容量変化率が大きく、信頼性の高い電圧駆動型可変容量素子を提供すること。
【解決手段】可変容量素子が、親基板の表面に形成された下部電極と、前記親基板上に直接または絶縁体を介して設けられた圧電体基板と、前記圧電体基板が薄層状に加工されてなる圧電体薄層部と、前記圧電体薄層部の前記親基板側の面に前記下部電極の一部と対向するように形成される上部電極と、前記圧電体薄層部の前記親基板側の面に形成される櫛型電極を有し、前記櫛型電極への電圧入力時に前記圧電体薄層部に逆圧電効果による歪みが生じ、前記歪みにより前記上部電極と前記下部電極間の距離が変動することにより前記両電極間に出力される静電容量が変動することを特徴とする可変容量素子。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、外部からの入力電圧の制御により所望の容量値が出力される可変容量素子に関する。
【０００２】
【従来の技術】
高周波デバイス用途の可変容量素子として、圧電体からなる支持梁の表面に形成された一方の電極を逆圧電効果により移動させ、他方の電極との間隔を変更して、前記両電極間の静電容量を可変する素子が提案されている。
【０００３】
このような技術の例として、特開平７−３３５４９１号公報に示される可変容量素子がある。図１２に、前記可変容量素子の断面図を示す。
【０００４】
図１２に示すように、可変容量素子１０１において、親基板１０２の上面に下部電極１０３及びギャップ調整材１０４が形成される。前記ギャップ調整材１０４の上部には、ギャップ調整材１０４側から順に、上部電極１０５、絶縁体１０６、第一圧電電極１０７、圧電体１０８及び第二圧電電極１０９が、各々の一端側が前記下部電極１０３上に突出するように設けられ、前記ギャップ調整材１０４とともに支持梁１１０を構成する。前記下部電極１０３と前記上部電極１０５の一部は空気層を介して対向している。
【０００５】
上述した可変容量素子１０１の第一圧電電極１０７と第二圧電電極１０９の間には、圧電体１０８の抗電圧以上の電圧があらかじめ印加されることにより分極処理が施される。前記分極処理がなされた状態において、第一圧電電極１０７と第二圧電電極１０９間に前記抗電圧以下の電圧が印加されることにより、圧電体１０８がその厚み方向と垂直な方向、すなわち長手方向に伸び縮みする。このように圧電体１０８の長手方向に伸び縮みする現象は、主として圧電定数ｄ_３１に基づく逆圧電効果（横効果）によるものである。つまり、分極方向と印加電界の方向が同じである場合に、印加電界の方向と垂直な方向に歪みが生じる効果である。圧電体１０８が長手方向に伸びる場合、上部電極１０５及び絶縁体１０６の弾性的な制約力により、第一圧電電極１０７側の方が第二圧電電極１０９側に比べて伸びが小さくなるため、支持梁１１０が下方に湾曲する。それに伴い、上部電極１０５と下部電極１０３の間隔が減少し、可変容量素子１０１の容量が増加する。このようにして、外部からの入力電圧の制御により所望の容量値が出力される可変容量素子が実現される。
【０００６】
このような可変容量素子１０１は、例えば以下の方法により製造される。シリコンよりなる親基板１０２にフォトリソグラフィー、イオン注入技術によりホウ素やリン等を注入して下部電極１０３が形成される。次に、親基板１０２上にＣＶＤ技術によりＰＳＧよりなるギャップ調整材１０４と、ｎ＋ポリシリコンよりなる上部電極１０５と、ＳｉＯ２よりなる絶縁体１０６が順に形成される。次に、前記絶縁体１０６上に、スパッタ技術によりＣｒよりなる第一圧電電極１０７と、ＰＺＴ（チタン酸ジルコン酸鉛）よりなる圧電体１０８と、Ｃｒよりなる第二圧電電極１０９が順に形成される。次に、フォトリソグラフィー、ウェットエッチング技術により、第二圧電電極１０９、圧電体１０８、第一圧電電極１０７、絶縁体１０６及び上部電極１０５を順次所定のパターンにエッチング形成する。そして、ＰＳＧよりなるギャップ調整材１０４がエッチングにより所定部分まで除去され、可変容量素子１０１が得られる。
【０００７】
【特許文献１】
特開平７−３３５４９１号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来の可変容量素子１０１においては、支持梁１１０はギャップ調整材１０４、上部電極１０５、絶縁体１０６、第一圧電電極１０７、圧電体１０８及び第二圧電電極１０９の計６層の積層膜から構成されることとなり、各々の膜はその成膜手法等に起因する異なる大きさの内部応力を有する。これらの内部応力により支持梁１１０には反りが生じる。そのため、支持梁１１０に形成された上部電極１０５と親基板１０２に形成された下部電極１０３との間隔を所望の値に制御できず、可変容量素子１０１の初期状態の容量を所望の値に制御できないという問題点があった。また、電圧が入力されたときの支持梁１１０の変位量も所望の値に制御することができず、所望の入力電圧−出力容量変化率を得ることができないという問題があった。
【０００９】
また、従来の可変容量素子では、支持梁１１０を構成する圧電体１０８はスパッタ等の手法により堆積された圧電体薄膜より構成される。このため、バルクの圧電体に比べて圧電性能が劣り、支持梁１１０の変位量が小さくなり、容量変化率を大きくすることができない問題があった。
【００１０】
上述した問題を解決するため、本発明は、初期容量値及び容量変化率を高精度に制御できるとともに、容量変化率が大きく、信頼性の高い電圧駆動型の可変容量素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明の可変容量素子は、親基板の表面に形成された下部電極と、前記親基板上に直接または絶縁体を介して設けられた圧電体基板と、前記圧電体基板を上面から見たときに少なくとも前記下部電極の一部を含む領域が薄層状に加工されてなる圧電体薄層部と、前記圧電体薄層部の前記親基板側の面に前記下部電極の一部と対向するように形成される上部電極と、前記圧電体薄層部の前記親基板側の面に形成される櫛型電極を有し、前記櫛型電極への電圧入力時に生じる前記圧電体薄層部の歪みによる前記上部電極と前記下部電極間の距離の変動に伴い前記両電極間の静電容量を変化させてなることを特徴とする。
【００１２】
このように圧電体薄層部が圧電体基板の加工により形成されるため、圧電体薄層部の内部応力が抑えられる。また、櫛型電極は導体層が圧電体薄層部の長手方向に分割して形成されることにより内部応力の発生が抑えられるため、前記櫛型電極から圧電体薄層部に及ぼされる応力が抑えられる。これらにより、初期状態の圧電体薄層部の反りが抑制されるため、上部電極と下部電極の間隔の制御が容易となり、所望の初期容量値を精度良く得ることができる。また、前記櫛型電極への入力電圧の変化量に対する圧電体薄層部の変位変化量の制御が容易となり、所望の入力電圧−出力容量変化率を精度良く得ることができる。
【００１３】
また、前記可変容量素子の前記櫛型電極及び前記上部電極は、圧縮応力を有する電極膜と引っ張り応力を有する電極膜が積層されることにより電極全体の内部応力が打ち消されたものであることを特徴とする。
【００１４】
このような構成とすることで、初期状態の圧電体薄層部の反りが抑制されるため、可変容量素子の初期容量値及び入力電圧−出力容量変化率をより高精度に制御することができる。
【００１５】
また、前記可変容量素子において、前記圧電体基板及び前記圧電体薄層部は単結晶よりなることを特徴とする。
【００１６】
このような構成とすることで、圧電体が結晶粒界を有する多結晶体である場合に比べ圧電体薄層部の繰り返し駆動に伴う変位量の劣化が抑えられる。このため、繰り返し駆動に伴う可変容量値の変動が抑えられ、素子の信頼性が向上する。
【００１７】
【発明の実施の形態】
以下、本発明について実施の形態に基づき詳細に説明する。
（１）第一の実施形態
図１に、本発明の第一の実施形態による可変容量素子の上面図を示す。また、図２に前記可変容量素子の切断面Ａによる断面図を示す。また、図３に前記可変容量素子の切断面Ｂによる断面図を示す。
【００１８】
図に示すように、可変容量素子１の親基板１１の上面に、下部電極８ａ、８ｂ及びギャップ調整材９が形成される。また、前記ギャップ調整材９の上面には、親基板１１の上面をほぼ覆うように圧電体基板４が形成される。前記圧電体基板４の少なくとも一部は加工により薄くされ、圧電体薄層部５とされる。ここで、前記圧電体薄層部５は上方向から見て前記下部電極８ａ、８ｂの少なくとも一部と重なりを有するように形成される。前記圧電体薄層部５の下面には、前記下部電極８ａ、８ｂの一部と対向するように上部電極６が形成されるとともに、前記上部電極６より圧電体薄層部５の付け根に近い側の領域に櫛型電極７が形成される。前記櫛型電極７は、図４または図６に示すように複数電極指を有する第一の櫛型電極７ａ及び第二の櫛型電極７ｂよりなる。また、前記圧電体基板４上に、前記櫛型電極７ａ、７ｂとそれぞれ接続するように取り出し電極用パッド１０が形成される。
【００１９】
上述した可変容量素子１において、上部電極６と下部電極８ａまたは８ｂは空気層を誘電体とした容量素子を形成する。また、前記容量素子の容量は、上部電極６と下部電極８ａ間の容量及び上部電極６と下部電極８ｂ間の容量の合成容量であり、下部電極８ａ，８ｂより出力される。
【００２０】
次に、可変容量素子１の容量が制御される原理を説明する。可変容量素子１の櫛型電極７ａと櫛型電極７ｂの間に、圧電体薄層部５の抗電圧以上の電圧が印加され、圧電体薄層部５に分極処理が施される。図４に、前記分極処理における前記圧電体薄層部５への電圧印加の様子を示す。圧電体薄層部５の内部には電界の方向１３に示す方向の電界が印加されて分極処理される。分極処理が完了した状態において、櫛型電極７ａと７ｂ間に圧電体薄層部５の抗電圧以下の電圧を印加すると、前記圧電体薄層部５の電界の方向１３に示す方向に沿って、圧電定数ｄ_３３に基づく歪み（ｄ_３３歪み、縦効果歪み）が発生する。ここで、櫛型電極７ａと７ｂの隣り合う電極指間の領域で、前記ｄ_３３歪みは主として圧電体薄層部５の長手方向に生じる。電界の強度は圧電体薄層部の下面（櫛型電極７の形成面）に近いほど強く、上面に近づくにほど弱くなるため、前記ｄ_３３歪みは圧電体薄層部５の厚み方向に沿って分布が生じる。したがって、前記ｄ_３３歪みが圧電体薄層部５の伸びる方向に発生する場合には、圧電体薄層部５は下に凸、すなわち前記上部電極６が前記下部電極８ａ、８ｂから離れる方向に湾曲し、前記歪みが圧電体薄層部５の縮まる方向に発生する場合には、前記圧電体薄層部は上に凸、すなわち前記上部電極６が前記下部電極８ａ、８ｂに近づく方向に湾曲する。そして、櫛型電極７ａと７ｂ間に入力される電圧が変動すると、上部電極６と下部電極８ａ、８ｂの間隔が変動して両電極間の容量が変動する。このようにして、櫛型電極７ａ、７ｂ間へ入力される電圧により下部電極８ａ、８ｂ間に出力される容量値が制御される。
【００２１】
次に、本発明の第一の実施形態による可変容量素子の製造方法について、図５〜図８に基づき説明する。
【００２２】
まず、前記可変容量素子を構成する第一の部材の製造方法を図５により説明する。鏡面研磨されたＰＺＴ（チタン酸ジルコン酸鉛）よりなる圧電体基板４に、リフトオフ法によりＡｌよりなる上部電極６、櫛型電極７及び取り出し電極用パッド１０（図示せず）が形成される（ａ）。ここで、前記上部電極６及び櫛型電極７は、内部応力が小さく、かつ抵抗率の小さい電極膜から構成されることが望ましい。
【００２３】
次に、メタルマスク法により、Ｃｕ／Ｔｉよりなるギャップ調整材９が形成される（ｂ）。次に、圧電体基板４の上面（上部電極６及び櫛型電極７が形成されていない方の面）の所定部が、メタルマスクを介しサンドブラストにより所定の深さまで除去される。その後、サンドブラストにより形成された凹凸部がイオンミリングにより平坦化され、所定の深さまで加工される。このようにして、圧電体基板４に薄層部が形成される（ｃ）。さらに、圧電体基板４の薄層部の所定部がイオンミリング、又はリアクティブイオンエッチングにより加工、貫通されることによりＰＺＴよりなる圧電体薄層部５が形成され、第一の部材２が得られる（ｄ）。第一の部材２の上面図を図６に示す。
【００２４】
次に、前記可変容量素子を構成する第二の部材３の製造方法を図７により説明する。まず、Ｓｉ単結晶よりなる親基板１１に、リフトオフ法を用いてＡｕ／Ｔｉよりなる下部電極８ａ、８ｂを形成する。次にメタルマスク法を用いて、Ｃｕ／Ｔｉよりなる取り出し電極１２を形成する。このようにして第二の部材３が作製される。第二の部材３の上面図を図７に示す。
【００２５】
最後に、前記第一の部材２の上部電極６が形成された面と、前記第二の部材３の下部電極８ａ、８ｂが形成された面が向かい合わされ、加熱及び加圧により接合され、可変容量素子１が得られる。その際、第一の部材２の櫛型電極７ａ、７ｂからそれぞれ引き出された取り出し電極用パッド部１０ａ、１０ｂ（図６参照）と、第二の部材３の引き出し用電極１２（図７参照）が電気的に接続される。
【００２６】
なお、本実施形態においては、圧電体薄層部５を片持ち梁としたが、前記圧電体薄層部を２ヶ所で支持した両持ち梁としてもよい。
【００２７】
また、上述の可変容量素子１において、高い入力電圧−出力容量変化率を得るためには圧電体薄層部５の変位量が大きいことが必要であり、そのため圧電体の厚みは加工性、強度信頼性の点から許容される範囲において薄いことが好ましい。
【００２８】
また、上述の可変容量素子１を高周波下で使用する場合、電極部の抵抗による損失を低減するために上部電極６及び下部電極８ａ、８ｂの厚みは厚いことが好ましく、０．２μｍ以上であることが好ましい。
【００２９】
また、前記ギャップ調整材９の厚みは、上部電極６の厚みと、下部電極８ａ、８ｂの厚みと、上部電極６と下部電極８ａ、８ｂ間の空気層厚みの和である。ここで、前記空気層厚みは目標とする容量値に基づいて設定される。
【００３０】
このようにして得られた可変容量素子１は、圧電体薄層部５が圧電体基板４の加工により形成されるため内部応力が生じない。また、前記櫛型電極７は圧電体薄層部５の長手方向に分割して形成されるため、圧電体薄層部５に加わる応力が緩和される。このようにして圧電体薄層部５に生じる応力が抑制されることにより、初期状態の圧電体薄層部５の反りが抑制される。このため、前記上部電極６と前記下部電極８ａ、８ｂの間隔の制御が容易となり、所望の初期容量値を精度良く得ることができるという効果を有する。また、前記櫛型電極７への入力電圧の変化量に対する圧電体薄層部５の変位変化量の制御が容易となり、所望の入力電圧−出力容量変化率を精度良く得ることができるという効果を有する。
【００３１】
また、圧電体薄層部５は、バルクの圧電体基板４が加工されることにより作製されるため、スパッタ等の手法で堆積されて形成した圧電体に比べて、圧電性能が大きい。また、上記構成においては、櫛型電極７の形状から圧電定数ｄ_３３に基づく歪み（縦効果）が利用されるが、一般に圧電材料においてｄ_３３はｄ_３１の２倍以上の値をもつため、従来のｄ_３１に基づく歪み（横効果）を利用する場合に比べて圧電体薄層部５の変位量が大きくなり、入力電圧−出力容量変化率を向上させることが可能である。
【００３２】
なお、上述の可変容量素子１において、櫛型電極７ａ、７ｂの各電極指の線幅をｌ、隣り合う電極指間の間隔をｓとすると、ｓ／ｌは可能な限り大きいことが好ましい。また、前記櫛型電極７ａ、７ｂの、隣り合う電極指が対向する部分の長さｇは、前記圧電体薄層５の奥行き長さｗに可能な限り近いことが好ましい。以上のような構成とすることで、圧電体薄層部５においてｄ_３３歪みが発生する領域を広くとることができる。このため、圧電体薄層部５の変位量が向上し、可変容量素子１の容量変化率が向上する。
（２）第二の実施形態
本発明の第二の実施形態による可変容量素子は、その基本構成及び動作原理は第一の実施形態による可変容量素子と同様であるが、圧電体薄層部に形成される櫛型電極及び上部電極が、圧縮応力を有する電極膜と引っ張り応力を有する電極膜が積層されたものである点が第一の実施形態と異なる。
【００３３】
図９に、本発明の第二の実施形態による可変容量素子における、櫛型電極と上部電極の構成を示す。上部電極２６は、圧電体薄層部２５上に形成されるＡｌよりなる第一層の上部電極膜２６ａと、前記第一層の上部電極膜２６ａの上に形成されるＣｕよりなる第二層の上部電極膜２６ｂと、前記第二層の上部電極膜２６ｂの上に形成されるＡｌよりなる第三層の上部電極膜２６ｃの３層よりなる。また、櫛型電極２７は、圧電体薄層部２５上に形成されるＡｌよりなる第一層の櫛型電極膜２７ａと、前記第一層の上部電極膜２７ａの上に形成されるＣｕよりなる第二層の櫛型電極膜２７ｂと、前記第二層の上部電極膜２７ｂの上に形成されるＡｌよりなる第三層の櫛型電極膜２７ｃの３層よりなる。
【００３４】
前記上部電極２６及び前記櫛型電極２７を構成する各電極膜はいずれも電子ビーム蒸着を用いてリフトオフ法で形成される。このとき、Ａｌ薄膜は圧縮応力を有し、Ｃｕ薄膜は引っ張り応力を有する。
【００３５】
上述のようにＡｌ／Ｃｕ／Ａｌの３層が積層された状態で内部応力が打ち消されるようにするため、第一層の上部電極膜２６ａと第一層の櫛型電極膜２７ａの厚みをＸ、第二層の上部電極膜２６ｂと第二層の櫛型電極膜２７ｂの厚みをＹ、第三層の上部電極膜２６ｃと第三層の櫛型電極膜２７ｃの厚みをＺとし、Ａｌ薄膜の内部応力の絶対値をσ_Ａｌ、Ｃｕ薄膜の内部応力の絶対値をσ_Ｃｕとしたとき、
Ｘ＝Ｚ
Ｙ×σ_Ｃｕ＝２×Ｘ×σ_Ａｌ
となるようにＸ、Ｙ、Ｚが設定される。
【００３６】
このような構成とすることにより、電極全体の内部応力が打ち消されるため、初期状態の圧電体薄層部２５の反りが抑制される。このため、上部電極と下部電極の間隔の制御が容易となり、所望の初期容量値を精度良く得ることができるという効果を有する。また、前記櫛型電極２７への入力電圧の変化量に対する圧電体薄層部２５の変位変化量の制御が容易となり、所望の入力電圧−出力容量変化率を精度良く得ることができるという効果を有する。
【００３７】
なお、本実施形態における櫛型電極及び上部電極は、圧縮応力を有する電極膜と引っ張り応力を有する電極膜の積層により全体の応力が打ち消されるのであれば、上述した３層以外の構造であってもよい。また、上述の材料以外のものが使用されてもよい。
（３）第三の実施形態
本発明の第三の実施形態による可変容量素子は、その基本構成及び動作原理は第一の実施形態による可変容量素子と同様であるが、圧電体基板がＬｉＮｂＯ_３単結晶よりなる点で第一の実施形態と異なる。
【００３８】
以下、本発明の第一の実施形態による可変容量素子の製造方法について説明する。
【００３９】
図１０に、第三の実施形態による可変容量素子を構成する第一の部材の製造工程を示す。まず、圧電体基板４４に、リフトオフ法によりＡｌよりなる上部電極４６、櫛型電極４７及び取り出し電極用パッド５０（図示せず）が形成される（ａ）。ここで、前記圧電体基板４４として、ｚ軸が基板面内にあるｘ板又はｙ板などのＬｉＮｂＯ３単結晶基板が用いられる。また、前記上部電極４６等の形成は圧電体基板４４のｚ軸方向に沿うように行われる。
【００４０】
次に、メタルマスク法により、Ｃｕ／Ｔｉよりなるギャップ調整材４９が形成される（ｂ）。次に、圧電体基板４４の上面（上部電極４６及び櫛型電極４７が形成されていない方の面）の所定部が、ＫｒＦエキシマレーザーにより所定の深さまで除去される。その後、圧電体基板４４の上部電極４６等が形成されている方の面がレジストにより保護され、ＫｒＦエキシマレーザー加工によるＬｉＮｂＯ３圧電体の変質部がフッ酸と硝酸の混合溶液にてエッチング除去される。このようにして、圧電体基板４４に薄層部が形成される（ｃ）。さらに、圧電体基板４４の薄層部の所定部がＫｒＦエキシマレーザー、又はイオンミリングにより加工、貫通され、ＬｉＮｂＯ_３よりなる圧電体薄層部４５が形成され、第一の部材４２が得られる（ｄ）。第一の部材４２の上面図を図１１に示す。
【００４１】
このようにして得られた第一の部材４２と、図７及び図８に示す第二の部材３が加熱及び加圧により接合され、本実施形態の可変容量素子が得られる。
【００４２】
なお、上述の実施形態では単結晶基板としてＬｉＮｂＯ_３が用いられるが、ＬｉＴａＯ_３、ＫＮｂＯ_３等の圧電性を有する他の単結晶基板が用いられてもよい。
【００４３】
上述の可変容量素子は圧電体基板４４及び圧電体薄層部４５が単結晶よりなるため、支持材が結晶粒界の存在する多結晶体である場合に比べて材料的に安定であり、圧電体薄層部の繰り返し駆動に伴う変位量の劣化を抑えることができる。このため、繰り返し駆動に伴う可変容量値の変動が抑えされるため、素子の信頼性が向上すると言う効果を有する。
【００４４】
【発明の効果】
以上説明してきたように、本発明の可変容量素子は、圧電体薄層部が圧電体基板の加工により形成されるため、圧電体薄層部の内部応力が抑えられる。また、櫛型電極は導体層が圧電体薄層部の長手方向に分割して形成されることにより内部応力が抑えられ、櫛型電極から圧電体薄層部に加わる応力が抑えられる。これらにより、初期状態の圧電体薄層部の反りが抑制されるため、上部電極と下部電極の間隔の制御が容易となり、所望の初期容量値を精度良く得ることができるという効果を有する。また、前記櫛型電極への入力電圧の変化量に対する圧電体薄層部の変位変化量の制御が容易となり、所望の入力電圧−出力容量変化率を精度良く得ることができるという効果も有する。
【００４５】
また、前記圧電体薄層部がバルクの圧電体基板の加工により作製された場合、スパッタ等の方法により形成された圧電体薄膜に比べて圧電性能が向上する。また、櫛型電極をｄ_３３歪み（縦効果）が利用できる形状とすることにより、ｄ_３１歪み（横効果）を利用する場合に比べて圧電体薄層部の変位量が向上するため、入力電圧−出力容量変化率が向上する。
【００４６】
また、前記可変容量素子の櫛型電極及び上部電極が、圧縮応力を有する電極膜と引っ張り応力を有する電極膜が積層されることより電極全体の内部応力が打ち消されたものとされることで、初期状態の圧電体薄層部の反りが抑制される。これにより、所望の初期容量値及び入力電圧−出力容量変化率が精度良く得られるという効果を有する。
【００４７】
また、前記可変容量素子の圧電体基板及び圧電体薄層部が単結晶よりなることにより、多結晶体よりなる場合に比べて圧電体薄層部の繰り返し駆動に伴う変位量の劣化が抑えられる。このため、圧電体薄層部の繰り返し駆動に伴う可変容量値の変動が抑えされるため、素子の信頼性が向上すると言う効果を有する。
【図面の簡単な説明】
【図１】第一の実施形態による可変容量素子の構成を説明する上面図
【図２】図１の切断面Ａ−Ａ’による断面図
【図３】図１の切断面Ｂ−Ｂ’による断面図
【図４】図２における梁部の拡大図
【図５】第一の実施形態による可変容量素子を構成する第一の部材の製造工程図
【図６】第一の実施形態による可変容量素子を構成する第一の部材の上面図
【図７】第一の実施形態による可変容量素子を構成する第二の部材の上面図
【図８】図７の切断面Ｃ−Ｃ’による断面図
【図９】第二の実施形態による可変容量素子の櫛型電極と上部電極の構成を説明する断面図
【図１０】第三の実施形態による可変容量素子を構成する第一の部材の製造工程図
【図１１】第三の実施形態による可変容量素子を構成する第一の部材の上面図
【図１２】従来の可変容量素子の構成を説明する断面図
【符号の説明】
１、４１可変容量素子
２、４２第一の部材３第二の部材
４、４４圧電体基板５、２５、４５圧電体薄層部
６、２６、４６上部電極７、２７、４７櫛型電極
７ａ、４７ａ第一の櫛型電極７ｂ、４７ｂ第二の櫛型電極
８ａ、８ｂ下部電極９、４９ギャップ調整材
１０ａ，１０ｂ、５０ａ、５０ｂ取り出し用電極パッド
１１、５１親基板１２取り出し電極
１３電界の方向
２６ａ第一層の上部電極膜２６ｂ第二層の上部電極膜
２６ｃ第三層の上部電極膜
２７ａ第一層の櫛型電極膜２７ｂ第二層の櫛型電極膜
２７ｃ第三層の櫛型電極膜
１０１可変容量素子１０２親基板
１０３下部電極１０４ギャップ調整材
１０５上部電極１０６絶縁体
１０７第一圧電電極１０８圧電体
１０９第二圧電電極１１０支持梁

Claims

親基板上に形成された下部電極と、前記親基板上に直接または絶縁体を介して設けられた圧電体基板と、前記圧電体基板の少なくとも前記下部電極に対向する部分を含む領域が薄層状に加工されてなる圧電体薄層部と、前記圧電体薄層部の前記親基板側の面に前記下部電極の一部と対向するように形成される上部電極と、前記圧電体薄層部の前記親基板側の面に形成される櫛型電極を有し、前記櫛型電極への電圧入力時に生じる前記圧電体薄層部の歪みによる前記上部電極と前記下部電極間の距離の変動に伴い前記両電極間の静電容量を変化させてなることを特徴とする可変容量素子。
前記櫛型電極及び前記上部電極は、圧縮応力を有する電極膜と引っ張り応力を有する電極膜が積層されることにより電極全体の内部応力が打ち消されたものであることを特徴とする、請求項１に記載の可変容量素子。
前記圧電体基板及び前記圧電体薄層部は単結晶よりなることを特徴とする、請求項１または請求項２に記載の可変容量素子。