JP2004221448A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】電荷蓄積層を構成する窒化珪素膜の電荷保持特性を向上させることができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】ＭＮＯＳメモリまたはＭＯＮＯＳメモリ等の不揮発性メモリの電荷蓄積層４としてＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下の窒化珪素膜を用いることにより、データ保持特性の改善を図る。この窒化珪素膜を形成するために、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとしたＬＰＣＶＤ法を好適に用いることができる。
【選択図】図１
【解決手段】ＭＮＯＳメモリまたはＭＯＮＯＳメモリ等の不揮発性メモリの電荷蓄積層４としてＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下の窒化珪素膜を用いることにより、データ保持特性の改善を図る。この窒化珪素膜を形成するために、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとしたＬＰＣＶＤ法を好適に用いることができる。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、フラッシュメモリあるいはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ） に代表される不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 、またはＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 不揮発性メモリにおける情報の保持は、電荷を窒化珪素膜に蓄積することとにより行われている。
【０００３】
この不揮発性メモリの電荷蓄積層に用いる窒化珪素膜は、従来はモノシラン（ＳｉＨ４ ）またはジクロルシラン（ＳｉＨ２ Ｃｌ２ ）と、アンモニア（ＮＨ３ ）を原料ガスとして用いていた（特許文献１参照）。また、電荷蓄積層上のトップ誘電体層と称される誘電体層には、電荷蓄積層である窒化珪素膜を酸化することにより形成された二酸化珪素膜を用いていた。
【０００４】
【特許文献１】
特開２００２−２０３９１７号公報
【０００５】
【発明が解決しようとする課題】
ジクロルシランやモノシランを原料として窒化珪素膜を成膜する場合、窒化珪素膜中に１×１０２０ｃｍ−３以上のＳｉ−Ｈ結合が含まれる。窒化珪素膜形成後の熱工程により、Ｓｉ−Ｈ結合の水素（Ｈ）が脱離することによって形成されたＳｉのダングリングボンドは浅い準位を形成すると考えられている。
【０００６】
蓄積された電荷は浅い準位を介して容易に窒化珪素膜から脱離することが可能になる。実際に成膜直後の窒化珪素中のＳｉ−Ｈ結合密度が高いほどＭＮＯＳメモリあるいはＭＯＮＯＳメモリの保持特性は劣ることとなる。
【０００７】
また、トップ誘電体層と称される誘電体層を電荷蓄積層である窒化珪素膜を酸化することにより形成しようとすると、その酸化工程により窒化珪素膜中のＳｉ−Ｈ結合からのＨ基の脱離が促進される。その結果、形成された浅い準位により、メモリの保持特性は劣化してしまう。このようにメモリの電荷保持特性が劣化してしまうと、高速アクセスを達成することができない。
【０００８】
本発明は上記の事情に鑑みてなされたものであり、その目的は、電荷蓄積層を構成する窒化珪素層の電荷保持特性を向上させることができる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の不揮発性半導体記憶装置は、半導体基板の活性領域上に形成された第１の誘電体層と、前記第１の誘電体層上に形成され、窒化珪素層を含む電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成され、ソースあるいはドレインとなる２つの半導体領域とを有し、前記窒化珪素層のＳｉ−Ｈ結合密度が、１×１０１９ｃｍ−３以下に規定されている。
【００１０】
前記電荷蓄積層と前記ゲート電極との間に形成された第２の誘電体層をさらに有する。
【００１１】
上記の本発明の不揮発性半導体記憶装置では、電荷蓄積層となる窒化珪素層のＳｉ−Ｈ結合密度を、１×１０１９ｃｍ−３以下と低く規定している。
Ｓｉ−Ｈ結合におけるＨ基が脱離すると浅い準位が形成される。浅い準位が電荷蓄積層中に形成されると、蓄積された電荷は浅い準位を介して電荷蓄積層中から脱離することが可能となる。
本発明では、電荷蓄積層となる窒化珪素層自体のＳｉ−Ｈ結合密度を１×１０１９ｃｍ−３以下と低く規定することにより、Ｈ基が脱離することによる浅い準位の形成が抑制される。
【００１２】
さらに、上記の目的を達成するため、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板の活性領域上に第１の誘電体層を形成する工程と、前記第１の誘電体層上に、成膜直後のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下となるように窒化珪素層を成膜して電荷蓄積層を形成する工程と、前記電荷蓄積層上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に、ソースあるいはドレインとなる２つの半導体領域を形成する工程とを有する。
【００１３】
前記電荷蓄積層を形成する工程において、四塩化珪素とアンモニアを原料ガスとして前記窒化珪素層を成膜する。
【００１４】
前記電荷蓄積層を形成する工程の後、前記ゲート電極を形成する工程の前に、前記電荷蓄積層上に第２の誘電体層を形成する工程をさらに有し、前記ゲート電極を形成する工程において、前記第２の誘電体層上に前記ゲート電極を形成する。
【００１５】
前記第２の誘電体層を形成する工程において、ジクロルシランまたは四塩化珪素と、一酸化二窒素を原料とした減圧化学気相堆積により二酸化珪素層を成膜する。
【００１６】
上記の本発明の不揮発性半導体記憶装置の製造方法では、成膜直後のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下となるように窒化珪素層を成膜して電荷蓄積層を形成する。
Ｓｉ−Ｈ結合におけるＨ基が脱離すると浅い準位が形成される。浅い準位が電荷蓄積層中に形成されると、蓄積された電荷は浅い準位を介して電荷蓄積層中から脱離することが可能となる。
本発明では、電荷蓄積層となる窒化珪素層自体のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下と低くなるように形成することにより、Ｈ基が脱離することによる浅い準位の形成が抑制される。
また、第２の誘電体層を形成する工程において、減圧化学気相堆積により二酸化珪素層を成膜し、酸化による形成法よりも成膜温度の低温化を図ることにより、蓄積された電荷が放出されやすくなる浅い準位の形成が抑制される。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について、記憶素子としてｎチャネル型のメモリトランジスタを有する場合を例に図面を参照しながら説明する。なお、ｐチャネル型のメモリトランジスタは、以下の説明で不純物導電型および印加電圧の極性を逆にすることで実現される。
【００１８】
第１実施形態
図１は、第１実施形態に係る不揮発性メモリトランジスタの断面構造を示す図である。
【００１９】
このメモリトランジスタは、例えばｐ型シリコンウエハなどの半導体基板、半導体基板内表面に形成されたｐウエル、またはＳＯＩ型基板分離構造のｐ型シリコン層（以下、単に基板１という）に形成されている。基板１の表面に、必要に応じて、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）またはＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などにより形成された素子分離絶縁膜２が形成されている。この素子分離絶縁膜２が形成されていない基板表面部分が当該メモリトランジスタを含む素子が形成される活性領域となる。
【００２０】
活性領域上に、第１の誘電体層３、電荷蓄積層４、第２の誘電体層５、およびゲート電極６が積層されている。このゲート電極６自身、あるいは、ゲート電極６に接続された図示しない上層配線層により、メモリセルアレイのワード線が構成される。
【００２１】
第１の誘電体層３は、ポテンシャルバリアとして機能し、例えば１ｎｍ〜１２ｎｍ程度の膜厚を有する二酸化珪素ＳｉＯ２ の膜からなる。
電荷蓄積層４は、電荷蓄積手段として機能し、窒化珪素ＳｉＮＸ （ｘ＞０）からなる。本実施形態では、電荷蓄積層４となる窒化珪素膜中のＳｉ−Ｈ結合密度が、１×１０１９ｃｍ−３以下に規定されている点に特徴を有する。
第２の誘電体層５は、例えば二酸化珪素膜からなり、その膜厚は３ｎｍ〜１０ｎｍ程度である。
ゲート電極６は、高濃度に不純物がドーピングされた多結晶珪素、または、多結晶珪素Ｓｉと、その上に形成されたＣｏＳｉｘ ，ＷＳｉ２ ，ＴｉＮ，ＴａＳｉ２ ，ＴｉＳｉ２ ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ａｕ等との積層膜からなる。
【００２２】
このような構成のゲート積層構造の両側のシリコン活性領域内表面に、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ） を有した２つのソース・ドレイン領域７が互いに離れて形成されている。動作時の電圧印加方向に応じて、この２つのソース・ドレイン領域７の一方がソース、他方がドレインとして機能する。
また、ゲート積層構造の両側面には、いわゆるサイドウォール絶縁膜と称せられる絶縁層８が形成されている。サイドウォール絶縁膜８直下に位置する活性領域に、ｎ型不純物が比較的低濃度で浅く導入されることにより、ソース・ドレイン領域７のｎ− 不純物領域（ＬＤＤ）７ａが形成されている。また、サイドウォール絶縁膜８を自己整合マスクとして、その両外側にｎ型不純物を比較的高濃度で深くまで導入することにより、ソース・ドレイン領域７の主体をなすｎ＋ 不純物領域７ｂが形成されている。
なお、２つのソース・ドレイン領域７の間の活性領域部分が、当該メモリトランジスタのチャネル形成領域９となる。
【００２３】
次に、上記のメモリトランジスタの製造方法を、図面を参照しながら説明する。ここで、図２〜図４は、第１実施形態に係るメモリトランジスタの製造における断面図である。
図２（ａ）に示すように、基板１上にＬＯＣＯＳ法またはＳＴＩ法により素子分離絶縁膜２を形成する。その後、必要に応じて、メモリトランジスタのしきい値電圧を調整するための不純物ドーピングを、例えばイオン注入法により行う。
【００２４】
次に、図２（ｂ）に示すように、８００℃から１０００℃に昇温した基板１の表面をＯ２ またはＮ２ Ｏに曝すことにより、１ｎｍ〜１２ｎｍ程度の二酸化珪素膜を成膜して、第１の誘電体層３を形成する。続いて、基板温度を７００℃から１０００℃に保った状態で、二酸化珪素膜の表面をアンモニアＮＨ３ に数１０分間曝し、二酸化珪素膜表面を窒化する。この高温窒化処理は、つぎの窒化珪素膜の堆積時のインキュベーション時間を低減するためである。
【００２５】
次に、図２（ｃ）に示すように、第１の誘電体層３上に電荷蓄積層４を形成する。電荷蓄積層４の形成では、基板温度を６００℃から８００℃程度にし、四塩化珪素（テトラクロルシラン）ＳｉＣｌ４ とアンモニアＮＨ３ をチャンバ内の全圧力が数１００Ｐａとなる条件で流して、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により窒化珪素膜を２ｎｍ〜３０ｎｍ程度成膜する。例えば、四塩化珪素の流量を５０ｓｃｃｍとし、アンモニアの流量を５０ｓｃｃｍとして、チャンバ内の圧力が１００Ｐａとなるようにガスを流す。
上記の条件で作製した電荷蓄積層４を構成する窒化珪素膜のＳｉ−Ｈ結合密度は、後述するように１×１０１９ｃｍ−３以下となる。
【００２６】
次に、図３（ｄ）に示すように、基板温度を９００℃〜９５０℃程度にし、電荷蓄積層４を構成する窒化珪素膜膜の表面を熱酸化することにより、第２の誘電体層５を形成する。この熱酸化時の窒化珪素膜の膜減りを考慮して、図２（ｃ）に示す工程で予め、窒化珪素膜を最終膜厚より厚く堆積しておく。
【００２７】
次に、図３（ｅ）に示すように、第２の誘電体層５上に５０ｎｍ〜２００ｎｍ程度の膜厚のゲート電極６を形成する。ゲート電極６の形成では、例えば、高濃度不純物がドーピングされた多結晶珪素を、第２の誘電体層５上にＣＶＤする。この多結晶珪素の形成では、モノシラン（ＳｉＨ４ ），ジクロルシラン（ＳｉＣｌ２ Ｈ２ ），テトラクロルシラン（ＳｉＣｌ４ ）などの珪素原子を含むガスを原料としたＣＶＤ法、または、多結晶珪素をターゲットとしたスパッタリング法を用いる。ここでは、基板温度６５０℃としたＣＶＤにより多結晶珪素を堆積し、必要に応じて、多結晶珪素上に、金属、高融点金属、その金属シリサイドを含む合金などからなる低抵抗化層を形成する。低抵抗化層の材料としては、ＣｏＳｉｘ ，ＷＳｉ２ ，ＴｉＮ，ＴａＳｉ２ ，ＴｉＳｉ２ ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ａｕなどを用いる。
【００２８】
次に、図４（ｆ）に示すように、必要に応じてドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜あるいはレジストをマスクとして異方性のあるエッチング、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行うことにより、ゲート電極６，第２の誘電体層５，電荷蓄積層４をパターニングする。
【００２９】
次に、ゲート積層膜を自己整合マスクとし第１の誘電体層３をスルー膜として、Ｓｉ活性領域の表面にｎ型不純物を低濃度でイオン注入し、ｎ− 不純物領域（ＬＤＤ領域）７ａを形成する。このイオン注入では、例えば砒素イオン（Ａｓ＋）を１〜５×１０１３ｃｍ−２ほどの密度でドーピングする。
その後、全面にＣＶＤによりＳｉＯ２ 膜を１００ｎｍ〜２００ｎｍ程度堆積し、これをＲＩＥ等の異方性エッチングによりエッチバックする。これにより、図４（ｇ）に示すように、ゲートの積層膜６，５，４の側面にサイドウォール絶縁膜８が形成される。
【００３０】
以降の工程としては、サイドウォール絶縁膜８外側のＳｉ活性領域にｎ型不純物を高濃度でイオン注入し、ｎ＋ 不純物領域７ｂを形成する。これにより、ＬＤＤ構造のソース・ドレイン領域７が形成される（図１）。このイオン注入では、例えば、ゲートの積層膜およびサイドウォール絶縁膜８をマスクとして自己整合的にＡｓ＋ を１〜５×１０１５ｃｍ−２ほどの密度でドーピングする。
その後、層間誘電体膜および配線層の形成を行って、当該メモリトランジスタを完成させる。
【００３１】
次に、第１実施形態に係るメモリトランジスタの動作のための第１のバイアス設定例を説明する。
書き込み時に、基板１の電位を基準として２つのソース・ドレイン領域７を０Ｖで保持し、ゲート電極６に正の電圧、例えば１０Ｖを印加する。このとき、チャネル形成領域９に電子が蓄積されて反転層が形成され、その反転層内の電子の一部が第１の誘電体層３をトンネル効果により伝導し、電荷蓄積層４である窒化珪素膜に形成された電荷トラップに捕獲される。
【００３２】
読み出し時に、基板１の電位を基準としてソース・ドレイン領域７の一方に０Ｖを印加し、他方に例えば１．５Ｖを印加し、電荷蓄積層４内の捕獲電子数をしきい値電圧に影響がでるまで変化させない範囲の電圧、例えば２．５Ｖをゲート電極６に印加する。このバイアス条件下、電荷蓄積層４内の捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。すなわち、電荷蓄積層４に電子が十分注入されている場合、電荷蓄積層４に電子が十分注入されていない場合と比較して蓄積電子がチャネルの電位を相対的に上昇させチャネル内の電子密度を減少させるためソースとドレイン間の伝導度が小さい。逆に、電荷蓄積層４に電子が十分注入されていない場合は、チャネルの電位が相対的に低く、ソースとドレイン間の伝導度が大きくなる。このチャネルの伝導度の差は、チャネルの電流量またはドレイン電圧変化に効果的に変換される。このチャネルの電流量またはドレイン電圧変化を、例えばセンスアンプなどの検出回路で増幅し記憶情報として外部に読み出す。
なお、この第１のバイアス設定例では、書き込みをチャネル全面で行ったため、ソースとドレインの電圧印加方向を上記と逆にしても読み出しが可能である。
【００３３】
消去時に、基板１の電位を基準とし２つのソース・ドレイン領域７の双方に０Ｖを印加し、ゲート電極６に負の電圧、例えば−１０Ｖを印加する。このとき、電荷蓄積層４内で保持されていた電子が第１の誘電体層３をトンネルしてチャネル形成領域９に強制的に引き抜かれる。これにより、メモリトランジスタは、その電荷蓄積層４内の捕獲電子量が十分低い書き込み前の状態（消去状態）に戻される。
【００３４】
次に、第１実施形態に係るメモリトランジスタの動作のための第２のバイアス設定例を説明する。
書き込み時に、基板１の電位を基準として２つのソース・ドレイン領域７の一方に０Ｖ、他方に５Ｖを印加し、ゲート電極６に正の電圧、例えば１０Ｖを印加する。このとき、チャネル形成領域９に電子が蓄積されて反転層が形成され、その反転層内にソースから供給された電子がソースとドレイン間の電界により加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、第１の誘電体層３で規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によって第１の誘電体層３のポテンシャル障壁を乗り越え、電荷蓄積層４である窒化珪素膜内に形成された電荷トラップに捕獲される。
【００３５】
読み出しは、第１のバイアス設定例と同様に行う。ただし、第２のバイアス設定例では、書き込み時に５Ｖを印加したドレイン側に電荷が蓄積されるため、読み出しでは、この電荷蓄積側がソースとなるようにソースとドレイン間に電圧を印加する必要がある。
消去時では、第１のバイアス設定例と同様にＦＮトンネリングを用いるか、または、バンド−バンド間トンネリングを用いる。後者の方法では、基板電位を基準としてソース・ドレイン領域７の一方または双方に５Ｖを印加し、５Ｖを印加しないソース・ドレイン領域７は０Ｖで保持し、ゲート電極６に−５Ｖを印加する。５Ｖを印加したソース・ドレイン領域７の表面が空乏化し、その空乏層内が高電界となるためにバンド−バンド間トンネル電流が発生する。バンド−バンド間トンネル電流に起因した正孔は電界で加速されて高エネルギーを得る。この高いエネルギーの正孔はゲート電圧に引きつけられて電荷蓄積層４を構成する窒化珪素膜内の電荷トラップに注入される。その結果、電荷蓄積層内の蓄積電子は注入された正孔により電荷が打ち消され、当該メモリトランジスタが消去状態、すなわちしきい値電圧が低い状態に戻される。
【００３６】
つぎに、第１実施形態に係るメモリトランジスタの動作のための第３のバイアス設定例を説明する。バイアス設定の基本は第２のバイアス設定例と同様であるが、この第３のバイアス設定例では２ビットを１メモリトランジスタ内に記憶する動作を説明する。
第１の情報の書き込み時に、基板１の電位を基準として２つのソース・ドレイン領域７の一方に０Ｖ、他方に５Ｖを印加し、ゲート電極６に正の電圧、例えば１０Ｖを印加する。このとき、チャネル形成領域９に電子が蓄積されて反転層が形成され、その反転層内にソースから供給された電子がソースとドレイン間の電界により加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、第１の誘電体層３で規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によって第１の誘電体層３のポテンシャル障壁を乗り越え、電荷蓄積層４を構成する窒化珪素膜内に形成された電荷トラップに捕獲される。
第２の情報の書き込み時に、２つのソース・ドレイン領域７の電圧を上記した第１の情報の書き込み時と逆にする。上記した第１の情報の書き込み時には、５Ｖを印加したソース・ドレイン領域７側からチャネルホットエレクトロンが注入され、電荷蓄積層４の他方端部を中心とした一部の領域に電子が捕獲されている。これに対し、この第２の情報の書き込みでは、電荷蓄積層４の一方端部側に第１の情報とは独立に２値情報（第２の情報）を書き込むために、２つのソース・ドレイン領域７の他方に０Ｖを印加し、一方に５Ｖを印加する。０Ｖを印加した他方のソース・ドレイン領域７から供給された電子は、５Ｖを印加した一方のソース・ドレイン領域７側でホットエレクトロン化し、電荷蓄積層の一方側の一部に注入される。なお、この第３の動作例で２つの２ビット情報が互いに重ならないように、電子の注入量およびメモリトランジスタのゲート長が決められる。
【００３７】
この２ビット情報の読み出しでは、読み出し対象の情報が書き込まれた側に近いほうのソース・ドレイン領域７がソースとなるように、ソースとドレイン間の電圧印加方向が決められる。
第１の情報を読み出す際には、第１の情報に近い他方のソース・ドレイン領域７に０Ｖを印加し、一方のソース・ドレイン領域７に１．５Ｖを印加し、電荷蓄積層４内の捕獲電子数をしきい値電圧に影響がでるまで変化させない範囲の電圧、例えば２．５Ｖをゲート電極６に印加する。このバイアス条件下、電荷蓄積層４内のソース側端部に存在する捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。すなわち、電荷蓄積層４のソース側端部に電子が十分注入されている場合、電荷蓄積層４のソース側端部に電子が十分注入されていない場合と比較して蓄積電子がチャネルのソース側部分の電位を相対的に上昇させチャネル内の電子密度を減少させるためソースとドレイン間の伝導度が小さい。このとき、ドレイン側近傍ではドレイン電圧によって電子に対するポテンシャルが、電荷蓄積層４のドレイン側端部の電子の有無にかかわらず低くなっている。また、この読み出し時にドレイン端部がピンチオフ状態となるため、電荷蓄積層４のドレイン側端部の電子の有無がチャネルの伝導度に対する影響が小さくなる。すなわち、トランジスタのしきい値電圧は、より低い電界のソース側の捕獲電子の量を反映したものとなるため、このバイアス条件下では第１の情報が検出回路によって読み出される。
一方、第２の情報を読み出す際には、第２の情報に近い一方のソース・ドレイン領域７に０Ｖを印加し、他方のソース・ドレイン領域７に１．５Ｖを印加し、ゲート電極６に２．５Ｖを印加する。このバイアス条件下では、一方のソース・ドレイン領域７側が低電界となるため、上記した第１の情報の読み出し時と同様な原理で第２の情報が読み出される。
【００３８】
消去時では、第１のバイアス設定例と同様にＦＮトンネリングを用いるか、または、第２のバイアス設定例と同様にバンド−バンド間トンネリングを用いる。
【００３９】
次に、上記の本実施形態の不揮発性半導体記憶装置およびその製造方法の効果について、図面を参照して説明する。
【００４０】
図５は、本実施形態に係る不揮発性メモリのデータ保持特性を説明するための図である。図５の横軸は、時間（ｓ）を示し、縦軸は、データ書き込み時におけるしきい値電圧（Ｖ）を示す。図５は、８５℃でデータを保持した場合におけるしきい値電圧の時間依存性を示している。
【００４１】
図５において、グラフＣＶ１は本実施形態に係る不揮発性メモリのデータ保持特性を示し、上記したように電荷蓄積層４となる窒化珪素膜を四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製したものである。この電荷蓄積層４となる窒化珪素膜は、後述するようにＳｉ−Ｈ結合を１×１０１９ｃｍ−３以下の密度でしか含んでいないものである。
また、図５において、グラフＣＶ２は比較例の不揮発性メモリのデータ保持特性を示し、電荷蓄積層４となる窒化珪素膜をジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製したものである。この窒化珪素膜は、後述するように、Ｓｉ−Ｈ結合を１×１０２０ｃｍ−３以上の密度で含んでいるものである。なお、両者とも、第１の誘電体層３として膜厚が１．８ｎｍの酸化シリコン膜を用い、電荷蓄積層４となる窒化シリコン膜の膜厚を２０ｎｍとし、第２の誘電体層５として３．５ｎｍの膜厚を有する酸化シリコン膜を用いた。
【００４２】
図５に示すように、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層を有する不揮発性メモリは、１０年後の時点Ｙ１０においても、１．５Ｖ以上のしきい値ウィンドウが得られていることがわかる。なお、図中においてＶ０は、チャネルのしきい値電圧を示し、Ｖ１は、データ消去時のしきい値電圧を示す。しきい値ウィンドウは、データ書き込み時の電圧からデータ消去時のしきい値電圧の差として算出される。
【００４３】
これに対し、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層を有する比較例の不揮発性メモリは、１０年後の時点Ｙ１０において、０．５Ｖ程度のしきい値ウィンドウしか得られず、１．５Ｖ以上のしきい値ウィンドウが得られていない。
【００４４】
図６は、電荷蓄積層となる窒化珪素膜のＳｉ−Ｈ結合密度とデータ保持特性との関係を示す図である。図６の横軸は、窒化珪素膜のＳｉ−Ｈ結合密度（ｃｍ３）を示し、縦軸は、しきい値ウィンドウを示す。図６では、８５℃で１０年間データを保持した場合におけるしきい値ウィンドウの測定値を示している。
【００４５】
図６に示すしきい値ウィンドウの測定では、第１の誘電体層３として１．８ｎｍの酸化シリコン膜を用い、電荷蓄積層４として２０ｎｍの窒化珪素膜を用い、第２の誘電体層５として３．５ｎｍの酸化シリコン膜を用いた。
【００４６】
図６において、測定値Ｗ１は、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層のＳｉ−Ｈ結合密度およびしきい値ウィンドウを示す。
また、図６において、測定値Ｗ２は、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層のＳｉ−Ｈ結合密度およびしきい値ウィンドウを示す。
【００４７】
図６に示すように、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層４は、Ｓｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下となっている。また、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層は、Ｓｉ−Ｈ結合密度が１×１０２０ｃｍ−３以上となっている。
このように、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜中のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下と少ないのは、原料ガスである四塩化珪素（ＳｉＣｌ４ ）自体がＳｉ−Ｈ結合をもたないためと考えられる。反対に、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜中のＳｉ−Ｈ結合密度が１×１０２０ｃｍ−３以上と多いのは、原料ガスであるジクロルシラン（ＳｉＨ２ Ｃｌ２ ）自体にＳｉ−Ｈ結合が含まれているためと考えられる。
【００４８】
そして、窒化珪素膜中のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下の電荷蓄積層をもつ不揮発性メモリは、１０年後においてもしきい値ウィンドウが２．０Ｖ程度維持していることがわかる。これに対し、窒化珪素膜中のＳｉ−Ｈ結合密度が１×１０２０ｃｍ−３以上の電荷蓄積層をもつ不揮発性メモリは、１０年後においてしきい値ウィンドウが１．０Ｖ以下となってしまっていることがわかる。
【００４９】
不揮発性メモリにおいて、約２００ｎｓ以下の高速アクセスを達成するためには、しきい値ウィンドウが１．５Ｖ以上あることが必要であり、これを実現するためには、Ｓｉ−Ｈ結合密度を１×１０１９ｃｍ−３以下にすることが必要であることがわかる。なお、Ｓｉ−Ｈ結合密度の下限を規定していないのは、そのようなＳｉ−Ｈ結合密度をもつ窒化珪素膜を作製できないことによる。
【００５０】
以上のように、ＭＮＯＳメモリまたはＭＯＮＯＳメモリ等の不揮発性メモリの電荷蓄積層４としてＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下の窒化珪素膜を用いることにより、データ保持特性の改善を図ることができる。この窒化珪素膜を形成するために、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとしたＬＰＣＶＤ法を好適に用いることができる。
【００５１】
第２実施形態
本実施形態に係る不揮発性メモリトランジスタの断面構造は、実質的に図１に示す第１実施形態と同様であるが、第２の誘電体層５の作製法が異なる。
本実施形態では、図３（ｄ）に示す第２の誘電体層５の形成工程において、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）と一酸化二窒素（Ｎ２ Ｏ）を原料ガスとしたＬＰＣＶＤ法により７５０℃で二酸化珪素膜を成膜することにより第２の誘電体層５を形成する。あるいは、四塩化珪素（ＳｉＣｌ４ ）と一酸化二窒素（Ｎ２ Ｏ）を原料ガスとしたＬＰＣＶＤ法により７５０℃で二酸化珪素膜を成膜することにより第２の誘電体層５を形成する。その他の工程については、第１実施形態と実質的に同一であることから、重複説明は省略する。
【００５２】
図７は、本実施形態に係る不揮発性メモリのデータ保持特性を説明するための図である。図７の横軸は、時間（ｓ）を示し、縦軸は、データ書き込み時におけるしきい値電圧（Ｖ）を示す。図７は、８５℃でデータを保持した場合におけるしきい値電圧の時間依存性を示している。
【００５３】
図７において、グラフＣＶ３は第２実施形態に係る不揮発性メモリのデータ保持特性を示し、第２の誘電体層５としてジクロルシラン（ＳｉＨ２ Ｃｌ２ ）と一酸化二窒素（Ｎ２ Ｏ）を原料ガスとしたＬＰＣＶＤ法により７５０℃で成膜した二酸化珪素膜を用いたものである。
また、図５において、グラフＣＶ４は第１実施形態に係る不揮発性メモリのデータ保持特性を示し、第２の誘電体層５として電荷蓄積層４である窒化珪素膜を９５０℃で酸化して作製した二酸化珪素膜を用いたものである。
なお、両者とも、第１の誘電体層３として膜厚が２．４ｎｍの酸化シリコン膜を用い、電荷蓄積層４となる窒化シリコン膜の膜厚を９ｎｍとし、第２の誘電体層５として４ｎｍの膜厚をもつ酸化シリコン膜を用いた。
【００５４】
図７に示すように、ＬＰＣＶＤ法により低温下において形成した二酸化珪素膜からなる第２の誘電体層５を有する不揮発性メモリの方が、熱酸化法により高温下において形成した二酸化珪素膜からなる第２の誘電体層５を有する不揮発性メモリに比べて、１０年後の時点Ｙ１０までのしきい値電圧の減少の傾きが小さく、データ保持特性に優れているといえる。
【００５５】
上述したように、第２の誘電体層５を下地の窒化珪素膜を熱酸化することにより形成しようとすると、その酸化工程により窒化珪素膜中のＳｉ−Ｈ結合からのＨ基の脱離が促進されてしまい、その結果、電荷蓄積層４となる窒化珪素膜中に形成された浅い準位によりメモリの保持特性が劣化してしまうと考えられる。
これに対し、第２の誘電体層５をＬＰＣＶＤ法を用いて形成することにより、熱酸化法に比べて低温化を図ることができることから、電荷蓄積層４である窒化珪素膜中のＳｉ−Ｈ結合のＨ基の脱離を抑制することができ、データ保持特性の向上を図ることができる。
【００５６】
以上のように、電荷蓄積層４として第１実施形態において説明した窒化珪素膜を用いて不揮発性メモリを作製する場合に、第２の誘電体層５を熱酸化法よりも温度の低いＬＰＣＶＤ法を用いて成膜することにより、さらにデータ保持特性を向上させることができる。
【００５７】
本発明は、上述の第１〜第２実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、電荷蓄積層４となる窒化珪素膜の成膜直後のＳｉ−Ｈ結合密度が、１×１０１９ｃｍ−３以下となるように窒化珪素膜を形成することができれば、上述した実施形態とは原料ガスを変えることも可能である。
【００５８】
第１の誘電体層３および第２の誘電体層５は、二酸化珪素に限定されず、たとえば、窒化珪素ＳｉＮＸ ，酸化窒化珪素ＳｉＮＸ Ｏｙ ，酸化アルミニウムＡｌ２Ｏ３ ，酸化タンタルＴａ２ Ｏ５ ，酸化ジルコニウムＺｒＯ２ ，酸化ハフニウムＨｆＯ２ のいずれかの材料から形成してもよい。
【００５９】
図１に示すメモリトランジスタが行列状に多数配置されてメモリセルアレイが構成されるが、そのセル方式に限定はない。ＮＯＲ型では、ソース線が分離された方式、ソース線およびビット線がワード方向のセル間で共通化されたバーチャルグランドセル方式の何れも採用できる。また、ＮＯＲ型の一種である、いわゆるＡＮＤ型、ＨｉＣＲ型、ＤＩＮＯＲ型の何れでもよい。さらに、ＮＡＮＤ型の採用も可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６０】
【発明の効果】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、従来の電荷蓄積層を構成する窒化珪素膜の電荷保持特性を向上させることができる。
【図面の簡単な説明】
【図１】第１および第２実施形態に係る不揮発性メモリトランジスタの断面図である。
【図２】第１および第２実施形態に係るメモリトランジスタの製造において、電荷蓄積層の形成までの断面図である。
【図３】第１および第２実施形態に係るメモリトランジスタの製造において、ゲート電極の形成までの断面図である。
【図４】第１および第２実施形態に係るメモリトランジスタの製造において、サイドウォール絶縁膜の形成までの断面図である。
【図５】第１実施形態に係る不揮発性メモリのデータ保持特性を説明するための図である。
【図６】電荷蓄積層となる窒化珪素膜のＳｉ−Ｈ結合密度とデータ保持特性との関係を示す図である。
【図７】第２実施形態に係る不揮発性メモリのデータ保持特性を説明するための図である。
【符号の説明】
１…基板、２…素子分離絶縁膜、３…第１の誘電体層、４…電荷蓄積層、５…第２の誘電体層、６…ゲート電極、７…ソース・ドレイン領域、８…サイドウォール絶縁膜、９…チャネル形成領域。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、フラッシュメモリあるいはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ） に代表される不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 、またはＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 不揮発性メモリにおける情報の保持は、電荷を窒化珪素膜に蓄積することとにより行われている。
【０００３】
この不揮発性メモリの電荷蓄積層に用いる窒化珪素膜は、従来はモノシラン（ＳｉＨ４ ）またはジクロルシラン（ＳｉＨ２ Ｃｌ２ ）と、アンモニア（ＮＨ３ ）を原料ガスとして用いていた（特許文献１参照）。また、電荷蓄積層上のトップ誘電体層と称される誘電体層には、電荷蓄積層である窒化珪素膜を酸化することにより形成された二酸化珪素膜を用いていた。
【０００４】
【特許文献１】
特開２００２−２０３９１７号公報
【０００５】
【発明が解決しようとする課題】
ジクロルシランやモノシランを原料として窒化珪素膜を成膜する場合、窒化珪素膜中に１×１０２０ｃｍ−３以上のＳｉ−Ｈ結合が含まれる。窒化珪素膜形成後の熱工程により、Ｓｉ−Ｈ結合の水素（Ｈ）が脱離することによって形成されたＳｉのダングリングボンドは浅い準位を形成すると考えられている。
【０００６】
蓄積された電荷は浅い準位を介して容易に窒化珪素膜から脱離することが可能になる。実際に成膜直後の窒化珪素中のＳｉ−Ｈ結合密度が高いほどＭＮＯＳメモリあるいはＭＯＮＯＳメモリの保持特性は劣ることとなる。
【０００７】
また、トップ誘電体層と称される誘電体層を電荷蓄積層である窒化珪素膜を酸化することにより形成しようとすると、その酸化工程により窒化珪素膜中のＳｉ−Ｈ結合からのＨ基の脱離が促進される。その結果、形成された浅い準位により、メモリの保持特性は劣化してしまう。このようにメモリの電荷保持特性が劣化してしまうと、高速アクセスを達成することができない。
【０００８】
本発明は上記の事情に鑑みてなされたものであり、その目的は、電荷蓄積層を構成する窒化珪素層の電荷保持特性を向上させることができる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の不揮発性半導体記憶装置は、半導体基板の活性領域上に形成された第１の誘電体層と、前記第１の誘電体層上に形成され、窒化珪素層を含む電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成され、ソースあるいはドレインとなる２つの半導体領域とを有し、前記窒化珪素層のＳｉ−Ｈ結合密度が、１×１０１９ｃｍ−３以下に規定されている。
【００１０】
前記電荷蓄積層と前記ゲート電極との間に形成された第２の誘電体層をさらに有する。
【００１１】
上記の本発明の不揮発性半導体記憶装置では、電荷蓄積層となる窒化珪素層のＳｉ−Ｈ結合密度を、１×１０１９ｃｍ−３以下と低く規定している。
Ｓｉ−Ｈ結合におけるＨ基が脱離すると浅い準位が形成される。浅い準位が電荷蓄積層中に形成されると、蓄積された電荷は浅い準位を介して電荷蓄積層中から脱離することが可能となる。
本発明では、電荷蓄積層となる窒化珪素層自体のＳｉ−Ｈ結合密度を１×１０１９ｃｍ−３以下と低く規定することにより、Ｈ基が脱離することによる浅い準位の形成が抑制される。
【００１２】
さらに、上記の目的を達成するため、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板の活性領域上に第１の誘電体層を形成する工程と、前記第１の誘電体層上に、成膜直後のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下となるように窒化珪素層を成膜して電荷蓄積層を形成する工程と、前記電荷蓄積層上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に、ソースあるいはドレインとなる２つの半導体領域を形成する工程とを有する。
【００１３】
前記電荷蓄積層を形成する工程において、四塩化珪素とアンモニアを原料ガスとして前記窒化珪素層を成膜する。
【００１４】
前記電荷蓄積層を形成する工程の後、前記ゲート電極を形成する工程の前に、前記電荷蓄積層上に第２の誘電体層を形成する工程をさらに有し、前記ゲート電極を形成する工程において、前記第２の誘電体層上に前記ゲート電極を形成する。
【００１５】
前記第２の誘電体層を形成する工程において、ジクロルシランまたは四塩化珪素と、一酸化二窒素を原料とした減圧化学気相堆積により二酸化珪素層を成膜する。
【００１６】
上記の本発明の不揮発性半導体記憶装置の製造方法では、成膜直後のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下となるように窒化珪素層を成膜して電荷蓄積層を形成する。
Ｓｉ−Ｈ結合におけるＨ基が脱離すると浅い準位が形成される。浅い準位が電荷蓄積層中に形成されると、蓄積された電荷は浅い準位を介して電荷蓄積層中から脱離することが可能となる。
本発明では、電荷蓄積層となる窒化珪素層自体のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下と低くなるように形成することにより、Ｈ基が脱離することによる浅い準位の形成が抑制される。
また、第２の誘電体層を形成する工程において、減圧化学気相堆積により二酸化珪素層を成膜し、酸化による形成法よりも成膜温度の低温化を図ることにより、蓄積された電荷が放出されやすくなる浅い準位の形成が抑制される。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について、記憶素子としてｎチャネル型のメモリトランジスタを有する場合を例に図面を参照しながら説明する。なお、ｐチャネル型のメモリトランジスタは、以下の説明で不純物導電型および印加電圧の極性を逆にすることで実現される。
【００１８】
第１実施形態
図１は、第１実施形態に係る不揮発性メモリトランジスタの断面構造を示す図である。
【００１９】
このメモリトランジスタは、例えばｐ型シリコンウエハなどの半導体基板、半導体基板内表面に形成されたｐウエル、またはＳＯＩ型基板分離構造のｐ型シリコン層（以下、単に基板１という）に形成されている。基板１の表面に、必要に応じて、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）またはＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などにより形成された素子分離絶縁膜２が形成されている。この素子分離絶縁膜２が形成されていない基板表面部分が当該メモリトランジスタを含む素子が形成される活性領域となる。
【００２０】
活性領域上に、第１の誘電体層３、電荷蓄積層４、第２の誘電体層５、およびゲート電極６が積層されている。このゲート電極６自身、あるいは、ゲート電極６に接続された図示しない上層配線層により、メモリセルアレイのワード線が構成される。
【００２１】
第１の誘電体層３は、ポテンシャルバリアとして機能し、例えば１ｎｍ〜１２ｎｍ程度の膜厚を有する二酸化珪素ＳｉＯ２ の膜からなる。
電荷蓄積層４は、電荷蓄積手段として機能し、窒化珪素ＳｉＮＸ （ｘ＞０）からなる。本実施形態では、電荷蓄積層４となる窒化珪素膜中のＳｉ−Ｈ結合密度が、１×１０１９ｃｍ−３以下に規定されている点に特徴を有する。
第２の誘電体層５は、例えば二酸化珪素膜からなり、その膜厚は３ｎｍ〜１０ｎｍ程度である。
ゲート電極６は、高濃度に不純物がドーピングされた多結晶珪素、または、多結晶珪素Ｓｉと、その上に形成されたＣｏＳｉｘ ，ＷＳｉ２ ，ＴｉＮ，ＴａＳｉ２ ，ＴｉＳｉ２ ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ａｕ等との積層膜からなる。
【００２２】
このような構成のゲート積層構造の両側のシリコン活性領域内表面に、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ） を有した２つのソース・ドレイン領域７が互いに離れて形成されている。動作時の電圧印加方向に応じて、この２つのソース・ドレイン領域７の一方がソース、他方がドレインとして機能する。
また、ゲート積層構造の両側面には、いわゆるサイドウォール絶縁膜と称せられる絶縁層８が形成されている。サイドウォール絶縁膜８直下に位置する活性領域に、ｎ型不純物が比較的低濃度で浅く導入されることにより、ソース・ドレイン領域７のｎ− 不純物領域（ＬＤＤ）７ａが形成されている。また、サイドウォール絶縁膜８を自己整合マスクとして、その両外側にｎ型不純物を比較的高濃度で深くまで導入することにより、ソース・ドレイン領域７の主体をなすｎ＋ 不純物領域７ｂが形成されている。
なお、２つのソース・ドレイン領域７の間の活性領域部分が、当該メモリトランジスタのチャネル形成領域９となる。
【００２３】
次に、上記のメモリトランジスタの製造方法を、図面を参照しながら説明する。ここで、図２〜図４は、第１実施形態に係るメモリトランジスタの製造における断面図である。
図２（ａ）に示すように、基板１上にＬＯＣＯＳ法またはＳＴＩ法により素子分離絶縁膜２を形成する。その後、必要に応じて、メモリトランジスタのしきい値電圧を調整するための不純物ドーピングを、例えばイオン注入法により行う。
【００２４】
次に、図２（ｂ）に示すように、８００℃から１０００℃に昇温した基板１の表面をＯ２ またはＮ２ Ｏに曝すことにより、１ｎｍ〜１２ｎｍ程度の二酸化珪素膜を成膜して、第１の誘電体層３を形成する。続いて、基板温度を７００℃から１０００℃に保った状態で、二酸化珪素膜の表面をアンモニアＮＨ３ に数１０分間曝し、二酸化珪素膜表面を窒化する。この高温窒化処理は、つぎの窒化珪素膜の堆積時のインキュベーション時間を低減するためである。
【００２５】
次に、図２（ｃ）に示すように、第１の誘電体層３上に電荷蓄積層４を形成する。電荷蓄積層４の形成では、基板温度を６００℃から８００℃程度にし、四塩化珪素（テトラクロルシラン）ＳｉＣｌ４ とアンモニアＮＨ３ をチャンバ内の全圧力が数１００Ｐａとなる条件で流して、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により窒化珪素膜を２ｎｍ〜３０ｎｍ程度成膜する。例えば、四塩化珪素の流量を５０ｓｃｃｍとし、アンモニアの流量を５０ｓｃｃｍとして、チャンバ内の圧力が１００Ｐａとなるようにガスを流す。
上記の条件で作製した電荷蓄積層４を構成する窒化珪素膜のＳｉ−Ｈ結合密度は、後述するように１×１０１９ｃｍ−３以下となる。
【００２６】
次に、図３（ｄ）に示すように、基板温度を９００℃〜９５０℃程度にし、電荷蓄積層４を構成する窒化珪素膜膜の表面を熱酸化することにより、第２の誘電体層５を形成する。この熱酸化時の窒化珪素膜の膜減りを考慮して、図２（ｃ）に示す工程で予め、窒化珪素膜を最終膜厚より厚く堆積しておく。
【００２７】
次に、図３（ｅ）に示すように、第２の誘電体層５上に５０ｎｍ〜２００ｎｍ程度の膜厚のゲート電極６を形成する。ゲート電極６の形成では、例えば、高濃度不純物がドーピングされた多結晶珪素を、第２の誘電体層５上にＣＶＤする。この多結晶珪素の形成では、モノシラン（ＳｉＨ４ ），ジクロルシラン（ＳｉＣｌ２ Ｈ２ ），テトラクロルシラン（ＳｉＣｌ４ ）などの珪素原子を含むガスを原料としたＣＶＤ法、または、多結晶珪素をターゲットとしたスパッタリング法を用いる。ここでは、基板温度６５０℃としたＣＶＤにより多結晶珪素を堆積し、必要に応じて、多結晶珪素上に、金属、高融点金属、その金属シリサイドを含む合金などからなる低抵抗化層を形成する。低抵抗化層の材料としては、ＣｏＳｉｘ ，ＷＳｉ２ ，ＴｉＮ，ＴａＳｉ２ ，ＴｉＳｉ２ ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ａｕなどを用いる。
【００２８】
次に、図４（ｆ）に示すように、必要に応じてドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜あるいはレジストをマスクとして異方性のあるエッチング、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行うことにより、ゲート電極６，第２の誘電体層５，電荷蓄積層４をパターニングする。
【００２９】
次に、ゲート積層膜を自己整合マスクとし第１の誘電体層３をスルー膜として、Ｓｉ活性領域の表面にｎ型不純物を低濃度でイオン注入し、ｎ− 不純物領域（ＬＤＤ領域）７ａを形成する。このイオン注入では、例えば砒素イオン（Ａｓ＋）を１〜５×１０１３ｃｍ−２ほどの密度でドーピングする。
その後、全面にＣＶＤによりＳｉＯ２ 膜を１００ｎｍ〜２００ｎｍ程度堆積し、これをＲＩＥ等の異方性エッチングによりエッチバックする。これにより、図４（ｇ）に示すように、ゲートの積層膜６，５，４の側面にサイドウォール絶縁膜８が形成される。
【００３０】
以降の工程としては、サイドウォール絶縁膜８外側のＳｉ活性領域にｎ型不純物を高濃度でイオン注入し、ｎ＋ 不純物領域７ｂを形成する。これにより、ＬＤＤ構造のソース・ドレイン領域７が形成される（図１）。このイオン注入では、例えば、ゲートの積層膜およびサイドウォール絶縁膜８をマスクとして自己整合的にＡｓ＋ を１〜５×１０１５ｃｍ−２ほどの密度でドーピングする。
その後、層間誘電体膜および配線層の形成を行って、当該メモリトランジスタを完成させる。
【００３１】
次に、第１実施形態に係るメモリトランジスタの動作のための第１のバイアス設定例を説明する。
書き込み時に、基板１の電位を基準として２つのソース・ドレイン領域７を０Ｖで保持し、ゲート電極６に正の電圧、例えば１０Ｖを印加する。このとき、チャネル形成領域９に電子が蓄積されて反転層が形成され、その反転層内の電子の一部が第１の誘電体層３をトンネル効果により伝導し、電荷蓄積層４である窒化珪素膜に形成された電荷トラップに捕獲される。
【００３２】
読み出し時に、基板１の電位を基準としてソース・ドレイン領域７の一方に０Ｖを印加し、他方に例えば１．５Ｖを印加し、電荷蓄積層４内の捕獲電子数をしきい値電圧に影響がでるまで変化させない範囲の電圧、例えば２．５Ｖをゲート電極６に印加する。このバイアス条件下、電荷蓄積層４内の捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。すなわち、電荷蓄積層４に電子が十分注入されている場合、電荷蓄積層４に電子が十分注入されていない場合と比較して蓄積電子がチャネルの電位を相対的に上昇させチャネル内の電子密度を減少させるためソースとドレイン間の伝導度が小さい。逆に、電荷蓄積層４に電子が十分注入されていない場合は、チャネルの電位が相対的に低く、ソースとドレイン間の伝導度が大きくなる。このチャネルの伝導度の差は、チャネルの電流量またはドレイン電圧変化に効果的に変換される。このチャネルの電流量またはドレイン電圧変化を、例えばセンスアンプなどの検出回路で増幅し記憶情報として外部に読み出す。
なお、この第１のバイアス設定例では、書き込みをチャネル全面で行ったため、ソースとドレインの電圧印加方向を上記と逆にしても読み出しが可能である。
【００３３】
消去時に、基板１の電位を基準とし２つのソース・ドレイン領域７の双方に０Ｖを印加し、ゲート電極６に負の電圧、例えば−１０Ｖを印加する。このとき、電荷蓄積層４内で保持されていた電子が第１の誘電体層３をトンネルしてチャネル形成領域９に強制的に引き抜かれる。これにより、メモリトランジスタは、その電荷蓄積層４内の捕獲電子量が十分低い書き込み前の状態（消去状態）に戻される。
【００３４】
次に、第１実施形態に係るメモリトランジスタの動作のための第２のバイアス設定例を説明する。
書き込み時に、基板１の電位を基準として２つのソース・ドレイン領域７の一方に０Ｖ、他方に５Ｖを印加し、ゲート電極６に正の電圧、例えば１０Ｖを印加する。このとき、チャネル形成領域９に電子が蓄積されて反転層が形成され、その反転層内にソースから供給された電子がソースとドレイン間の電界により加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、第１の誘電体層３で規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によって第１の誘電体層３のポテンシャル障壁を乗り越え、電荷蓄積層４である窒化珪素膜内に形成された電荷トラップに捕獲される。
【００３５】
読み出しは、第１のバイアス設定例と同様に行う。ただし、第２のバイアス設定例では、書き込み時に５Ｖを印加したドレイン側に電荷が蓄積されるため、読み出しでは、この電荷蓄積側がソースとなるようにソースとドレイン間に電圧を印加する必要がある。
消去時では、第１のバイアス設定例と同様にＦＮトンネリングを用いるか、または、バンド−バンド間トンネリングを用いる。後者の方法では、基板電位を基準としてソース・ドレイン領域７の一方または双方に５Ｖを印加し、５Ｖを印加しないソース・ドレイン領域７は０Ｖで保持し、ゲート電極６に−５Ｖを印加する。５Ｖを印加したソース・ドレイン領域７の表面が空乏化し、その空乏層内が高電界となるためにバンド−バンド間トンネル電流が発生する。バンド−バンド間トンネル電流に起因した正孔は電界で加速されて高エネルギーを得る。この高いエネルギーの正孔はゲート電圧に引きつけられて電荷蓄積層４を構成する窒化珪素膜内の電荷トラップに注入される。その結果、電荷蓄積層内の蓄積電子は注入された正孔により電荷が打ち消され、当該メモリトランジスタが消去状態、すなわちしきい値電圧が低い状態に戻される。
【００３６】
つぎに、第１実施形態に係るメモリトランジスタの動作のための第３のバイアス設定例を説明する。バイアス設定の基本は第２のバイアス設定例と同様であるが、この第３のバイアス設定例では２ビットを１メモリトランジスタ内に記憶する動作を説明する。
第１の情報の書き込み時に、基板１の電位を基準として２つのソース・ドレイン領域７の一方に０Ｖ、他方に５Ｖを印加し、ゲート電極６に正の電圧、例えば１０Ｖを印加する。このとき、チャネル形成領域９に電子が蓄積されて反転層が形成され、その反転層内にソースから供給された電子がソースとドレイン間の電界により加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、第１の誘電体層３で規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によって第１の誘電体層３のポテンシャル障壁を乗り越え、電荷蓄積層４を構成する窒化珪素膜内に形成された電荷トラップに捕獲される。
第２の情報の書き込み時に、２つのソース・ドレイン領域７の電圧を上記した第１の情報の書き込み時と逆にする。上記した第１の情報の書き込み時には、５Ｖを印加したソース・ドレイン領域７側からチャネルホットエレクトロンが注入され、電荷蓄積層４の他方端部を中心とした一部の領域に電子が捕獲されている。これに対し、この第２の情報の書き込みでは、電荷蓄積層４の一方端部側に第１の情報とは独立に２値情報（第２の情報）を書き込むために、２つのソース・ドレイン領域７の他方に０Ｖを印加し、一方に５Ｖを印加する。０Ｖを印加した他方のソース・ドレイン領域７から供給された電子は、５Ｖを印加した一方のソース・ドレイン領域７側でホットエレクトロン化し、電荷蓄積層の一方側の一部に注入される。なお、この第３の動作例で２つの２ビット情報が互いに重ならないように、電子の注入量およびメモリトランジスタのゲート長が決められる。
【００３７】
この２ビット情報の読み出しでは、読み出し対象の情報が書き込まれた側に近いほうのソース・ドレイン領域７がソースとなるように、ソースとドレイン間の電圧印加方向が決められる。
第１の情報を読み出す際には、第１の情報に近い他方のソース・ドレイン領域７に０Ｖを印加し、一方のソース・ドレイン領域７に１．５Ｖを印加し、電荷蓄積層４内の捕獲電子数をしきい値電圧に影響がでるまで変化させない範囲の電圧、例えば２．５Ｖをゲート電極６に印加する。このバイアス条件下、電荷蓄積層４内のソース側端部に存在する捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。すなわち、電荷蓄積層４のソース側端部に電子が十分注入されている場合、電荷蓄積層４のソース側端部に電子が十分注入されていない場合と比較して蓄積電子がチャネルのソース側部分の電位を相対的に上昇させチャネル内の電子密度を減少させるためソースとドレイン間の伝導度が小さい。このとき、ドレイン側近傍ではドレイン電圧によって電子に対するポテンシャルが、電荷蓄積層４のドレイン側端部の電子の有無にかかわらず低くなっている。また、この読み出し時にドレイン端部がピンチオフ状態となるため、電荷蓄積層４のドレイン側端部の電子の有無がチャネルの伝導度に対する影響が小さくなる。すなわち、トランジスタのしきい値電圧は、より低い電界のソース側の捕獲電子の量を反映したものとなるため、このバイアス条件下では第１の情報が検出回路によって読み出される。
一方、第２の情報を読み出す際には、第２の情報に近い一方のソース・ドレイン領域７に０Ｖを印加し、他方のソース・ドレイン領域７に１．５Ｖを印加し、ゲート電極６に２．５Ｖを印加する。このバイアス条件下では、一方のソース・ドレイン領域７側が低電界となるため、上記した第１の情報の読み出し時と同様な原理で第２の情報が読み出される。
【００３８】
消去時では、第１のバイアス設定例と同様にＦＮトンネリングを用いるか、または、第２のバイアス設定例と同様にバンド−バンド間トンネリングを用いる。
【００３９】
次に、上記の本実施形態の不揮発性半導体記憶装置およびその製造方法の効果について、図面を参照して説明する。
【００４０】
図５は、本実施形態に係る不揮発性メモリのデータ保持特性を説明するための図である。図５の横軸は、時間（ｓ）を示し、縦軸は、データ書き込み時におけるしきい値電圧（Ｖ）を示す。図５は、８５℃でデータを保持した場合におけるしきい値電圧の時間依存性を示している。
【００４１】
図５において、グラフＣＶ１は本実施形態に係る不揮発性メモリのデータ保持特性を示し、上記したように電荷蓄積層４となる窒化珪素膜を四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製したものである。この電荷蓄積層４となる窒化珪素膜は、後述するようにＳｉ−Ｈ結合を１×１０１９ｃｍ−３以下の密度でしか含んでいないものである。
また、図５において、グラフＣＶ２は比較例の不揮発性メモリのデータ保持特性を示し、電荷蓄積層４となる窒化珪素膜をジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製したものである。この窒化珪素膜は、後述するように、Ｓｉ−Ｈ結合を１×１０２０ｃｍ−３以上の密度で含んでいるものである。なお、両者とも、第１の誘電体層３として膜厚が１．８ｎｍの酸化シリコン膜を用い、電荷蓄積層４となる窒化シリコン膜の膜厚を２０ｎｍとし、第２の誘電体層５として３．５ｎｍの膜厚を有する酸化シリコン膜を用いた。
【００４２】
図５に示すように、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層を有する不揮発性メモリは、１０年後の時点Ｙ１０においても、１．５Ｖ以上のしきい値ウィンドウが得られていることがわかる。なお、図中においてＶ０は、チャネルのしきい値電圧を示し、Ｖ１は、データ消去時のしきい値電圧を示す。しきい値ウィンドウは、データ書き込み時の電圧からデータ消去時のしきい値電圧の差として算出される。
【００４３】
これに対し、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層を有する比較例の不揮発性メモリは、１０年後の時点Ｙ１０において、０．５Ｖ程度のしきい値ウィンドウしか得られず、１．５Ｖ以上のしきい値ウィンドウが得られていない。
【００４４】
図６は、電荷蓄積層となる窒化珪素膜のＳｉ−Ｈ結合密度とデータ保持特性との関係を示す図である。図６の横軸は、窒化珪素膜のＳｉ−Ｈ結合密度（ｃｍ３）を示し、縦軸は、しきい値ウィンドウを示す。図６では、８５℃で１０年間データを保持した場合におけるしきい値ウィンドウの測定値を示している。
【００４５】
図６に示すしきい値ウィンドウの測定では、第１の誘電体層３として１．８ｎｍの酸化シリコン膜を用い、電荷蓄積層４として２０ｎｍの窒化珪素膜を用い、第２の誘電体層５として３．５ｎｍの酸化シリコン膜を用いた。
【００４６】
図６において、測定値Ｗ１は、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層のＳｉ−Ｈ結合密度およびしきい値ウィンドウを示す。
また、図６において、測定値Ｗ２は、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層のＳｉ−Ｈ結合密度およびしきい値ウィンドウを示す。
【００４７】
図６に示すように、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層４は、Ｓｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下となっている。また、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜からなる電荷蓄積層は、Ｓｉ−Ｈ結合密度が１×１０２０ｃｍ−３以上となっている。
このように、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜中のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下と少ないのは、原料ガスである四塩化珪素（ＳｉＣｌ４ ）自体がＳｉ−Ｈ結合をもたないためと考えられる。反対に、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）を原料ガスとして作製した窒化珪素膜中のＳｉ−Ｈ結合密度が１×１０２０ｃｍ−３以上と多いのは、原料ガスであるジクロルシラン（ＳｉＨ２ Ｃｌ２ ）自体にＳｉ−Ｈ結合が含まれているためと考えられる。
【００４８】
そして、窒化珪素膜中のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下の電荷蓄積層をもつ不揮発性メモリは、１０年後においてもしきい値ウィンドウが２．０Ｖ程度維持していることがわかる。これに対し、窒化珪素膜中のＳｉ−Ｈ結合密度が１×１０２０ｃｍ−３以上の電荷蓄積層をもつ不揮発性メモリは、１０年後においてしきい値ウィンドウが１．０Ｖ以下となってしまっていることがわかる。
【００４９】
不揮発性メモリにおいて、約２００ｎｓ以下の高速アクセスを達成するためには、しきい値ウィンドウが１．５Ｖ以上あることが必要であり、これを実現するためには、Ｓｉ−Ｈ結合密度を１×１０１９ｃｍ−３以下にすることが必要であることがわかる。なお、Ｓｉ−Ｈ結合密度の下限を規定していないのは、そのようなＳｉ−Ｈ結合密度をもつ窒化珪素膜を作製できないことによる。
【００５０】
以上のように、ＭＮＯＳメモリまたはＭＯＮＯＳメモリ等の不揮発性メモリの電荷蓄積層４としてＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下の窒化珪素膜を用いることにより、データ保持特性の改善を図ることができる。この窒化珪素膜を形成するために、四塩化珪素（ＳｉＣｌ４ ）とアンモニア（ＮＨ３ ）を原料ガスとしたＬＰＣＶＤ法を好適に用いることができる。
【００５１】
第２実施形態
本実施形態に係る不揮発性メモリトランジスタの断面構造は、実質的に図１に示す第１実施形態と同様であるが、第２の誘電体層５の作製法が異なる。
本実施形態では、図３（ｄ）に示す第２の誘電体層５の形成工程において、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）と一酸化二窒素（Ｎ２ Ｏ）を原料ガスとしたＬＰＣＶＤ法により７５０℃で二酸化珪素膜を成膜することにより第２の誘電体層５を形成する。あるいは、四塩化珪素（ＳｉＣｌ４ ）と一酸化二窒素（Ｎ２ Ｏ）を原料ガスとしたＬＰＣＶＤ法により７５０℃で二酸化珪素膜を成膜することにより第２の誘電体層５を形成する。その他の工程については、第１実施形態と実質的に同一であることから、重複説明は省略する。
【００５２】
図７は、本実施形態に係る不揮発性メモリのデータ保持特性を説明するための図である。図７の横軸は、時間（ｓ）を示し、縦軸は、データ書き込み時におけるしきい値電圧（Ｖ）を示す。図７は、８５℃でデータを保持した場合におけるしきい値電圧の時間依存性を示している。
【００５３】
図７において、グラフＣＶ３は第２実施形態に係る不揮発性メモリのデータ保持特性を示し、第２の誘電体層５としてジクロルシラン（ＳｉＨ２ Ｃｌ２ ）と一酸化二窒素（Ｎ２ Ｏ）を原料ガスとしたＬＰＣＶＤ法により７５０℃で成膜した二酸化珪素膜を用いたものである。
また、図５において、グラフＣＶ４は第１実施形態に係る不揮発性メモリのデータ保持特性を示し、第２の誘電体層５として電荷蓄積層４である窒化珪素膜を９５０℃で酸化して作製した二酸化珪素膜を用いたものである。
なお、両者とも、第１の誘電体層３として膜厚が２．４ｎｍの酸化シリコン膜を用い、電荷蓄積層４となる窒化シリコン膜の膜厚を９ｎｍとし、第２の誘電体層５として４ｎｍの膜厚をもつ酸化シリコン膜を用いた。
【００５４】
図７に示すように、ＬＰＣＶＤ法により低温下において形成した二酸化珪素膜からなる第２の誘電体層５を有する不揮発性メモリの方が、熱酸化法により高温下において形成した二酸化珪素膜からなる第２の誘電体層５を有する不揮発性メモリに比べて、１０年後の時点Ｙ１０までのしきい値電圧の減少の傾きが小さく、データ保持特性に優れているといえる。
【００５５】
上述したように、第２の誘電体層５を下地の窒化珪素膜を熱酸化することにより形成しようとすると、その酸化工程により窒化珪素膜中のＳｉ−Ｈ結合からのＨ基の脱離が促進されてしまい、その結果、電荷蓄積層４となる窒化珪素膜中に形成された浅い準位によりメモリの保持特性が劣化してしまうと考えられる。
これに対し、第２の誘電体層５をＬＰＣＶＤ法を用いて形成することにより、熱酸化法に比べて低温化を図ることができることから、電荷蓄積層４である窒化珪素膜中のＳｉ−Ｈ結合のＨ基の脱離を抑制することができ、データ保持特性の向上を図ることができる。
【００５６】
以上のように、電荷蓄積層４として第１実施形態において説明した窒化珪素膜を用いて不揮発性メモリを作製する場合に、第２の誘電体層５を熱酸化法よりも温度の低いＬＰＣＶＤ法を用いて成膜することにより、さらにデータ保持特性を向上させることができる。
【００５７】
本発明は、上述の第１〜第２実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、電荷蓄積層４となる窒化珪素膜の成膜直後のＳｉ−Ｈ結合密度が、１×１０１９ｃｍ−３以下となるように窒化珪素膜を形成することができれば、上述した実施形態とは原料ガスを変えることも可能である。
【００５８】
第１の誘電体層３および第２の誘電体層５は、二酸化珪素に限定されず、たとえば、窒化珪素ＳｉＮＸ ，酸化窒化珪素ＳｉＮＸ Ｏｙ ，酸化アルミニウムＡｌ２Ｏ３ ，酸化タンタルＴａ２ Ｏ５ ，酸化ジルコニウムＺｒＯ２ ，酸化ハフニウムＨｆＯ２ のいずれかの材料から形成してもよい。
【００５９】
図１に示すメモリトランジスタが行列状に多数配置されてメモリセルアレイが構成されるが、そのセル方式に限定はない。ＮＯＲ型では、ソース線が分離された方式、ソース線およびビット線がワード方向のセル間で共通化されたバーチャルグランドセル方式の何れも採用できる。また、ＮＯＲ型の一種である、いわゆるＡＮＤ型、ＨｉＣＲ型、ＤＩＮＯＲ型の何れでもよい。さらに、ＮＡＮＤ型の採用も可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６０】
【発明の効果】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、従来の電荷蓄積層を構成する窒化珪素膜の電荷保持特性を向上させることができる。
【図面の簡単な説明】
【図１】第１および第２実施形態に係る不揮発性メモリトランジスタの断面図である。
【図２】第１および第２実施形態に係るメモリトランジスタの製造において、電荷蓄積層の形成までの断面図である。
【図３】第１および第２実施形態に係るメモリトランジスタの製造において、ゲート電極の形成までの断面図である。
【図４】第１および第２実施形態に係るメモリトランジスタの製造において、サイドウォール絶縁膜の形成までの断面図である。
【図５】第１実施形態に係る不揮発性メモリのデータ保持特性を説明するための図である。
【図６】電荷蓄積層となる窒化珪素膜のＳｉ−Ｈ結合密度とデータ保持特性との関係を示す図である。
【図７】第２実施形態に係る不揮発性メモリのデータ保持特性を説明するための図である。
【符号の説明】
１…基板、２…素子分離絶縁膜、３…第１の誘電体層、４…電荷蓄積層、５…第２の誘電体層、６…ゲート電極、７…ソース・ドレイン領域、８…サイドウォール絶縁膜、９…チャネル形成領域。
Claims (6)
- 半導体基板の活性領域上に形成された第１の誘電体層と、
前記第１の誘電体層上に形成され、窒化珪素層を含む電荷蓄積層と、
前記電荷蓄積層上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に形成され、ソースあるいはドレインとなる２つの半導体領域とを有し、
前記窒化珪素層のＳｉ−Ｈ結合密度が、１×１０１９ｃｍ−３以下に規定されている
不揮発性半導体記憶装置。 - 前記電荷蓄積層と前記ゲート電極との間に形成された第２の誘電体層をさらに有する
請求項１記載の不揮発性半導体記憶装置。 - 半導体基板の活性領域上に第１の誘電体層を形成する工程と、
前記第１の誘電体層上に、成膜直後のＳｉ−Ｈ結合密度が１×１０１９ｃｍ−３以下となるように窒化珪素層を成膜して電荷蓄積層を形成する工程と、
前記電荷蓄積層上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソースあるいはドレインとなる２つの半導体領域を形成する工程と
を有する不揮発性半導体記憶装置の製造方法。 - 前記電荷蓄積層を形成する工程において、四塩化珪素とアンモニアを原料ガスとして前記窒化珪素層を成膜する
請求項３記載の不揮発性半導体記憶装置の製造方法。 - 前記電荷蓄積層を形成する工程の後、前記ゲート電極を形成する工程の前に、前記電荷蓄積層上に第２の誘電体層を形成する工程をさらに有し、
前記ゲート電極を形成する工程において、前記第２の誘電体層上に前記ゲート電極を形成する
請求項３記載の不揮発性半導体記憶装置の製造方法。 - 前記第２の誘電体層を形成する工程において、ジクロルシランまたは四塩化珪素と、一酸化二窒素を原料とした減圧化学気相堆積により二酸化珪素層を成膜する
請求項５記載の不揮発性半導体記憶装置の製造方法。
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