JP2004228111A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】隣接する配線やビアをショートさせることなく配線間のピッチを小さくすることができるダマシン構造の半導体装置及びその製造方法の提供。
【解決手段】半導体基板１上に第１層配線１４と第２−第１層配線間ビア１５と第２層配線１６を形成後、第２層配線１６上に配線間隔よりも狭い幅に加工された第１カバー絶縁膜８を形成し、その上に第２カバー絶縁膜９を堆積しエッチバックすることにより第１カバー絶縁膜８と第２カバー絶縁膜９とから構成される略平坦なハードマスクを形成し、その上の第２層間絶縁膜１１上に設けたレジストパターンを用いて第２層間絶縁膜１１と第１カバー絶縁膜８とをエッチングすることにより、第２カバー絶縁膜９からなるハードマスクで下層の絶縁膜を除去して第２ビア孔２３を形成する。これにより層間絶縁膜の埋め込み不良を防止し、第２層配線１６のピッチを小さくする。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ダマシンプロセスを用いて形成した配線及びビアを備える半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及びチップサイズの縮小化に伴い、配線の微細化及び多層化が進められており、多層配線構造を形成する方法として、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）法と呼ばれるプロセスが一般的に行われている。このダマシン法は、絶縁膜にビア孔又は配線溝を形成した後、基板全面に導電性部材を堆積し、化学機械的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨することによりビア孔又は配線溝に導電性部材を埋設するものである。この方法は、エッチングによる加工が困難な銅系の導電性部材を用いた多層配線の形成方法として用いられている。
【０００３】
この従来のダマシンプロセス（第１の従来例）について図８及び図９を参照して説明する。図８及び図９は、従来のシングルダマシンプロセスを模式的に示す工程断面図であり、作図の都合上分図したものである。
【０００４】
まず、図８（ａ）に示すように、例えば、ＭＯＳトランジスタ等が形成された半導体基板１に、ＳｉＮｘ等からなる第１エッチングストッパ膜２とＳｉＯ２等からなる第１絶縁膜３とを順次堆積し、公知のフォトリソグラフィー技術を用いて形成したレジストパターンをマスクとして、公知のドライエッチング技術を用いて第１絶縁膜３と第１エッチングストッパ膜２とを貫通する第１配線溝を形成する。次に、配線材料の拡散を防止するＴｉ、Ｔａ等のバリア膜をスパッタリング法により堆積し、その上にＣｕを電解メッキ法等により形成する。そして、ＣＭＰ法によって第１絶縁膜３上のＣｕ及びバリアメタル膜を除去して、第１配線溝内に第１層配線１４を形成する。
【０００５】
次に、図８（ｂ）に示すように、ＳｉＮｘ等からなる第２エッチングストッパ膜４とＳｉＯ２等からなる第１層間絶縁膜５とを順次堆積し、同様に公知のフォトリソグラフィー技術及びドライエッチング技術を用いて第１層間絶縁膜５と第２エッチングストッパ膜４とを貫通する第１ビア孔を形成し、バリア膜とＣｕを堆積した後、ＣＭＰ法によって第１ビア孔内に第２−第１配線間ビア１５を形成する。その後、同様の工程を繰り返すことにより、第２層配線１６（図８（ｃ）参照）、第３−第２層配線間ビア１７（図８（ｄ）参照）、第３層配線１８（図９（ａ）参照）を形成する。
【０００６】
上記方法により多層配線構造の半導体装置を形成することができるが、この方法では、第２絶縁膜７に、第３層配線１８から第１層配線１４に電位を供給するための第２層配線１６（図９中のＥの経路）を形成しなければならないため、Ｄの経路とＦの経路の第２層配線１６のピッチを小さくすることができず、配線レイアウトが制限されるという問題がある。
【０００７】
そこで、配線のピッチを小さくするために、セルフアラインコンタクト（ＳＡＣ）と呼ばれる方法で離れた配線間（例えば、第１層配線１４と第３層配線１８）を繋ぐビアを自己整合的に形成する方法が用いられ、例えば、特開２００２−１５１８７号公報等にその詳細な製造方法が開示されている。上記公報記載のセルフアラインコンタクトを用いた半導体装置の製造方法（第２の従来例）について図１０及び図１１を参照して説明する。
【０００８】
まず、第１の従来例と同様に、半導体基板１に、第１エッチングストッパ膜２と第１絶縁膜３とを順次堆積して第１配線溝を形成し、ＣＭＰ法によって第１配線溝内に第１層配線１４を埋設する。次に、第２エッチングストッパ膜４と第１層間絶縁膜５とを順次堆積して第１ビア孔を形成し、ＣＭＰ法によって第１ビア孔内に第２−第１層配線間ビア１５を形成する。
【０００９】
次に、図１０（ａ）に示すように、第１層間絶縁膜５上に第２層配線となる金属と７０ｎｍ程度の膜厚のＳｉＮｘとを堆積し、その上に形成したレジストパターンをマスクとしてこれらを同時にエッチングすることにより所定の線幅及び線間隔の第２層配線１６及び窒化膜マスク２４とを形成する。
【００１０】
次に、図１０（ｂ）に示すように、熱ＣＶＤ法により全面にブランケット窒化膜を形成した後、異方性ドライエッチングによるエッチバックを施し、第２層配線１６及び窒化膜マスク２４の側壁に５０ｎｍ程度の膜厚のサイドウォール窒化膜２５を形成する。
【００１１】
次に、図１０（ｃ）に示すように、窒化膜マスク２４及びサイドウォール窒化膜２５を覆うように第２層間絶縁膜１１を堆積し、ＣＭＰ法により平坦化した後、公知のフォトリソグラフィー技術を用いて第２ビア孔２３を形成するためのレジストパターンを形成し、このレジストパターンと窒化膜マスク２４及びサイドウォール窒化膜２５とを用いて、公知のドライエッチング技術により第２層間絶縁膜１１、第１層間絶縁膜５、第２エッチングストッパ膜４を順次エッチングして第２ビア孔２３を形成する。
【００１２】
その後、図１１（ａ）に示すように、全面にバリアメタル及びＣｕを堆積し、ＣＭＰ法によって第２ビア孔２３内に第３−第１層配線間ビア１９を形成し、続いて、図１１（ｂ）に示すように、同様の方法で第３−第１層配線間ビア１９上に第３配線層１８を形成する。
【００１３】
このような方法を用いることにより、窒化膜マスク２４とサイドウォール窒化膜２５とによって自己整合的に第３−第１層配線間ビア１９が形成されるため、従来方法に比べて第２層配線１６のピッチを小さくすることができ、半導体装置の微細化を図ることができる。
【００１４】
【特許文献１】
特開２００２−１５１５８７号公報（第６−９頁、第４図）
【００１５】
【発明が解決しようとする課題】
上記公報では、第２ビア孔２３を形成するためのドライエッチングをＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）で行い、反応ガスとしてＣ４Ｆ８と酸素とアルゴンの混合ガスを用いることにより、シリコン酸化膜（第２層間絶縁膜１１及び第１層間絶縁膜５）のエッチング速度とシリコン窒化膜（窒化膜マスク２４及びサイドウォール窒化膜２５）のエッチング速度の比を大きくし、シリコン酸化膜の選択的エッチングを可能としている。しかしながら、サイドウォール窒化膜２５の膜厚や形状の制御は難しく、特に、窒化膜マスク２４の角部のサイドウォール窒化膜２５は薄くなり易いため、第２層間絶縁膜１１及び第１層間絶縁膜５の膜厚によっては窒化膜マスク２４及びサイドウォール窒化膜２５が予想以上にエッチングされてしまい、第２層配線１６と第３−第１層配線間ビア１９とがショートしてしまう恐れがある。
【００１６】
このショートを防止するためには、窒化膜マスク２４及びサイドウォール窒化膜２５の膜厚を厚くする必要があるが、膜厚が厚くなるとサイドウォール窒化膜２５で挟まれた領域のアスペクト比（図１０（ｂ）のｈ２／ｗ２）が大きくなってしまい、図１０（ｃ）の工程で第２層間絶縁膜１１を形成する際にその埋め込みが困難になり、図１１（ｂ）に示すように埋め込み不良に起因するボイド２６が発生しやすくなる。そして、隣接する第２層配線１６間にボイド２６が発生すると、ビアの形状が崩れ第２層配線１６方向に隣接する第３−第１層配線間ビア１９がショートしてしまう。
【００１７】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、隣接する配線やビアをショートさせることなく、配線間のピッチを小さくすることができるダマシン構造の半導体装置及びその製造方法を提供することにある。
【００１８】
【問題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、絶縁膜に形成される配線溝又はビア孔に、ＣＭＰ法又はエッチバック法を用いて配線又はビアが埋設されてなる半導体装置において、所定の前記配線上に、相隣り合う前記配線の隙間よりも狭い幅の開口を備え、下層の前記絶縁膜と選択的なエッチングが可能な材料を用いて形成された略平坦なハードマスクを備えるものである。
【００１９】
また、本発明の半導体装置は、絶縁膜に形成される配線溝又はビア孔に、ＣＭＰ法又はエッチバック法を用いて配線又はビアが埋設されてなる半導体装置において、少なくとも下層から順に第１層配線、第２層配線及び第３層配線の３層以上の配線を備え、前記第３層配線は、相隣り合う前記第２層配線の隙間を貫通する第３−第１層配線間ビアによって前記第１層配線と接続され、前記第２の配線上に、前記第３−第１層配線間ビアの形状を規定する開口を備え、下層の前記絶縁膜と選択的なエッチングが可能な材料を用いて形成された略平坦なハードマスクを備えるものである。
【００２０】
本発明においては、前記ハードマスクは、該ハードマスク直下の配線の延在方向に延びるスリット状の開口を備える構成とすることができる。
【００２１】
また、本発明の半導体装置の製造方法は、基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔に銅、タングステン又はこれらを含む配線材料を埋設して配線又はビアを形成する工程と、を備える半導体装置の製造方法において、所定の配線形成後、該配線上に、相隣り合う前記配線の隙間よりも狭い幅の領域を除いて下層の前記絶縁膜と選択的なエッチングが可能な材料を配設した略平坦なハードマスクを形成する工程を含むものである。
【００２２】
また、本発明の半導体装置の製造方法は、基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔に銅、タングステン又はこれらを含む配線材料を埋設して配線又はビアを形成する工程と、を備える半導体装置の製造方法において、所定の配線形成後、該配線上に第１のカバー絶縁膜を形成する工程と、前記第１のカバー絶縁膜上に相隣り合う前記配線の隙間よりも狭い幅のパターンを備える第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして前記第１のカバー絶縁膜をエッチングする工程と、前記第１のレジストパターンを除去した後、前記第１のカバー絶縁膜を覆うように、該第１のカバー絶縁膜と選択的なエッチングが可能な第２のカバー絶縁膜を堆積する工程と、前記第２のカバー絶縁膜をエッチバック又はＣＭＰ法により研磨して、前記第２のカバー絶縁膜の間が前記第１のカバー絶縁膜で埋設された略平坦なハードマスクを形成する工程と、前記ハードマスク上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に、前記第１のカバー絶縁膜と同等もしくは前記第１のカバー絶縁膜よりも広い幅の開口を備える第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記層間絶縁膜及び前記第１のカバー絶縁膜をエッチングすると共に、前記第２のカバー絶縁膜をマスクとして下層の前記絶縁膜をエッチングしてビア孔を形成する工程と、を少なくとも有するものである。
【００２３】
また、本発明の半導体装置の製造方法は、基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔に銅、タングステン又はこれらを含む配線材料を埋設して配線又はビアを形成する工程と、を備える半導体装置の製造方法において、所定の配線形成後、該配線上にカバー絶縁膜を形成する工程と、前記カバー絶縁膜上に相隣り合う前記配線の隙間よりも狭い幅の開口を備える第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして前記カバー絶縁膜をエッチングして略平坦なハードマスクを形成する工程と、前記第１のレジストパターンを除去した後、前記ハードマスク上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に、前記カバー絶縁膜の開口と同等もしくは前記カバー絶縁膜の開口よりも広い幅の開口を備える第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記層間絶縁膜をエッチングすると共に、前記第２のカバー絶縁膜をマスクとして下層の前記絶縁膜をエッチングしてビア孔を形成する工程と、を少なくとも有するものである。
【００２４】
本発明においては、前記カバー絶縁膜又は前記第２のカバー絶縁膜を、前記絶縁膜及び前記層間絶縁膜と選択的なエッチングが可能な材料で形成することが好ましい。
【００２５】
このように、本発明の構成によれば、配線形成後、配線上に下層の層間絶縁膜とのエッチング選択比が大きいカバー絶縁膜を用いて凹凸の小さいハードマスクを形成することにより、その上層に形成する層間絶縁膜の埋め込み性を改善してボイドの発生を抑制し、配線とビアのショートを防止することができる。特に、ハードマスクを、その開口部となる領域を層間絶縁膜と同様の絶縁膜で埋設した構造とすることにより、ハードマスクを略平坦に形成することができ、層間絶縁膜の埋め込み不良を確実に防止することができる。
【００２６】
また、層間絶縁膜上に設けたレジストパターンを用いてエッチングを行うと、このハードマスクによって上層の配線と下層の配線とを結ぶビア孔が自己整合的に形成されるため、ビアが貫通する配線層の配線間ピッチを小さくすることができ、配線レイアウトの制限を緩和することができる。
【００２７】
【発明の実施の形態】
第１の従来例で示したように、各層に形成した配線とビアとを用いて離れた配線（例えば、第１層配線と第３層配線）を接続する構成では、中間層（第２層配線）に配線が集中してしまい、その結果、配線間のピッチを小さくすることができず、半導体装置の微細化の妨げとなってしまう。また、第２の従来例で示したように、第２層配線に形成した窒化膜マスクとサイドウォール窒化膜とを用いて自己整合的に第３−第１層配線間ビアを形成する方法では、ショートを防止するために窒化膜マスクやサイドウォール窒化膜を厚く形成すると、サイドウォール窒化膜で挟まれた領域のアスペクト比が大きくなってしまい、層間絶縁膜の埋め込みが困難となり、埋め込み不良に起因するボイドが発生してしまうという問題がある。
【００２８】
また、配線のピッチを極力小さくするためにはビアの形状を正確に制御する必要があるが、窒化膜マスクとサイドウォール窒化膜を用いてビア孔を形成する方法では、サイドウォール窒化膜の膜厚、形状を制御することが困難であり、またエッチングの進行に伴ってサイドウォール窒化膜のすそ野が削られて開口部の形状が変化するため、ビアの径が変動してしまう。従って、設計時にマージンを大きく設定する必要が生じ半導体装置に微細化の妨げとなってしまう。
【００２９】
このように配線のピッチを小さくするためには層間絶縁膜とのエッチング選択比の大きい材料で形成したハードマスクを用いる方法が有効であるが、上記公報に記載されたようなサイドウォール構造のハードマスクでは、ハードマスク自体の凹凸が大きくなってしまい層間絶縁膜の埋め込みが困難となり、ボイドの発生を防止することができない。そこで、本願発明者は、ハードマスクによる層間絶縁膜の埋め込み不良を解消すべく、配線形成後に配線上に略平坦なハードマスクを形成する方法を案出した。ハードマスクを用いてビアを形成すること自体は公知の技術であるが、配線上に凹凸のない又は凹凸の小さいハードマスクを形成して層間絶縁膜の埋め込み性を改善する手法は本願発明者が案出した新規な手法であり、この手法を用いることにより配線ピッチを小さくしつつ、埋め込み不良を防止することができる。
【００３０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００３１】
［実施例１］
まず、本発明の第１の実施例に係る半導体装置及びその製造方法について、図１乃至図５を参照して説明する。図１乃至図４は、デュアルダマシンプロセスを用いた半導体装置の製造方法を示す工程断面図であり、作図の都合上分図したものである。また、図５は、本実施例の方法を用いて形成したキャパシタ・オーバー・ビットライン（ＣＯＢ：Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造の半導体記憶装置を示す断面図である。
【００３２】
以下、図１乃至図４を参照して本実施例の半導体装置の製造方法について説明する。なお、以下では、配線及びビアの材料としてＣｕ又はＣｕを含む配線材料を用い、ＣＭＰ法によって多層配線を形成する場合について記載するが、本発明は下記実施例に限定されるものではなく、配線又はビアの材料としてタングステン（Ｗ）を用い、ＣＭＰ法又はエッチバック法によって多層配線又はその一部の配線やビアを形成する場合についても同様に適用することができる。
【００３３】
まず、ＭＯＳトランジスタ等が形成された半導体基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、ＳｉＮｘ、ＳｉＣ、ＳｉＣＮ等からなる第１エッチングストッパ膜２とＳｉＯ２等からなる第１絶縁膜３とを順次形成し、その上に、露光の反射を抑制するための反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、第１配線溝を形成するためのレジストパターンを形成する。続いて、公知のドライエッチング技術を用いて第１絶縁膜３、第１エッチングストッパ膜２を順次エッチングして、それらを貫通する第１配線溝を形成する。その後、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。
【００３４】
次に、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル膜を成膜し、続いて、配線材料となるＣｕのめっき成長を容易にするためのＣｕのシードメタルを形成する。次に、電解めっき法によりＣｕを堆積して第１配線溝内をＣｕで埋設した後、ＣＭＰ法を用いて第１絶縁膜３上のＣｕ及びバリアメタルを除去して第１配線溝内に第１層配線１４を埋設して、図１（ａ）に示す構造を形成する。なお、第１エッチングストッパ膜２と第１絶縁膜３の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、その膜厚も任意に設定することができる。また、配線材料としてＷを用いる場合は、バリアメタル膜としてＴｉＮ／Ｔｉ又はＴｉＮ等を成膜し、ＣＭＰ法又はエッチバック法を用いて第１配線溝内にＷを埋設して第１層配線１４を形成すればよい（以下の配線又はビアについても同様）。
【００３５】
次に、図１（ｂ）に示すように、第１絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、ＳｉＮｘ、ＳｉＣ、ＳｉＣＮ等からなる第２エッチングストッパ膜４、ＳｉＯ２、低誘電率膜等からなる第１層間絶縁膜５、ＳｉＮｘ、ＳｉＣ、ＳｉＣＮ等からなる第３エッチングストッパ膜６及びＳｉＯ２等からなる第２絶縁膜７を順次形成し、その上に、第１ビア孔２１を形成するためのレジストパターン（図示せず）を形成する。その後、公知のドライエッチング技術を用いて第２絶縁膜７、第３エッチングストッパ膜６及び第１層間絶縁膜５を順次エッチングして、それらを貫通する第１ビア孔２１を形成し、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンを除去する。なお、第２エッチングストッパ膜４、第１層間絶縁膜５、第３エッチングストッパ膜６及び第２絶縁膜７の材料も特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、その膜厚も任意に設定することができる。
【００３６】
次に、図１（ｃ）に示すように、第２絶縁膜７上に、第２配線溝２２を形成するためのレジストパターン（図示せず）を形成する。その後、公知のドライエッチング技術を用いて第２絶縁膜７をエッチングした後、露出した第３エッチングストッパ膜６及び第１ビア孔２１底部の第２エッチングストッパ膜４をエッチングする。その後、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンを除去する。
【００３７】
次に、図１（ｄ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタルを成膜し、続いて、Ｃｕのシードメタルを１００ｎｍ程度形成した後、電解めっき法によりＣｕを形成して第１ビア孔２１及び第２配線溝２２内をＣｕで埋設する。その後、ＣＭＰ法を用いて第２絶縁膜７上のＣｕ及びバリアメタルを除去して第２層配線１６と第２−第１層配線間ビア１５を同時に形成する。なお、ここまでの工程は通常のデュアルダマシンプロセスと同様であり、同様の構造を形成することができる他の方法を用いてもよい。
【００３８】
次に、図２（ａ）に示すように、第２絶縁膜７上にＳｉＯ２等（後の工程で形成される第２カバー絶縁膜とのエッチング選択比が得られる材料）からなる第１カバー絶縁膜８を形成する。この第１カバー絶縁膜８は、ハードマスクを形成するために用いられるものであり、その膜厚はハードマスクに求められる膜厚（すなわち、ビアの形状、各々の層の膜厚、材料等を勘案して定められる膜厚）となるように設定する。
【００３９】
その後、第１カバー絶縁膜８上にハードマスクの開口を規定するためのレジストパターン２０ａを形成する。このレジストパターン２０ａは、レジストパターン２０ａと第２層配線１６との間隔（図２（ａ）のａ）が、第２層配線１６との目ずれマージン＋第２層配線１６と第３−第１層配線間ビア１９とのショートマージン以上となるように設定する。
【００４０】
次に、図２（ｂ）に示すように、レジストパターン２０ａをマスクとして、公知のドライエッチング技術を用いて第１カバー絶縁膜８をエッチングした後、レジストパターン２０ａを除去し、第１カバー絶縁膜８をレジストパターン２０ａと略等しい形状に加工する。
【００４１】
次に、図２（ｃ）に示すように、パターン加工された第１カバー絶縁膜８を覆うように、第１カバー絶縁膜８に対してエッチング選択比が十分に大きい材料（ＳｉＮｘ、ＳｉＣ、ＳｉＣＮ等）からなる第２カバー絶縁膜９を形成する。その後、第２カバー絶縁膜９をエッチバックまたはＣＭＰ法により研磨することにより、第２カバー絶縁膜９の開口部に第１カバー絶縁膜８が埋設された略平坦なハードマスクが形成される（図３（ａ）参照）。
【００４２】
次に、上記構造のハードマスク上に第２層間絶縁膜１１を形成する。その際、第２の従来例では、窒化膜マスク２４とサイドウォール窒化膜２５からなるハードマスクの凹凸が大きくサイドウォール窒化膜２５で挟まれた領域のアスペクト比が大きいため、第２層間絶縁膜１１の埋め込みが困難となり埋め込み不良に起因するボイドが発生しやすかったが、本実施例の構造の場合、第２カバー絶縁膜９の開口に第１カバー絶縁膜８が埋設されており、ハードマスク自体の凹凸がないため、第２層間絶縁膜１１の埋め込み不良が発生することはない。その後、第２層間絶縁膜１１上に第１カバー絶縁膜８と同等もしくはそれよりも広い幅の開口のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして公知のドライエッチング技術を用いてエッチングを行うことにより、第２絶縁膜７及び第１層間絶縁膜５は第２カバー絶縁膜９の開口で規定される部分のみがエッチングされ、図３（ｂ）に示す形状の第２ビア孔２３が形成される。
【００４３】
その後、図３（ｃ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル、Ｃｕのシードメタルを形成した後、電解めっき法によりＣｕを形成して第２ビア孔２３内をＣｕで埋設する。そして、ＣＭＰ法を用いて第２層間絶縁膜１１上のＣｕ及びバリアメタルを除去して第３−第１配線間ビア１９を形成する。更に、同様の方法を用いて第３−第１配線間ビア１９上層に第３層配線１８を形成し、上記工程を繰り返すことにより所望の多層配線構造の半導体装置が完成する（図４参照）。
【００４４】
以上、第２層配線１６と第２−第１層配線間ビア１５とを同時に形成するデュアルダマシンプロセスに本発明のハードマスクを用いて第３−第１層配線間ビア１９を形成する方法ついて説明したが、第２層配線１６と第２−第１層配線間ビア１５とを別々に形成するシングルダマシンプロセスについても同様に適用することができる。その場合は、図８（ａ）乃至（ｃ）の工程に従って第１層配線１４と、第２−第１層配線間ビア１５と第２層配線１６を形成した後、図２及び図３の工程に従って第３−第１層配線間ビア１９を形成すればよい。
【００４５】
本発明の製造方法はダマシン構造の任意の半導体装置に適用することができるが、ビット線の上部に容量素子を配置するＣＯＢ構造の半導体記憶装置に適用した場合は図５に示すようになる。すなわち、第１層配線１４がセルコンタクトとなり、セルコンタクトの一部がビットコンタクト（第２−第１層配線間ビア１５）を介してビット線（第２層配線１６）と接続され、一部が容量コンタクト（第３−第１層配線間ビア１９）を介して容量下部電極（第３層配線１８）と接続される構造となり、円筒状の容量下部電極内に容量絶縁膜を介して上部電極（プレート電極）を形成することにより容量が形成される。
【００４６】
このように、本実施例の半導体装置及びその製造方法によれば、配線（ここでは第２層配線１６）を形成した後、配線上に第１カバー絶縁膜８と第２カバー絶縁膜９とを用いて凹凸のない略平坦なハードマスクを形成することにより、その上層の層間絶縁膜（ここでは第２層間絶縁膜１１）の形成を容易にし、埋め込み不良に起因するボイドの発生を防止することができる。また、ハードマスクを用いて下層の絶縁膜（ここでは第２絶縁膜７、第３エッチングストッパ膜６、第１層間絶縁膜５及び第２エッチングストッパ膜４）を自己整合的にエッチングすることができるため、配線間ピッチ（例えば、図４のＡの経路とＣの経路の第２層配線１６の間隔）を小さくすることができると共に、サイドウォールのすそ野がエッチングされてビア径が変動するといった不具合を防止することができる。
【００４７】
［実施例２］
次に、本発明の第２の実施例に係る半導体装置及びその製造方法について、図６及び図７を参照して説明する。図６及び図７は、本実施例に係る半導体装置の製造方法を示す工程断面図であり、作図の都合上分図したものである。なお、本実施例はハードマスクの他の製造方法を示すものであり、その他の部分の構造、製造方法については第１の実施例と同様である。
【００４８】
まず、第１の実施例と同様に、ＭＯＳトランジスタ等が形成された半導体基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、ＳｉＮｘ、ＳｉＣ、ＳｉＣＮ等からなる第１エッチングストッパ膜２とＳｉＯ２等からなる第１絶縁膜３とを順次形成し、その上に形成したレジストパターンをマスクとして、ドライエッチング技術を用いて第１配線溝を形成し、レジストパターンを除去した後、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等のバリアメタル膜及びＣｕを堆積し、ＣＭＰ法を用いて第１配線溝内に第１層配線１４を埋設する。
【００４９】
次に、第１絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、ＳｉＮｘ、ＳｉＣ、ＳｉＣＮ等からなる第２エッチングストッパ膜４、ＳｉＯ２、低誘電率膜等からなる第１層間絶縁膜５、ＳｉＮｘ、ＳｉＣ、ＳｉＣＮ等からなる第３エッチングストッパ膜６及びＳｉＯ２等からなる第２絶縁膜７を順次形成し、その上に形成したレジストパターンをマスクとして、ドライエッチング技術を用いて第１ビア孔２１を形成し、レジストパターンを除去する。
【００５０】
次に、第２絶縁膜７上に形成したレジストパターンをマスクとして、ドライエッチング技術を用いて第２絶縁膜７をエッチングして第２配線溝を形成した後、露出した第３エッチングストッパ膜６及び第１ビア孔２１底部の第２エッチングストッパ膜４をエッチングする。そして、レジストパターンを除去した後、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等のバリアメタル膜及びＣｕを堆積し、ＣＭＰ法を用いて第２層配線１６と第２−第１層配線間ビア１５を同時に形成し、図６（ａ）に示す構造を形成する。
【００５１】
次に、第１の実施例では第２絶縁膜７上に第１カバー絶縁膜８を形成したが、本実施例では工程を簡略化するために、図６（ｂ）に示すように、ＳｉＮｘ、ＳｉＣ、ＳｉＣＮ等からなる第２カバー絶縁膜９を形成する。その後、第２カバー絶縁膜９上にハードマスクの開口を形成するためのレジストパターン２０ｂを形成する。このレジストパターン２０ｂは、レジストパターン２０ｂの開口部と第２層配線１６との間隔（図６（ｂ）のｂ）が、第２層配線１６との目ずれマージン＋第２層配線１６と第３−第１層配線間ビア１９とのショートマージン以上となるように設定する。
【００５２】
次に、図６（ｃ）に示すように、レジストパターン２０ｂをマスクとして、公知のドライエッチング技術を用いて第２カバー絶縁膜９をエッチングして開口を形成し、第２カバー絶縁膜９のみからなるハードマスクを形成する。
【００５３】
次に、ハードマスク上に第２層間絶縁膜１１を形成する。その際、第１の実施例では第２カバー絶縁膜９の開口部が第１カバー絶縁膜８で埋設されているため、ハードマスクの表面に凹凸がなく平坦な形状となっていたが、本実施例では第２カバー絶縁膜９の開口部は凹部となっているため多少の段差が生じる。
【００５４】
しかしながら、第２の従来例では、サイドウォール窒化膜２５で挟まれた領域のアスペクト比は窒化膜マスク２４と第２配線層１６の合計の膜厚（ｈ２）／開口幅（ｗ２）であるのに対して、本実施例では第２絶縁膜の厚さ（ｈ１）／開口幅（ｗ１）であり、開口幅を同じにするとアスペクト比は著しく小さくなる。従って、第２の従来技術に比べて第２層間絶縁膜１１の埋め込み性を改善することができる。その後、第２層間絶縁膜１１上に第２カバー絶縁膜９の開口と同等もしくはそれよりも大きい開口のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして公知のドライエッチング技術を用いてエッチングを行うことにより、第２絶縁膜７及び第１層間絶縁膜５は第２カバー絶縁膜９の開口で規定される部分のみがエッチングされ、図７（ａ）に示す形状の第２ビア孔２３が形成される。
【００５５】
その後、図７（ｂ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等のバリアメタル及びＣｕを堆積し、ＣＭＰ法を用いて第２ビア孔２３に第３−第１配線間ビア１９を形成する。更に、同様の方法を用いて第３−第１配線間ビア１９上層に第３層配線１８を形成し、上記工程を繰り返すことにより所望の多層配線構造の半導体装置が完成する（図７（ｃ）参照）。
【００５６】
このように、本実施例の半導体装置及びその製造方法によれば、配線（ここでは第２層配線１６）を形成した後、配線上に第２カバー絶縁膜９を用いて凹凸の小さいハードマスクを形成することにより、第２の従来例に比べてその上層に形成する層間絶縁膜（ここでは第２層間絶縁膜１１）の埋め込み性を格段に向上させることができ、かつ第１の実施例よりもハードマスクの製造工程を簡略化することができる。また、ハードマスクを用いて下層の絶縁膜（ここでは第２絶縁膜７、第３エッチングストッパ膜６、第１層間絶縁膜５及び第２エッチングストッパ膜４）を自己整合的にエッチングすることができるため、配線間ピッチを小さくすることができると共に、サイドウォールのすそ野がエッチングされてビア径が変動するといった不具合を防止することができる。
【００５７】
なお、上記説明では、第２カバー絶縁膜９からなるハードマスクの開口部の奥行き（紙面に垂直な方向）については記載していないが、レジストパターン２０ｂを第２層配線１６に並行して延ばせば開口部をスリット状に形成することができる。本実施例の構造ではハードマスクに第２カバー絶縁膜９の深さ分の溝が形成されるが、開口部をスリット状にしてその面積を大きくすることにより第２層間絶縁膜１１の埋め込み性を更に改善することができる。このスリットの長さはその上層に形成する配線（ここでは第３層配線１８）の構造に応じて適宜設定されるが、例えば、図５に示すＣＯＢ構造の半導体記憶装置の場合は、容量下部電極の大きさに合わせて設定すればよい。
【００５８】
また、上記各実施例では配線を３層構造とし、本発明のハードマスクを用いて第３−第１層配線間ビアを形成する場合について説明したが、本発明は上記実施例に限定されるものではなく、凹凸の無い又は凹凸の小さいハードマスクを用いて微細なビア孔や配線溝を形成する任意の半導体装置及びその製造方法に適用することができる。
【００５９】
【発明の効果】
以上説明したように、本発明の半導体装置及びその製造方法によれば、下記記載の効果を奏する。
【００６０】
本発明の第１の効果は、層間絶縁膜の埋め込み不良に起因するボイドの発生や隣接ビア間のショートを防止することができるということである。
【００６１】
その理由は、ビアを形成するためのハードマスクをサイドウォールによって形成するのではなく、配線形成後に配線上に設けたカバー絶縁膜を用いて形成しているため、ハードマスクの開口部の凹凸を無くし又は小さくして、その上に形成する層間絶縁膜の埋め込み性を改善することができるからである。特に、第２カバー絶縁膜の開口部に第１カバー絶縁膜を埋設してハードマスクを形成する方法では、ハードマスク自体の段差が無くなるため埋め込み不良の発生を確実に防止することができるからである。
【００６２】
また、本発明の第２の効果は、配線間のピッチを小さくすることができるということである。
【００６３】
その理由は、ハードマスク上に層間絶縁膜を形成し、その上に形成したレジストパターンを用いてエッチングを行うと、ハードマスク下層の絶縁膜はハードマスクの開口に従ってエッチングされるため、精度の高いビアを形成することができるからである。また、サイドウォール構造の場合はすそ野部分のエッチングによりビアの径が変動する恐れがあるが、本発明では開口部を基板面に略垂直に加工したハードマスクを用いているため、ビアの形状を制御することができ、その結果、設計マージンを小さくすることができるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るデュアルダマシンプロセスを用いた半導体装置の製造方法を示す工程断面図である。
【図２】本発明の第１の実施例に係るデュアルダマシンプロセスを用いた半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第１の実施例に係るデュアルダマシンプロセスを用いた半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第１の実施例に係るデュアルダマシンプロセスを用いた半導体装置の製造方法を示す工程断面図である。
【図５】本発明の一実施例に係る製造方法で形成したＣＯＢ構造の半導体記憶装置を示す断面図である。
【図６】本発明の第２の実施例に係るデュアルダマシンプロセスを用いた半導体装置の製造方法を示す工程断面図である。
【図７】本発明の第２の実施例に係るデュアルダマシンプロセスを用いた半導体装置の製造方法を示す工程断面図である。
【図８】従来のシングルダマシンプロセスを用いた半導体装置の製造方法を示す工程断面図である。
【図９】従来のシングルダマシンプロセスを用いた半導体装置の製造方法を示す工程断面図である。
【図１０】従来のサイドウォール構造のハードマスクを用いた半導体装置の製造方法を示す工程断面図である。
【図１１】従来のサイドウォール構造のハードマスクを用いた半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１ 半導体基板
２ 第１エッチングストッパ膜
３ 第１絶縁膜
４ 第２エッチングストッパ膜
５ 第１層間絶縁膜
６ 第３エッチングストッパ膜
７ 第２絶縁膜
８ 第１カバー絶縁膜
９ 第２カバー絶縁膜
１０ 第４エッチングストッパ膜
１１ 第２層間絶縁膜
１２ 第５エッチングストッパ膜
１３ 第３絶縁膜
１４ 第１層配線
１５ 第２−第１層配線間ビア
１６ 第２層配線
１７ 第３−第２層配線間ビア
１８ 第３層配線
１９ 第３−第１層配線間ビア
２０ａ、２０ｂ レジストパターン
２１ 第１ビア孔
２２ 第２配線溝
２３ 第２ビア孔
２４ 窒化膜マスク
２５ サイドウォール窒化膜
２６ ボイド

Claims (8)

  1. 絶縁膜に形成される配線溝又はビア孔に、ＣＭＰ法又はエッチバック法を用いて配線又はビアが埋設されてなる半導体装置において、
    所定の前記配線上に、相隣り合う前記配線の隙間よりも狭い幅の開口を備え、下層の前記絶縁膜と選択的なエッチングが可能な材料を用いて形成された略平坦なハードマスクを備えることを特徴とする半導体装置。
  2. 絶縁膜に形成される配線溝又はビア孔に、ＣＭＰ法又はエッチバック法を用いて配線又はビアが埋設されてなる半導体装置において、
    少なくとも下層から順に第１層配線、第２層配線及び第３層配線の３層以上の配線を備え、
    前記第３層配線は、相隣り合う前記第２層配線の隙間を貫通する第３−第１層配線間ビアによって前記第１層配線と接続され、
    前記第２の配線上に、前記第３−第１層配線間ビアの形状を規定する開口を備え、下層の前記絶縁膜と選択的なエッチングが可能な材料を用いて形成された略平坦なハードマスクを備えることを特徴とする半導体装置。
  3. 前記ハードマスクは、該ハードマスク直下の配線の延在方向に延びるスリット状の開口を備えることを特徴とする請求項１又は２に記載の半導体装置。
  4. 基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔に銅、タングステン又はこれらを含む配線材料を埋設して配線又はビアを形成する工程と、を備える半導体装置の製造方法において、
    所定の配線形成後、該配線上に、相隣り合う前記配線の隙間よりも狭い幅の領域を除いて下層の前記絶縁膜と選択的なエッチングが可能な材料を配設した略平坦なハードマスクを形成する工程を含むことを特徴とする半導体装置の製造方法。
  5. 基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔に銅、タングステン又はこれらを含む配線材料を埋設して配線又はビアを形成する工程と、を備える半導体装置の製造方法において、
    所定の配線形成後、該配線上に第１のカバー絶縁膜を形成する工程と、前記第１のカバー絶縁膜上に相隣り合う前記配線の隙間よりも狭い幅のパターンを備える第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして前記第１のカバー絶縁膜をエッチングする工程と、前記第１のレジストパターンを除去した後、前記第１のカバー絶縁膜を覆うように、該第１のカバー絶縁膜と選択的なエッチングが可能な第２のカバー絶縁膜を堆積する工程と、前記第２のカバー絶縁膜をエッチバック又はＣＭＰ法により研磨して、前記第２のカバー絶縁膜の間が前記第１のカバー絶縁膜で埋設された略平坦なハードマスクを形成する工程と、前記ハードマスク上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に、前記第１のカバー絶縁膜と同等もしくは前記第１のカバー絶縁膜よりも広い幅の開口を備える第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記層間絶縁膜及び前記第１のカバー絶縁膜をエッチングすると共に、前記第２のカバー絶縁膜をマスクとして下層の前記絶縁膜をエッチングしてビア孔を形成する工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
  6. 基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔に銅、タングステン又はこれらを含む配線材料を埋設して配線又はビアを形成する工程と、を備える半導体装置の製造方法において、
    所定の配線形成後、該配線上にカバー絶縁膜を形成する工程と、前記カバー絶縁膜上に相隣り合う前記配線の隙間よりも狭い幅の開口を備える第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして前記カバー絶縁膜をエッチングして略平坦なハードマスクを形成する工程と、前記第１のレジストパターンを除去した後、前記ハードマスク上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に、前記カバー絶縁膜の開口と同等もしくは前記カバー絶縁膜の開口よりも広い幅の開口を備える第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記層間絶縁膜をエッチングすると共に、前記第２のカバー絶縁膜をマスクとして下層の前記絶縁膜をエッチングしてビア孔を形成する工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
  7. 前記カバー絶縁膜又は前記第２のカバー絶縁膜を、前記絶縁膜及び前記層間絶縁膜と選択的なエッチングが可能な材料で形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  8. 前記ハードマスクの前記開口を、前記ハードマスク直下の前記配線の延在方向に延びるスリット状に形成することを特徴とする請求項４乃至７のいずれか一に記載の半導体装置の製造方法。
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