JP2004228258A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004228258A JP2004228258A JP2003012969A JP2003012969A JP2004228258A JP 2004228258 A JP2004228258 A JP 2004228258A JP 2003012969 A JP2003012969 A JP 2003012969A JP 2003012969 A JP2003012969 A JP 2003012969A JP 2004228258 A JP2004228258 A JP 2004228258A
- Authority
- JP
- Japan
- Prior art keywords
- film
- dielectric
- insulating film
- forming
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000004380 ashing Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 4
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims 1
- 238000000206 photolithography Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract description 2
- 238000001459 lithography Methods 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000003877 atomic layer epitaxy Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】半導体装置のゲート長の微細化を図るのに、ポリシリコン膜とシリコン窒化膜からなるゲート電極を形成後、前記ポリシリコン膜の側壁を熱窒化してシリコン窒化膜とし、熱リン酸でシリコン窒化膜を除去してゲート電極を形成する方法があるが、前記熱窒化処理が８００℃、１２０分と高温、長時間なため、基板界面に悪影響を及ぼす恐れがあった。これを解決する為、アッシングにより側壁ダメージ層を形成、除去する方法を提供する。
【解決手段】基板上に第１の誘電体膜、反射防止膜、レジスト膜の３層構成マスクを形成後アッシングし、第１の誘電体膜側壁にダメージ層を形成、除去することで、ダミーゲート電極を形成、このダミーゲート電極をマスクとして、遂次成膜、エッチングして半導体装置のゲート電極を形成することで、リソグラフィ加工限度以下の微細化加工を可能とする。
【選択図】 図１
【解決手段】基板上に第１の誘電体膜、反射防止膜、レジスト膜の３層構成マスクを形成後アッシングし、第１の誘電体膜側壁にダメージ層を形成、除去することで、ダミーゲート電極を形成、このダミーゲート電極をマスクとして、遂次成膜、エッチングして半導体装置のゲート電極を形成することで、リソグラフィ加工限度以下の微細化加工を可能とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものであり、特にダミーゲート電極を形成するシュリンクプロセスによるマスク形成と、そのマスクを使用した半導体装置の製造方法に係るものである。
【０００２】
【従来の技術】
半導体装置の微細化、高速化につれ、その製造技術においても多くのブレークスルーが必要とされてきている。
このうち、トランジスタ電極などのピッチや線幅の縮小は、チップ面積の縮小化や高速化に大きく寄与することから、微細加工に種々の方式、技術が実行されている。
従来、ゲート電極配線などを形成する半導体装置の製造方法において、フォトリソグラフィ技術による加工限界以下の寸法の配線を形成するために、基板上に成膜された多結晶シリコン膜およびシリコン窒化膜をパターニングしてゲート電極を形成し、前記多結晶シリコン膜の側壁を熱窒化してシリコン窒化膜とした後、熱リン酸で前記側壁シリコン窒化膜およびシリコン窒化膜を除去し、フォトリソグラフィ技術の加工限界以下の配線を実現することが示されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平９−８０４２号公報（第３頁、３欄、図１）
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に示された従来技術では、多結晶シリコン膜およびシリコン窒化膜を微細加工後、ＮＨ３雰囲気で温度８００℃、処理時間１２０分の条件で熱処理を行って、多結晶シリコンの側面を窒化させてシリコン窒化膜を形成、その後熱リン酸で上記シリコン窒化膜を除去してゲート電極を形成することが示されている。
上記従来技術による窒化膜の形成が８００℃の高温でかつ、１２０分と長時間の熱処理を施すものであり、このような熱処理法を１２０ナノ〜６５ナノメータ級の微細トランジスタ構造に適用することは、基板界面状態に悪影響を与えるばかりでなく、１２０分もの熱処理時間は生産工程上ネックとなり、またコスト高の原因ともなっている。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、シュリンクプロセスのダミーゲート電極形成過程において、アッシングにより低誘電体層に側壁ダメージ層を形成、薬液で除去してフォトリソグラフィ加工限界以下の寸法のダミーゲート電極を形成し、これをマスクとしてゲート電極を製造する方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】
半導体装置の製造方法であって、次のステップを有する。
（１）半導体基板上に、ゲート酸化膜、第１の導電膜、第１の絶縁膜、第１の誘電体膜を順に成膜するステップ。
（２）前記第１の誘電体膜上に反射防止膜を塗布後、レジスト膜を塗布し、前記レジスト膜を露光、現像してレジストマスクを形成するステップ。
（３）前記レジストマスクをマスクにして、前記第１の絶縁膜の上面に到るまで前記反射防止膜、第１の誘電体膜をドライエッチングし、第１のマスクを形成するステップ。
（４）前記第１のマスクを形成するレジスト膜と反射防止膜とをアッシングで除去するとともに、前記アッシングにより前記第１の誘電体膜に側壁ダメージ層を形成するステップ。
（５）前記側壁ダメージ層をウェットエッチングにより除去して前記第１の誘電体膜よりなる第２のマスクを形成するステップ。
（６）前記第２のマスクをマスクにして、前記第１の絶縁膜、第１の導電膜をドライエッチングし、前記第１の誘電体膜、第１の絶縁膜、第１の導電膜の積層構造よりなるダミーゲート電極を形成するステップ。
（７）前記半導体基板に第１の不純物注入層を形成するステップ。
（８）全面に第２の絶縁膜を成膜後、エッチバックにより前記ダミーゲート電極の側面に、前記第２の絶縁膜よりなるサイドウォールを形成後、前記半導体基板に第２の不純物注入層を形成するステップ。
（９）全面に第３の絶縁膜を成膜後、前記第１の導電膜の上面が露出するまで、ＣＭＰ法により前記第３の絶縁膜および前記ダミーゲート電極を構成する第１の誘電体膜、第１の絶縁膜および前記サイドウォールの一部を除去するステップ。
（１０）前記ダミーゲート電極を構成する前記第１の導電膜およびその下部の前記ゲート酸化膜をウェットエッチングにより除去し、前記サイドウォール内壁と前記半導体基板表面とでなす凹部を形成するステップ。
（１１）全面に第２の誘電体絶縁膜を成膜するとともに、前記第２の誘電体絶縁膜上面に第２の導電膜を成膜するステップ。
（１２）前記第３の絶縁膜の上面が露出するまで、ＣＭＰにより前記第２の導電膜、前記第２の誘電体絶縁膜を除去し第２の誘電体ゲート絶縁膜と第２の導電膜よりなるゲート電極を形成するステップ。
【０００７】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を製造フロー図に基づいて説明する。
図１〜図３の各（Ａ）〜（Ｄ）に示すステップは、実施の形態１による半導体装置の製造方法を示すフロー図である。以下、順を追って製造フローを説明する。
図１のステップ（Ａ）で、半導体基板１上に所望の厚さを有するゲート酸化膜２をドライ酸化技術等により形成し、その上面に第１の導電膜３であるポリシリコン膜をＣＶＤ技術等により膜厚約１５０ｎｍで成膜する。次に、この上にマスク用膜としての第１の絶縁膜４であるＴＥＯＳ膜をＣＶＤ技術等により膜厚約１００ｎｍで成膜する。更にこの上に第１の絶縁膜４よりも低い誘電率を持つ第１の誘電体膜５である、例えば有機系のシリコン材料の一例としてのＳｉＯＣ膜をＣＶＤ技術等により約２００ｎｍの膜厚に成膜する。なおこの第１の誘電体膜５の誘電率は２．５以下が望ましい。
次に図１のステップ（Ｂ）で、パターニング用の反射防止膜６として膜厚約８０ｎｍのＢＡＲＣ膜を塗布後、レジスト膜を塗布し、露光、現像によりパターニングして長さＢのレジストマスク７を形成する。
【０００８】
図１のステップ（Ｃ）で、前記レジストマスク７をマスクにし、前記第１の絶縁膜４をエッチングストッパとして前記反射防止膜６、第１の誘電体膜５を通常知られているドライエッチング技術によってエッチングすることで長さＢの第１のマスク８を形成する。
続いて、図１のステップ（Ｄ）で第１のマスク８を形成する前記第１の誘電体膜５上の反射防止膜６とレジスト７とを通常知られている酸素を含むドライアッシング技術で除去する。この際、前記第１の誘電体膜５の側壁に側壁ダメージ層９が発生する。
【０００９】
前記図１のステップ（Ｄ）で発生する側壁ダメージ層９の厚さｔは、本製造方法の発明者は、鋭意実験の上、図４に示すような結果が得られることを確認した。すなわち図４に示す如く、ドライアッシング処理時間に比例して前記第１の誘電体膜５の側壁ダメージ層９の膜減り、つまり厚さｔが増加する特性を利用し、後述するステップでの半導体装置のゲート電極長の規範となるダミーゲート電極１１の長さＷを定める側壁ダメージ層９の厚さｔを調整することによって、フォトリソグラフィの加工限界以下のゲート電極を、精度良く加工可能な製造方法を得ている。
【００１０】
次の図２のステップ（Ａ）で、フッ酸等を使用した知られているウエットエッチング技術により、前記図１のステップ（Ｄ）で形成された第１の誘電体膜５の側壁ダメージ層９を除去し第２のマスク１０を形成する。
図２のステップ（Ｂ）で、前記第２のマスク１０をマスクにして、前記第１の絶縁膜４、第１の導電膜３に対して前記ゲート酸化膜２をストッパにしてドライエッチングを行う。このことにより、前記第１の誘電体膜５、第１の絶縁膜４、第１の導電膜３の積層構造よりなる線長Ｗのダミーゲート電極１１が形成される。
【００１１】
図２のステップ（Ｃ）で、前記ダミーゲート電極１１をマスクにしてイオン注入技術により不純物イオンを前記半導体基板１の表面に注入し、ソース、ドレインを構成する第１の不純物注入層１２を形成する。
図２のステップ（Ｄ）では、全面に図示しない膜厚約３００ｎｍの第２の絶縁膜１３であるＴＥＯＳ膜を、ＣＶＤ技術で成膜し、ドライエッチング技術によって前記第２の絶縁膜１３のエッチバックを行い、前記ダミーゲート電極１１の両側面にサイドウォール１３ａを形成する。引き続き、前記サイドウォール１３ａ、ダミーゲート電極１１をマスクにしてイオン注入技術により、不純物イオンを半導体基板１に注入し、ソース、ドレインを構成する第２の不純物注入層１４を形成する。
【００１２】
次の図３のステップ（Ａ）では、全面に膜厚約３００ｎｍの第３の絶縁膜１５であるＴＥＯＳ膜をＣＶＤ技術等によって成膜し、前記第１の導電膜３の上面が露出するまで、ＣＭＰ技術により前記第３の絶縁膜１５、および前記ダミーゲート電極１１を構成する第１の誘電体膜５、第１の絶縁膜４、および前記サイドウォール１３ａの一部を除去する。
引き続く図３のステップ（Ｂ）で、前記ダミーゲート電極１１の構成要素である第１の導電膜３およびその下部の前記酸化膜２を通常知られているウェットエッチング技術で除去し、前記サイドウォール１３ａの内壁と前記半導体基板１の表面とでなす凹部５０を形成する。
【００１３】
次の図３のステップ（Ｃ）で、全面に酸化膜２よりも高い誘電率を持つ第２の誘電体絶縁膜１６である、例えば膜厚２ｎｍの酸化ハフニウム膜を原子層エピタキシ技術で形成し、その上に第２の導電膜１７であるポリシリコン膜をＣＶＤ技術により成膜する。
なお、前記第２の誘電体絶縁膜１６は、イリジウム酸化物であってもよい。なおこの第２の誘電体絶縁膜の誘電率は２５以上が望ましい。
引き続く図３のステップ（Ｄ）で、前記第３の絶縁膜１５の上面が露出するまで、ＣＭＰ技術により前記第２の導電膜１７、前記第２の誘電体絶縁膜１６を除去し、高い誘電率を有する第２の誘電体ゲート絶縁膜１６と第２の導電膜１７より構成される長さｗの半導体装置のゲート電極１８を形成する。
【００１４】
【発明の効果】
この発明は、以上述べたようなステップを備えた半導体装置の製造方法であるので、以下のような効果がある。
つまり、
（１）半導体基板上に、ゲート酸化膜、第１の導電膜、第１の絶縁膜、第１の誘電体膜を順に成膜後、
（２）前記第１の誘電体膜上に反射防止膜を塗布後、レジスト膜を塗布し、前記レジスト膜を露光、現像してレジストマスクを形成し、
（３）前記レジストマスクをマスクにして、前記第１の絶縁膜の上面に到るまで前記反射防止膜、第１の誘電体膜をドライエッチングし、第１のマスクを形成する。
（４）次に、前記第１のマスクを形成するレジスト膜と反射防止膜とをアッシングで除去するとともに、前記アッシングにより前記第１の誘電体膜に側壁ダメージ層を形成し、
（５）前記側壁ダメージ層をウェットエッチングにより除去して前記第１の誘電体膜よりなる第２のマスクを形成後、
（６）前記第２のマスクをマスクにして、前記第１の絶縁膜、第１の導電膜をドライエッチングし、前記第１の誘電体膜、第１の絶縁膜、第１の導電膜の積層構造よりなるダミーゲート電極を形成する。
（７）次に、前記ダミーゲート電極をマスクにして、前記半導体基板に第１の不純物注入層を形成後、
（８）全面に第２の絶縁膜を成膜した後、エッチバックにより前記ダミーゲート電極の側面に、前記第２の絶縁膜よりなるサイドウォールを形成し、前記半導体基板に第２の不純物注入層を形成する。
（９）引き続き全面に第３の絶縁膜を成膜後、前記第１の導電膜の上面が露出するまで、ＣＭＰにより前記第３の絶縁膜および前記ダミーゲート電極を構成する第１の誘電体膜、第１の絶縁膜および前記サイドウォールの一部を除去し、
（１０）前記ダミーゲート電極を構成する前記第１の導電膜およびその下部の前記ゲート酸化膜をウェットエッチングにより除去し、前記サイドウォール内壁と前記半導体基板表面とでなす凹部を形成後、
（１１）全面に第２の誘電体絶縁膜を成膜するとともに、前記第２の誘電体絶縁膜上面に第２の導電膜を成膜し、
（１２）前記第３の絶縁膜の上面が露出するまで、ＣＭＰにより前記第２の導電膜、前記第２の誘電体絶縁膜を除去し、第２の誘電体ゲート絶縁膜と第２の導電膜よりなるゲート電極を形成するステップを有する半導体装置の製造方法であるので、第１の誘電体膜側壁のアッシングによるダメージ層が、アッシング時間と共にその厚さが増加する特性を利用して、シュリンクマスクを形成し、このシュリンクマスクをマスクにして、フォトリソグラフィ加工限界以下の寸法を有する半導体装置のゲート電極が精度よく加工可能となるという優れた効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造フローを示す図である。
【図２】この発明の実施の形態１による半導体装置の製造フローを示す図である。
【図３】この発明の実施の形態１による半導体装置の製造フローを示す図である。
【図４】この発明の実施の形態１による第１の誘電体膜の側壁ダメージ層とアッシング処理時間との関係を示す実験データ図である。
【符号の説明】
１ 半導体基板、２ ゲート酸化膜、３ 第１の導電膜、４ 第１の絶縁膜、
５ 第１の誘電体膜、６ 反射防止膜、７ レジストマスク、
８ 第１のマスク、９ 側壁ダメージ層、１０ 第２のマスク、
１１ ダミーゲート電極、１２ 第１の不純物注入層、１３ 第２の絶縁膜、
１３ａ サイドウォール、１４ 第２の導電膜、１８ ゲート電極、
５０ 凹部。
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものであり、特にダミーゲート電極を形成するシュリンクプロセスによるマスク形成と、そのマスクを使用した半導体装置の製造方法に係るものである。
【０００２】
【従来の技術】
半導体装置の微細化、高速化につれ、その製造技術においても多くのブレークスルーが必要とされてきている。
このうち、トランジスタ電極などのピッチや線幅の縮小は、チップ面積の縮小化や高速化に大きく寄与することから、微細加工に種々の方式、技術が実行されている。
従来、ゲート電極配線などを形成する半導体装置の製造方法において、フォトリソグラフィ技術による加工限界以下の寸法の配線を形成するために、基板上に成膜された多結晶シリコン膜およびシリコン窒化膜をパターニングしてゲート電極を形成し、前記多結晶シリコン膜の側壁を熱窒化してシリコン窒化膜とした後、熱リン酸で前記側壁シリコン窒化膜およびシリコン窒化膜を除去し、フォトリソグラフィ技術の加工限界以下の配線を実現することが示されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平９−８０４２号公報（第３頁、３欄、図１）
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に示された従来技術では、多結晶シリコン膜およびシリコン窒化膜を微細加工後、ＮＨ３雰囲気で温度８００℃、処理時間１２０分の条件で熱処理を行って、多結晶シリコンの側面を窒化させてシリコン窒化膜を形成、その後熱リン酸で上記シリコン窒化膜を除去してゲート電極を形成することが示されている。
上記従来技術による窒化膜の形成が８００℃の高温でかつ、１２０分と長時間の熱処理を施すものであり、このような熱処理法を１２０ナノ〜６５ナノメータ級の微細トランジスタ構造に適用することは、基板界面状態に悪影響を与えるばかりでなく、１２０分もの熱処理時間は生産工程上ネックとなり、またコスト高の原因ともなっている。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、シュリンクプロセスのダミーゲート電極形成過程において、アッシングにより低誘電体層に側壁ダメージ層を形成、薬液で除去してフォトリソグラフィ加工限界以下の寸法のダミーゲート電極を形成し、これをマスクとしてゲート電極を製造する方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】
半導体装置の製造方法であって、次のステップを有する。
（１）半導体基板上に、ゲート酸化膜、第１の導電膜、第１の絶縁膜、第１の誘電体膜を順に成膜するステップ。
（２）前記第１の誘電体膜上に反射防止膜を塗布後、レジスト膜を塗布し、前記レジスト膜を露光、現像してレジストマスクを形成するステップ。
（３）前記レジストマスクをマスクにして、前記第１の絶縁膜の上面に到るまで前記反射防止膜、第１の誘電体膜をドライエッチングし、第１のマスクを形成するステップ。
（４）前記第１のマスクを形成するレジスト膜と反射防止膜とをアッシングで除去するとともに、前記アッシングにより前記第１の誘電体膜に側壁ダメージ層を形成するステップ。
（５）前記側壁ダメージ層をウェットエッチングにより除去して前記第１の誘電体膜よりなる第２のマスクを形成するステップ。
（６）前記第２のマスクをマスクにして、前記第１の絶縁膜、第１の導電膜をドライエッチングし、前記第１の誘電体膜、第１の絶縁膜、第１の導電膜の積層構造よりなるダミーゲート電極を形成するステップ。
（７）前記半導体基板に第１の不純物注入層を形成するステップ。
（８）全面に第２の絶縁膜を成膜後、エッチバックにより前記ダミーゲート電極の側面に、前記第２の絶縁膜よりなるサイドウォールを形成後、前記半導体基板に第２の不純物注入層を形成するステップ。
（９）全面に第３の絶縁膜を成膜後、前記第１の導電膜の上面が露出するまで、ＣＭＰ法により前記第３の絶縁膜および前記ダミーゲート電極を構成する第１の誘電体膜、第１の絶縁膜および前記サイドウォールの一部を除去するステップ。
（１０）前記ダミーゲート電極を構成する前記第１の導電膜およびその下部の前記ゲート酸化膜をウェットエッチングにより除去し、前記サイドウォール内壁と前記半導体基板表面とでなす凹部を形成するステップ。
（１１）全面に第２の誘電体絶縁膜を成膜するとともに、前記第２の誘電体絶縁膜上面に第２の導電膜を成膜するステップ。
（１２）前記第３の絶縁膜の上面が露出するまで、ＣＭＰにより前記第２の導電膜、前記第２の誘電体絶縁膜を除去し第２の誘電体ゲート絶縁膜と第２の導電膜よりなるゲート電極を形成するステップ。
【０００７】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を製造フロー図に基づいて説明する。
図１〜図３の各（Ａ）〜（Ｄ）に示すステップは、実施の形態１による半導体装置の製造方法を示すフロー図である。以下、順を追って製造フローを説明する。
図１のステップ（Ａ）で、半導体基板１上に所望の厚さを有するゲート酸化膜２をドライ酸化技術等により形成し、その上面に第１の導電膜３であるポリシリコン膜をＣＶＤ技術等により膜厚約１５０ｎｍで成膜する。次に、この上にマスク用膜としての第１の絶縁膜４であるＴＥＯＳ膜をＣＶＤ技術等により膜厚約１００ｎｍで成膜する。更にこの上に第１の絶縁膜４よりも低い誘電率を持つ第１の誘電体膜５である、例えば有機系のシリコン材料の一例としてのＳｉＯＣ膜をＣＶＤ技術等により約２００ｎｍの膜厚に成膜する。なおこの第１の誘電体膜５の誘電率は２．５以下が望ましい。
次に図１のステップ（Ｂ）で、パターニング用の反射防止膜６として膜厚約８０ｎｍのＢＡＲＣ膜を塗布後、レジスト膜を塗布し、露光、現像によりパターニングして長さＢのレジストマスク７を形成する。
【０００８】
図１のステップ（Ｃ）で、前記レジストマスク７をマスクにし、前記第１の絶縁膜４をエッチングストッパとして前記反射防止膜６、第１の誘電体膜５を通常知られているドライエッチング技術によってエッチングすることで長さＢの第１のマスク８を形成する。
続いて、図１のステップ（Ｄ）で第１のマスク８を形成する前記第１の誘電体膜５上の反射防止膜６とレジスト７とを通常知られている酸素を含むドライアッシング技術で除去する。この際、前記第１の誘電体膜５の側壁に側壁ダメージ層９が発生する。
【０００９】
前記図１のステップ（Ｄ）で発生する側壁ダメージ層９の厚さｔは、本製造方法の発明者は、鋭意実験の上、図４に示すような結果が得られることを確認した。すなわち図４に示す如く、ドライアッシング処理時間に比例して前記第１の誘電体膜５の側壁ダメージ層９の膜減り、つまり厚さｔが増加する特性を利用し、後述するステップでの半導体装置のゲート電極長の規範となるダミーゲート電極１１の長さＷを定める側壁ダメージ層９の厚さｔを調整することによって、フォトリソグラフィの加工限界以下のゲート電極を、精度良く加工可能な製造方法を得ている。
【００１０】
次の図２のステップ（Ａ）で、フッ酸等を使用した知られているウエットエッチング技術により、前記図１のステップ（Ｄ）で形成された第１の誘電体膜５の側壁ダメージ層９を除去し第２のマスク１０を形成する。
図２のステップ（Ｂ）で、前記第２のマスク１０をマスクにして、前記第１の絶縁膜４、第１の導電膜３に対して前記ゲート酸化膜２をストッパにしてドライエッチングを行う。このことにより、前記第１の誘電体膜５、第１の絶縁膜４、第１の導電膜３の積層構造よりなる線長Ｗのダミーゲート電極１１が形成される。
【００１１】
図２のステップ（Ｃ）で、前記ダミーゲート電極１１をマスクにしてイオン注入技術により不純物イオンを前記半導体基板１の表面に注入し、ソース、ドレインを構成する第１の不純物注入層１２を形成する。
図２のステップ（Ｄ）では、全面に図示しない膜厚約３００ｎｍの第２の絶縁膜１３であるＴＥＯＳ膜を、ＣＶＤ技術で成膜し、ドライエッチング技術によって前記第２の絶縁膜１３のエッチバックを行い、前記ダミーゲート電極１１の両側面にサイドウォール１３ａを形成する。引き続き、前記サイドウォール１３ａ、ダミーゲート電極１１をマスクにしてイオン注入技術により、不純物イオンを半導体基板１に注入し、ソース、ドレインを構成する第２の不純物注入層１４を形成する。
【００１２】
次の図３のステップ（Ａ）では、全面に膜厚約３００ｎｍの第３の絶縁膜１５であるＴＥＯＳ膜をＣＶＤ技術等によって成膜し、前記第１の導電膜３の上面が露出するまで、ＣＭＰ技術により前記第３の絶縁膜１５、および前記ダミーゲート電極１１を構成する第１の誘電体膜５、第１の絶縁膜４、および前記サイドウォール１３ａの一部を除去する。
引き続く図３のステップ（Ｂ）で、前記ダミーゲート電極１１の構成要素である第１の導電膜３およびその下部の前記酸化膜２を通常知られているウェットエッチング技術で除去し、前記サイドウォール１３ａの内壁と前記半導体基板１の表面とでなす凹部５０を形成する。
【００１３】
次の図３のステップ（Ｃ）で、全面に酸化膜２よりも高い誘電率を持つ第２の誘電体絶縁膜１６である、例えば膜厚２ｎｍの酸化ハフニウム膜を原子層エピタキシ技術で形成し、その上に第２の導電膜１７であるポリシリコン膜をＣＶＤ技術により成膜する。
なお、前記第２の誘電体絶縁膜１６は、イリジウム酸化物であってもよい。なおこの第２の誘電体絶縁膜の誘電率は２５以上が望ましい。
引き続く図３のステップ（Ｄ）で、前記第３の絶縁膜１５の上面が露出するまで、ＣＭＰ技術により前記第２の導電膜１７、前記第２の誘電体絶縁膜１６を除去し、高い誘電率を有する第２の誘電体ゲート絶縁膜１６と第２の導電膜１７より構成される長さｗの半導体装置のゲート電極１８を形成する。
【００１４】
【発明の効果】
この発明は、以上述べたようなステップを備えた半導体装置の製造方法であるので、以下のような効果がある。
つまり、
（１）半導体基板上に、ゲート酸化膜、第１の導電膜、第１の絶縁膜、第１の誘電体膜を順に成膜後、
（２）前記第１の誘電体膜上に反射防止膜を塗布後、レジスト膜を塗布し、前記レジスト膜を露光、現像してレジストマスクを形成し、
（３）前記レジストマスクをマスクにして、前記第１の絶縁膜の上面に到るまで前記反射防止膜、第１の誘電体膜をドライエッチングし、第１のマスクを形成する。
（４）次に、前記第１のマスクを形成するレジスト膜と反射防止膜とをアッシングで除去するとともに、前記アッシングにより前記第１の誘電体膜に側壁ダメージ層を形成し、
（５）前記側壁ダメージ層をウェットエッチングにより除去して前記第１の誘電体膜よりなる第２のマスクを形成後、
（６）前記第２のマスクをマスクにして、前記第１の絶縁膜、第１の導電膜をドライエッチングし、前記第１の誘電体膜、第１の絶縁膜、第１の導電膜の積層構造よりなるダミーゲート電極を形成する。
（７）次に、前記ダミーゲート電極をマスクにして、前記半導体基板に第１の不純物注入層を形成後、
（８）全面に第２の絶縁膜を成膜した後、エッチバックにより前記ダミーゲート電極の側面に、前記第２の絶縁膜よりなるサイドウォールを形成し、前記半導体基板に第２の不純物注入層を形成する。
（９）引き続き全面に第３の絶縁膜を成膜後、前記第１の導電膜の上面が露出するまで、ＣＭＰにより前記第３の絶縁膜および前記ダミーゲート電極を構成する第１の誘電体膜、第１の絶縁膜および前記サイドウォールの一部を除去し、
（１０）前記ダミーゲート電極を構成する前記第１の導電膜およびその下部の前記ゲート酸化膜をウェットエッチングにより除去し、前記サイドウォール内壁と前記半導体基板表面とでなす凹部を形成後、
（１１）全面に第２の誘電体絶縁膜を成膜するとともに、前記第２の誘電体絶縁膜上面に第２の導電膜を成膜し、
（１２）前記第３の絶縁膜の上面が露出するまで、ＣＭＰにより前記第２の導電膜、前記第２の誘電体絶縁膜を除去し、第２の誘電体ゲート絶縁膜と第２の導電膜よりなるゲート電極を形成するステップを有する半導体装置の製造方法であるので、第１の誘電体膜側壁のアッシングによるダメージ層が、アッシング時間と共にその厚さが増加する特性を利用して、シュリンクマスクを形成し、このシュリンクマスクをマスクにして、フォトリソグラフィ加工限界以下の寸法を有する半導体装置のゲート電極が精度よく加工可能となるという優れた効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造フローを示す図である。
【図２】この発明の実施の形態１による半導体装置の製造フローを示す図である。
【図３】この発明の実施の形態１による半導体装置の製造フローを示す図である。
【図４】この発明の実施の形態１による第１の誘電体膜の側壁ダメージ層とアッシング処理時間との関係を示す実験データ図である。
【符号の説明】
１ 半導体基板、２ ゲート酸化膜、３ 第１の導電膜、４ 第１の絶縁膜、
５ 第１の誘電体膜、６ 反射防止膜、７ レジストマスク、
８ 第１のマスク、９ 側壁ダメージ層、１０ 第２のマスク、
１１ ダミーゲート電極、１２ 第１の不純物注入層、１３ 第２の絶縁膜、
１３ａ サイドウォール、１４ 第２の導電膜、１８ ゲート電極、
５０ 凹部。
Claims (4)
- 次のステップを備えたことを特徴とする半導体装置の製造方法。
（１）半導体基板上に、ゲート酸化膜、第１の導電膜、第１の絶縁膜、第１の誘電体膜を順に成膜するステップ。
（２）前記第１の誘電体膜上に反射防止膜を塗布後、レジスト膜を塗布し、前記レジスト膜を露光、現像してレジストマスクを形成するステップ。
（３）前記レジストマスクをマスクにして、前記第１の絶縁膜の上面に到るまで前記反射防止膜、第１の誘電体膜をドライエッチングし、第１のマスクを形成するステップ。
（４）前記第１のマスクを形成するレジスト膜と反射防止膜とをアッシングで除去するとともに、前記アッシングにより前記第１の誘電体膜に側壁ダメージ層を形成するステップ。
（５）前記側壁ダメージ層をウェットエッチングにより除去して前記第１の誘電体膜よりなる第２のマスクを形成するステップ。
（６）前記第２のマスクをマスクにして、前記第１の絶縁膜、第１の導電膜をドライエッチングし、前記第１の誘電体膜、第１の絶縁膜、第１の導電膜の積層構造よりなるダミーゲート電極を形成するステップ。
（７）前記半導体基板に第１の不純物注入層を形成するステップ。
（８）全面に第２の絶縁膜を成膜後、エッチバックにより前記ダミーゲート電極の側面に、前記第２の絶縁膜よりなるサイドウォールを形成後、前記半導体基板に第２の不純物注入層を形成するステップ。
（９）全面に第３の絶縁膜を成膜後、前記第１の導電膜の上面が露出するまで、ＣＭＰにより前記第３の絶縁膜および前記ダミーゲート電極を構成する第１の誘電体膜、第１の絶縁膜および前記サイドウォールの一部を除去するステップ。
（１０）前記ダミーゲート電極を構成する前記第１の導電膜およびその下部の前記ゲート酸化膜をウェットエッチングにより除去し、前記サイドウォール内壁と前記半導体基板表面とでなす凹部を形成するステップ。
（１１）全面に第２の誘電体絶縁膜を成膜するとともに、前記第２の誘電体絶縁膜上面に第２の導電膜を成膜するステップ。
（１２）前記第３の絶縁膜の上面が露出するまで、ＣＭＰにより前記第２の導電膜、前記第２の誘電体絶縁膜を除去し第２の誘電体ゲート絶縁膜と第２の導電膜よりなるゲート電極を形成するステップ。 - 前記ステップ（３）における第１の誘電体膜が、誘電率２．５以下のものであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ステップ（４）における第１の誘電体膜の側壁ダメージ層の厚さは、予め設定された時間アッシングすることによって設定されるものであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ステップ（１１）における第２の誘電体絶縁膜は、酸化ハフニウムまたはイリジウム酸化物あるいはアルミ酸化物のいずれか１種とすることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003012969A JP2004228258A (ja) | 2003-01-22 | 2003-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003012969A JP2004228258A (ja) | 2003-01-22 | 2003-01-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004228258A true JP2004228258A (ja) | 2004-08-12 |
Family
ID=32901416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003012969A Pending JP2004228258A (ja) | 2003-01-22 | 2003-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004228258A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007116492A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Microelectronics Limited | 半導体装置の製造方法 |
| CN104701167A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105575788A (zh) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极的形成方法 |
-
2003
- 2003-01-22 JP JP2003012969A patent/JP2004228258A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007116492A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Microelectronics Limited | 半導体装置の製造方法 |
| JP5040913B2 (ja) * | 2006-03-31 | 2012-10-03 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN104701167A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105575788A (zh) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极的形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6514672B2 (en) | Dry development process for a bi-layer resist system | |
| US8338304B2 (en) | Methods to reduce the critical dimension of semiconductor devices and related semiconductor devices | |
| US6559017B1 (en) | Method of using amorphous carbon as spacer material in a disposable spacer process | |
| TWI220266B (en) | Semiconductor device and method for forming transistors having a reduced pitch | |
| CN103488041A (zh) | 利用间隔物掩模的频率加倍 | |
| US8568604B2 (en) | CMOS gate structures fabricated by selective oxidation | |
| JP2002217170A (ja) | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 | |
| CN101315515A (zh) | 利用具有插入区域的间隔物掩模的频率三倍化 | |
| US6423475B1 (en) | Sidewall formation for sidewall patterning of sub 100 nm structures | |
| US7307009B2 (en) | Phosphoric acid free process for polysilicon gate definition | |
| US6740574B2 (en) | Methods of forming DRAM assemblies, transistor devices, and openings in substrates | |
| JP4358556B2 (ja) | 半導体装置の製造方法 | |
| CN101339361A (zh) | 利用间隔物掩模的频率加倍 | |
| JP2004228258A (ja) | 半導体装置の製造方法 | |
| JP3906037B2 (ja) | 半導体装置の製造方法 | |
| JP2004363371A (ja) | 電子デバイスの製造方法 | |
| US6537866B1 (en) | Method of forming narrow insulating spacers for use in reducing minimum component size | |
| US6555397B1 (en) | Dry isotropic removal of inorganic anti-reflective coating after poly gate etching | |
| JP4101130B2 (ja) | 半導体装置の製造方法 | |
| CN1197132C (zh) | 在栅极蚀刻处理后用湿式化学方法去除氧氮化硅材料 | |
| KR100511907B1 (ko) | 반도체 소자의 제조방법 | |
| KR100466026B1 (ko) | 고집적 반도체 소자의 도전체 패턴 제조 방법 | |
| KR20020048616A (ko) | 플래시 메모리 장치의 게이트 패턴 형성 방법 | |
| JP2002141328A (ja) | 半導体装置およびその製造方法 | |
| TW452933B (en) | Manufacturing method for buried tiny metal connection |