JP2004228989A - 半導体装置 - Google Patents

Abstract

【課題】基地局に用いる増幅用の半導体装置の性能を向上させる。
【解決手段】携帯電話等のような移動体通信機器の基地局に用いる増幅器ＡＭＰ１のパッケージに、増幅用の半導体チップ５と伝送線路基板６とを備え、前記増幅用の半導体チップ５の出力に、伝送線路基板６の空き領域に形成されたスタブ６ｂをボンディングワイヤ７ｃにより接続する。このスタブ６ｂとボンディングワイヤ７ｃとは、増幅用の半導体チップ５の出力信号の基本周波数の２倍で共振する共振回路を形成するように設計されている。これにより、増幅用の半導体チップ５から出力された信号の２倍波の信号を抑えることができるので、増幅器ＡＭＰ１の伝送効率の向上と伝送歪みの低減とを実現することができる。
【選択図】 図５

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置技術に関し、特に、基地局用の高出力電力増幅器に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
携帯電話等のような移動体通信機器の基地局に用いる高出力電力増幅器では、音声、文字、静止画のデータだけでなく動画等のような大容量の情報を高速で送受信することを目的とし、大量のデータを高速処理する必要があるため、高出力電力増幅器の性能の向上が進められている。この高出力電力増幅器の能動素子の性能を引き出すためにパッケージ内に内部整合回路を有しているものがある。この内部整合回路には、低損失な伝送線路を用いた整合方法が広く普及されている。すなわち、パッケージ内の増幅素子の出力とパッケージの出力端子との間に介在された伝送線路に、伝送線路としての機能の他に整合回路としての機能を持たせるようにしている。
【０００３】
なお、例えば特開平８−１３０４２４号公報には、高効率電力増幅回路のトランジスタ素子近傍のインピーダンスを低下させずに、第２、３次高調波を制御して効率の向上を図るべく、トランジスタ素子の出力に、基本波の波長λに対してλ／４の長さの整合線路を介して、第２次高調波の直列共振回路および第３次高調波の直列共振回路をそれぞれ接続する構成が開示されている（例えば特許文献１）。
【０００４】
また、例えば特開平１１−１４５７４４号公報には、２倍波処理用のキャパシタと、基本波整合用のキャパシタとを有するマイクロ波増幅器において、その２倍波処理用のキャパシタと基本波整合用のキャパシタとの配置が競合するために起こる整合条件の制約を解消すべく、半導体素子の出力端子と、出力取り出し線路との間の誘電体基板上に、基本波整合用のくしは状のキャパシタをそのくしはが半導体素子側に向くような状態で配置し、そのくしはの間隙に２倍波処理用のキャパシタを設ける構成が開示されている（例えば特許文献２）。
【０００５】
また、例えば特開２００１−１１１３６４号公報には、高出力特性で歪み成分の少ないマイクロ波出力信号を得るために、増幅素子とパッケージ出力端子との間に、インダクタンスとして機能するボンディングワイヤの一端を増幅素子のドレインに接続し、その他端をキャパシタに直列接続した状態で介在させ、そのボンディングワイヤとキャパシタとで、複数のキャリア周波数間の差分周波数を無くすような直列共振回路を構成することが開示されている（例えば特許文献３）。
【０００６】
また、例えば特開平５−２２６９５１号公報には、高周波用トランジスタの内部整合回路において、トランジスタの出力端子に、使用周波数の２倍波の１／４波長のオープンスタブ（マイクロストリップ線路）を接続する場合、オープンスタブの物理長が大きくなり、マイクロストリップ線路の実装面積が増大するのを解決すべく、トランジスタのドレインに接続されるコンデンサ部を形成する高誘電率基板に、２倍波の１／４波長よりやや短いオープンスタブを形成する構成が開示されている（例えば特許文献４）。
【０００７】
また、例えば特開平９−２６０９７５号公報には、使用周波数帯を変えたい場合にオープンスタブの形状やそれに合わせて基板の変更が必要であったり、共振器を変えなければならなかったりする煩わしさを無くすために、トランジスタの出力に接続されている凸状のＲＦストリップラインが形成された基板に、そのＲＦストリップラインの両側に複数の分割されたオープンスタブを配置し、ＲＦストリップラインとオープンスタブとの間およびその複数のオープンスタブ同士をボンディングワイヤで接続する仕方で、所望の中心周波数を得る構成が開示されている（例えば特許文献５）。
【０００８】
また、例えば特開平７−２６３９７９号公報には、トランジスタの出力側に伝送線路を介して２倍波または３倍波直列共振回路を出力負荷と並列に接続する構成が開示されている（例えば特許文献６）。
【０００９】
【特許文献１】
特開平８−１３０４２４号公報
【００１０】
【特許文献２】
特開平１１−１４５７４４号公報
【００１１】
【特許文献３】
特開２００１−１１１３６４号公報
【００１２】
【特許文献４】
特開平５−２２６９５１号公報
【００１３】
【特許文献５】
特開平９−２６０９７５号公報
【００１４】
【特許文献６】
特開平７−２６３９７９号公報
【００１５】
【発明が解決しようとする課題】
ところが、如何にして小型で高性能（信号の伝送効率が高く歪みが少ない）な高出力電力増幅器を実現するかが重要な課題となっている。
【００１６】
本発明の目的は、主に基地局に用いる増幅用の半導体装置の性能を向上させることのできる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、本発明は、基地局に用いる増幅用の半導体装置を構成するパッケージに半導体能動素子と伝送線路基板とを備え、前記半導体能動素子の出力に、伝送線路基板の空き領域に形成されたスタブを導体線により接続して、上記半導体能動素子の出力信号の基本周波数の２倍で共振する共振回路を接続する構成を有するものである。
【００２０】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（実施の形態１）
図１は本発明者が検討した基地局用の増幅器ＡＭＰ５０のパッケージの説明図、図２は図１の領域ＣＡ内の要部拡大平面図である。増幅器ＡＭＰ５０のパッケージは、パッケージの一方の長辺から突出する２つの入力リード５０ａと、パッケージの他方の長辺から突出する２つの出力リード５０ｂとを有している。この入力リード５０ａおよび出力リード５０ｂの対の各々には、２系統の同一信号を増幅する経路が並列に配置されている。すなわち、パッケージ内には、合計４つの増幅経路が収められている。各々の増幅経路には、上記入力リード５０ａから出力リード５０ｂに向かって、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタ５１と、ＭＯＳ・ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）５２と、伝送線路基板５３とが配置されている。そして、入力リード５０ａは、ボンディングワイヤ５４ａを通じてＭＯＳキャパシタ５１と電気的に接続され、ＭＯＳキャパシタ５１はボンディングワイヤ５４ｂを通じてＭＯＳ・ＦＥＴ５２のゲート電極と電気的に接続され、ＭＯＳ・ＦＥＴ５２のドレイン電極はボンディングワイヤ５４ｃを通じて伝送線路基板５３の伝送線路５３ａと電気的に接続され、さらに伝送線路５３ａはボンディングワイヤ５４ｄを通じて出力リード５０ｂと電気的に接続されている。上記ＭＯＳ・ＦＥＴ５２は、増幅素子としての機能を有している。ＭＯＳ・ＦＥＴ５２としては、例えばＬＤ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ）ＭＯＳ・ＦＥＴが使用されており、高出力（数百Ｖ）を可能とするために総ゲート幅が、例えば１２．９ｃｍというように大きなものが使用されている。この低インピーダンスなＭＯＳ・ＦＥＴ５２から低損失で出力を取り出す（すなわち、デバイスの性能を引き出す）ために、ＭＯＳ・ＦＥＴ５２の入出力に内部整合回路が接続されている。この内部整合回路は、上記パッケージ内に収められた上記ＭＯＳキャパシタ５１、伝送線路５３ａおよびボンディングワイヤ５４ａ〜５４ｄにより構成されている。ボンディングワイヤ５４ａ〜５４ｄは、コイルと等価になって内部整合回路素子の役割を果たしている。伝送線路５３ａの形状は、ＭＯＳ・ＦＥＴ５２に近い側の幅が、出力リード５０ｂ側の幅に比べて広い、平面凸状の形状に形成されている。このようなパッケージ内には新たに回路素子を実装する領域が殆ど残されていない。
【００２２】
図３は上記図１の領域ＣＡの等価回路を示している。符号のＭＣ５１は入力内部整合回路を示し、符号のＭＣ５２は出力内部整合回路を示している。この入力内部整合回路ＭＣ５１および出力内部整合回路ＭＣ５２によりＭＯＳ・ＦＥＴ５２の性能が引き出されている。特に、出力内部整合回路ＭＣ５２の伝送線路５３ａは、低損失なため、高出力、高利得を可能にしている。低損失な伝送線路基板５３としては、例えば誘電率が３８のセラミック基板が使用されている。なお、このような内部整合回路型ＭＯＳ・ＦＥＴ装置については、例えば、Ｍ．Ｍｏｒｉｋａｗａｅｔ ａｌ． ”Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｔ ２．２−ＧＨｚ Ｓｉ Ｐｏｗｅｒ ＭＯＳＦＥＴｓ ｆｏｒ Ｃｅｌｌｕｌａｒ Ｂａｓｅ Ｓｔａｔｉｏｎ Ａｐｐｌｉｃａｔｉｏｎｓ” ， Ｐｒｏｃ ｏｆ １９９９ ＲＡＷＣＯＮ， ｐ．４０５， Ａｕｇ． １９９９やＫ．Ｉｎｏｕｅ ｅｔ ａｌ．， ”Ａ Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｈｉｇｈ Ｐｏｗｅｒ ＧａＡｓ Ｐｕｓｈ−Ｐｕｌｌ ＦＥＴ ｆｏｒ Ｗ−ＣＤＭＡ Ｂａｓｅ Ｓｔａｉｏｎｓ”， Ｐｒｏｃ． Ｏｆ ２００１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ， Ｏｓａｋａに記載されている。
【００２３】
しかし、上記のような増幅器では、高調波を制御していないため、高効率で低歪みの信号伝送を行うことが困難である。特に、近年は、高出力要求に伴い増幅素子のゲート幅や飽和電流の増大等により出力インピーダンスが低くなる傾向にあるため、インピーダンス変換が困難になり、増幅素子の特性を上手く引き出し難くなっている。
【００２４】
そこで、本実施の形態においては、高調波制御を取り入れることで高効率で低歪みの信号伝送が可能な増幅器を実現するものである。また、その高調波制御のために伝送路基板の空き領域を上手く利用することで、パッケージのサイズの増大を招くことなく、性能の高い増幅器を実現するものである。
【００２５】
次に、本実施の形態の半導体装置を具体例を挙げて説明する。
【００２６】
図４は、本実施の形態の半導体装置を用いた基地局装置１の一例の説明図である。基地局装置１は、例えば２．１４ＧＨｚ帯Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）用基地局装置であり、携帯電話等のような移動体通信機器による無線信号を処理するデジタル移動通信システムを構成する装置である。この基地局装置１は、音声処理装置ＳＰＥ、基地局変復調装置ＭＤＥ、基地局増幅装置ＡＭＰ、基地局アンテナＡＮＴおよび基地局制御装置ＢＣＥを有している。音声処理装置ＳＰＥは音声信号をデジタル符号列に変換する機能を有し、基地局変復調装置ＭＤＥはベースバンド信号を高調波信号に変換する機能を有し、基地局増幅装置ＡＭＰは送受信信号を所望のレベルまで増幅するための機能を有し、基地局アンテナＡＮＴは基地局増幅装置ＡＭＰで増幅された信号を無線信号として送信する機能を有し、基地局制御装置ＢＣＥは無線チャンネルの割り当てや隣接基地局とチャネル切り換えを行う機能を有している。本実施の形態の半導体装置は、上記基地局増幅装置ＡＭＰを構成する高出力電力増幅器ＡＭＰ１（以下、単に増幅器ＡＭＰ１という）として使用されている。
【００２７】
図５は本実施の形態の増幅器ＡＭＰ１のパッケージの説明図、図６は図５のＹ１−Ｙ１線の断面図である。信号の基本周波数は、例えば２．１４ＧＨｚである。増幅器ＡＭＰ１の出力は、例えば２５０Ｗ程度の高出力を得ることが可能となっている。増幅器ＡＭＰ１のパッケージ内には、後述するように高周波特性を損なわないために総ゲート幅の大きな増幅素子とともに、外部回路とのインピーダンス整合をとるための内部整合回路が内蔵されている。この増幅器ＡＭＰ１のパッケージは、パッケージの両方の長辺の各々から２本ずつ突出するリード２と、パッケージの両方の短辺の各々から１本ずつ突出するステム３とを有するフラットパッケージ構造とされている。増幅器ＡＭＰ１のパッケージの一方の長辺から突出する２本のリード２ａは入力用のゲートリードであり、パッケージの他方の長辺から突出する２本のリード２ｂは出力用のドレインリードである。出力用のリード２ｂの一部は出力用であることが分かるように切り欠かれている。ステム３は、例えば放熱性の高い金属からなり増幅器ＡＭＰ１の動作時に発生した熱を外部に放散する機能を有する他、基地局装置１への増幅器ＡＭＰ１の機械的な取り付けを可能とするための機能を備えている。ステム３は一枚の板状のパーツからなり、その長手方向の両端が増幅器ＡＭＰ１の両方の短辺から突出されている。なお、リード２（２ａ，２ｂ）とステム３とは絶縁されている。
【００２８】
上記入出力用のリード２ａ，２ｂの対の各々には、２系統の同一信号を増幅する経路が並列に配置されている。すなわち、増幅器ＡＭＰ１のパッケージ内には、合計４つの増幅経路がコンパクトに収められている。各々の増幅経路には、上記入力用のリード２ａから出力用のリード２ｂに向かって、容量素子用の半導体チップ（以下、単に容量チップという）４と、増幅素子（半導体能動素子）用の半導体チップ（以下、単に増幅チップという）５と、伝送線路基板６とが近接配置されている。そして、入力用のリード２ａは、ボンディングワイヤ（以下、単にワイヤという）７ａを通じて容量チップ４と電気的に接続され、容量チップ４はワイヤ７ｂを通じて増幅チップ５のゲート電極と電気的に接続され、増幅チップ５のドレイン電極はワイヤ７ｃを通じて伝送線路基板６の伝送線路６ａおよびスタブ（導体片）６ｂと電気的に接続され、さらに伝送線路６ａはワイヤ７ｄを通じて出力用のリード２ｂと電気的に接続されている。増幅器ＡＭＰ１の動作は、例えばプッシュプル動作型を採用しており、インピーダンス変換比が抑えられるため広帯域化が図れる上、偶数次の非線形成分をうち消す作用を有している。
増幅器ＡＭＰ１の動作を説明すると、入力用のリード２ａに入力された高周波信号は、ワイヤ７ａを通じて容量チップ４に伝送され、容量チップ４からワイヤ７ｂを通じて増幅チップ５に入力部（ゲートパッド）に入力され、増幅チップ５で増幅され、増幅チップ５の出力部（ドレインパッド）からワイヤ７ｃを通じて伝送線路基板６に伝送され、伝送線路基板６を介してワイヤ７ｄを通じて出力用のリード２ｄに伝送され出力される。
【００２９】
上記容量チップ４は、例えば複数のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを有しており、その総容量は、例えば１５０ｐＦ程度である。上記増幅チップ５は、例えばＬＤＭＯＳ・ＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；以下、単にＬＤＭＯＳという）型の複数のパワーＭＯＳ・ＦＥＴを有しており、高い線形性を持ち、高出力で高効率の性能を有している。増幅チップ５の耐圧は、例えば８０Ｖ程度、しきい値Ｖ_ｔｈは、例えば２．５Ｖ程度である。また、増幅チップ５の総ゲート幅（上記複数のパワーＭＯＳ・ＦＥＴのドレイン電流の方向に対してほぼ直交する方向の長さの総和）は、高出力（数百Ｖ）を可能とするために、例えば１３．０ｃｍ程度と大きなものが使用されている。この総ゲート幅は１３．０ｃｍに限定されるものではなく、例えば２０ｍｍまたはそれ以上、好ましくは１０ｃｍまたはそれ以上あるいは１１ｃｍまたはそれ以上である。また、増幅チップ５の出力インピーダンスは、例えば０．３Ω程度と低くなっている。増幅チップ５の出力インピーダンスは、０．３Ωに限定されるものではなく、例えば２Ω以下、好ましくは１Ω以下である。また、増幅チップ５の動作時のゲート電圧は、例えば２．９Ｖ程度である。また、増幅チップ５の動作時の電源（ドレイン）電圧は、例えば２８Ｖ程度と大きく、高出力が可能となっている。また、増幅チップ５の平面寸法は、長手方向寸法が、例えば５ｍｍ程度、短手方向寸法が、例えば１．５ｍｍ程度である。
ＬＤＭＯＳの構成例は後ほど詳細に説明する。上記伝送線路基板６は、小型低損失を実現するために、例えば比誘電率が３８程度のセラミック基板（誘電体）をベース基板として有している。本発明者の検討によれば伝送線路基板６のセラミック基板の比誘電率は２０よりも高いことが好ましい。伝送線路基板６の同一主面には伝送線路６ａおよびスタブ６ｂが形成されている。また、伝送線路基板６の裏面にはほぼ全域に導体膜が形成されている。その伝送線路基板６の裏面の導体膜はステム３と電気的に接続されており、例えば零（０）Ｖの基準電位（接地電位）に設定される。伝送線路基板６の平面長手方向寸法は、例えば４．８ｍｍ程度、平面短方向寸法は、例えば３．６ｍｍ程度、断面厚さは、例えば０．１２７ｍｍ程度である。上記伝送線路６ａおよびスタブ６ｂについては後ほど詳細に説明する。
【００３０】
上記容量チップ４、伝送線路基板６およびワイヤ７ａ〜７ｄは、上記内部整合回路としての機能を有している。基本波の整合は、効率、歪み、出力のバランスが最適となるようにインピーダンス変換されている。このような内部整合回路を有することにより、低インピーダンスな増幅チップ５から低損失で出力を取り出す、すなわち、デバイスの性能を引き出すことが可能となっている。ワイヤ７ａ〜７ｄは、例えば直径が５０μｍ程度のアルミニウム等からなり、コイル素子と等価になって内部整合回路素子の役割を果たしている。ワイヤ７ａ〜７ｄ部でのインダクタンスは、その本数、接続位置、長さおよびループ高さ等により調整されている。通常、帯域内の出力、効率、利得あるいは歪み等の周波数特性改善のために回路の周波数特性の広帯域化が図れるようにワイヤ７ａ〜７ｄのインダクタンスは設計されている。ワイヤ７ａ〜７ｄのうち、低インピーダンス側である増幅チップ５と伝送線路６ａとの接続に用いられるワイヤ７ｃは、高周波特性（パワー、効率、利得、歪み等）に対して感度が高い。また、ドレインには大電流が流れるため、ワイヤ７ｃの抵抗成分による電圧ドロップを防がなくてはならない。このため、ワイヤ７ｃのインダクタンスは小さい値が望ましく、本実施の形態では各増幅経路毎のワイヤ７ｃの本数を、例えば２４本程度としている。
【００３１】
次に、上記増幅チップ５の一例を説明する。図７は、上記増幅チップ５の要部断面図を示している。例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ^＋型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、基板という）１１上に、ｐ⁻型の半導体層（エピタキシャルシリコン層）１２がエピタキシャル法などにより形成されている。半導体層１２には、ｐ型ウエル領域１３が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。基板１１の主面（すなわち半導体層１２の主面）には、ｎチャネル型のＬＤＭＯＳ１４ａ，１４ｂが形成されている。ＬＤＭＯＳ１４ａ，１４ｂのゲート絶縁膜１５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成されている。
ＬＤＭＯＳ１４ａ，１４ｂのゲート電極（入力電極）１６は、例えば基板１１の主面上に形成された多結晶シリコン膜および金属シリサイド層（例えばチタンシリサイド層またはコバルトシリサイド層）をフォトリソグラフィ法およびエッチング法によりパターニングすることにより形成されている。ＬＤＭＯＳ１４ａ，１４ｂのソース領域としてのｎ^＋型半導体領域（ｎ^＋型拡散層）１７は、ｐ型ウエル領域１３に形成されている。ＬＤＭＯＳ１４ａ，１４ｂのドレイン領域は、互いに共通であり、ＬＤＭＯＳ１４ａ，１４ｂの各々のゲート電極１６，１６の間に形成され、ｎ⁻型半導体領域（ｎ⁻型拡散層）１８とそれより不純物濃度が高いｎ^＋型半導体領域（ｎ^＋型拡散層）１９とを有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。ｎ^＋型半導体領域１７、ｎ⁻型半導体領域１８およびｎ^＋型半導体領域１９は、それぞれリン（Ｐ）などの不純物をイオン注入することなどにより形成されている。また、ｐ型ウエル領域１３には、ｐ^＋型半導体領域（ｐ^＋型不純物拡散層）２０が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。ｐ^＋型半導体領域２０の下方、すなわちｐ^＋型半導体領域２０と基板１１との間には、ｐ^＋＋型半導体領域（ｐ^＋＋型打ち抜き領域またはｐ^＋＋型不純物拡散層）２１が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。基板１１の主面上には、ゲート電極１６を覆うように、例えば酸化シリコン膜などからなる絶縁膜２２が形成されている。
絶縁膜２２には、ｎ^＋型半導体領域１７、ｎ^＋型半導体領域１９またはｐ^＋型半導体領域２０を露出するコンタクトホール２３が形成されている。コンタクトホール２３には、例えばバリア膜とタングステン膜とからなるプラグ２４が埋め込まれている。絶縁膜２２上には、プラグ２４を介してｎ^＋型半導体領域１７およびｐ^＋型半導体領域２０に電気的に接続するソース電極（ソース配線電極または接地電極）２５と、プラグ２４を介してｎ^＋型半導体領域１９に電気的に接続するドレイン電極（ドレイン配線電極または出力電極）２６とが形成されている。ソース電極２５およびドレイン電極２６は、例えば、絶縁膜２２上に形成したアルミニウム合金膜などをフォトリソグラフィ法およびエッチング法によりパターニングすることにより形成することができる。ソース電極２５およびドレイン電極２６は、バリア膜とアルミニウム合金膜との積層膜により形成することもできる。絶縁膜２２上には、ソース電極２５およびドレイン電極２６を覆うように絶縁膜２７が形成されている。なお、絶縁膜２７上には必要に応じて他の配線層や層間絶縁膜などが形成され得るが、理解を簡単にするために、ここでは図示およびその説明を省略する。基板１１の裏面（主面と反対側の面）上には、例えば金属層などからなる導体層（裏面電極）２８が形成されている。このため、ソース電極２５は、プラグ２４、ｐ^＋型半導体領域２０、ｐ^＋＋型半導体領域２１および半導体基板１１を介して、導体層２８に電気的に接続されている。図７に示された部分は繰り返しの最小単位であり、図７の構造が必要に応じて繰り返されて全体として１つの増幅素子が形成されている。すなわち、単位増幅素子（単位半導体素子）、ここでは単位ＭＯＳ・ＦＥＴ（ＬＤＭＯＳ１４ａまたはＬＤＭＯＳ１４ｂ）が複数個並列に接続されて、１つの増幅素子が構成されている。
【００３２】
次に、図８は図５の一つの増幅経路中の増幅チップ５および伝送線路基板６を抜き出して示した要部拡大平面図、図９は伝送線路基板６の斜視図、図１０は本実施の形態の増幅器ＡＭＰ１の一増幅経路の等価回路を示している。
【００３３】
増幅チップ５は、その平面形状が、図８の上下方向に長く、図８の左右方向に短い長方形状に形成されている。増幅チップ５の主面には、複数のゲートパッド（入力部）ＧＰＤと、１つのドレインパッド（出力部）ＤＰＤとが配置されている。ゲートパッドＧＰＤは、増幅チップ５の入力端子であり、増幅チップ５の一方の長辺に沿って並んで配置されている。このゲートパッドＧＰＤには、上記ワイヤ７ｂ（図５および図６参照）が直接接合され、これを通じて容量チップ４および入力用のリード２ａが電気的に接続される。ドレインパッドＤＰＤは、増幅チップ５の出力端子であり、増幅チップ５の他方の長辺に沿ってその端から端まで延在した状態で形成されている。このドレインパッドＤＰＤには複数のワイヤ７ｃが直接接合されている。ドレインパッドＤＰＤは、並列配置された複数のワイヤ（第１導体線）７ｃ１（７ｃ）を通じて伝送線路基板６上の伝送線路６ａと電気的に接続されている。また、ドレインパッドＤＰＤは、ワイヤ（第２導体線）７ｃ２（７ｃ）を通じて伝送線路基板６上のスタブ６ｂと電気的に接続されている。上記のようにドレインパッドＤＰＤの平面形状を増幅チップ５の長辺に沿って延在させる形状としたことにより、ドレインパッドＤＰＤに対するワイヤ７ｃ（７ｃ１，７ｃ２）の接合位置の自由度を向上させることができ、ワイヤ７ｃ（７ｃ１，７ｃ２）の接続位置や隣接間隔の調整を容易にすることができる。なお、増幅チップ５の裏面（増幅チップ５の主面とは反対側の面）ソースはステム３と電気的に接続されている。
【００３４】
伝送線路基板６の主面には、上記伝送線路６ａおよびスタブ６ｂが配置され、伝送線路基板６の裏面（伝送線路基板６の主面の反対側の面）の全域には導体膜６ｃ（図９参照）が形成されている。この導体膜６ｃは、上記ステム３と電気的に接続され、例えば零（０）Ｖの基準電位（接地電位）に設定される。伝送線路６ａは、例えば金（Ａｕ）等のような金属膜からなり、上記のように内部整合回路としての機能を有している。内部整合回路としての機能を有する伝送線路６ａを増幅チップ５の直近に配置し、増幅チップ５のドレインパッドＤＰＤと伝送線路６ａとを複数のワイヤ７ｃ１で直接的に接続することにより、伝送信号の損失を低減できる。この伝送線路６ａは、その平面形状が、例えば凸状（またはＴ字状）に形成されている。すなわち、伝送線路６ａは、線幅の異なる伝送線路が結合した構成であり、増幅チップ５側が幅広で、リード２ｂ側が幅が狭い形状とされている。伝送線路６ａを平面凸状としたのは、基本波の整合を広帯域とするためである。すなわち、増幅チップ５の出力のインピーダンスは、例えば０．３Ωと低いのに対して、増幅器ＡＭＰ１の出力用のリード２ｂのインピーダンスは、例えば５Ω程度にする必要があるからで、整合回路の周波数帯域を確保するために、増幅チップ５側の伝送線路６ａの線幅を広くして低い特性インピーダンスの線路にし、増幅チップ５から離間する方向に向かって途中より伝送線路６ａの線幅を細くして特性インピーダンスを上げるようにするためである。すなわち、本実施の形態の増幅器ＡＭＰ１では、低インピーダンスの増幅チップ５のインピーダンス変換において有利な構成とされている。ただし、伝送線路６ａの平面形状は上記の趣旨を満たしていれば良くこれに限定されるものではなく種々変更可能であり、例えば伝送線路６ａの幅が増幅チップ５側から出力用のリード２ｂに向かって次第に細くなるようなテーパー状のパターンとしても良い。伝送線路６ａの平面長手方向寸法Ｌ１は、例えば４．７ｍｍ程度、平面短方向寸法Ｌ２は、例えば３．４ｍｍ程度である。この伝送線路６ａは、その幅広部が、増幅チップ５のドレインパッドＤＰＤに沿うように配置されている。これにより、増幅チップ５側の伝送線路６ａの幅が広い方が損失が少なくて済むからである。増幅チップ５のドレインパッドＤＰＤに接合されたワイヤ７ｃ１は、伝送線路６ａの幅広部に接合されている。伝送線路６ａの幅の狭い部分には複数の上記ワイヤ７ｄが接続されている。伝送信号の基本波のインピーダンスは、伝送線路６ａとそれに接続されたワイヤ７ｃ１，７ｄにより、伝送効率、パワー、歪み等のような高周波特性が良好となるようなインピーダンスに変換されるようになっている。
【００３５】
本実施の形態では、伝送線路基板６の主面に２個のスタブ（オープンスタブ）６ｂが配置されている。スタブ６ｂは、例えば上記伝送線路６ａと同一の金等のような金属膜からなり、高周波信号に対して接地された容量と等価的に機能する（図１０参照）。すなわち、伝送線路基板６の主面のスタブ６ｂと伝送線路基板６の裏面の導体膜６ｃとを容量電極とし、スタブ６ｂと導体膜６ｃとの間の伝送線路基板６（セラミック基板）を容量絶縁膜として有する容量として機能する。
スタブ６ｂには、増幅チップ５のドレインパッドＤＰＤに接合されたワイヤ７ｃ２が接合されている。ワイヤ７ｃ２は、高周波信号に対してコイルと等価的に機能する。従って、増幅チップ５の出力と接地電位との間には、ワイヤ７ｃ２で形成されたコイルと、スタブ６ｂで形成された容量とが直列に接続された状態とされている（図１０参照）。スタブ６ｂおよびワイヤ７ｃ２は、上記高調波、特に２倍波（２次高調波）を制御（抑制または除去）するように設計されている。すなわち、このワイヤ７ｃ２のインダクタンス値と、スタブ６ｂの容量値とは、２倍波の周波数（ここでは基本波の波長が２．１４ＧＨｚなので、２倍波は４．２８ＧＨｚ）に直列共振するが、基本波に対しては開放となるように設計されている。具体的には、スタブ６ｂとワイヤ７ｃ２とを有する直列共振回路が２倍波で短絡するようにスタブ６ｂのサイズ、ワイヤ７ｃ２の長さ（ループ）等が調整されている。このようにワイヤ７ｃ２とスタブ６ｂとは２倍波の周波数で共振するため、増幅チップ５のドレインパッドＤＰＤの２倍波におけるインピーダンスをほぼ短絡状態にすることができる。トランジスタが損失を発生する理由は、電流が流れている間に電圧がかかってしまうからである。この損失を少なくするために、電圧の波形を矩形に近づけると高効率化が可能となる。Ｆ級の増幅器では理論的には効率１００％が可能である。この電圧波形を矩形にするには、偶数次の高調波を短絡し、奇数次の高調波を開放にすれば良い。しかし、高調波の全てを制御するのは困難なので、本実施の形態では実質的に効果のある２倍波を短絡する（高次の高調波ほど効果が少ない）。これにより、増幅器ＡＭＰ１の効率を向上させることができる。このため、増幅器ＡＭＰ１の消費電力を低減できる。また、増幅チップ５のＬＤＭＯＳは非線形で動作するため大きな信号が出力される。このため、増幅チップ５の出力には高次の高調波（歪み成分）が出力されるのは避けられない。特に増幅チップ５から出力される２倍波（２次高調波）は上記出力内部整合回路で反射し、再び増幅チップ５側に注入され、基本波成分とミキシングされることで、３次相互変調歪み成分として新たに加わり、さらなる歪み増大の原因となっている。本実施の形態では、上記ワイヤ７ｃ２とスタブ６ｂの高調波制御回路を設けることで、増幅チップ５から出力された２倍波が再び増幅チップ５側に戻らないようにすることができるので、伝送信号の歪みを低減することが可能である。特に本実施の形態では、スタブ６ｂとワイヤ７ｃ２とを有する直列共振回路を増幅チップ５のドレインパッドＤＰＤに直接的に接続しているため、２倍波の抑制効果を得やすい。一般に増幅器を高効率で動作させた場合は、出力信号の歪みが大きくなるという問題があるが、本実施の形態１では、上記のような構成にすることにより、高効率で低歪みの増幅器ＡＭＰ１を実現することができる。また、Ｗ−ＣＤＭＡ方式で厳しい仕様となっている隣接チャネル漏洩電力も、相互変調歪と同様の作用により低減できる。さらに、ワイヤ７ｃ２とスタブ６ｂとは基本波に対しては開放状態となるような定数（すなわち、基本波におけるインピーダンスが大きくなるような値）に設定するため、基本波の整合回路へ殆ど影響を与えない。すなわち、スタブ６ｂとワイヤ７ｃ２とを有する直列共振回路の定数は基本波に影響ない値に設定可能なため、増幅器ＡＭＰ１の基本波におけるインピーダンスが低下するといった問題も生じない。したがって、図１〜図３で説明したような増幅回路と同様の設計ができ、スタブ６ｂおよびワイヤ７ｃ２の２倍調波制御回路を設けたからといって設計が難しくなるということもない。しかも、スタブ６ｂは、伝送線路基板６の主面の伝送線路６ａの無い空き領域に配置されている上、スタブ６ｂで形成される容量の容量絶縁膜が伝送線路基板６の高誘電率なセラミック基板で形成されており小さなスタブ６ｂで所望の容量を実現できるので、スタブ６ｂを設けたからといって伝送線路基板６の平面サイズが増大することも無く、増増幅器ＡＭＰ１の全体平面サイズが増大することもない。ここで直列共振回路に要求される共振周波数が低いとスタブ６ｂで形成される容量に要求される値が非常に大きくなり、伝送線路基板６にスタブ６ｂによる容量を形成すると特性インピーダンスが低くなりすぎて整合用エレメントとして上手く機能しない場合があるので伝送線路６ａとスタブ６ｂとを同一伝送線路基板６に形成することが困難になる場合があるが、本実施の形態では共振周波数を２倍波（伝送信号の基本波の周波数の２倍）としているので、同一伝送線路基板６に伝送線路６ａとスタブ６ｂとを設けることができる。また、伝送線路基板６のサイズの変更も無く既存のパッケージに実装可能な上、部品点数が増えることもないので、増幅器ＡＭＰ１のコストが高くなることも無い。また、伝送線路基板６のサイズの変更が無いので既存の組立工程におけるボンディングの変更のみで対応でき、新たな組立機構や組立シーケンスを導入する必要もないため実現性が高い。また、２つのスタブ６ｂは、図８で伝送線路６ａの幅の狭い部分の上下に対称となるように配置されている。２つのスタブ６ｂを対称に配置することで設計を容易にでき、特性的なバランスを向上できる。ただし、２つのスタブ６ｂを非対称に配置しても良い。また、スタブ６ｂを１つだけ配置しても良い。スタブ６ｂの平面寸法（ここでは相対的に長い方の寸法）は、伝送信号の基本波の波長をλとすると、λ／４に比べて充分小さい（例えばλ／２０）寸法とされている。例えばλ／４線路では、波長λが４．２８ＧＨｚの場合でスタブ６ｂの平面寸法は約３．０ｍｍ程度となり、伝送線路基板６の空き領域に収まらない。すなわち、スタブ６ｂの平面寸法がλ／４よりも大きいと増幅器ＡＭＰ１の全体サイズが増大するおそれがあるからである。スタブ６ｂの平面形状は、例えば長方形状とされているが、スタブ６ｂは上記のように容量を形成できれば良くその平面形状は種々変更可能である。各スタブ６ｂの平面長手方向寸法Ｌ３は、例えば０．８ｍｍ程度、平面短方向寸法Ｌ４は、例えば０．４ｍｍ程度であり、これは、例えば約１ｐＦの容量と等価である。また、ワイヤ７ｃ２のインダクタンス値は、例えば１．４ｎＨ程度である。
【００３６】
図１１は本実施の形態（実線Ｌｎ１）と図１等に示した発明者検討例（破線Ｌｎ２）との出力内部整合回路の周波数に対する伝達特性のイメージを示している。ｆ０は基本波の周波数、２＊ｆ０は２倍波の周波数を示している。本実施の形態の上記２倍波直列共振回路は、２倍波を短絡し、基本波への影響がないように設計されている。図１２はスタブ６ｂとワイヤ７ｃ２とによる２倍波共振回路の周波数特性を示している。ポートＰｏ１，Ｐｏ２間のＳ（２１）をデシベル（ｄＢ）表示で示している。ポートＰｏ１，Ｐｏ２は共に、例えば５０Ωである。２倍波である４．２８ＧＨｚで共振しているものの、基本波である２．１４ＧＨｚにはほとんど影響を及ぼしていないことが分かる。図１３は本実施の形態が適用された基地局用の増幅器ＡＭＰ１の入出力特性のシミュレーション結果を、図１〜図３で説明した発明者検討例１と比較して示している。計算は、発明者検討例１として図３の回路を、本実施の形態として図１０の回路を用いて実施した。基本波における入出力のインピーダンス条件（負荷側、信号源側）は同じである。
図１３において、横軸は入力電力（Ｐｉｎ）、縦軸は出力電力（Ｐｏｕｔ）であり、それぞれｄＢｍ表示としている。２倍波共振回路は基本波に対して殆ど影響がないので、入出力特性（Ｐｉｎ−Ｐｏｕｔ）に発明者検討例１と本実施の形態との差はない。図１４は、本実施の形態で説明された基地局用の増幅器ＡＭＰ１の入力−効率特性のシミュレーション結果（Ｌｎ３）を、図１〜図３で説明した発明者検討例１（Ｌｎ４）と比較して示している。縦軸は電力付加効率（ＰＡＥ：Ｐｏｗｅｒ ＡｄｄｅｄＥｆｆｉｃｉｅｎｃｙ、以下、単に付加効率という）であり、それぞれｄＢｍ、％表示としている。効率は、Ｐ１ｄＢより約８ｄＢバックオフのポイントで約３％の向上である。図１５は、本実施の形態で説明された基地局用の増幅器ＡＭＰ１の歪み特性のシミュレーション結果（実線）を、図１〜図３で説明した発明者検討例１（破線）と比較して示している。歪みは、３次相互変調歪みについて計算した。入力信号は、例えば２．１３７５ＧＨｚと２．１４２５ＧＨｚであり、差分周波数Δｆ＝５ＭＨｚである。入出力のインピーダンス条件（負荷側、信号源側）は、前記図１３および図１４と同じである。図において、横軸は２波の出力電力（Ｐｏｕｔ ２波）、縦軸は３次相互変調歪み（ＩＭＤ３）であり、それぞれｄＢｍ、−ｄＢｃ表示としている。低出力から高出力にわたり、本実施の形態（実線）は発明者検討例１（破線）に対して歪みが改善していることが分かる。例えば３次相互変調歪みを約１〜２ｄＢ程度低減できる。
【００３７】
図１６は本発明者が検討した他の増幅器ＡＭＰ５１の部分平面図、図１７は図１６の等価回路図を示している。符号の５２Ｄは増幅用のＭＯＳ・ＦＥＴ５２のドレインパッドを示している。ＭＯＳ・ＦＥＴ５２の所望のドレインパッド５２Ｄはワイヤ５４ｃ１を通じてＭＯＳキャパシタ５１に電気的に接続され、所望のドレインパッド５２Ｄはワイヤ５４ｃ２を通じて出力用のリードと電気的に接続されている。これにより、ＭＯＳ・ＦＥＴ５２のドレインと接地電位との間には、ワイヤ５４ｃ１のコイルと、ＭＯＳキャパシタ５１の容量とで形成される回路が接続され、ＭＯＳ・ＦＥＴ５２のドレインと出力端子との間にはワイヤ５４ｃ２のコイルが接続されるような構成となる。この場合、伝送線路基板が無くコストの低減を図れるが、ＭＯＳキャパシタ５１の寄生抵抗の影響で伝送信号の損失が大きい。本実施の形態と図１〜図３で説明した発明者検討例１と上記図１６および図１７で説明した発明者検討例２とを比較してみると、例えば次のとおりである。出力（パワー）を比較してみると、本実施の形態と発明者検討例１とは等しく、発明者検討例２よりも高い出力が得られた。信号伝送効率を比較してみると、本実施の形態が最も高く、続いて発明者検討例１が高く、発明者検討例２は最も低かった。信号の歪みを比較してみると、本実施の形態が最も歪みが小さく、発明者検討例１，２はほぼ同じ程度の歪み量であった。
【００３８】
（実施の形態２）
本実施の形態２では、２倍波制御用の直列共振回路を構成するワイヤの接続点の一端が、増幅チップのドレインパッドではなく、伝送線路に変更された例を説明する。
【００３９】
前記実施の形態１では、２倍波制御用の直列共振回路を構成するワイヤ７ｃ２が直接的に増幅チップ５のドレインパッドに接続されているため、直列共振回路に使用できるドレインパッドの数（領域）に制約がある。また、直列共振回路に使用するスタブ６ｂのサイズには制約があり、スタブ６ｂの特性は伝送線路基板６の誘電率にも左右されるので、ワイヤ７ｃ２に必要なインダクタンス値は限定されている。このような理由から、ワイヤ７ｃ２のインダクタンス値は設計において制約がある。さらに、２倍波制御用の直列共振回路による効率への効果は、増幅チップ５の出力端（ドレイン端）を短絡することが必ずしも最適とは限らず、２倍波のみの制御では特定の位相において効率が最大となる。
【００４０】
そこで、本実施の形態２においては、図１８および図１９に示すように、スタブ６ｂをワイヤ（第２導体線）７ｃ３を通じて伝送線路６ａに直接的に接続するようにした。これにより、増幅チップ５に２倍波共振回路を接続するためのボンディングパッドが必要なくなる。また、増幅チップ５と伝送線路基板６との実装位置（相対的な配置位置）に関係なく、２倍波共振回路を構成することができる。なお、図１９は図１８の等価回路である。ここではワイヤ７ｃ３のスタブ６ｂでの接続点と、ワイヤ７ｃ３の伝送線路６ａでの接続点とが、図１８の上下方向に延びる直線を想定した場合にほぼその直線上に配置されている場合が例示されているが、ワイヤ７ｃ３の伝送線路６ａ上への接続点は、効率および歪みに対して効果の高い最適な箇所または場合に応じた最適な箇所を選択することができる。これについて説明する。
【００４１】
図２０および図２１のタイプＡ，Ｂは、ワイヤ７ｃ３の伝送線路６ａでの接続点が互いに異なるものを例示している。図２０では、ワイヤ７ｃ３の伝送線路６ａでの接続点が図２１に比べて伝送線路６ａの幅広部（増幅チップ５側）に近い位置に配置されている場合が例示されている。図２１では、ワイヤ７ｃ３の伝送線路６ａでの接続点が図２０に比べて伝送線路６ａの幅の狭い部分（出力用のリード２ｂ側）に配置されている場合が例示されている。このようなタイプＡ，Ｂについて出力、効率および歪みについての本発明者の検討結果を図２２〜図２４に示す。図２２〜図２４の符号Ｃは前記図１〜図３で説明した発明者検討例１のタイプの結果である。
【００４２】
図２２は出力電力（Ｐｏｕｔ（ｄＢｍ））の結果を示している。出力電力はタイプＡ，Ｂ，Ｃともほぼ同じ結果となった。図２３は付加効率（ＰＡＥ（％））の結果を示している。付加効率はタイプＢの効率が最も高かった。タイプＡはタイプＣよりも高いことが分かる。図２４は３次相互変調歪みの結果を示している。
３次相互変調歪みはタイプＡ，Ｂによる差はほとんどなかった。このように、ワイヤ７ｃ３の伝送線路６ａ上での接続点は、必ずしも増幅チップ５側が良いとは限らない。したがって、ワイヤ７ｃ３の伝送線路６ａ上での接続点は、効率および歪みを考慮して、各増幅器ＡＭＰ１毎に決定する。すなわち、増幅器ＡＭＰ１毎に、その増幅器ＡＭＰ１に求められる要求に従ってワイヤ７ｃ３の伝送線路６ａ上での接続位置を最適な位置に設定する。これにより、各増幅器ＡＭＰ１毎に最適な特性を引き出すことことができる。
【００４３】
このように、本実施の形態２によれば、歪み低減に関しては前記実施の形態１よりも効果が低くなる場合があるものの、それ以外は前記実施の形態１と同様の効果を得られる他に、以下の効果を得ることができる。すなわち、ワイヤ７ｃ３を伝送線路６ａに接続しているため、増幅チップ５のドレインパッド数から生じる制約を無くすことができる。また、ワイヤ７ｃ３のインダクタンス値は、その本数、ループ形状の調整により、殆ど制約無く実現できる。したがって、増幅器ＡＭＰ１の設計の自由度を向上させることが可能となる。
【００４４】
（実施の形態３）
本実施の形態３では、前記実施の形態２で説明したワイヤ７ｃ３に代えて、スタブと伝送線路とを伝送線路基板上の導体パターンで電気的に接続する場合について説明する。
【００４５】
前記実施の形態１，２では、２倍波制御用の直列共振回路を形成するワイヤ７ｃ２，７ｃ３のインダクタンス値を、ワイヤ７ｃ２，７ｃ３の長さ、本数、さらにループ高さ等により調整する必要がある。使用するワイヤ７ｃ２，７ｃ３の材質、径、必要なインダクタンス値を満たす長さ、本数、ループ高さの条件を計算により出すことは可能であるが、ワイヤ７ｃ２，７ｃ３の周囲の情報も加味しなくては正確な値は求められず、計算が容易でない場合もある。また、計算で出した条件を正確にトレースしたボンディングも容易ではない。したがって、実際には組立工程において、ワイヤ７ｃ２，７ｃ３の上記条件を満たし、２倍波に共振させるための調整に手間がかかる。すなわち、半導体集積回路装置の実際の製造ラインでのワイヤ７ｃ２，７ｃ３の条件出しは容易でない場合もある。計算によりある程度の目処をつけて行う手法があるが、量産時においては、製造ばらつきの問題が新たに生じる恐れがある。そのため、再現性良く、高品質なものを得るには、ワイヤ７ｃ２，７ｃ３の調整に頼るのは得策ではない場合もある。
【００４６】
そこで、本実施の形態３では、以上の製造に当たっての課題（量産性）を解消する手法として、ワイヤ７ｃ２，７ｃ３を、図２５に示すように、伝送線路（導体パターン）６ｄに置き換えるようにした。すなわち、スタブ６ｂと伝送線路６ａとを伝送線路６ｄにより電気的に接続するようにしている。伝送線路６ｄは、２倍波周波数（伝送信号の基本波の周波数の２倍の周波数）に対して上記ワイヤ７ｃ２，７ｃ３と等価（すなわち、コイルと等価）となるような線路であり、伝送線路６ａおよびスタブ６ｂと同一の伝送線路基板６の主面上に形成されている。ここでは伝送線路６ｄが直線的ではなく途中で屈曲するようなパターン形状で形成されている場合が例示されている。伝送線路６ｄはコイルと等価となるように形成されていれば良く、そのパターン形状は種々変更可能であり、例えば蛇行パターンとしても良い。この場合、その蛇行状態（隣接パターン間隔、隣接パターン長さ等）により伝送線路６ｄのインダクタンス値を調整することもできる。
伝送線路６ｄは、伝送線路６ａおよびスタブ６ｂと同一の金属膜を、伝送線路６ａおよびスタブ６ｂのパターニング時に同時にパターニングすることで形成されている。このため、伝送線路６ｄはワイヤ７ｃ２，７ｃ３よりも高い再現性を有している。また、伝送線路６ｄを、伝送線路６ａやスタブ６ｂよりも細く形成できるので、伝送線路６ａおよびスタブ６ｂの無い空き領域に形成することができる。このため、伝送線路６ｄを設けたからといって伝送線路基板６の平面サイズが増大することもない。伝送線路６ｄの伝送線路６ａへの接続点は、前記実施の形態２と同様に、効率および歪みへの効果の大きいところを選択する。これにより、前記実施の形態２と同様に増幅器ＡＭＰ１の特性の最適化を図れる。
【００４７】
このように、本実施の形態３によれば、前記実施の形態１，２と同様の効果を得ることができる他、以下の効果を得ることができる。
【００４８】
すなわち、スタブ６ｂと伝送線路６ａとを伝送線路６ｄのパターンで電気的に接続することにより、伝送線路６ｄに要求されるインダクタンス値の再現性を向上させることができるので、量産時における増幅器ＡＭＰ１の再現性を向上させることができる。また、計算上、伝送線路６ｄに割り当てられたインダクタンス値を、実際の製品において高い再現性で実現できるので、伝送線路６ｄとスタブ６ｂとを有する直列共振回路の機能を充分に発揮することができ、増幅器ＡＭＰ１の品質を向上させることができる。これらの結果、増幅器ＡＭＰ１の量産時の歩留まりを向上させることが可能となる。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】
例えば前記実施の形態では増幅チップにＬＤＭＯＳ型の増幅素子が形成されている場合について説明したが、これに限定されるものではなく種々変更可能であり、例えば増幅素子としてＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）またはＭＥＳ・ＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いた場合にも適用可能である。
【００５１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である基地局用増幅装置の増幅器に適用した場合について説明したが、それに限定されるものではなく、例えば携帯用の高周波モジュールの出力整合回路にも適用できる。
【００５２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５３】
すなわち、基地局に用いる増幅用の半導体装置を構成するパッケージに増幅素子と伝送線路基板とを備え、前記増幅素子の出力に、伝送線路基板の空き領域に形成されたスタブを導体線により接続して、上記増幅素子の出力信号の基本周波数の２倍で共振する共振回路を接続する構成を有することにより、基地局に用いる増幅用の半導体装置の性能を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明者が検討した基地局用の増幅器のパッケージの説明図である。
【図２】図１の領域ＣＡ内の要部拡大平面図である。
【図３】図１の領域ＣＡの等価回路図である。
【図４】本発明の一実施の形態である半導体装置を用いた基地局装置の一例の説明図である。
【図５】図１の基地局装置の基地局増幅装置を構成する半導体装置のパッケージの説明図である。
【図６】図５のＹ１−Ｙ１線の断面図である。
【図７】図５の半導体装置の増幅素子の要部断面図である。
【図８】図５の半導体装置の要部拡大平面図である。
【図９】図５および図８に示した伝送線路基板の斜視図である。
【図１０】図５および図８の増幅経路の等価回路図である。
【図１１】本発明の一実施の形態と図１等に示した発明者検討例との出力内部整合回路の周波数に対する伝達特性のイメージを示すグラフ図である。
【図１２】スタブとワイヤとによる２倍波共振回路の周波数特性のシミュレーション結果を示すグラフ図である。
【図１３】本実施の形態が適用された基地局用の増幅器の入出力特性のシミュレーション結果を、図１〜図３で説明した発明者検討例と比較して示したグラフ図である。
【図１４】本発明の一実施の形態で説明された半導体装置の入力−効率特性のシミュレーション結果を、図１〜図３で説明した発明者検討例と比較して示したグラフ図である。
【図１５】本発明の一実施の形態で説明された半導体装置の歪み特性のシミュレーション結果を、図１〜図３で説明した発明者検討例と比較して示したグラフ図である。
【図１６】本発明者が検討した他の半導体装置の部分平面図である。
【図１７】図１６の等価回路図である。
【図１８】本発明の他の実施の形態である半導体装置の要部平面図である。
【図１９】図１８の等価回路図である。
【図２０】図１８の半導体装置のボンディングワイヤの接続の変形例を示す要部平面図である。
【図２１】図１８の半導体装置のボンディングワイヤの接続の変形例を示す要部平面図である。
【図２２】図２０および図２１の各々のタイプの出力電力（Ｐｏｕｔ（ｄＢｍ））の結果を示すグラフ図である。
【図２３】図２０および図２１の各々のタイプの付加効率（ＰＡＥ（％））の結果を示すグラフ図である。
【図２４】図２０および図２１の各々のタイプの３次相互変調歪みの結果を示すグラフ図である。
【図２５】本発明のさらに他の実施の形態である半導体装置の要部平面図である。
【符号の説明】
１ 基地局装置
２，２ａ，２ｂ リード
３ ステム
４ 半導体チップ（容量素子）
５ 半導体チップ（半導体能動素子、増幅素子）
６ 伝送線路基板
６ａ 伝送線路
６ｂ スタブ（導体片）
６ｃ 導体膜
６ｄ 伝送線路
７ａ〜７ｄ ボンディングワイヤ
７ｃ１ ボンディングワイヤ（第１導体線）
７ｃ２ ボンディングワイヤ（第２導体線）
７ｃ３ ボンディングワイヤ（第２導体線）
１１ 半導体基板
１２ 半導体層
１３ ｐ型ウエル領域
１４ａ ＬＤＭＯＳ・ＦＥＴ
１４ｂ ＬＤＭＯＳ・ＦＥＴ
１５ ゲート絶縁膜
１６ ゲート電極
１７ ｎ^＋型半導体領域
１８ ｎ⁻型半導体領域
１９ ｎ^＋型半導体領域
２０ ｐ^＋型半導体領域
２１ ｐ^＋＋型半導体領域
２２ 絶縁膜
２３ コンタクトホール
２４ プラグ
２５ ソース電極
２６ ドレイン電極
２７ 絶縁膜
２８ 導体層
ＳＰＥ 音声処理装置
ＭＤＥ 基地局変復調装置
ＡＭＰ 基地局増幅装置
ＡＭＰ１ 増幅器
ＡＮＴ 基地局アンテナ
ＢＣＥ 基地局制御装置
ＧＰＤ ゲートパッド（入力部）
ＤＰＤ ドレインパッド（出力部）
５０ａ 入力リード
５０ｂ 出力リード
５１ ＭＯＳキャパシタ
５２ ＭＯＳ・ＦＥＴ
５３ 伝送線路基板
５３ａ 伝送線路
５４ａ〜５４ｄ ボンディングワイヤ
ＡＭＰ５０，ＡＭＰ５１ 増幅器
ＭＣ５１ 入力内部整合回路
ＭＣ５２ 出力内部整合回路

Claims (23)

1. 入力部および出力部を有する半導体能動素子と、
   伝送線路基板と、
   前記半導体能動素子の前記出力部に第１導体線を介して電気的に接続された、前記伝送線路基板上の伝送線路と、
   前記半導体能動素子の前記出力部に第２導体線を介して電気的に接続された、前記伝送線路基板上のスタブとを有し、
   前記伝送線路は、前記半導体能動素子に近い側の幅が遠い側よりも広く形成され、
   前記第２導体線とスタブとは、前記半導体能動素子の出力信号の基本周波数の２倍で共振する回路を形成することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記半導体能動素子の出力インピーダンスが、２Ω以下であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記伝送線路は、前記半導体能動素子の出力に近い側が幅広の凸形状であることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、前記半導体装置は携帯電話基地局用増幅装置に用いることを特徴とする半導体装置。
5. 請求項３記載の半導体装置において、前記スタブは前記伝送線路基板の前記伝送線路が形成された面内の前記伝送線路が無い空き領域に形成されていることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、前記伝送線路基板の前記伝送線路が形成された面とは反対側の面に導体膜が設けられ、前記導体膜は基準電位に設定されることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、前記伝送線路基板はセラミック基板をベース基板として有することを特徴とする半導体装置。
8. 請求項６記載の半導体装置において、前記伝送線路基板は、誘電体からなるベース基板と、前記ベース基板に形成された導体膜とを有し、前記誘電体の比誘電率は２０よりも高いことを特徴とする半導体装置。
9. 請求項５記載の半導体装置において、前記半導体能動素子はソース、ゲートおよびドレインを有する電界効果トランジスタを有し、前記半導体能動素子の出力が前記電界効果トランジスタのドレインであることを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、前記電界効果トランジスタはＬＤＭＯＳであることを特徴とする半導体装置。
11. 請求項９記載の半導体装置において、前記電界効果トランジスタの総ゲート幅が２０ｍｍまたはそれ以上であることを特徴とする半導体装置。
12. 請求項５記載の半導体装置において、前記スタブは長方形状を有し、前記スタブの長辺長は、前記出力信号の基本周波数の１／４よりも小さいことを特徴とする半導体装置。
13. 請求項５記載の半導体装置において、前記第２導体線はボンディングワイヤであることを特徴とする半導体装置。
14. 請求項５記載の半導体装置において、前記第２導体線は前記伝送線路基板上に形成された配線パターンであることを特徴とする半導体装置。
15. 入力部および出力部を有する半導体能動素子と、
    伝送線路基板と、
    前記半導体能動素子の前記出力部に第１導体線を介して電気的に接続された、前記伝送線路基板上の伝送線路と、
    前記半導体能動素子の前記出力部に第２導体線を介して電気的に接続された、前記伝送線路基板上のスタブとを有し、
    前記伝送線路は、前記半導体能動素子に近い側の幅が遠い側よりも広い凸型形状を有し、
    前記第２導体線とスタブとは、前記半導体能動素子の出力信号の基本周波数の２倍で共振する回路を形成することを特徴とする半導体装置。
16. （ａ）入力用のリード、
    （ｂ）前記入力用のリードに導体線を通じて電気的に接続された容量素子、
    （ｃ）前記容量素子に導体線を通じて電気的に接続された増幅素子、
    （ｄ）前記増幅素子の出力に第１導体線を通じて電気的に接続され、前記増幅素子に近い側の幅が遠い側よりも広く形成された凸形状の伝送線路と、前記増幅素子の出力にボンディングワイヤからなる第２導体線を通じて電気的に接続されたスタブとを有する伝送線路基板、
    （ｅ）前記伝送線路に導体線を通じて電気的に接続された出力用のリード、を同一パッケージに備え、
    前記スタブは前記伝送線路基板の前記伝送線路が形成された面内の前記伝送線路の無い空き領域に形成され、
    前記伝送線路基板は、比誘電率が２０より高いセラミックからなるベース基板と、前記ベース基板に形成された導体膜とを有しており、前記伝送線路基板の前記伝送線路が形成された面とは反対側の面に設けられた導体膜には基準電位が印加される構成を有し、
    前記第２導体線とスタブとは、前記増幅素子の出力信号の基本周波数の２倍で共振する回路を形成することを特徴とする半導体装置。
17. 請求項１６記載の半導体装置において、前記半導体装置は携帯電話基地局用増幅装置に用いることを特徴とする半導体装置。
18. （ａ）半導体能動素子、
    （ｂ）伝送線路基板、
    （ｃ）前記伝送線路基板に形成され、第１、第２部分を有する伝送線路、
    （ｄ）前記半導体能動素子の出力部と接続され、かつ、前記伝送線路の前記第１部分に接続されて前記半導体能動素子と伝送線路とを電気的に接続する第１導体線、
    （ｅ）前記伝送線路基板に形成されたスタブ、
    （ｆ）前記半導体能動素子の出力部と接続され、かつ、前記スタブに接続されて前記半導体能動素子とスタブとを電気的に接続する第２導体線、を同一パッケージに備え、
    前記第２導体線とスタブとは、前記半導体能動素子の出力信号の基本周波数の２倍で共振する回路を形成することを特徴とする半導体装置。
19. 請求項１８記載の半導体装置において、前記半導体装置は携帯電話基地局用増幅装置に用いることを特徴とする半導体装置。
20. 請求項１８記載の半導体装置において、前記伝送線路の第１部分のインピーダンスが、前記伝送線路の第２部分のインピーダンスよりも低いことを特徴とする半導体装置。
21. 請求項１８記載の半導体装置において、前記半導体能動素子が電界効果トランジスタであり、前記半導体能動素子の出力が電界効果トランジスタのドレインであり、前記電界効果トランジスタの総ゲート幅が２０ｍｍまたはそれ以上であることを特徴とする半導体装置。
22. 請求項１８記載の半導体装置において、前記伝送線路は、前記半導体能動素子の出力に相対的に近い前記第１部分の幅が、前記半導体能動素子の出力から相対的に遠い前記第２部分の幅よりも広い、平面凸形状に形成されていることを特徴とする半導体装置。
23. 入力部および出力部を有する半導体能動素子と、
    伝送線路基板と、
    前記半導体能動素子の前記出力部に第１導体線を介して電気的に接続された、前記伝送線路基板上の伝送線路と、
    前記半導体能動素子の前記出力部に第２導体線を介して電気的に接続された、前記伝送線路基板上の導体片とを有し、
    前記伝送線路は、前記半導体能動素子に近い側の幅が遠い側よりも広い凸型形状を有し、前記導体片は前記伝送線路基板の前記伝送線路が形成された面内の前記伝送線路が無い空き領域に形成されていることを特徴とする半導体装置。

Images