JP2004229401A - 電源、スパッタ用電源及びスパッタ装置 - Google Patents

Abstract

【課題】高電圧と大電流のいずれにも対応可能な電源、スパッタ電源及びスパッタ装置を提供することを目的とする。
【解決手段】交流電流を整流する第１のダイオード（ＤＢ１、ＤＢ２・・）と、前記第１のダイオードにより整流された電流を平滑化するインダクタ（Ｌ１、Ｌ２、・・）と、を有する電源ブロック（ＰＢ１、ＰＢ２、・・）を複数備え、前記複数の電源ブロックの接続を直列にも並列にも切り替えて順方向の電力を出力可能としたことを特徴とする電源を提供する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電源、スパッタ用電源及びスパッタ装置に関し、特に、高電圧が必要とされる動作状態と大電流が必要とされる動作状態のいずれにも対応可能な電源、スパッタ用電源及びスパッタ装置に関する。
【０００２】
【従来の技術】
各種のプラズマ応用機器や、マイクロ波などの電磁波発生器、電力スイッチング装置などにおいて、負荷の状態に応じて高い電圧が必要とされる動作状態と大きな電流が必要とされる動作状態のいずれにも対応可能とする要求がある。以下、このような電源の具体例として、薄膜形成に用いるスパッタ用電源を例に挙げて説明する。
【０００３】
すなわち、スパッタリングにより薄膜を形成する場合、プラズマ放電を点火する時は高電圧が必要であり、点火してスパッタリングを行う際には、大電流が必要とされる場合が多い。
【０００４】
図１５は、ＤＣ（ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ）スパッタ装置の要部構成を表す模式図である。このスパッタ装置は、真空チャンバ１０１とスパッタ用ＤＣ電源１１０とを有する。電源１１０の陽極は、接続ケーブル１２０Ａを介してチャンバ１０１に接続され、接地電位とされている。一方、電源１１０の陰極は、接続ケーブル１２０Ｂを介して、チャンバ１０１の内部に設けられたスパッタリング・ターゲット１０４に接続されている。そして、チャンバ１０１の内部には、薄膜を堆積する基板１００が設置される。
【０００５】
成膜に際しては、まず、真空排気ポンプ１０６によりチャンバ１０１内を真空状態にし、ガス供給源１０７からアルゴン（Ａｒ）などの放電ガスを導入してチャンバ内を所定の放電圧力に維持する。そして、電源１１０によりターゲット１０４とチャンバ１０１との間に電界を印加し、グロー放電１０８を発生させる。
すると、放電空間において生成されたプラズマ中の正イオンがターゲット１０４の表面に衝突し、ターゲット１０４の原子をはじき出す。このようなスパッタ現象を利用することにより、ターゲット１０４の材料からなる薄膜を基板１００の上に形成することができる。
【０００６】
なお、スパッタ動作中に、チャンバ１０１内でアーク放電１５０が生ずる場合がある。このようなアーク放電１５０は、ターゲット１０４の近傍において生ずる場合が比較的多いが、基板１００の近傍において生ずる場合もある。そして、このようなアーク放電１５０が生ずると、局所的に大電流が流れるために、チャンバの負荷インピーダンスが低下し、ターゲット１０４や基板１００に損傷が生ずる。
【０００７】
図１６は、本発明者が本発明に至る過程で試作したスパッタ用電源を表す模式図である。
【０００８】
この電源は、直流電源ＤＣ１とトランジスタＱ１〜４を共有した２つのインバータ出力ブロックを有する。すなわち、直流電源ＤＣ１、トランジスタＱ１〜４、トランスＴ１及び整流器ＤＢ１を有する第１のインバータ出力ブロックＩＮＶ１と、直流電源ＤＣ１、トランジスタＱ１〜４、トランスＴ１及び整流器ＤＢ２を有する第２のインバータ出力ブロックＩＮＶ２と、を有する。
【０００９】
これら出力ブロックからの出力電流は、インダクタＬ１とＬ２とによりそれぞれ平滑化されてチャンバ１０１及びターゲット１０４に供給される。
【００１０】
また、アーク検出回路（Ａｓｅｎ）により、チャンバへの出力電圧と電流からアーク放電が検出されると、トランジスタＱ５、Ｑ６が開かれてインバータ出力が遮断される。同時に、スイッチング回路ＩＧＢＴ１及びＩＧＢＴ２が閉じられ、コンデンサＣ１からの逆方向電圧を出力することよりアーク放電を急速に遮断する。またこの時、スイッチング回路ＩＧＢＴ１、２によりそれぞれ閉回路を形成し、インダクタＬ１、Ｌ２の電流を保存する。
【００１１】
【発明が解決しようとする課題】
しかし、図１５に表したようなスパッタ装置の場合、プラズマを形成するためにグロー放電を開始する時には、例えばマイナス１５００ボルト程度の高電圧を印加する必要がある。一方、プラズマが形成された後に印加する電圧は例えばマイナス７００ボルト程度であるが、スパッタを高速で実施するためには、例えば、数１０アンペアの大電流を流す必要が生ずる場合もある。
【００１２】
図１６に表したような電源を用いてスパッタリングを実施する場合、スパッタ開示時の高電圧を得るために、インバータ出力ブロックＩＮＶ１、ＩＮＶ２を直列に接続しているが、放電開始後の電圧はマイナス７００ボルト程度であるので、インバータは、５０パーセント以下の低いデューティで運転させる必要がある。
【００１３】
すなわち、高電圧に対処するために複数のインバータを直列に接続すると、放電開始後には、その運転デューティを低くするため、インバータの使用効率が低く、装置も大規模化するという問題があった。
【００１４】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、高電圧と大電流のいずれにも対応可能な電源、スパッタ電源及びスパッタ装置を提供することにある。
【００１５】
【課題を解決するための手段】
すなわち、本発明の第１の電源は、交流電流を整流する第１のダイオードと、前記第１のダイオードにより整流された電流を平滑化するインダクタと、を有する電源ブロックを複数備え、
前記複数の電源ブロックの接続を直列にも並列にも切り替えて順方向の電力を出力可能としたことを特徴とする。
【００１６】
上記構成によれば、高電圧と大電流のいずれにも対応可能な電源を提供することができる。
【００１７】
ここで、前記直列は、前記複数の電源ブロックの全てを直列に接続した状態であり、前記並列は、２以上の前記電源ブロックを並列に接続しその２組以上を直列に接続した状態とすることができる。
【００１８】
また、負荷を流れる電流が一定値に至らないときまたは負荷に印加される電圧が一定値を超えたときに、前記複数の電源ブロックの接続を直列とすることもできる。
【００１９】
また、前記複数の電源ブロックの接続が直列の場合には、前記複数の電源ブロックのそれぞれの出力は、前記複数の電源ブロックが有する前記インダクタのいずれかを流れる電流値に基づいて制御され、前記複数の電源ブロックの接続が並列の場合には、前記複数の電源ブロックのそれぞれの出力は、それぞれの電源ブロックが有する前記インダクタを流れる電流値に基づいてそれぞれ制御されるものとすることができる。
【００２０】
また、前記複数の電源ブロックの接続が直列の場合には、前記複数の電源ブロックのそれぞれの出力は、前記複数の電源ブロックが有する前記インダクタを流れる電流の平均値に基づいて制御され、前記複数の電源ブロックの接続が並列の場合には、前記複数の電源ブロックのそれぞれの出力は、それぞれの電源ブロックが有する前記インダクタを流れる電流値に基づいてそれぞれ制御されるものとすることもできる。
【００２１】
また、前記複数の電源ブロックの少なくともいずれかは、前記順方向の電力とは逆方向の電圧を発生する逆方向電圧源を有し、負荷においてインピーダンスの低下が発生した時に、前記複数の電源ブロックの間の接続を遮断し、前記逆方向電圧源から前記逆方向の電圧を出力するものとすることもできる。
【００２２】
また、１つまたは複数の第１のスイッチング素子と、１つまたは複数の第２のスイッチング素子と、をさらに備え、
前記第１のスイッチング素子の閉動作により前記複数の電源ブロックの接続が直列とされ、前記第２のスイッチング素子の閉動作により前記複数の電源ブロックの接続が並列とされるものとすることもできる。
【００２３】
ここで、前記第２のスイッチング素子の少なくともいずれかは、前記並列の状態において、前記複数の電源ブロックのいずれかの前記インダクタの一端に接続されているものとすることもできる。
【００２４】
また、前記第１のスイッチング素子の少なくともいずれかと前記第２のスイッチング素子の少なくともいずれかとが同一の電圧源により駆動されるものとすることもできる。
【００２５】
また、前記複数の電源ブロックのそれぞれは、負荷においてインピーダンスの低下が発生した時に、前記インダクタを含む閉回路を形成しそのインダクタの電流を保存する第３のスイッチング素子を有し、前記第３のスイッチング素子の少なくともいずれかは、前記第１及び第２のスイッチング素子の少なくともいずれかと同一の電圧源により駆動されるものとすることもできる。
【００２６】
また、前記複数の電源ブロックのそれぞれは、負荷においてインピーダンスの低下が発生した時に、前記インダクタを含む閉回路を形成しそのインダクタの電流を保存する第３のスイッチング素子を有し、前記第１のスイッチング素子のいずれかに一端が接続され、前記複数の電源ブロックの接続が直列のときにそのスイッチング素子を流れる電流に対して逆方向の整流特性を有する第２のダイオードと、前記第２のダイオードの他端に直列に接続され、前記第２のダイオードと同方向の整流特性を有する第３のダイオードと、前記第２のダイオードと第３のダイオードとの接続中点に一端が接続され、前記第３のスイッチング素子のいずれかに他端が接続されたコンデンサと、をさらに備えたものとすることもできる。
【００２７】
また、前記第１のダイオードと、前記第２のスイッチング素子のいずれかと、を有する直列回路に対して並列に接続され、前記第１のダイオードと同方向の整流特性を有する第４のダイオードをさらに備えたものとすることもできる。
【００２８】
一方、本発明の第２の電源は、複数のインバータを備えた電源であって、
前記複数のインバータのそれぞれが有するスイッチング素子を駆動する制御回路に対してひとつの電圧源から電流を供給し、前記複数のインバータのそれぞれを流れる電流が、前記電圧源を介して他のインバータに流れないようにダイオードを設けたことを特徴とする。
【００２９】
上記構成によれば、インバータの使用効率が高く、装置もコンパクト化することが可能となる。
【００３０】
ここで、前記複数の電源ブロックのそれぞれに対応して設けられた複数のインバータをさらに備え、
前記複数のインバータのそれぞれが有するスイッチング素子を駆動する制御回路に対してひとつの電圧源から電流を供給し、前記複数のインバータのそれぞれを流れる電流が、前記電圧源を介して他のインバータに流れないようにダイオードを設けたものとすることができる。
【００３１】
また、前記制御回路と前記電圧源との間に、抵抗とコンデンサとを有するフィルタを設けたものとすることもできる。
【００３２】
一方、本発明のスパッタ用電源は、ターゲットをスパッタして薄膜を形成するスパッタ用電源であって、上記いずれかの電源を備え、前記順方向の電力を前記ターゲットに与えて前記スパッタを実施可能としたことを特徴とする。
【００３３】
または、本発明のスパッタ用電源は、ターゲットをスパッタして薄膜を形成するスパッタ用電源であって、上記のいずれかの電源を備え、前記順方向の電力を前記ターゲットに与えて前記スパッタを実施可能とし、前記インピーダンスの低下は、前記スパッタの際のアーク放電の発生によるものであることを特徴とする。
【００３４】
または、本発明のスパッタ用電源は、ターゲットをスパッタして薄膜を形成するスパッタ用電源であって、上記いずれかの電源を２台以上備え、前記２台以上の電源の出力を並列に接続して前記順方向の電力を前記ターゲットに与えて前記スパッタを実施可能とし、前記２台以上の電源のいずれかにおいて、前記複数の電源ブロックの接続が直列とされたときは、他の電源においても、前記複数の電源ブロックの接続が直列とされることを特徴とする。
【００３５】
一方、本発明のスパッタ装置は、上記いずれかのスパッタ用電源と、前記ターゲットを収容可能とし大気圧よりも減圧された雰囲気を維持可能な真空チャンバと、を備えたことを特徴とする。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
【００３７】
（第１の実施の形態）
まず、本発明の第１の実施の形態として、複数のインバータ出力の接続関係を直列にも並列にも変えることができる電源について説明する。
【００３８】
図１は、本実施形態にかかる電源の要部を表す模式図である。
【００３９】
すなわち、同図は、図１６に表した電源に対して本実施形態を適用した具体例を表す。図１の電源の構成及び動作については、図１６に関して前述したものと同様の要素に同一の符号を付して詳細な説明は省略する。
【００４０】
本具体例の電源は、インバータ出力を含んだ２つの電源ブロックＰＢ１、ＰＢ２を有する。それぞれの電源ブロックは、それぞれ別々のインバータ（図示せず）及び別々のトランス出力に結合されている。各電源ブロックは、整流器（ＤＢ１、ＤＢ２）とインダクタ（Ｌ１、Ｌ２）とを有する。これら電源ブロックＰＢ１、ＰＢ２は、並列接続用スイッチング素子Ｑ１１と直列接続用スイッチング素子Ｑ１２とに接続されている。
【００４１】
そして、グロー放電の点火時は、これら電源ブロックＰＢ１、ＰＢ２を直列に接続することより出力電圧を大きくすることができる。また一方、スパッタ時には、これら出力ブロックを並列接続して、出力電流の容量を大きくすることができる。
【００４２】
これらスイッチング素子Ｑ１１、Ｑ１２の動作は、出力電流センサＣｓｅｎ１及び出力電圧センサＶｓｅｎの測定結果に基づいて制御される。すなわち、これらのセンサの計測結果をヒステリシス・コンパレータ（ｃｏｍｐ＋Ｈ）に入力し、所定値に到達したか否かを判断する。所定値に到達したことを表す到達信号には、ＲＣフィルタでサージ電流による誤動作防止を施して、直列運転用のＳＰ信号を生成する。
【００４３】
ＳＰ信号は、フォトカプラＰＣを介して、スイッチング素子Ｑ１１、Ｑ１２に供給される。ＳＰ信号がローレベル（ｌｏｗ ｌｅｖｅｌ）の時は、直列接続用スイッチング素子Ｑ１２をオン（ＯＮ）し、並列接続用スイッチング素子Ｑ１１をオフ（ＯＦＦ）する。一方、ＳＰ信号がハイレベル（ｈｉｇｈ ｌｅｖｅｌ）の時は、直列接続用スイッチング素子Ｑ１２をオフし、並列接続用スイッチング素子Ｑ１１をオンし、電流指令値を１／２に減じる回路を動作させる。
【００４４】
一方、それぞれの電源ブロックＰＢ１、ＰＢ２にはインダクタ電流をモニタするための個別電流センサＣｓｅｎ２、Ｃｓｅｎ３が設けられ、この測定結果に基づいて、電源はアーク遮断動作状態も含めた定電流制御を行うことができる。
【００４５】
以下、本実施形態の電源の動作について具体的に説明する。なお、以下の具体例は、電源ブロックＰＢ１、ＰＢ２の最大出力が、電流６アンペア、電圧７５０ボルトの場合である。
【００４６】
まず、起動から点火に至る動作は以下の如くである。すなわち、インバータの起動時は、電源からの出力電圧は０ボルト、出力電流は０アンペアなので、スイッチング素子Ｑ１１はオフで、スイッチング素子Ｑ１２はオンとされる。よって電源ブロックＰＢ１、ＰＢ２は直列接続され、点火電圧としては、例えば、最大でマイナス１５００Ｖを出力することができる。
【００４７】
放電が始まって電流が流れ始めて閾値０．６Ａを超えると、スイッチング素子Ｑ１１はオン、スイッチング素子Ｑ１２はオフとされる。この時、通常のスパッタ装置においては、出力電流は１．２アンペアから更に上昇する。
【００４８】
またここで、点火時の電源出力にはサージ電流が流れる場合が多いので、点火したか否かの判断は、出力電流が所定値を連続して超過する時間により行う。そして、放電を開始した電流が途切れないように、回路ブロックの接続切替はスイッチング素子により瞬時に行う。
【００４９】
スパッタが開始すると、電源はＰＷＭ（ｐｕｌｓｅ ｗａｖｅ ｍｏｄｕｌａｔｉｏｎ）制御により所定の電力に達するようにインバータのデューティー比を調整する。スパッタ時の電源定格電流は、（６アンペア×２＝１２アンペア）に対して、並列接続に切り替える閾値を、例えば定格５パーセントの０．６アンペアとすることができる。並列接続時には、必要とされる出力電流センサＣｓｅｎ１の電流値の１／２を指令電流とし、それぞれの電源ブロックＰＢ１、ＰＢ２は、この指令電流を得ることを目標に、それぞれのインダクタ電流を個別に帰還制御する。
【００５０】
また、スパッタ中に、適当なタイミングで一時的にスイッチング素子Ｑ５を開き、インダクタＬ１の電流で逆電圧源Ｃ１を充電する。
【００５１】
一方、スパッタ中にアーク放電が発生した場合には、アークセンサＡｓｅｎが出力電圧の低下によりアーク放電を検出する。すると、並列接続用スイッチング素子Ｑ１１を開いて、アーク遮断動作を開始する。これは、図１６に関して前述した如くであり、トランジスタＱ５、Ｑ６を開いてインバータ出力を遮断する。同時に、スイッチング回路ＩＧＢＴ１及びＩＧＢＴ２を閉じて、コンデンサＣ１からの逆方向電圧を出力することよりアーク放電を急速に遮断する。この時、逆電圧源Ｃ１からの電流は、ＩＧＢＴ１、Ｑ１２、Ｃ２、ＩＧＢＴ２、出力ケーブル１２０Ａ、Ｂを経てチャンバへ接続され、Ｃ２が充電されると逆電圧の出力が停止する。一方、スイッチング回路ＩＧＢＴ１、２によりそれぞれ閉回路を形成し、インダクタＬ１、Ｌ２の電流を保存する。
【００５２】
アーク放電が消弧すると、電源の動作はスパッタ状態に戻るが、コンデンサＣ２が逆電圧源Ｃ１で充電されているので、インダクタＬ２の電流はコンデンサＣ２を流れて放電しつつ、整流器ＤＢ２を流れ、全て放電するとダイオードＤＡ２を流れてコンデンサＣ２の逆充電を防止する。
【００５３】
一方、スパッタ中に雰囲気ガス圧力の変動などの原因により、プラズマが失火することかある。このような場合には、プラズマを再点火する必要がある。そこで、放電中の出力電圧が所定値を所定時間上回ったら失火と判断して、電源ブロックを直列接続させて点火動作に切り替える。スパッタ定格電圧であるマイナス７５０ボルトに対して、直列接続に切り替える閾値は、例えばマイナス１０００ボルトとすることができる。直列接続に切り替えると、電源の点火定格電圧を、マイナス７５０ボルト×２＝マイナス１５００ボルトとすることができる。
【００５４】
ここで、プラズマが失火する時、プラズマの衰退速度がインダクタ電流の減少より早いと、出力電圧は、インダクタ電流により急速に上昇して、並列接続時の最大値であるマイナス７５０Ｖを超過する。この時、電圧がさらに上昇して、例えばマイナス１０００Ｖに達すると、電源ブロックＰＢ１、ＰＢ２を直列接続に切り替える。
【００５５】
直列接続に切り替えると出力電流は切替前の１／２になるが、電源の出力耐圧が２倍になり、過電圧による電源ブロックの回路破損を防ぐことができる。
【００５６】
なお、図１に表した具体例の電源の場合、電源ブロックＰＢ１、ＰＢ２毎にインダクタ電流センサＣｓｅｎ２、Ｃｓｅｎ３を設け、これら電流センサの測定結果により、電源ブロックはアーク遮断時を含む定電流制御を行う。ここで、直列接続時の電流制御は、複数のインダクタ電流センサ（Ｃｓｅｎ２、Ｃｓｅｎ３）の平均値を採用するが、簡易的には、いずれか一つのインダクタ電流センサの計測値を用いても良い。
【００５７】
一方、並列接続時の電流制御は、指令電流を並列に接続した電源ブロックの数（図１の場合には２である）で分割し、ブロック毎のインダクタ電流センサ（Ｃｓｅｎ２、Ｃｓｅｎ３）を用いて制御する。
【００５８】
また、本実施形態の電源を複数台、並列に接続して動作させることもできる。
【００５９】
図２は、このような複数の電源を用いたスパッタ装置を表す模式図である。すなわち、本実施形態の電源１１０が複数台設けられ、これらの出力は並列に接続されてチャンバ及びターゲットに接続されている
このような複数台の並列運転の場合には、図２に例示したように、各電源１１０のＳＰ端子とグラウンド（ＧＮＤ）端子をそれぞれ並列に接続する。このようにすれば、電源１１０の何れかがその内部の電源ブロックを直列接続にした場合、ＳＰ信号がローレベルになるので、他の全ての電源１１０もその内部の電源ブロックを直列接続に切り替える。
【００６０】
このようにして、並列接続された電源１１０同士の出力電圧のバランスをとることができる。
【００６１】
以上説明したように、本実施形態によれば、高電圧が必要だが電流が少なくてよいプラズマ点火時や失火時には、電源ブロックを直列接続するので、高い電圧を出力できる。一方、大電流が必要だが電圧が低くてよいスパッタ時には、電源ブロックを並列接続するので、直列動作時の２倍の電流容量が得られる。その結果として、インバータの運転効率が向上し、電源の小型化、低コスト化が可能となる。
【００６２】
図３は、本実施形態の変形例の電源を表す模式図である。同図については、図１及び図１６に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００６３】
本変形例の場合、図１に表した並列接続用スイッチング素子Ｑ１１を省略している。この場合には、スイッチング素子Ｑ１２のオン、オフにより、直列接続、並列接続を切り替えることができる。このようにしても、図１に関して前述したものと同様の効果が得られる。
【００６４】
一方、図１及び図３には２つの電源ブロックを有する電源を例示したが、本実施形態はこれには限定されない。
【００６５】
図４は、４つの電源ブロックを有する電源の初段部を表した模式図である。同図についても、図１、図３及び図１６に関して前述したものと同様の要素には同様の符号を付して詳細な説明は省略する。
【００６６】
本変形例の場合、４つの電源ブロックＰＢ１〜ＰＢ４が、スイッチング素子Ｑ１１〜Ｑ１４により接続されている。そして、直列接続時には、これら４つの電源ブロックを直列に接続して各ブロックの４倍の電圧を出力できる。一方、並列接続時には、これら電源ブロックを２台ずつ並列に接続し、各ブロックの２倍の電流容量と電圧とを出力することができる。
【００６７】
すなわち、点火時は、Ｑ５〜Ｑ８、Ｑ１２〜Ｑ１４を閉じ、Ｑ１１、ＩＧＢＴ１〜ＩＧＢＴ４を開いて、４つの電源ブロックＰＢ１〜ＰＢ４の出力を直列接続して高電圧を出力する。
【００６８】
また、スパッタ時は、Ｑ５〜Ｑ８、Ｑ１１を閉じ、Ｑ１２〜Ｑ１４、ＩＧＢＴ１〜ＩＧＢＴ４を開いて、２つの電源ブロックの出力を並列接続して電流容量を拡大し、かつその２組を直列接続して出力する。
【００６９】
インダクタＬ１の電流が規定値に達したらＱ５を開いて、Ｄ１を経て逆電源用コンデンサＣ１を規定の電圧（例えば、２００Ｖ）に充電する。
【００７０】
一方、スパッタ中にアーク放電が発生し、アークセンサがチャンバの電圧低下を出力電圧の低下として検知すると、スイッチング素子Ｑ１２〜Ｑ１４、ＩＧＢＴ１〜ＩＧＢＴ４を閉じ、Ｑ５〜Ｑ８を開いて出力電流を遮断する。さらにコンデンサＣ１からＩＧＢＴ１、Ｑ１２、Ｃ２、ＩＧＢＴ２、Ｑ１３、Ｃ３、ＩＧＢＴ３、Ｑ１４、Ｃ４、ＩＧＢＴ４の経路で逆電圧を出力してアーク放電を急速遮断する。これを「遮断期間」と称する。
【００７１】
なお、アーク遮断中に逆方向アークが生ずると、逆方向電流によってコンデンサＣ２〜Ｃ４がＣ１の電圧まで充電され、逆方向電圧の出力がなくなるので逆方向アークの電流が遮断される。
【００７２】
アーク放電に対する「遮断期間」を経過すると、次に、「復旧期間」に入る。
「復旧期間」においては、スイッチング素子ＩＧＢＴ１〜ＩＧＢＴ４を開いて、スイッチング素子Ｑ５〜Ｑ８、Ｑ１２〜Ｑ１４を閉じて、順方向（スパッタを実施する電圧方向）の電流出力を再開する。
【００７３】
「復旧期間」の後にアーク放電を検知したら、上述した「遮断期間」の動作を繰り返し、アーク放電を検知しなければ、Ｑ１２〜Ｑ１４を開いてスパッタ電流を出力する。
【００７４】
以上説明した本変形例においても、高電圧が必要だが電流が少なくてよいプラズマ点火時や失火時には、４つの電源ブロックを直列接続するので、高い電圧を出力できる。一方、大電流が必要だが電圧が低くてよいスパッタ時には、４つの電源ブロックを２つずつ並列接続するので、直列動作時の２倍の電流容量が得られる。その結果として、インバータの運転効率が向上し、電源の小型化、低コスト化が可能となる。
【００７５】
なお、本実施形態は図示した具体例には限定されず、例えば、電源ブロックの数についても、２つあるいは４つ以外にも、任意の複数のブロックを用いて同様の効果が得られる。
【００７６】
（第２の実施の形態）
次に、本発明の第２の実施の形態として、図４の如く、複数の電源ブロックを有する電源において、さらに構造を簡略とし、部品点数を減らして小型化・低コスト化が可能な電源について説明する。
【００７７】
図５は、本実施形態にかかる電源の要部を表す模式図である。
【００７８】
また、図６は、比較例の電源の要部を表す模式図である。
【００７９】
図５及び図６は、第１実施形態に関して前述した図４に対応するものであり、電源の初段部の具体例を表す。
【００８０】
まず、図６の比較例について説明すると、その回路構成及び動作は、図４に表したものと同様である。ここで、各スイッチング素子を駆動する、すなわちオン・オフを制御する駆動用電圧源（図示せず）について説明すると、電位が異なるスイッチング素子については、それぞれ別の駆動用電圧源が必要である。
【００８１】
図６の電源の場合、４つの電源ブロックＰＢ１〜ＰＢ４は、直列に接続される場合があるので、それぞれに内蔵されるスイッチング素子の電位は異なる場合が生ずる。これを考慮すると、スイッチング素子Ｑ１１とＱ２３、Ｑ２１とＱ３３、Ｑ３１とＱ４３、Ｑ４１を駆動する４台の駆動用電圧源の他に、スイッチング素子Ｑ２２、Ｑ３２、Ｑ４２をそれぞれ駆動する４台の駆動用電圧源が必要である。つまり、８台の駆動用電圧源が必要となるため、電源全体の構造が複雑になる。
【００８２】
また、トランスＴ１〜Ｔ４の電圧出力が無い時のインダクタ電流は、それぞれ整流器ＤＢ１〜ＤＢ４とスイッチング素子Ｑ１２、Ｑ２２、Ｑ３２、Ｑ４２とダイオードＤ１３、Ｄ２３、Ｄ３３、Ｄ４３を流れるが、その電圧降下による発熱が大きい。
【００８３】
例えば、ひとつのダイオード素子における電圧降下を１．１ボルトとし、ひとつのスイッチング素子（トランジスタ）の電圧降下を２ボルトとすると、並列接続時のインダクタＬ４を出た電流は、インダクタＬ２に着くまでに約５．３ボルトだけ降下する。この電圧降下は発熱を生ずるので、放熱器や冷却ファンが大きくする必要があり、電源が大きくなる。
【００８４】
本実施形態においては、これらの点に改善を加えた電源を提供する。
【００８５】
図５に表した本実施形態の電源について、図６の比較例と比べつつ説明すると、以下の如くである。
【００８６】
まず、図６におけるスイッチング素子Ｑ２２、Ｑ３２、Ｑ４２の配置を、ダイオードＤ１３、Ｄ２３、Ｄ３３の上流（図中では下方）側に変更して、スイッチング素子Ｑ１３、Ｑ２２、Ｑ３２としている。また、図６におけるスイッチング素子Ｑ２２は、図５においてはスイッチング素子Ｑ１３と一体化し、スイッチング素子Ｑ１２と同じ駆動用電圧源（図示せず）で駆動する。同様に、図５において、スイッチング素子Ｑ２２は、スイッチング素子Ｑ１１、Ｑ２３と同じ駆動用電圧源で駆動し、スイッチング素子Ｑ３２はスイッチング素子Ｑ２１、Ｑ３３と同じ駆動用電圧源で駆動する。
【００８７】
つまり、本実施形態においては、スイッチング素子Ｑ１２とＱ１３、Ｑ１１とＱ２２とＱ２３、Ｑ２１とＱ３２とＱ３３、Ｑ３１とＱ４３、Ｑ４１をそれぞれ同電位に配置した。その結果として、図６の比較例では８台の駆動用電圧源が必要であったものを、５台の駆動用電圧源で動作させることができる。
【００８８】
また、このようなスイッチング素子の配置の変更に伴い、ダイオードＤ２４、Ｄ３４、Ｄ４４を設けて逆方向電流の流入経路を確保している。さらに、コンデンサＣ２、Ｃ３、Ｃ４に、それぞれスイッチング・ダイオードＤ２５、Ｄ３５、Ｄ４５を直列に接続してインバータ電流の流入を防いでいる。
【００８９】
以下、本実施形態の電源の動作について説明する。
【００９０】
まず、電源起動の起動に際しては、スイッチング素子Ｑ１２、Ｑ２３、Ｑ３３、Ｑ４３を閉じ、Ｑ１１、Ｑ１３、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１を開く。これにより、図示した初段部のＮ端子とＰ端子との間に、図７に表したように、以下の閉回路が形成される。Ｎ端子−Ｌ４−ＤＢ４−Ｑ４３−Ｌ３−ＤＢ３−Ｑ３３−Ｌ２−ＤＢ２−Ｑ２３−Ｌ１−ＤＢ１−Ｑ１２−Ｐ端子−チャンバ。
【００９１】
インバータが起動すると、整流器ＤＢ１〜ＤＢ４でそれぞれ整流した直流電圧が直列接続されてチャンバへ供給される。
【００９２】
そして、出力電流の上昇によってプラズマの点火を確認すると、スイッチング素子Ｑ１３、Ｑ２２、Ｑ３２を閉じて、Ｑ２３，３３，４３を開く。その結果、隣接する電源ブロックが並列接続され、（２並列）×（２直列）の接続により、Ｎ端子からの電流は２系統でＰ端子につながれる。
【００９３】
図８に表したように、第１の電流の流れは、Ｎ端子−Ｄ４３−Ｌ３−ＤＢ３−Ｄ２３−Ｑ２２−Ｌ１−ＤＢ１−Ｑ１２−Ｐ端子であり、第２の電流の流れは、Ｎ端子−Ｌ４−ＤＢ４−Ｄ３３−Ｑ３２−Ｌ２−ＤＢ２−Ｄ１３−Ｑ１３−Ｐ端子となる。
【００９４】
次に、アーク放電が発生した時の遮断動作について説明する。電源がアーク放電を検知すると、スイッチング素子Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４１を閉じ、それ以外のスイッチング素子を開く。すると、インダクタＬ１〜Ｌ４の電流は、それぞれＱ１１＋Ｄ１１、Ｑ２１＋Ｄ２１、Ｑ３１＋Ｄ３１、Ｑ４１＋Ｄ４１の閉回路により短絡され、アーク遮断動作の終了まで保存される。
【００９５】
一方、Ｐ端子に接続したコンデンサＣ１の充電電圧が、図９に表したように、Ｑ１１−Ｄ２４−Ｃ２−Ｑ２１−Ｄ３４−Ｃ３−Ｑ３１−Ｄ４４−Ｃ４−Ｑ４１を経てＮ端子に誘導されるので、チャンバはスパッタ時とは逆方向の電圧にバイアスされてアーク放電が短時間に消弧する。
【００９６】
上述したアーク遮断が規定の遮断時間（「遮断期間））に達すると、「復旧期間」に入る。「復旧期間」には、スイッチング素子Ｑ１３、Ｑ２２、Ｑ３２を閉じて、Ｑ２３，３３，４３を開いて電流出力を再開する。「復旧期間」には、放電電圧に係らず、この状態を維持する。
【００９７】
「復旧期間」が終了した時点でアークを検知していたら、再び「遮断期間」に入り、上述したアーク遮断を行う。一方、「復旧期間」の後にアーク放電を検知しなければスパッタを継続する。
【００９８】
以上説明したように、本実施形態によれば、複数の電源ブロックを直列にも並列にも接続でき、さらに、スイッチング素子の駆動用電圧源の数を減らして回路構成を簡潔にすることができる。また、トランス出力が無い状態でのインダクタ電流の損失も低減することができる。
【００９９】
次に、本実施形態の変形例について説明する。
【０１００】
図１０は、本実施形態の第１の変形例の電源の初段部を表す模式図である。同図については、図１乃至図９に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１０１】
本変形例の場合、インバータの整流器ＤＢ１〜ＤＢ４とそれぞれ並列にバイパスダイオードＤ１６、Ｄ２６、Ｄ３６、Ｄ４６を設けている。これらバイパスダイオードは、直列接続時のバイアスダイオードＤ１３、Ｄ２３、Ｄ３３とインバータ電流遮断用トランジスタＱ２２、Ｑ３２の電流を迂回する役割を有する。これらバイパスダイオードを設けることにより、トランスの出力電圧が無い時のインダクタ電流の損失を低減できる。
【０１０２】
以下、トランスの出力電圧が無い時のインダクタ電流の経路について、例えばインダクタＬ４を例に挙げて説明する。
【０１０３】
トランスの出力電圧がある時にインダクタＬ４を出た電流は、トランスＴ４、整流器ＤＢ４、ダイオードＤ３３、スイッチング素子Ｑ３２を流れる。これに対して、トランスの出力電圧が無い時にインダクタＬ４の電流が流れるのはダイオードＤ４１、Ｄ４６だけである。すなわち、ひつとのダイオード素子の電圧降下を１．１ボルトとすると、インダクタ電流の電圧降下は２．２ボルトで済む。その結果として、損失を低減し、発熱も抑制できる。
【０１０４】
また、本変形例の電源の場合、アーク遮断のための「遮断期間」においては、電源の出力端子からチャンバまでの経路（例えば、電源ケーブル１２０Ａ、１２０Ｂ）の寄生インダクタンス成分に充電された電流は、Ｎ端子−Ｄ４３−Ｌ３−Ｄ３１−Ｄ３６−Ｑ１１−Ｃ１−Ｐ端子を流れて、コンデンサＣ１に吸収される。
【０１０５】
図１１は、本実施形態の第２の変形例の電源の初段部を表す模式図である。同図についても、図１乃至図１０に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１０６】
本変形例の場合、バイパスダイオードＤ１６、Ｄ２６、Ｄ３６、Ｄ４６は、それぞれインダクタＬ１〜Ｌ４の一端に直接、接続されている。図１０の変形例と比較すると、これらバイパスダイオードが、ダイオードＤ１１、Ｄ２１、Ｄ３１、Ｄ４１と直列に接続されてない点が異なる。
【０１０７】
このようにすると、トランス出力電圧が無い状態でのインダクタ電流のパイパス経路の素子数をさらに減らすことができる。例えば、インダクタＬ４を流れる電流を例に挙げて説明すると、図１０の電源の場合、トランス出力が無い状態でのインダクタＬ４の電流の迂回路は、ダイオードＤ４１とパイパスダイオードＤ４６とにより形成される。これに対して、図１１の電源の場合、インダクタＬ４の電流迂回路は、パイパスダイオードＤ４６のみにより形成される。
【０１０８】
つまり、本変形例の場合、パイパスダイオードＤ４６の電圧降下を１．１ボルトとすると、インダクタ電流の電圧降下は１．１ボルトで済む。その結果として、損失をさらに低減し、発熱もさらに抑制できる。
【０１０９】
但し、本変形例の場合、パイパスダイオードＤ４６のみによって電源ブロックひとつ分の電圧を負担するので、耐圧の高い素子を採用する必要がある。例えば、それぞれの電源ブロックの出力電圧を７７５ボルトとした場合には、本変形例のバイパスダイオードは、７７５ボルト以上の耐圧を持つことが必要である。
【０１１０】
これに対して、図１０の電源の場合、例えば、インダクタＬ４については、ダイオードＤ４１とパイパスダイオードＤ４６によって電源ブロックの電圧を分担するので、それぞれのダイオードの耐圧は、７７５ボルトの半分で済む。
【０１１１】
従って、インダクタ電流の損失を重視するか、それとも素子の耐圧を重視するか、を適宜考慮して、図１０または図１１の構成を採用すればよい。
【０１１２】
以上説明したように、本実施形態によれば、まず、インバータ・トランスの２次側に位置するスイッチング素子の駆動用電圧源の数が、少なくて済む。例えば、電源ブロックが４つの場合は、８個必要だったものが５個で済み、電源ブロックが６つの場合は、１２個必要だったものが７個で済む。
【０１１３】
また、本実施形態によれば、パイパスを設けることにより、インバータ・トランスの出力電圧が無い時のインダクタの回生電流の電圧落差が少なくなる。例えば、インダクタＬ４について説明すると、電圧損失を５．３ボルトから２．２ボルトまで低減し、さらに１．１ボルトにまで低減することも可能である。従って、この部分の発熱量が５８パーセント低減し、さらに８０パーセント低減することもできる。電圧降下の低減は電力損失を低減するので、省エネルギーと冷却性能の簡素化が可能となる。
【０１１４】
これらの効果により、電源の小型化が可能となる。
【０１１５】
（第３の実施の形態）
次に、本発明の第３の実施の形態として、第１及び第２実施形態に関して前述したように複数のインバータを有する電源におけるインバータ駆動用の電圧源の数を減らした電源について説明する。
【０１１６】
まず、本発明者が本実施形態に至る過程で試作した電源について説明する。
【０１１７】
図１２は、本発明者が本実施形態に至る過程で試作した電源の一部を表す模式図である。すなわち、同図は、電源のインバータを表し、例えば、第１及び第２実施形態の電源ブロックのそれぞれが有するトランスの一次側を表す。なお、ここでは、一例として２セットのインバータを表したが、インバータの数は、電源ブロックの数に対応するので、例えば、電源ブロックが４つあれば、インバータも４セット必要である。
【０１１８】
さて、図１２の回路について説明すると、２セットのインバータ（Ｑ１１１、Ｑ１１２、Ｃ１１２、Ｃ１１３）と（Ｑ１２１、Ｑ１２２、Ｃ１２２、Ｃ１２３）の出力を、それぞれトランスＴ１、Ｔ２を介して整流・平滑してチャンバへ供給する。
【０１１９】
各インバータへの入力は、３相交流（Ｒ、Ｔ、Ｓ）をそれぞれダイオードＤＢ１１、ＤＢ２１で整流して供給する。複数のインバータに対して、ひとつの整流ダイオード・ブリッジから電流を供給する回路も考えられる。しかし、このようにすると、整流ダイオードの発熱が１箇所に集中して放熱性能が低下するので好ましくない。
【０１２０】
インバータのトランジスタＱ１１１、Ｑ１２１を駆動・制御する回路Ｕ１１、Ｕ２１およびトランジスタＱ１１１、Ｑ１２１を駆動・制御する回路Ｕ１２、Ｕ２２の電源は、それぞれ絶縁された電圧源ＤＣ１１、ＤＣ１２から、電圧を調整するレギュレータＲＥＧ１、ＲＥＧ２を介して供給する。
【０１２１】
しかし、図１２に表した回路の場合、整流ダイオード・ブリッジで分割されるインバータ群毎に直流電圧源ＤＣ１１、ＤＣ１２が必要である。従って、これら駆動用電圧源を収納する電源は大規模化するという問題がある。
【０１２２】
これに対して、本実施形態によれば、ひとつの駆動用電圧源で複数のインバータを駆動できる電源を提供する。
【０１２３】
図１３は、本実施形態の電源の一部を表す模式図である。すなわち、同図は、図１２に対応するものであり、インバータ・トランスの一次側を表す。図１３については、図１２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１２４】
本具体例の電源においては、２つのインバータの駆動回路Ｕ１１、Ｕ１２は、ひとつの直流電圧源ＤＣ１１で駆動し、それぞれ調整器ＲＥＧ１、ＲＥＧ２で安定化している。すなわち、複数のインバータ駆動回路に対してひとつの駆動用電源ＤＣ１１から、インバータ駆動回路の直流電流だけを供給する。
【０１２５】
そして、電圧源ＤＣ１１の負極側の出力線Ｎ１は、整流ダイオードＤ１１１、Ｄ１２１を介して調整器ＲＥＧ１、ＲＥＧ２の基準点ＧＮＤに接続されている。このような整流ダイオードＤ１１１、Ｄ１２１を設けることにより、インバータ電流の回り込みを防ぐことができる。
【０１２６】
さらに、インバータ間の電位差の変動が電源ノイズとしてインバータ駆動回路に侵入しないように、抵抗Ｒ１１１、Ｒ１１２と、コンデンサＣ１１４、Ｃ１２４とにより構成されたノイズフィルタが設けられている。
【０１２７】
回路構成の具体例について説明すると、調整器ＲＥＧ１、ＲＥＧ２の入力には、直流電圧源ＤＣ１の正極側の出力線Ｐ１から、例えば、抵抗Ｒ１１１、Ｒ１１２＝１０ΩとコンデンサＣ１１４、Ｃ１２４＝０．１μＦとで構成するノイズフィルタを介して接続する。
【０１２８】
ここで、直流電圧源ＤＣ１１の出力電圧Ｖｄｃ１は、以下の範囲にあることが望ましい。

すなわち、Ｖｄｃ１は、（調整器の入力最大電圧）−（インバータ間の電位差）よりも大きく、（調整器出力電圧）＋（調整代）＋（フィルタ電圧降下）＋（インバータ間の電位差）よりも小さいことが望ましい。
【０１２９】
具体的な数値を紹介すると、例えば、以下の如くである。

次に、本実施形態の電源の動作について具体的な数字を例示しつつ説明する。
【０１３０】
まず、各インバータには、３相交流２００ボルトを整流・平滑した直流約３００ボルトを供給し、インバータのスイッチング動作によりトランスＴ１、Ｔ２を介して交流電圧を出力する。トランス出力は、図示しない整流ダイオード（例えば、図１に表したＤＢ１、ＤＢ２など）によってそれぞれ整流されインダクタ（例えば、図１に表したＬ１、Ｌ２など）で電流を平滑して出力される。
【０１３１】
インバータ電流は、交流電源Ｒ、Ｓ、Ｔからダイオード・ブリッジＤＢ１１、ＤＢ２１とスイッチング素子（Ｑ１１１、Ｑ１１２、Ｑ１２１、Ｑ１２２）とコンデンサ（Ｃ１１２、Ｃ１１３、Ｃ１２２、Ｃ１２３）へ導入され、同じダイオード・ブリッジを経て交流電源に戻る。負荷電流が少ない時は、交流電源Ｒ、Ｓ、Ｔの代わりに、コンデンサＣ１１１、Ｃ１２１から供給される。
【０１３２】
戻り電流は、整流ダイオードＤ１１１、Ｄ１１２が逆方向になるので、Ｎ１を介して他ブロックへ流れない。つまり、これら整流ダイオードにより、戻り電流を遮断できる。
【０１３３】
２つのインバータが同じ電位（ＣＯＭ１＝ＣＯＭ２）で動作する場合は、調整器ＲＥＧ１の電流は、直流電源ＤＣ１１から抵抗Ｒ１１１を通って供給し、帰りはＤ１１１を経てＤＣ１１に戻る。
【０１３４】
調整器ＲＥＧ２に関しても同様であり、伝送途中で混入したノイズはＲ１１２とＣ１２４からなるフィルタで除去される。
【０１３５】
インバータ電位が異なる（ＣＯＭ１＞ＣＯＭ２）電位で動作する場合には、Ｎ１の電位は、ＣＯＭ１とほぼ同電位になる。これに対してＣＯＭ２の電位は、Ｎ１より下がるため、戻り電流がＤ１２１を流れず、ＣＯＭ２からＤＢ２１、交流電圧源ＲＳＴ、ＤＢ１１、インバータ（Ｑ１１１、Ｑ１１２、Ｃ１１１、Ｃ１１２）、ＣＯＭ１、Ｄ１１１を経て、ＤＣ１１へ帰還する。この時も、インバータ電流がＮ１を介して他ブロックへ流入することは無い。
【０１３６】
ＣＯＭ１＜ＣＯＭ２の場合や、３ブロック以上のインバータを並列接続した場合も同様である。
【０１３７】
以上説明したように、本実施形態によれば、複数のインバータをひとつの駆動用電圧源により駆動できるので、回路構成を簡略化することができる。その結果として、部品点数を減らし、電源のサイズを小型化し、低コストで高性能の電源を提供できる。
【０１３８】
（第４の実施の形態）
次に、本発明の第４の実施の形態として、第１乃至第３の実施の形態に関して前述したいずれかの電源を用いたマグネトロン用の電源システムについて説明する。すなわち、マグネトロンに順方向電力を供給して発振動作を生じさせ、またその運転条件に応じて複数の電源ブロックを直列に接続したり並列に接続することができる。。
【０１３９】
図１４は、本発明の電源をマグネトロンの発振に用いた構成を例示する概念図である。すなわち、同図は、マグネトロンを用いたマイクロ波発生システムを表す。
【０１４０】
このシステムの電源１１０は、所定の直流高電圧をマグネトロン２００に印加して発振させる。この電源１１０として、図１乃至図１３に関して前述した本発明の電源を用いることができる。マグネトロン２００の発振により生じたマイクロ波電力は、導波管を伝送路としてアイソレータ３１０、マイクロ波センサ３２０、マイクロ波整合器３４０を介して、負荷５００に供給される。また、センサ３２０からはフィードバック信号ＦＳが、電源１１０のインバータに与えられ、マイクロ波の出力電力の制御が行われる。
【０１４１】
このようなシステムの場合にも、マグネトロン２００の特性や状態あるいは要求されるマイクロ波の出力レベルに応じてに複数の電源ブロックを直列に接続したり、並列に接続して、効率のよい運転が可能となる。
【０１４２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【０１４３】
例えば、図１乃至図１３においては、２つあるいは４つの電源ブロックまたはインバータを設けた電源を例示したが、本発明はこれに限定されない。すなわち、本発明は、これら以外の複数のインバータを設けた、いわゆる「多段インバータ構成」の電源についても同様に適用して同様の作用効果を得ることができる。
【０１４４】
また一方、本発明の電源、スパッタ用電源及びスパッタ装置における各部の構成、構造、数、配置、形状、材質などに関しては、上記具体例に限定されず、当業者が適宜選択採用したものも、本発明の要旨を包含する限り本発明の範囲に包含される。
【０１４５】
より具体的には、例えば、スイッチング素子またはスイッチング回路としてＭＯＳトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の記号により例示したものや、保護用素子としてバリスタの記号により例示したものなどは、これら特定の電気素子には限定されず、同様の機能または作用を有する単一の電気素子あるいは複数の電気素子を含む電気回路として構成することができ、これらすべての変形は、本発明の範囲に包含される。
【０１４６】
また、同様に、インバータやコンパレータ、論理回路、保護回路などの具体的な構成や、ダイオード、抵抗、トランジスタをはじめとする各回路素子の数や配置関係などについても、当業者が適宜設計変更したものは本発明の範囲に包含される。
【０１４７】
また、本発明の電源は、スパッタ装置やマグネトロンの発振の他にも、各種のプラズマ応用機器や、レーザ発振、電力スイッチング装置などの各種の用途に用いて同様の効果を得ることができる。
【０１４８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての電源、スパッタ用電源及びスパッタ装置は本発明の範囲に包含される。
【０１４９】
【発明の効果】
以上説明したように、本発明によれば、複数の電源ブロックの接続関係を直列にも並列にも可変とすることにより、高電圧と大電流の要求にそれぞれ応えることができ、同時に、インバータの運転効率が向上し、電源の小型化、低コスト化が可能となる。
【０１５０】
また、本発明によれば、インバータ・トランスの２次側に位置するスイッチング素子の数を減らすことも可能となる。
【０１５１】
また、本発明によれば、パイパスを設けることにより、インバータ・トランスの出力電圧が無い時のインダクタの回生電流の損失を低減することもできる。
【０１５２】
また、本発明によれば、複数のインバータをひとつの駆動用電圧源により駆動できるので、回路構成を簡略化することができる。その結果として、部品点数を減らし、電源のサイズを小型化し、低コストで高性能の電源を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる電源の要部を表す模式図である。
【図２】複数の電源を並列接続したスパッタ装置を表す模式図である。
【図３】第１実施形態の変形例の電源を表す模式図である。
【図４】４つの電源ブロックを有する電源の初段部を表した模式図である。
【図５】本発明の第２の実施形態にかかる電源の要部を表す模式図である。
【図６】比較例の電源の要部を表す模式図である。
【図７】直列接続時の電流経路を表す模式図である。
【図８】並列接続時の電流経路を表す模式図である。
【図９】アーク遮断時の電流経路を表す模式図である。
【図１０】第２実施形態の第１の変形例の電源の初段部を表す模式図である。
【図１１】第２実施形態の第２の変形例の電源の初段部を表す模式図である。
【図１２】本発明者が本発明の第３実施形態に至る過程で試作した電源の一部を表す模式図である。
【図１３】本発明の第３実施形態の電源の一部を表す模式図である。
【図１４】本発明の電源をマグネトロンの発振に用いた構成を例示する概念図である。
【図１５】ＤＣ（ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ）スパッタ装置の要部構成を表す模式図である。
【図１６】本発明者が本発明に至る過程で試作したスパッタ用電源の要部を表す模式図である。
【符号の説明】
１００ 基板
１０１ チャンバ
１０４ ターゲット
１０６ ポンプ
１０７ ガス供給源
１０８ グロー放電
１１０ 電源
１２０Ａ、１２０Ｂ 接続ケーブル
１５０ アーク放電
２００ マグネトロン
３１０ アイソレータ
３２０ センサ
３４０ マイクロ波整合器
５００ 負荷
Ａｓｅｎ アークセンサ
Ｃｓｅｎ１ 出力電流センサ
Ｃｓｅｎ２、Ｃｓｅｎ３ インダクタ電流センサ

Claims (19)

1. 交流電流を整流する第１のダイオードと、前記第１のダイオードにより整流された電流を平滑化するインダクタと、を有する電源ブロックを複数備え、
   前記複数の電源ブロックの接続を直列にも並列にも切り替えて順方向の電力を出力可能としたことを特徴とする電源。
2. 前記直列は、前記複数の電源ブロックの全てを直列に接続した状態であり、
   前記並列は、２以上の前記電源ブロックを並列に接続しその２組以上を直列に接続した状態であることを特徴とする請求項１記載の電源。
3. 負荷を流れる電流が一定値に至らないときまたは負荷に印加される電圧が一定値を超えたときに、前記複数の電源ブロックの接続を直列とすることを特徴とする請求項１または２に記載の電源。
4. 前記複数の電源ブロックの接続が直列の場合には、前記複数の電源ブロックのそれぞれの出力は、前記複数の電源ブロックが有する前記インダクタのいずれかを流れる電流値に基づいて制御され、
   前記複数の電源ブロックの接続が並列の場合には、前記複数の電源ブロックのそれぞれの出力は、それぞれの電源ブロックが有する前記インダクタを流れる電流値に基づいてそれぞれ制御されることを特徴とする請求項１〜３のいずれか１つに記載の電源。
5. 前記複数の電源ブロックの接続が直列の場合には、前記複数の電源ブロックのそれぞれの出力は、前記複数の電源ブロックが有する前記インダクタを流れる電流の平均値に基づいて制御され、
   前記複数の電源ブロックの接続が並列の場合には、前記複数の電源ブロックのそれぞれの出力は、それぞれの電源ブロックが有する前記インダクタを流れる電流値に基づいてそれぞれ制御されることを特徴とする請求項１〜３のいずれか１つに記載の電源。
6. 前記複数の電源ブロックの少なくともいずれかは、前記順方向の電力とは逆方向の電圧を発生する逆方向電圧源を有し、
   負荷においてインピーダンスの低下が発生した時に、前記複数の電源ブロックの間の接続を遮断し、前記逆方向電圧源から前記逆方向の電圧を出力することを特徴とする請求項１〜５のいずれか１つに記載の電源。
7. １つまたは複数の第１のスイッチング素子と、
   １つまたは複数の第２のスイッチング素子と、をさらに備え、
   前記第１のスイッチング素子の閉動作により前記複数の電源ブロックの接続が直列とされ、
   前記第２のスイッチング素子の閉動作により前記複数の電源ブロックの接続が並列とされることを特徴とする請求項１〜６のいずれか１つに記載の電源。
8. 前記第２のスイッチング素子の少なくともいずれかは、前記並列の状態において、前記複数の電源ブロックのいずれかの前記インダクタの一端に接続されていることを特徴とする請求項７記載の電源。
9. 前記第１のスイッチング素子の少なくともいずれかと前記第２のスイッチング素子の少なくともいずれかとが同一の電圧源により駆動されることを特徴とする請求項７または８に記載の電源。
10. 前記複数の電源ブロックのそれぞれは、負荷においてインピーダンスの低下が発生した時に、前記インダクタを含む閉回路を形成しそのインダクタの電流を保存する第３のスイッチング素子を有し、
    前記第３のスイッチング素子の少なくともいずれかは、前記第１及び第２のスイッチング素子の少なくともいずれかと同一の電圧源により駆動されることを特徴とする請求項７または８に記載の電源。
11. 前記複数の電源ブロックのそれぞれは、負荷においてインピーダンスの低下が発生した時に、前記インダクタを含む閉回路を形成しそのインダクタの電流を保存する第３のスイッチング素子を有し、
    前記第１のスイッチング素子のいずれかに一端が接続され、前記複数の電源ブロックの接続が直列のときにそのスイッチング素子を流れる電流に対して逆方向の整流特性を有する第２のダイオードと、
    前記第２のダイオードの他端に直列に接続され、前記第２のダイオードと同方向の整流特性を有する第３のダイオードと、
    前記第２のダイオードと第３のダイオードとの接続中点に一端が接続され、前記第３のスイッチング素子のいずれかに他端が接続されたコンデンサと、をさらに備えたことを特徴とする請求項７〜１０のいずれか１つに記載の電源。
12. 前記第１のダイオードと、前記第２のスイッチング素子のいずれかと、を有する直列回路に対して並列に接続され、前記第１のダイオードと同方向の整流特性を有する第４のダイオードをさらに備えたことを特徴とする請求項７〜１１の何れか１つに記載の電源。
13. 複数のインバータを備えた電源であって、
    前記複数のインバータのそれぞれが有するスイッチング素子を駆動する制御回路に対してひとつの電圧源から電流を供給し、前記複数のインバータのそれぞれを流れる電流が、前記電圧源を介して他のインバータに流れないようにダイオードを設けたことを特徴とする電源。
14. 前記複数の電源ブロックのそれぞれに対応して設けられた複数のインバータをさらに備え、
    前記複数のインバータのそれぞれが有するスイッチング素子を駆動する制御回路に対してひとつの電圧源から電流を供給し、前記複数のインバータのそれぞれを流れる電流が、前記電圧源を介して他のインバータに流れないようにダイオードを設けたことを特徴とする請求項１〜１２のいずれか１つに記載の電源。
15. 前記制御回路と前記電圧源との間に、抵抗とコンデンサとを有するフィルタを設けたことを特徴とする請求項１３または１４に記載の電源。
16. ターゲットをスパッタして薄膜を形成するスパッタ用電源であって、
    請求項１〜１５のいずれか１つに記載の電源を備え、
    前記順方向の電力を前記ターゲットに与えて前記スパッタを実施可能としたことを特徴とするスパッタ用電源。
17. ターゲットをスパッタして薄膜を形成するスパッタ用電源であって、
    請求項６、１０及び１１のいずれか１つに記載の電源を備え、
    前記順方向の電力を前記ターゲットに与えて前記スパッタを実施可能とし、
    前記インピーダンスの低下は、前記スパッタの際のアーク放電の発生によるものであることを特徴とするスパッタ用電源。
18. ターゲットをスパッタして薄膜を形成するスパッタ用電源であって、
    請求項１〜１２、１４及び１５のいずれか１つに記載の電源を２台以上備え、前記２台以上の電源の出力を並列に接続して前記順方向の電力を前記ターゲットに与えて前記スパッタを実施可能とし、
    前記２台以上の電源のいずれかにおいて、前記複数の電源ブロックの接続が直列とされたときは、他の電源においても、前記複数の電源ブロックの接続が直列とされることを特徴とするスパッタ用電源。
19. 請求項１６〜１８のいずれか１つに記載のスパッタ用電源と、
    前記ターゲットを収容可能とし大気圧よりも減圧された雰囲気を維持可能な真空チャンバと、を備えたことを特徴とするスパッタ装置。

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