JP2004233084A - 半導体集積回路およびスキャンテスト法 - Google Patents
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Abstract
【課題】集積化の進んだ半導体集積回路に対するスキャンテスト方法、及び該スキャンテスト方法によりテストされる半導体集積回路を求める。
【解決手段】機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップとを有することを特徴とするスキャンテスト方法を提示する。更に、このスキャンテスト方法に用いられる半導体集積回路であって、スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子とを有することを特徴とする半導体集積回路を提示する。
【選択図】図１
【解決手段】機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップとを有することを特徴とするスキャンテスト方法を提示する。更に、このスキャンテスト方法に用いられる半導体集積回路であって、スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子とを有することを特徴とする半導体集積回路を提示する。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スキャンテスト方法、スキャンテスト装置、及び該方法を応用した半導体集積回路に関する。
【０００２】
【従来の技術】
システム・オン・チップへ搭載したコアのテスト手法が、ＩＥＥＥ Ｐ１５００ Ｃｏｒｅ Ｗｒａｐｐｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅとして規格化が進められている（２００２年１１月現在）。
【０００３】
上記規格では、コアの周辺にＷｒａｐｐｅｒレジスタと呼ばれるスキャン可能なフリップフロップを配置する。これによりＬＳＩの外部からＷｒａｐｐｅｒレジスタのシリアル機構を介してコアへのアクセスを可能にする。
【０００４】
Ｗｒａｐｐｅｒレジスタには、コアの入力へ配置されるＷＰＩ（Ｗｒａｐｐｅｒ Ｐａｒａｌｌｅｌ Ｉｎｐｕｔ）と、コアの出力へ配置されるＷＰＯ（Ｗｒａｐｐｅｒ Ｐａｒａｌｌｅｌ Ｏｕｔｐｕｔ）がある。これらはそれぞれシリアルに接続される。これらにより、コアのポートの状況の走査や、外部からのシリアルのテスト（信号）の印加が可能となる。
【０００５】
上記のＷｒａｐｐｅｒレジスタのシリアル入力側の始点はＷＳＩ（Ｗｒａｐｐｅｒ Ｓｅｒｉａｌ Ｉｎｐｕｔ）、シリアル出力側の終点はＷＳＯ（Ｗｒａｐｐｅｒ Ｓｅｒｉａｌ Ｏｕｔｐｕｔ）と呼ばれる。これらのＷＳＩ、ＷＳＯと別のコアに設けられたＷｒａｐｐｅｒレジスタのＷＳＯ、ＷＳＩとを接続して、一本のシフトレジスタを構成することも可能である。
【０００６】
Ｗｒａｐｐｅｒレジスタへの走査やテストの印加などの指令は、ＷＳＣ（Ｗｒａｐｐｅｒ Ｓｅｒｉａｌ Ｃｏｎｔｒｏｌ）で制御される。ＷＳＣは、ＪＴＡＧの命令レジスタに接続してもよく、または独自の命令レジスタ（ＷＩＲ：Ｗｒａｐｐｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ Ｒｅｇｉｓｔｅｒ）を有してそれらがＪＴＡＧのＴＤＩ、ＴＤＯ間に配置されてもよい。
【０００７】
Ｗｒａｐｐｅｒレジスタは、上記ＷＳＣもしくは上記ＷＩＲによる制御によって、セーフモードへの遷移が可能である。そのセーフモードにおいて、ＷＰＩ内部のスキャンレジスタは、コア外部の状態に関わらず論理値１もしくは０をラッチすることになっており、一方、ＷＰＯは、コア内部の状態に関わらずコアの出力状態をＨｉ−ｚ状態もしくは論理値１、０に制御することになっている。即ち、上記のセーフモードにおいては、コアから周辺ロジックの影響を排除し、コアを分離させた状態を作る。
【０００８】
Ｃｏｒｅ Ｗｒａｐｐｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅを適用するコアの種類は、特に限定されない。例えば、機能的にまとまりの有るロジックを階層分割し、それらのモジュールのポートにＷｒａｐｐｅｒレジスタを配置してもよい。また、階層レイアウトのレイアウトブロックのそれぞれにＷｒａｐｐｅｒレジスタを配置してもよい。
【０００９】
（１）大規模回路におけるスキャンテスト時の電圧降下の問題
チップ内部の電圧降下は、電源配線の寄生抵抗とその配線を流れる電流によって引き起こされる。チップ内電源配線上の任意の点ｊの電圧降下度「ΔＶｊ」は、任意の点「ｊ」までの電源配線の寄生抵抗の累計「Ｒｊ」と、任意の点「ｊ」に流れる電流量Ｉｊとの積となる。
【数１】
ΔＶｊ ＝ Ｉｊ×Ｒｊ
即ち、同時に動作するセルが多ければ多い程、瞬間的に流れる電流量は増加し、よって電圧降下は増大する。また、チップサイズが大きければ大きい程、電源配線が長くなり、抵抗が増大する（電圧降下に関する解析と対策のためのレイアウト技術が、特許文献１、特許文献２、又は特許文献３に開示されている）。
【００１０】
ところで、スキャンテストでは、スキャンクロックに同期して電流がＬＳＩ内部の全スキャン・フリップフロップへ流れ込み、よって瞬間的に電圧降下が発生する。チップサイズが大規模な場合、かような電圧降下のためにスキャンテストで誤動作が発生してしまうという問題が発生する。
【００１１】
前記の問題を回避する技術として次のようなものが提案された。スキャンクロックとして複数本を用意し、ＬＳＩ内部に設けたマルチフェイズ・ジェネレータによって上記の複数のスキャンクロックの夫々の位相をずらすようにし、よって、ＬＳＩ内部のスキャン・フリップフロップが同時に動作することを防ぐ、というものである（下記の非特許文献１参照）。ところが、複数のスキャンクロックの位相のずれにより、クロックスキューによる誤動作という問題が生じることがある。
【００１２】
また、同非特許文献１は、スキャンチェーンを分割し、分割された夫々にスキャンクロックを排他的に供給することにより、同時に動作するスキャンフリップフロップの数を少なくする、という技術も提案する。しかしそうすると、動作の並列化が損なわれるため、結局テスト時間の増加を招くという問題が発生してしまう。
【００１３】
（２）非同期回路におけるメタステーブル状態伝播の問題
ところで、異なるレートの複数のシステムクロックが設けられたＬＳＩでは、異種クロック間のデータのやり取りの際にメタステーブル状態を起こす危険性を孕む。メタステーブル状態はシステムの遅れや誤動作を誘発する。従来技術では、メタステーブルの伝播を確実に防ぐ方法として、信号の受け側（のロジック）に非同期の信号を同期化するためのフリップフロップを設けるというものがある。
【００１４】
【特許文献１】
特開２００２−５６０４４号公報
【特許文献２】
特開平１０−２４２２８３号公報
【特許文献３】
特開２００２−２０３００１号公報
【特許文献４】
特開２０００−１１５１４７号公報
【特許文献５】
特開２０００−２６１３１０号公報
【特許文献６】
特開２０００−３３２７３３号公報
【非特許文献１】
ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥＳＴ ＣＯＮＦＥＲＥＮＣＥ ２００１， “Ａ Ｔｏｋｅｎ Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒＬｏｗ Ｐｏｗｅｒ Ｔｅｓｔｉｎｇ”， Ｐ．６６０〜Ｐ．６６９， Ｏｃｔｏｂｅｒ ３０‐Ｎｏｖｅｍｂｅｒ １， ２００１ Ｂａｌｔｉｍｏｒｅ Ｃｏｎｖｅｎｔｉｏｎ Ｃｅｎｔｅｒ Ｂａｌｔｉｍｏｒｅ， ＭＤ， ＵＳＡ
【００１５】
【発明が解決しようとする課題】
上述のように（従来の技術（１））、大規模回路のスキャンテスト法で全スキャン・フリップフロップを同期させてクロックを供給すると、電圧降下のために誤動作を招いてしまう。スキャンクロックを複数設けてクロックの位相をずらすことにより、電圧降下を抑える技術が開示されているが、そこではスキューによる誤動作が問題となる。本発明は、大規模回路のブロック内のスキャンテストが周辺ロジックの影響を受けずに実施され、且つブロック間のスキューの問題が回避されることを目的とする。更に、同時にスキャンテスト時の電圧降下の問題が回避されることを目的とする。
【００１６】
また、上述のように（従来の技術（２））、非同期のインターフェースではメタステーブル状態の伝播の回避が課題である。メタステーブル状態を同期化するためのフリップフロップを追加する技術が開示されているが、この技術では面積のオーバーヘッド、フリップフロップの追加洩れのおそれ、及びその確認手段の検討、などの問題点が残る。本発明は、ブロックの境界に配置したＷｒａｐｐｅｒレジスタの利用により、メタステーブル状態の伝播が回避されることを目的とする。
【００１７】
更に上述のように、Ｗｒａｐｐｅｒレジスタのセーフモードは周辺ロジックとの影響を排除してＷｒａｐｐｅｒレジスタ対象のブロックもしくはコアを分離する。ところが、セーフモード機能によって固定される若しくはＷｒａｐｐｅｒレジスタが保持した状態に固定されるため、ＡＴＰＧによる故障検出では、Ｗｒａｐｐｅｒレジスタとブロック内部のＦＦ（フリップフロップ）間に配置されているロジックにおける故障の検出が困難になってしまう。同様に、例えばロジックＢＩＳＴによる故障検出でも、Ｗｒａｐｐｅｒレジスタとブロック内部のＦＦ（フリップフロップ）間に配置されているロジックにおける故障の検出が困難である。本発明は、かような故障の検出における検出率の向上も目的とする。
【００１８】
【課題を解決するための手段】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載のスキャンテスト方法は、
機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、
スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、
上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップと
を有することを特徴とするスキャンテスト方法である。
【００１９】
本発明に係る請求項２に記載の半導体集積回路は、
請求項１に記載のスキャンテスト方法に用いられる半導体集積回路であって、
スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、
上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子と
を有することを特徴とする半導体集積回路である。
【００２０】
本発明に係る請求項３に記載の半導体集積回路は、
請求項１に記載のスキャンテスト方法に用いられる半導体集積回路であって、
スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、
外部から入力されるクロックに基づいて、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを生成するクロック生成手段と
を有することを特徴とする半導体集積回路である。
【００２１】
本発明に係る請求項４に記載のテスト装置は、
請求項２又は請求項３に記載の半導体集積回路を、請求項１に記載のスキャンテスト方法を用いてテストするテスト装置である。
【００２２】
本発明に係る請求項５に記載の半導体集積回路は、
上記の分離手段として、各ブロックがＣｏｒｅ Ｗｒａｐｐｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅを備えることを特徴とする請求項２又は請求項３に記載の半導体集積回路である。
【００２３】
本発明に係る請求項６に記載の半導体集積回路は、
Ｃｏｒｅ Ｗｒａｐｐｅｒ ＡｒｃｈｉｔｅｃｔｕｒｅのＷｒａｐｐｅｒレジスタには、スキャンクロックの印加とブロックのシステムクロックの印加とのいずれかが、選択されて供給されるよう設定されていることを特徴とする請求項５に記載の半導体集積回路である。
【００２４】
本発明に係る請求項７に記載の半導体集積回路は、
ブロックの内部に内部スキャンチェーンが備わり、
Ｗｒａｐｐｅｒレジスタのシフトイネーブル信号が上記内部スキャンチェーンのスキャンイネーブル信号に接続され、
Ｗｒａｐｐｅｒレジスタのクロックは当該半導体集積回路中の内部スキャンチェーンのスキャンクロックと同期しており、
Ｗｒａｐｐｅｒレジスタのシリアルインとシリアルアウトの端子が半導体集積回路の外部に接続され、よって、テスタからのスキャンデータの印加とその印加によるテスト結果の観測とを可能としていることを特徴とする請求項６に記載の半導体集積回路である。
【００２５】
本発明に係る請求項８に記載の半導体集積回路は、
ブロックの内部にロジックＢＩＳＴが設けられ、
Ｗｒａｐｐｅｒレジスタのシリアルインとシリアルアウトの端子がそれぞれロジックＢＩＳＴのＰＲＰＧの出力とＭＩＳＲの入力に接続され内部スキャンチェーンと並列にＰＲＰＧとＭＩＳＲ間に配置されていることを特徴とする請求項７に記載の半導体集積回路である。
【００２６】
【発明の実施の形態】
以下において、図面を参照して本発明に係る好適な実施の形態を説明する。
【００２７】
≪１≫第１の実施の形態
図１は、本発明の第１の実施の形態に係る半導体集積回路２の概略ブロック図である。
【００２８】
まず上記の半導体集積回路２には、スキャンインの入力バッファ４、スキャンアウトの入力バッファ６が備わる。第１のシステムクロック８及び第２のシステムクロック１０は、それぞれブロックＢ１２、ブロックＡ１４へ供給されるが、周波数は異なる。これらはスキャンクロックを兼用する。
【００２９】
ブロック（Ａ１４、Ｂ１２）の入出力ポート１６は、Ｗｒａｐｐｅｒレジスタ２２によって走査、制御、観測などが行われる。このＷｒａｐｐｅｒレジスタ２２は、ＩＥＥＥ Ｐ１５００のＣｏｒｅ Ｗｒａｐｐｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ機構を備えるものである。よって、ブロック内部のロジック２０は、Ｗｒａｐｐｅｒレジスタ２２によって入出力ポート１６から分離、切り離しが行われる。
【００３０】
ブロックＡ１４に配置されたＷｒａｐｐｅｒレジスタ２２は、ブロックＢ１２に配置されたＷｒａｐｐｅｒレジスタ２２へシリアルに接続され、Ｗｒａｐｐｅｒレジスタ・シリアル入力２８とＷｒａｐｐｅｒレジスタ・シリアル出力３０とを介して、半導体集積回路２外部からのアクセスが可能である。両Ｗｒａｐｐｅｒレジスタ２２間には、スキュー回避のためのロックアップセル２４が配置されている。ブロックＢ１２からブロックＡ１４へは、インタフェース信号１８が存在する。但しブロックＢ１２とブロックＡ１４の動作周波数が異なるため、該信号は非同期のＩ／Ｆ信号とされている。
【００３１】
ブロック（Ｂ１２、Ａ１４）の内部には、内部スキャンチェーン３２が配置される。これら内部スキャンチェーン３２は、両ブロックＡ、Ｂをまたがって配置することが避けられており、両ブロックＡ、Ｂのそれぞれに、排他的にスキャンイン４及びスキャンアウト６が設けられている。
【００３２】
図２は、図１に示す半導体集積回路２に対して、スキャンテスト実施の際にＡＴＥシステム（以降、テスタと言う。）から印加されるスキャンクロックの波形（の例）である。図２において、ＳＣＬＫ＿ＡとＳＣＬＫ＿Ｂとは、周波数レートは同じであるが、位相がずらされている。位相をずらすのは、ブロックＡのスキャン・フリップフロップとブロックＢのスキャン・フリップフロップとを同時に動作させないためである。
【００３３】
ところで上述のように、ブロックＡとブロックＢとは、Ｗｒａｐｐｅｒレジスタ２２により周辺回路からの分離が可能である。よって、第１の実施の形態にて、インタフェース信号１８はＷｒａｐｐｅｒレジスタ２２によってブロックＡ１４への伝播が遮断されブロックＡ１４では周辺回路の影響無しにスキャンテストの実行が可能である。更にＳＣＬＫ＿ＡとＳＣＬＫ＿Ｂとの間にて、スキューの問題は発生しない。
【００３４】
また、図２のＳＣＬＫ＿ＡとＳＣＬＫ＿Ｂの周波数は同じであるから、従来のスキャンテストと比較してテスト時間が増加することはない。
【００３５】
図３は、比較対象として示す従来技術の半導体集積回路３０２の概略ブロック図である。この従来技術の半導体集積回路３０２に対して図２のクロック波形によってスキャンテストを行うと、ブロックＡとブロックＢとの間でスキューの問題が発生し、スキャンテストの結果と期待値（想定値）とが予想外の不一致を起こす蓋然性が生じる。仮に、ＳＣＬＫ＿ＡとＳＣＬＫ＿Ｂとの位相が合わせられてブロックＡとブロックＢとの間のスキューが取り省かれるとすると、ＳＣＬＫ＿Ａ及びＳＣＬＫ＿Ｂのクロックの変化によってブロックＡ内部とブロックＢ内部のスキャンフリップフロップの全てが動作する。このときその動作相当に大きい電圧降下が生じ、そのために正常なスキャンテストが実施できなくなることが生じ得る。先にブロックＡのみをテストしてその次にブロックＢをテストすればスキューの問題と電圧降下の問題が回避されるがテスト時間は長くなることは、前述した。
【００３６】
≪２≫第２の実施の形態
図５は、本発明の第２の実施の形態に係る半導体集積回路の概略ブロック図である。
【００３７】
まず、図４にてメタステーブル対策を施した従来技術による回路の例を示す。ここではブロックＡ４１０とブロックＢ４１２とに、夫々システムクロックＳＣＬＫ＿Ａ４０６，ＳＣＬＫ＿Ｂ４０８が供給されている。これらのクロックは周波数が異なっている。ブロックＡ４１０、ブロックＢ４１２間のインタフェースを司る信号４０２は非同期であり、よってブロックＢ４１２へメタステーブル状態が伝播する可能性が存在する。従って、メタステーブル対策のためのフリップフロップ４０４が設置されている。このフリップフロック４０４はブロックＢ４１２への信号伝播の直前に同期化を行なう。
【００３８】
さて、図５を説明する。フリップフロップ４０４に代わりＷｒａｐｐｅｒレジスタ５０４が設置される。同時にセレクタ５０６が設置され、該セレクタ５０６はＷｒａｐｐｅｒレジスタ５０４へ供給されるクロックの選択を行う。セレクタ５０６にはテストモード信号５０８が与えられる。該テストモード信号５０８はスキャンテスト（等）のテスト時に論理値がＨｉとなる。即ち、セレクタ５０６はテストモード信号５０８によって制御されるのであり、テスト時にはスキャンクロックであるＷＣＬＫ５１０が選択され、テスト時以外（ＭＯＤＥ＝Ｌｏｗ）にはブロックのシステムクロックであるＳＣＬＫ＿Ｂ（４０８）が選択されて、Ｗｒａｐｐｅｒレジスタ５０４へ供給されるように設定される。
【００３９】
よって、Ｗｒａｐｐｅｒレジスタ５０４は、スキャンテスト時にはテストのためのＷｒａｐｐｅｒレジスタとして機能し、テスト時以外にはメタステーブル対策のためのフリップフロップとして機能することになる。
【００４０】
≪３≫第３の実施の形態
図６は、本発明の第３の実施の形態に係る半導体集積回路６０２の概略ブロック図である。第３の実施の形態に係る半導体集積回路６０２は、第１の実施の形態に係る半導体集積回路２と略同様の構成である。よって同一部位には同一符号を付して、説明を省略する。
【００４１】
図６の第３の実施の形態に係る半導体集積回路６０２において、ＷＣＬＫ６３４はＷｒａｐｐｅｒレジスタ２２へ供給されるクロックであり、ＷＳＥ６３６はＷｒａｐｐｅｒレジスタ２２のスキャンイネーブル信号である。いずれもブロックＡ、ブロックＢのＷｒａｐｐｅｒレジスタ２２へ供給される。スキャンテストの際には、ＷＣＬＫ６３４がＳＣＬＫ＿Ａ１０、ＳＣＬＫ＿Ｂ８と同期し、且つＷＳＥ６３６がブロックＡ、ブロックＢのスキャンイネーブル信号と同じ振る舞いで動作するように、テスタからのテストの印加を行う。このようにすることでブロックＡ、ブロックＢに配置されたＷｒａｐｐｅｒレジスタ２２は、内部スキャンチェーンとして機能することになる。その結果、スキャンチェーンとして、
・ｉｎｔｅｒｎａｌ＿ｓｃａｎ＿１ 〜 ６
・Ｗｒａｐｐｅｒレジスタ
の計７本のパラレルスキャンが構成されることになる。
【００４２】
図６のＷｒａｐｐｅｒレジスタ２２が内部スキャンチェーンとして機能する際、Ｗｒａｐｐｅｒレジスタ２２はセルフモニタリングを行う。図７にてＷｒａｐｐｅｒレジスタ・セルの例を示す。パス（７０２、７０４）は、ＬＳＩ本来の機能を実現するための信号ラインである。中心にてフリップフロップ７０６が設置される。ＷＣＬＫ７０８はそのフリップフロップ７０６へ供給されるクロックである。更に、Ｗｒａｐｐｅｒレジスタのシリアルイン７１０、シリアルアウト７１２の信号ラインが備わる。“ＷＳＨＩＦＴ”シフトイネーブル信号７１４によってシリアルイン７１０からシリアルアウト７１２へのシフト動作を行うか、パス７０２の信号をラッチするか、の制御が行われる。
【００４３】
ＷＨＯＬＤ＿ＩＮ７１６は、ブロックの分離機能を司るセレクタに係る信号である。パスの信号出力７０４に、パス信号入力７０２とフリップフロップ７０６が保持するデータとのいずれを出力するか、の選択を制御する。つまり、ブロックを周辺ロジックから分離する場合には、
・ＷＨＯＬＤ＿ＩＮ＜＝Ｈｉ
としてフリップフロップ７０６が保持するデータをパス信号出力７０４へ送出させる。
【００４４】
図８にて、図７のＷｒａｐｐｅｒレジスタセルのセルフモニタリングの模式図を示す。
・ＷＨＯＬＤ＿ＩＮ＜＝１
・ＷＳＨＩＦＴ＜＝０
としておけば、Ｗｒａｐｐｅｒレジスタ内のフリップフロップ７０６は、ＷＣＬＫ７０８に同期して自身が保持していたデータを再度ラッチする。同時にパス信号出力７０４には、フリップフロップ７０６が保持するデータが送出される。よって、図６の第３の実施の形態に係る半導体集積回路６０２にてＡＴＰＧ実施の際、Ｗｒａｐｐｅｒレジスタ２２は上記セルフモニタリング状態でスキャン動作を行う。
【００４５】
ここで、従来技術によるスキャンテスト時のＷｒａｐｐｅｒレジスタの動作を示す。図９は、従来技術の半導体集積回路９０８の概略図である。ブロック９０８の入出力ポートにＷｒａｐｐｅｒレジスタ９０２が配置されており、内部ロジックに対してはスキャンチェーン９０６が設けられている。Ｗｒａｐｐｅｒレジスタ９０２はＷｒａｐｐｅｒレジスタ・セル９０４で構成される。スキャンテストの際は、ブロック９０８は、Ｗｒａｐｐｅｒレジスタ９０２によって周辺ロジックからの分離が行われる。このブロックの分離においてブロックの内部ロジックへの入力の状態は、Ｗｒａｐｐｅｒレジスタ・セル９０４により固定される。Ｗｒａｐｐｅｒレジスタ・セル９０４の中の矢印は、Ｗｒａｐｐｅｒレジスタ・セルによってブロック内部が制御されていることを模式的に示している。
【００４６】
上記の半導体集積回路９０８に対するスキャンテストのテストシーケンスの例を図１０に示す。期間Ａは、初期化シーケンスでありＷｒａｐｐｅｒレジスタにブロック入力データを設定するための期間である。この期間中はＷｒａｐｐｅｒレジスタのみが動作し、ＷＳＩからシリアルにブロック入力データが供給される。ブロック入力データの供給が完了するとブロックが周辺ロジックから分離され、ブロックの入力には上記にて設定したブロック入力データが供給される。この状態でブロックの内部スキャンチェーンを介したスキャンテストが実施される（図１０の期間Ｂ）。
【００４７】
上記の場合、ロジック９１０への入力はＡＴＥシステムからのテストの供給如何にかかわらず、図９の期間Ａでのブロック入力データに固定されている。とすると、ＡＴＰＧによって故障検出を行なったとしても、ブロック故障として検出不能故障が残ってしまう。
【００４８】
例えば、図１１のようなテストシーケンスであれば、ブロック入力データの初期化にてＷＳＩへ“Ｈｉ”が印加されている。そうするとその結果、期間Ｂの開始時点ではＷｒａｐｐｅｒレジスタ・セル９０４内のフリップフロップは“Ｈｉ”の状態となって、ブロックの入力が“Ｈｉ”に固定されたまま期間Ｂのスキャンテストが実施されてしまう。
【００４９】
図１２は、第３の実施の形態に係る半導体集積回路６０２に対して、スキャンテストを実施する際のテストシーケンスの例を示す。図１２には、図１０の期間Ａのような初期化期間が無い。即ち、Ｗｒａｐｐｅｒレジスタが内部スキャンチェーンとして扱われることにより、テストの開始時点からスキャンテストが実施されている。Ｗｒａｐｐｅｒレジスタは、スキャンテストのシーケンスに沿ってＡＴＥシステムから逐次にテスト供給が行われるので、テストが十分に実施される。よって、上述のようなブロック故障に対するテストの一部が未実施となることが無い。
【００５０】
≪４≫第４の実施の形態
図１３は、本発明の第４の実施の形態に係る半導体集積回路の概略ブロック図である。階層レイアウト実施の際のブロック、もしくはフラットレイアウト時の論理階層ブロック（１３０２、１３０４）が備わる。ブロック（１３０２、１３０４）の内部には、スキャンチェーン１３０６、ロジックＢＩＳＴのＰＲＰＧ１３０８とＭＩＳＲ１３１０が備わる。これらロジックＢＩＳＴは、ブロックＡ、ブロックＢで独立してテストが実施されるように個別に配置されている。ＰＲＰＧ１３０８とＭＩＳＲ１３１０は、ＬＦＳＲのシフトレジスタで構成される。これらは互いにシリアルに接続してＬＳＩの外部からアクセス可能なようになっている。Ｗｒａｐｐｅｒレジスタ１３１２は、内部スキャンチェーン１３０６に並列にＰＲＰＧ、ＭＩＳＲ間に配置されている。
【００５１】
ここでＷｒａｐｐｅｒレジスタ１３１２は、ブロックと周辺ロジックとの分離機能を果たし、且つセルフモニタリング機構によりブロック内部へのブロック外部からのＸ値伝播を防いでいる。
【００５２】
【発明の効果】
本発明を利用することにより、以下のような効果を得ることができる。
【００５３】
本発明では、ＬＳＩをブロック分割もしくは階層分割して、ブロックのそれぞれにＷｒａｐｐｅｒレジスタを配置し、ブロック周辺のロジックの影響を排除してブロック内のスキャンテストを行うようにする。また、テスタ（ＡＴＥシステム）からのスキャンクロックの供給はブロックごとに位相がずらされるのでスキャンテスト時に同時に動作するスキャンフリップフロップの数がブロック内部のスキャンフリップフロップに制限される。以上のことにより、スキャンテスト時の電圧降下の問題とブロック間のスキューの問題とが排除され得、テスト時間の増加を招くこと無しにＬＳＩのスキャンテスト実施が可能となる。更に階層レイアウト実施の際にはブロック間のクロックの位相調整も不要となる。
【００５４】
また、本発明では、ブロックの境界に配置されたＷｒａｐｐｅｒレジスタをメタステーブル対策のための同期化フリップフロップとして使用するようにしたので、テスト容易化設計回路がそのままメタステーブル対策ロジックに流用できる。
【００５５】
また、本発明では、ブロックの境界に配置されたＷｒａｐｐｅｒレジスタを内部スキャンチェーンとして機能させてＡＴＰＧによるスキャンテスト実施を可能とする。この時のＷｒａｐｐｅｒレジスタはセルフモニタリング状態となり得るので、ブロック間の互いの影響が排除された状態でスキャンテストが実行でき、ブロック間のクロックの位相調整が不要となり、且つＷｒａｐｐｅｒレジスタによるブロック内部のテスト不能ノードを削減し得る。
【００５６】
更に、本発明では、ブロックの境界に配置されたＷｒａｐｐｅｒレジスタを内部スキャンチェーンとして機能させて、ブロックの内部ロジックをテストするために設けたロジックＢＩＳＴのＰＲＰＧ、ＭＩＳＲ間に配置する。この時のＷｒａｐｐｅｒレジスタは、セルフモニタリング状態となり得るので、ブロックを周辺ロジックから分離でき、周辺回路からのＸ値伝播を切断する役目を果たす。且つ、Ｗｒａｐｐｅｒレジスタによるブロック内部のテスト不能ノードを削減し得る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の概略ブロック図である。
【図２】図１に示す半導体集積回路に対して、スキャンテスト実施の際にＡＴＥシステムから印加されるスキャンクロックの波形の例である。
【図３】従来技術の半導体集積回路の概略ブロック図である。
【図４】メタステーブル対策を施した従来技術による回路の例である。
【図５】本発明の第２の実施の形態に係る半導体集積回路の概略ブロック図である。
【図６】本発明の第３の実施の形態に係る半導体集積回路の概略ブロック図である。
【図７】Ｗｒａｐｐｅｒレジスタ・セルの構成例である。
【図８】図７のＷｒａｐｐｅｒレジスタセルのセルフモニタリングの模式図である。
【図９】従来技術の半導体集積回路の概略図である。
【図１０】図９の半導体集積回路に対するスキャンテストのテストシーケンスの例である。
【図１１】テストシーケンスの例である。
【図１２】第３の実施の形態に係る半導体集積回路に対して、スキャンテストを実施する際のテストシーケンスの例である。
【図１３】本発明の第４の実施の形態に係る半導体集積回路の概略ブロック図である。
【符号の説明】
２、３０２、６０２・・・半導体集積回路、４・・・スキャンインの入力バッファ、６・・・スキャンアウトの入力バッファ、１６・・・入出力ポート、２２・・・Ｗｒａｐｐｅｒレジスタ、３２・・・内部スキャンチェーン、１３０８・・・ＰＲＰＧ、１３１０・・・ＭＩＳＲ。
【発明の属する技術分野】
本発明は、スキャンテスト方法、スキャンテスト装置、及び該方法を応用した半導体集積回路に関する。
【０００２】
【従来の技術】
システム・オン・チップへ搭載したコアのテスト手法が、ＩＥＥＥ Ｐ１５００ Ｃｏｒｅ Ｗｒａｐｐｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅとして規格化が進められている（２００２年１１月現在）。
【０００３】
上記規格では、コアの周辺にＷｒａｐｐｅｒレジスタと呼ばれるスキャン可能なフリップフロップを配置する。これによりＬＳＩの外部からＷｒａｐｐｅｒレジスタのシリアル機構を介してコアへのアクセスを可能にする。
【０００４】
Ｗｒａｐｐｅｒレジスタには、コアの入力へ配置されるＷＰＩ（Ｗｒａｐｐｅｒ Ｐａｒａｌｌｅｌ Ｉｎｐｕｔ）と、コアの出力へ配置されるＷＰＯ（Ｗｒａｐｐｅｒ Ｐａｒａｌｌｅｌ Ｏｕｔｐｕｔ）がある。これらはそれぞれシリアルに接続される。これらにより、コアのポートの状況の走査や、外部からのシリアルのテスト（信号）の印加が可能となる。
【０００５】
上記のＷｒａｐｐｅｒレジスタのシリアル入力側の始点はＷＳＩ（Ｗｒａｐｐｅｒ Ｓｅｒｉａｌ Ｉｎｐｕｔ）、シリアル出力側の終点はＷＳＯ（Ｗｒａｐｐｅｒ Ｓｅｒｉａｌ Ｏｕｔｐｕｔ）と呼ばれる。これらのＷＳＩ、ＷＳＯと別のコアに設けられたＷｒａｐｐｅｒレジスタのＷＳＯ、ＷＳＩとを接続して、一本のシフトレジスタを構成することも可能である。
【０００６】
Ｗｒａｐｐｅｒレジスタへの走査やテストの印加などの指令は、ＷＳＣ（Ｗｒａｐｐｅｒ Ｓｅｒｉａｌ Ｃｏｎｔｒｏｌ）で制御される。ＷＳＣは、ＪＴＡＧの命令レジスタに接続してもよく、または独自の命令レジスタ（ＷＩＲ：Ｗｒａｐｐｅｒ Ｉｎｓｔｒｕｃｔｉｏｎ Ｒｅｇｉｓｔｅｒ）を有してそれらがＪＴＡＧのＴＤＩ、ＴＤＯ間に配置されてもよい。
【０００７】
Ｗｒａｐｐｅｒレジスタは、上記ＷＳＣもしくは上記ＷＩＲによる制御によって、セーフモードへの遷移が可能である。そのセーフモードにおいて、ＷＰＩ内部のスキャンレジスタは、コア外部の状態に関わらず論理値１もしくは０をラッチすることになっており、一方、ＷＰＯは、コア内部の状態に関わらずコアの出力状態をＨｉ−ｚ状態もしくは論理値１、０に制御することになっている。即ち、上記のセーフモードにおいては、コアから周辺ロジックの影響を排除し、コアを分離させた状態を作る。
【０００８】
Ｃｏｒｅ Ｗｒａｐｐｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅを適用するコアの種類は、特に限定されない。例えば、機能的にまとまりの有るロジックを階層分割し、それらのモジュールのポートにＷｒａｐｐｅｒレジスタを配置してもよい。また、階層レイアウトのレイアウトブロックのそれぞれにＷｒａｐｐｅｒレジスタを配置してもよい。
【０００９】
（１）大規模回路におけるスキャンテスト時の電圧降下の問題
チップ内部の電圧降下は、電源配線の寄生抵抗とその配線を流れる電流によって引き起こされる。チップ内電源配線上の任意の点ｊの電圧降下度「ΔＶｊ」は、任意の点「ｊ」までの電源配線の寄生抵抗の累計「Ｒｊ」と、任意の点「ｊ」に流れる電流量Ｉｊとの積となる。
【数１】
ΔＶｊ ＝ Ｉｊ×Ｒｊ
即ち、同時に動作するセルが多ければ多い程、瞬間的に流れる電流量は増加し、よって電圧降下は増大する。また、チップサイズが大きければ大きい程、電源配線が長くなり、抵抗が増大する（電圧降下に関する解析と対策のためのレイアウト技術が、特許文献１、特許文献２、又は特許文献３に開示されている）。
【００１０】
ところで、スキャンテストでは、スキャンクロックに同期して電流がＬＳＩ内部の全スキャン・フリップフロップへ流れ込み、よって瞬間的に電圧降下が発生する。チップサイズが大規模な場合、かような電圧降下のためにスキャンテストで誤動作が発生してしまうという問題が発生する。
【００１１】
前記の問題を回避する技術として次のようなものが提案された。スキャンクロックとして複数本を用意し、ＬＳＩ内部に設けたマルチフェイズ・ジェネレータによって上記の複数のスキャンクロックの夫々の位相をずらすようにし、よって、ＬＳＩ内部のスキャン・フリップフロップが同時に動作することを防ぐ、というものである（下記の非特許文献１参照）。ところが、複数のスキャンクロックの位相のずれにより、クロックスキューによる誤動作という問題が生じることがある。
【００１２】
また、同非特許文献１は、スキャンチェーンを分割し、分割された夫々にスキャンクロックを排他的に供給することにより、同時に動作するスキャンフリップフロップの数を少なくする、という技術も提案する。しかしそうすると、動作の並列化が損なわれるため、結局テスト時間の増加を招くという問題が発生してしまう。
【００１３】
（２）非同期回路におけるメタステーブル状態伝播の問題
ところで、異なるレートの複数のシステムクロックが設けられたＬＳＩでは、異種クロック間のデータのやり取りの際にメタステーブル状態を起こす危険性を孕む。メタステーブル状態はシステムの遅れや誤動作を誘発する。従来技術では、メタステーブルの伝播を確実に防ぐ方法として、信号の受け側（のロジック）に非同期の信号を同期化するためのフリップフロップを設けるというものがある。
【００１４】
【特許文献１】
特開２００２−５６０４４号公報
【特許文献２】
特開平１０−２４２２８３号公報
【特許文献３】
特開２００２−２０３００１号公報
【特許文献４】
特開２０００−１１５１４７号公報
【特許文献５】
特開２０００−２６１３１０号公報
【特許文献６】
特開２０００−３３２７３３号公報
【非特許文献１】
ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥＳＴ ＣＯＮＦＥＲＥＮＣＥ ２００１， “Ａ Ｔｏｋｅｎ Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒＬｏｗ Ｐｏｗｅｒ Ｔｅｓｔｉｎｇ”， Ｐ．６６０〜Ｐ．６６９， Ｏｃｔｏｂｅｒ ３０‐Ｎｏｖｅｍｂｅｒ １， ２００１ Ｂａｌｔｉｍｏｒｅ Ｃｏｎｖｅｎｔｉｏｎ Ｃｅｎｔｅｒ Ｂａｌｔｉｍｏｒｅ， ＭＤ， ＵＳＡ
【００１５】
【発明が解決しようとする課題】
上述のように（従来の技術（１））、大規模回路のスキャンテスト法で全スキャン・フリップフロップを同期させてクロックを供給すると、電圧降下のために誤動作を招いてしまう。スキャンクロックを複数設けてクロックの位相をずらすことにより、電圧降下を抑える技術が開示されているが、そこではスキューによる誤動作が問題となる。本発明は、大規模回路のブロック内のスキャンテストが周辺ロジックの影響を受けずに実施され、且つブロック間のスキューの問題が回避されることを目的とする。更に、同時にスキャンテスト時の電圧降下の問題が回避されることを目的とする。
【００１６】
また、上述のように（従来の技術（２））、非同期のインターフェースではメタステーブル状態の伝播の回避が課題である。メタステーブル状態を同期化するためのフリップフロップを追加する技術が開示されているが、この技術では面積のオーバーヘッド、フリップフロップの追加洩れのおそれ、及びその確認手段の検討、などの問題点が残る。本発明は、ブロックの境界に配置したＷｒａｐｐｅｒレジスタの利用により、メタステーブル状態の伝播が回避されることを目的とする。
【００１７】
更に上述のように、Ｗｒａｐｐｅｒレジスタのセーフモードは周辺ロジックとの影響を排除してＷｒａｐｐｅｒレジスタ対象のブロックもしくはコアを分離する。ところが、セーフモード機能によって固定される若しくはＷｒａｐｐｅｒレジスタが保持した状態に固定されるため、ＡＴＰＧによる故障検出では、Ｗｒａｐｐｅｒレジスタとブロック内部のＦＦ（フリップフロップ）間に配置されているロジックにおける故障の検出が困難になってしまう。同様に、例えばロジックＢＩＳＴによる故障検出でも、Ｗｒａｐｐｅｒレジスタとブロック内部のＦＦ（フリップフロップ）間に配置されているロジックにおける故障の検出が困難である。本発明は、かような故障の検出における検出率の向上も目的とする。
【００１８】
【課題を解決するための手段】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載のスキャンテスト方法は、
機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、
スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、
上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップと
を有することを特徴とするスキャンテスト方法である。
【００１９】
本発明に係る請求項２に記載の半導体集積回路は、
請求項１に記載のスキャンテスト方法に用いられる半導体集積回路であって、
スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、
上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子と
を有することを特徴とする半導体集積回路である。
【００２０】
本発明に係る請求項３に記載の半導体集積回路は、
請求項１に記載のスキャンテスト方法に用いられる半導体集積回路であって、
スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、
外部から入力されるクロックに基づいて、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを生成するクロック生成手段と
を有することを特徴とする半導体集積回路である。
【００２１】
本発明に係る請求項４に記載のテスト装置は、
請求項２又は請求項３に記載の半導体集積回路を、請求項１に記載のスキャンテスト方法を用いてテストするテスト装置である。
【００２２】
本発明に係る請求項５に記載の半導体集積回路は、
上記の分離手段として、各ブロックがＣｏｒｅ Ｗｒａｐｐｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅを備えることを特徴とする請求項２又は請求項３に記載の半導体集積回路である。
【００２３】
本発明に係る請求項６に記載の半導体集積回路は、
Ｃｏｒｅ Ｗｒａｐｐｅｒ ＡｒｃｈｉｔｅｃｔｕｒｅのＷｒａｐｐｅｒレジスタには、スキャンクロックの印加とブロックのシステムクロックの印加とのいずれかが、選択されて供給されるよう設定されていることを特徴とする請求項５に記載の半導体集積回路である。
【００２４】
本発明に係る請求項７に記載の半導体集積回路は、
ブロックの内部に内部スキャンチェーンが備わり、
Ｗｒａｐｐｅｒレジスタのシフトイネーブル信号が上記内部スキャンチェーンのスキャンイネーブル信号に接続され、
Ｗｒａｐｐｅｒレジスタのクロックは当該半導体集積回路中の内部スキャンチェーンのスキャンクロックと同期しており、
Ｗｒａｐｐｅｒレジスタのシリアルインとシリアルアウトの端子が半導体集積回路の外部に接続され、よって、テスタからのスキャンデータの印加とその印加によるテスト結果の観測とを可能としていることを特徴とする請求項６に記載の半導体集積回路である。
【００２５】
本発明に係る請求項８に記載の半導体集積回路は、
ブロックの内部にロジックＢＩＳＴが設けられ、
Ｗｒａｐｐｅｒレジスタのシリアルインとシリアルアウトの端子がそれぞれロジックＢＩＳＴのＰＲＰＧの出力とＭＩＳＲの入力に接続され内部スキャンチェーンと並列にＰＲＰＧとＭＩＳＲ間に配置されていることを特徴とする請求項７に記載の半導体集積回路である。
【００２６】
【発明の実施の形態】
以下において、図面を参照して本発明に係る好適な実施の形態を説明する。
【００２７】
≪１≫第１の実施の形態
図１は、本発明の第１の実施の形態に係る半導体集積回路２の概略ブロック図である。
【００２８】
まず上記の半導体集積回路２には、スキャンインの入力バッファ４、スキャンアウトの入力バッファ６が備わる。第１のシステムクロック８及び第２のシステムクロック１０は、それぞれブロックＢ１２、ブロックＡ１４へ供給されるが、周波数は異なる。これらはスキャンクロックを兼用する。
【００２９】
ブロック（Ａ１４、Ｂ１２）の入出力ポート１６は、Ｗｒａｐｐｅｒレジスタ２２によって走査、制御、観測などが行われる。このＷｒａｐｐｅｒレジスタ２２は、ＩＥＥＥ Ｐ１５００のＣｏｒｅ Ｗｒａｐｐｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ機構を備えるものである。よって、ブロック内部のロジック２０は、Ｗｒａｐｐｅｒレジスタ２２によって入出力ポート１６から分離、切り離しが行われる。
【００３０】
ブロックＡ１４に配置されたＷｒａｐｐｅｒレジスタ２２は、ブロックＢ１２に配置されたＷｒａｐｐｅｒレジスタ２２へシリアルに接続され、Ｗｒａｐｐｅｒレジスタ・シリアル入力２８とＷｒａｐｐｅｒレジスタ・シリアル出力３０とを介して、半導体集積回路２外部からのアクセスが可能である。両Ｗｒａｐｐｅｒレジスタ２２間には、スキュー回避のためのロックアップセル２４が配置されている。ブロックＢ１２からブロックＡ１４へは、インタフェース信号１８が存在する。但しブロックＢ１２とブロックＡ１４の動作周波数が異なるため、該信号は非同期のＩ／Ｆ信号とされている。
【００３１】
ブロック（Ｂ１２、Ａ１４）の内部には、内部スキャンチェーン３２が配置される。これら内部スキャンチェーン３２は、両ブロックＡ、Ｂをまたがって配置することが避けられており、両ブロックＡ、Ｂのそれぞれに、排他的にスキャンイン４及びスキャンアウト６が設けられている。
【００３２】
図２は、図１に示す半導体集積回路２に対して、スキャンテスト実施の際にＡＴＥシステム（以降、テスタと言う。）から印加されるスキャンクロックの波形（の例）である。図２において、ＳＣＬＫ＿ＡとＳＣＬＫ＿Ｂとは、周波数レートは同じであるが、位相がずらされている。位相をずらすのは、ブロックＡのスキャン・フリップフロップとブロックＢのスキャン・フリップフロップとを同時に動作させないためである。
【００３３】
ところで上述のように、ブロックＡとブロックＢとは、Ｗｒａｐｐｅｒレジスタ２２により周辺回路からの分離が可能である。よって、第１の実施の形態にて、インタフェース信号１８はＷｒａｐｐｅｒレジスタ２２によってブロックＡ１４への伝播が遮断されブロックＡ１４では周辺回路の影響無しにスキャンテストの実行が可能である。更にＳＣＬＫ＿ＡとＳＣＬＫ＿Ｂとの間にて、スキューの問題は発生しない。
【００３４】
また、図２のＳＣＬＫ＿ＡとＳＣＬＫ＿Ｂの周波数は同じであるから、従来のスキャンテストと比較してテスト時間が増加することはない。
【００３５】
図３は、比較対象として示す従来技術の半導体集積回路３０２の概略ブロック図である。この従来技術の半導体集積回路３０２に対して図２のクロック波形によってスキャンテストを行うと、ブロックＡとブロックＢとの間でスキューの問題が発生し、スキャンテストの結果と期待値（想定値）とが予想外の不一致を起こす蓋然性が生じる。仮に、ＳＣＬＫ＿ＡとＳＣＬＫ＿Ｂとの位相が合わせられてブロックＡとブロックＢとの間のスキューが取り省かれるとすると、ＳＣＬＫ＿Ａ及びＳＣＬＫ＿Ｂのクロックの変化によってブロックＡ内部とブロックＢ内部のスキャンフリップフロップの全てが動作する。このときその動作相当に大きい電圧降下が生じ、そのために正常なスキャンテストが実施できなくなることが生じ得る。先にブロックＡのみをテストしてその次にブロックＢをテストすればスキューの問題と電圧降下の問題が回避されるがテスト時間は長くなることは、前述した。
【００３６】
≪２≫第２の実施の形態
図５は、本発明の第２の実施の形態に係る半導体集積回路の概略ブロック図である。
【００３７】
まず、図４にてメタステーブル対策を施した従来技術による回路の例を示す。ここではブロックＡ４１０とブロックＢ４１２とに、夫々システムクロックＳＣＬＫ＿Ａ４０６，ＳＣＬＫ＿Ｂ４０８が供給されている。これらのクロックは周波数が異なっている。ブロックＡ４１０、ブロックＢ４１２間のインタフェースを司る信号４０２は非同期であり、よってブロックＢ４１２へメタステーブル状態が伝播する可能性が存在する。従って、メタステーブル対策のためのフリップフロップ４０４が設置されている。このフリップフロック４０４はブロックＢ４１２への信号伝播の直前に同期化を行なう。
【００３８】
さて、図５を説明する。フリップフロップ４０４に代わりＷｒａｐｐｅｒレジスタ５０４が設置される。同時にセレクタ５０６が設置され、該セレクタ５０６はＷｒａｐｐｅｒレジスタ５０４へ供給されるクロックの選択を行う。セレクタ５０６にはテストモード信号５０８が与えられる。該テストモード信号５０８はスキャンテスト（等）のテスト時に論理値がＨｉとなる。即ち、セレクタ５０６はテストモード信号５０８によって制御されるのであり、テスト時にはスキャンクロックであるＷＣＬＫ５１０が選択され、テスト時以外（ＭＯＤＥ＝Ｌｏｗ）にはブロックのシステムクロックであるＳＣＬＫ＿Ｂ（４０８）が選択されて、Ｗｒａｐｐｅｒレジスタ５０４へ供給されるように設定される。
【００３９】
よって、Ｗｒａｐｐｅｒレジスタ５０４は、スキャンテスト時にはテストのためのＷｒａｐｐｅｒレジスタとして機能し、テスト時以外にはメタステーブル対策のためのフリップフロップとして機能することになる。
【００４０】
≪３≫第３の実施の形態
図６は、本発明の第３の実施の形態に係る半導体集積回路６０２の概略ブロック図である。第３の実施の形態に係る半導体集積回路６０２は、第１の実施の形態に係る半導体集積回路２と略同様の構成である。よって同一部位には同一符号を付して、説明を省略する。
【００４１】
図６の第３の実施の形態に係る半導体集積回路６０２において、ＷＣＬＫ６３４はＷｒａｐｐｅｒレジスタ２２へ供給されるクロックであり、ＷＳＥ６３６はＷｒａｐｐｅｒレジスタ２２のスキャンイネーブル信号である。いずれもブロックＡ、ブロックＢのＷｒａｐｐｅｒレジスタ２２へ供給される。スキャンテストの際には、ＷＣＬＫ６３４がＳＣＬＫ＿Ａ１０、ＳＣＬＫ＿Ｂ８と同期し、且つＷＳＥ６３６がブロックＡ、ブロックＢのスキャンイネーブル信号と同じ振る舞いで動作するように、テスタからのテストの印加を行う。このようにすることでブロックＡ、ブロックＢに配置されたＷｒａｐｐｅｒレジスタ２２は、内部スキャンチェーンとして機能することになる。その結果、スキャンチェーンとして、
・ｉｎｔｅｒｎａｌ＿ｓｃａｎ＿１ 〜 ６
・Ｗｒａｐｐｅｒレジスタ
の計７本のパラレルスキャンが構成されることになる。
【００４２】
図６のＷｒａｐｐｅｒレジスタ２２が内部スキャンチェーンとして機能する際、Ｗｒａｐｐｅｒレジスタ２２はセルフモニタリングを行う。図７にてＷｒａｐｐｅｒレジスタ・セルの例を示す。パス（７０２、７０４）は、ＬＳＩ本来の機能を実現するための信号ラインである。中心にてフリップフロップ７０６が設置される。ＷＣＬＫ７０８はそのフリップフロップ７０６へ供給されるクロックである。更に、Ｗｒａｐｐｅｒレジスタのシリアルイン７１０、シリアルアウト７１２の信号ラインが備わる。“ＷＳＨＩＦＴ”シフトイネーブル信号７１４によってシリアルイン７１０からシリアルアウト７１２へのシフト動作を行うか、パス７０２の信号をラッチするか、の制御が行われる。
【００４３】
ＷＨＯＬＤ＿ＩＮ７１６は、ブロックの分離機能を司るセレクタに係る信号である。パスの信号出力７０４に、パス信号入力７０２とフリップフロップ７０６が保持するデータとのいずれを出力するか、の選択を制御する。つまり、ブロックを周辺ロジックから分離する場合には、
・ＷＨＯＬＤ＿ＩＮ＜＝Ｈｉ
としてフリップフロップ７０６が保持するデータをパス信号出力７０４へ送出させる。
【００４４】
図８にて、図７のＷｒａｐｐｅｒレジスタセルのセルフモニタリングの模式図を示す。
・ＷＨＯＬＤ＿ＩＮ＜＝１
・ＷＳＨＩＦＴ＜＝０
としておけば、Ｗｒａｐｐｅｒレジスタ内のフリップフロップ７０６は、ＷＣＬＫ７０８に同期して自身が保持していたデータを再度ラッチする。同時にパス信号出力７０４には、フリップフロップ７０６が保持するデータが送出される。よって、図６の第３の実施の形態に係る半導体集積回路６０２にてＡＴＰＧ実施の際、Ｗｒａｐｐｅｒレジスタ２２は上記セルフモニタリング状態でスキャン動作を行う。
【００４５】
ここで、従来技術によるスキャンテスト時のＷｒａｐｐｅｒレジスタの動作を示す。図９は、従来技術の半導体集積回路９０８の概略図である。ブロック９０８の入出力ポートにＷｒａｐｐｅｒレジスタ９０２が配置されており、内部ロジックに対してはスキャンチェーン９０６が設けられている。Ｗｒａｐｐｅｒレジスタ９０２はＷｒａｐｐｅｒレジスタ・セル９０４で構成される。スキャンテストの際は、ブロック９０８は、Ｗｒａｐｐｅｒレジスタ９０２によって周辺ロジックからの分離が行われる。このブロックの分離においてブロックの内部ロジックへの入力の状態は、Ｗｒａｐｐｅｒレジスタ・セル９０４により固定される。Ｗｒａｐｐｅｒレジスタ・セル９０４の中の矢印は、Ｗｒａｐｐｅｒレジスタ・セルによってブロック内部が制御されていることを模式的に示している。
【００４６】
上記の半導体集積回路９０８に対するスキャンテストのテストシーケンスの例を図１０に示す。期間Ａは、初期化シーケンスでありＷｒａｐｐｅｒレジスタにブロック入力データを設定するための期間である。この期間中はＷｒａｐｐｅｒレジスタのみが動作し、ＷＳＩからシリアルにブロック入力データが供給される。ブロック入力データの供給が完了するとブロックが周辺ロジックから分離され、ブロックの入力には上記にて設定したブロック入力データが供給される。この状態でブロックの内部スキャンチェーンを介したスキャンテストが実施される（図１０の期間Ｂ）。
【００４７】
上記の場合、ロジック９１０への入力はＡＴＥシステムからのテストの供給如何にかかわらず、図９の期間Ａでのブロック入力データに固定されている。とすると、ＡＴＰＧによって故障検出を行なったとしても、ブロック故障として検出不能故障が残ってしまう。
【００４８】
例えば、図１１のようなテストシーケンスであれば、ブロック入力データの初期化にてＷＳＩへ“Ｈｉ”が印加されている。そうするとその結果、期間Ｂの開始時点ではＷｒａｐｐｅｒレジスタ・セル９０４内のフリップフロップは“Ｈｉ”の状態となって、ブロックの入力が“Ｈｉ”に固定されたまま期間Ｂのスキャンテストが実施されてしまう。
【００４９】
図１２は、第３の実施の形態に係る半導体集積回路６０２に対して、スキャンテストを実施する際のテストシーケンスの例を示す。図１２には、図１０の期間Ａのような初期化期間が無い。即ち、Ｗｒａｐｐｅｒレジスタが内部スキャンチェーンとして扱われることにより、テストの開始時点からスキャンテストが実施されている。Ｗｒａｐｐｅｒレジスタは、スキャンテストのシーケンスに沿ってＡＴＥシステムから逐次にテスト供給が行われるので、テストが十分に実施される。よって、上述のようなブロック故障に対するテストの一部が未実施となることが無い。
【００５０】
≪４≫第４の実施の形態
図１３は、本発明の第４の実施の形態に係る半導体集積回路の概略ブロック図である。階層レイアウト実施の際のブロック、もしくはフラットレイアウト時の論理階層ブロック（１３０２、１３０４）が備わる。ブロック（１３０２、１３０４）の内部には、スキャンチェーン１３０６、ロジックＢＩＳＴのＰＲＰＧ１３０８とＭＩＳＲ１３１０が備わる。これらロジックＢＩＳＴは、ブロックＡ、ブロックＢで独立してテストが実施されるように個別に配置されている。ＰＲＰＧ１３０８とＭＩＳＲ１３１０は、ＬＦＳＲのシフトレジスタで構成される。これらは互いにシリアルに接続してＬＳＩの外部からアクセス可能なようになっている。Ｗｒａｐｐｅｒレジスタ１３１２は、内部スキャンチェーン１３０６に並列にＰＲＰＧ、ＭＩＳＲ間に配置されている。
【００５１】
ここでＷｒａｐｐｅｒレジスタ１３１２は、ブロックと周辺ロジックとの分離機能を果たし、且つセルフモニタリング機構によりブロック内部へのブロック外部からのＸ値伝播を防いでいる。
【００５２】
【発明の効果】
本発明を利用することにより、以下のような効果を得ることができる。
【００５３】
本発明では、ＬＳＩをブロック分割もしくは階層分割して、ブロックのそれぞれにＷｒａｐｐｅｒレジスタを配置し、ブロック周辺のロジックの影響を排除してブロック内のスキャンテストを行うようにする。また、テスタ（ＡＴＥシステム）からのスキャンクロックの供給はブロックごとに位相がずらされるのでスキャンテスト時に同時に動作するスキャンフリップフロップの数がブロック内部のスキャンフリップフロップに制限される。以上のことにより、スキャンテスト時の電圧降下の問題とブロック間のスキューの問題とが排除され得、テスト時間の増加を招くこと無しにＬＳＩのスキャンテスト実施が可能となる。更に階層レイアウト実施の際にはブロック間のクロックの位相調整も不要となる。
【００５４】
また、本発明では、ブロックの境界に配置されたＷｒａｐｐｅｒレジスタをメタステーブル対策のための同期化フリップフロップとして使用するようにしたので、テスト容易化設計回路がそのままメタステーブル対策ロジックに流用できる。
【００５５】
また、本発明では、ブロックの境界に配置されたＷｒａｐｐｅｒレジスタを内部スキャンチェーンとして機能させてＡＴＰＧによるスキャンテスト実施を可能とする。この時のＷｒａｐｐｅｒレジスタはセルフモニタリング状態となり得るので、ブロック間の互いの影響が排除された状態でスキャンテストが実行でき、ブロック間のクロックの位相調整が不要となり、且つＷｒａｐｐｅｒレジスタによるブロック内部のテスト不能ノードを削減し得る。
【００５６】
更に、本発明では、ブロックの境界に配置されたＷｒａｐｐｅｒレジスタを内部スキャンチェーンとして機能させて、ブロックの内部ロジックをテストするために設けたロジックＢＩＳＴのＰＲＰＧ、ＭＩＳＲ間に配置する。この時のＷｒａｐｐｅｒレジスタは、セルフモニタリング状態となり得るので、ブロックを周辺ロジックから分離でき、周辺回路からのＸ値伝播を切断する役目を果たす。且つ、Ｗｒａｐｐｅｒレジスタによるブロック内部のテスト不能ノードを削減し得る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の概略ブロック図である。
【図２】図１に示す半導体集積回路に対して、スキャンテスト実施の際にＡＴＥシステムから印加されるスキャンクロックの波形の例である。
【図３】従来技術の半導体集積回路の概略ブロック図である。
【図４】メタステーブル対策を施した従来技術による回路の例である。
【図５】本発明の第２の実施の形態に係る半導体集積回路の概略ブロック図である。
【図６】本発明の第３の実施の形態に係る半導体集積回路の概略ブロック図である。
【図７】Ｗｒａｐｐｅｒレジスタ・セルの構成例である。
【図８】図７のＷｒａｐｐｅｒレジスタセルのセルフモニタリングの模式図である。
【図９】従来技術の半導体集積回路の概略図である。
【図１０】図９の半導体集積回路に対するスキャンテストのテストシーケンスの例である。
【図１１】テストシーケンスの例である。
【図１２】第３の実施の形態に係る半導体集積回路に対して、スキャンテストを実施する際のテストシーケンスの例である。
【図１３】本発明の第４の実施の形態に係る半導体集積回路の概略ブロック図である。
【符号の説明】
２、３０２、６０２・・・半導体集積回路、４・・・スキャンインの入力バッファ、６・・・スキャンアウトの入力バッファ、１６・・・入出力ポート、２２・・・Ｗｒａｐｐｅｒレジスタ、３２・・・内部スキャンチェーン、１３０８・・・ＰＲＰＧ、１３１０・・・ＭＩＳＲ。
Claims (8)
- 機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、
スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、
上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップと
を有することを特徴とするスキャンテスト方法。 - 請求項１に記載のスキャンテスト方法に用いられる半導体集積回路であって、
スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、
上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子と
を有することを特徴とする半導体集積回路。 - 請求項１に記載のスキャンテスト方法に用いられる半導体集積回路であって、
スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、
外部から入力されるクロックに基づいて、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを生成するクロック生成手段と
を有することを特徴とする半導体集積回路。 - 請求項２又は請求項３に記載の半導体集積回路を、請求項１に記載のスキャンテスト方法を用いてテストするテスト装置。
- 上記の分離手段として、各ブロックがＣｏｒｅ Ｗｒａｐｐｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅを備えることを特徴とする請求項２又は請求項３に記載の半導体集積回路。
- Ｃｏｒｅ Ｗｒａｐｐｅｒ ＡｒｃｈｉｔｅｃｔｕｒｅのＷｒａｐｐｅｒレジスタには、スキャンクロックの印加とブロックのシステムクロックの印加とのいずれかが、選択されて供給されるよう設定されていることを特徴とする請求項５に記載の半導体集積回路。
- ブロックの内部に内部スキャンチェーンが備わり、
Ｗｒａｐｐｅｒレジスタのシフトイネーブル信号が上記内部スキャンチェーンのスキャンイネーブル信号に接続され、
Ｗｒａｐｐｅｒレジスタのクロックは当該半導体集積回路中の内部スキャンチェーンのスキャンクロックと同期しており、
Ｗｒａｐｐｅｒレジスタのシリアルインとシリアルアウトの端子が半導体集積回路の外部に接続され、よって、テスタからのスキャンデータの印加とその印加によるテスト結果の観測とを可能としていることを特徴とする請求項６に記載の半導体集積回路。 - ブロックの内部にロジックＢＩＳＴが設けられ、
Ｗｒａｐｐｅｒレジスタのシリアルインとシリアルアウトの端子がそれぞれロジックＢＩＳＴのＰＲＰＧの出力とＭＩＳＲの入力に接続され内部スキャンチェーンと並列にＰＲＰＧとＭＩＳＲ間に配置されていることを特徴とする請求項７に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003018920A JP4274806B2 (ja) | 2003-01-28 | 2003-01-28 | 半導体集積回路およびスキャンテスト法 |
| US10/763,255 US7401277B2 (en) | 2003-01-28 | 2004-01-26 | Semiconductor integrated circuit and scan test method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003018920A JP4274806B2 (ja) | 2003-01-28 | 2003-01-28 | 半導体集積回路およびスキャンテスト法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004233084A true JP2004233084A (ja) | 2004-08-19 |
| JP4274806B2 JP4274806B2 (ja) | 2009-06-10 |
Family
ID=32948926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003018920A Expired - Fee Related JP4274806B2 (ja) | 2003-01-28 | 2003-01-28 | 半導体集積回路およびスキャンテスト法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7401277B2 (ja) |
| JP (1) | JP4274806B2 (ja) |
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| US11397841B2 (en) | 2020-03-05 | 2022-07-26 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, circuit designing apparatus, and circuit designing method |
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| US11397841B2 (en) | 2020-03-05 | 2022-07-26 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, circuit designing apparatus, and circuit designing method |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040187058A1 (en) | 2004-09-23 |
| US7401277B2 (en) | 2008-07-15 |
| JP4274806B2 (ja) | 2009-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050831 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081126 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090303 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140313 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |