JP2004234822A

JP2004234822A - Ｓｏｉセンス・アンプ

Info

Publication number: JP2004234822A
Application number: JP2004001470A
Authority: JP
Inventors: Anthony Gus Aipperspach; アンソニー・ガス・エイッパースペイシュ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2003-01-30
Filing date: 2004-01-06
Publication date: 2004-08-19
Anticipated expiration: 2024-01-06
Also published as: US6833737B2; US20040150470A1; JP4527985B2

Abstract

【課題】ＳＯＩテクノロジ・センス・アンプから獲得された出力信号のタイミング遅延変動を低減させる装置および方法を提供する。
【解決手段】クロス結合ラッチは、ボディがソースおよびドレインのうちの一方に接続されたボディ・コンタクトＦＥＴ８４，８６を有し、スイッチング履歴効果を最小化し、入力ＦＥＴ８０，８２が通常のゲート・スイッチング電圧より高いゲート・スイッチング電圧を有すると同時に、入力信号感度を増加させる。
【選択図】図４

Description

本発明は、ＳＯＩ（silicon on insulator）センス・アンプ設計に関し、特に、クロック特性，センス履歴（sense history）特性およびローディング特性の向上に関する。

典型的に、高密度，高性能ＳＲＡＭ（静的ＲＡＭ）信号状態検出回路設計は、記憶値の状態を検出する小信号センス・アンプに依存する。ＳＲＡＭ設計者は、種々のアプローチを利用できる。ＳＲＡＭ回路設計がバルク・テクノロジからＳＯＩテクノロジへ移行した際に、センス・アンプＦＥＴ（電界効果トランジスタ）が、センス・アンプ内部のセンス・デバイス間のマッチングを保持するためにボディ・コンタクトの追加を必要とした。

従来用いられたクロス結合インバータ（cross-coupled inverter）センス・アンプ・アプローチは、ビット線プリチャージ（precharge）とセンス・アンプ・タイミングとの同期を必要とする。

従来のＳＯＩセンス・アンプ回路設計アプローチは、小信号入力に対するゲート負荷を有するという点に限って利点を有していた。このアプローチは、また、小信号入力のプリチャージとセンス・アンプ自身の出力との間の異なるタイミングを可能にした。このようなアンプは、ラッチ・ノードで動作するクロス結合インバータを用いており、ラッチ・ノードは、プリチャージとサイクルの異なる部分においてトリガされる。当業者に知られているように、ＳＯＩＦＥＴは、バルク・テクノロジＦＥＴとは対照的に、フローティング（接地されていない）ボディを典型的に有する。複数の論理１を受信するこのようなＦＥＴが一定方向にバイアスされ、そして論理０入力に反応するために典型的なＦＥＴよりもはるかに長時間を必要とするという点において、ＦＥＴのフローティング・ボディは履歴（history）問題を生じさせる可能性がある。したがって高性能回路においてタイミングがクリティカルになる。

クリティカルＦＥＴのボディをアースに接続する（ボディ・コンタクトＦＥＴ）ことによってこの履歴問題を最小化することを期待できる。一方、ＳＯＩＦＥＴのボディを接地する場合、信号入力に対する反応時間が減少する。さらに、このような回路において、センス・アンプのラッチ部分に対する履歴関連電圧増加は出力のタイミングに影響を与える（反応時間は電圧依存である）。加えて、接地されたボディ・コンタクトＦＥＴは、接地されていないＳＯＩＦＥＴよりも低い入力信号感度を有する。

したがって、同期クロックを必要とせず、履歴問題に関連した可変遅延に対して比較的鈍感とすることができ、入力信号に対して従来の回路よりも高い感度を有するセンス・アンプを有することが望ましい。

本発明は、高スレショルド入力電圧ＦＥＴと組み合わせて接地ボディＦＥＴを用いて改良されたセンス・アンプを提供する。

図１において、複数のＰ型またはＰチャネルＦＥＴ（電界効果トランジスタ）１０，１２，１４，１６，および１８が示される。これらの指示されたＦＥＴのそれぞれ、そして図内の残りのＦＥＴは、それぞれソース端子およびドレイン端子を示す符号“ｓ”および“ｄ”を有する。ＦＥＴ１０，１２，１４，および１６は、それぞれ、２２として示された正電圧に接続された自身のソース端子を有する。ＦＥＴ１０，１６および１８のそれぞれのゲートは、ＰＣ（プリチャージ）信号を供給するリード線２４へ接続される。この信号は、ＰＣ（プリチャージ）信号として示されるものと同一とすることができ、ＰＣ信号の波形図が図２にさらに示される。

Ｎ型ＦＥＴ２０のゲートへ供給される図２のＳＡＳＥＴ（センス・アンプＳＥＴ）信号を有するＮ型ＦＥＴ２０が示される。さらに、Ｎ型またはＮチャネルＦＥＴトランジスタが２６，２８，３０，および３２と符号付される。当業者に知られているように、Ｐ型ＦＥＴは閉スイッチとして動作する。すなわち言い換えれば、ゲート端子がソースに対してローまたは負電位であるときに、ターンＯＮしてソースからドレインへ電流が流れるのを可能にする。ゲート電位が正またはソースと同じとき、ＦＥＴはＯＦＦになる。すなわち言い換えれば、電気を導通しない。他方、Ｎ型ＦＥＴは閉スイッチまたはＯＮスイッチとして動作し、ゲート端子がソースに対してハイまたは正のときに、そこを通しての電流の流れを可能にする。ＳＡＴ（センス・アンプ真）としてさらに符号付される出力リード線３４は、ＦＥＴ１４および１６のドレイン，ＦＥＴ２８のドレイン，そしてＦＥＴ１２および２６のゲートへ接続される。ＳＡＣ（センス・アンプ補数）としてさらに符号付される出力リード線３６は、ＦＥＴ１０および１２のドレイン，ＦＥＴ２６のドレイン，そしてＦＥＴ１４および２８のゲートへ接続される。リード線３８はＦＥＴ２８のソースおよびＦＥＴ３２のドレインへ接続される。リード線４０はＦＥＴ２６のソースおよびＦＥＴ３０のドレインへ接続される。ＦＥＴ１８のソース・リードおよびドレイン・リードは、リード線３８および４０の間に接続される。リード線４２は、ＦＥＴ３０および３２のソースをＦＥＴ２０のドレインへ相互接続する。ＦＥＴ２０のソースは、アースまたは基準電位４４へ接続される。ＦＥＴ１２および２６，そして１４および２８は物理的に相互接続されて商業的に入手可能なＣＭＯＳ（相補形ＭＯＳ）ＦＥＴと同様に動作する。ＦＥＴ３０のゲートは４６と符号付けされ、そして一組のメモリ・セルのうちのメモリ・セルの論理値が検出されている１つのメモリ・セルからのＢＬＴ（ビット線真）信号を受信する。ＦＥＴ３２のゲートは４８と符号付され、同じメモリ・セルからのＢＬＣ（ビット線補数）信号を受信する。

図２において、既に上述した複数の波形が、ハイおよびロー電位値を表す頭文字の符号ＨおよびＬと共に示される。関連した波形信号において同一の時点を示す２本の垂直破線も示される。

図３および４において、同一の符号が用いられ、例えば、構成要素は図１のものと同一であってもよい。図示するように、ＦＥＴ７０は信号ＢＬＴを受信する。ＦＥＴ７０に関する記号は、ボディがアースへ接続され、多くの場合接地ボディ・コンタクトＦＥＴと呼ばれる構成を表す。同種のボディ・コンタクトＦＥＴ７２がＢＬＣ信号を受信する。図１のＦＥＴ２６および２８は、図３において、接地ボディ・コンタクトＦＥＴ７４および７６によって置き換えられる。

図４において、図３に対するさらなる改良は、ＦＥＴ７０および７２をＨ_vt（高スレショルド電圧）ＦＥＴ８０および８２で置き換える。高スレショルド電圧を備えるＮ型ＦＥＴは、典型的なＮ型ＦＥＴの場合よりも大きいソース／ゲート電圧でターンＯＮ（またはＯＦＦ）し始める。さらに、図３のＦＥＴ７４および７６は、図４においてＦＥＴ８４および８６で置き換えられている。ＦＥＴ８４および８６のそれぞれは、ＦＥＴのソース・リード線に接続されたボディを有する。このタイプのコンタクトは、これらのＦＥＴを相互接続するプリチャージＰ型ＦＥＴ１８によってこれらのＦＥＴ間の履歴効果を等化しながら、ＦＥＴのボディがフロートするのを可能にする。

動作時に、図のそれぞれで示されたタイプのセンス・アンプ回路は、メモリ・セル論理値から取得された入力ＢＬＴおよびＢＬＣ間で与えられる差動電圧に反応する。ＰＣがハイになる時点の前に、ＦＥＴ２６，２８，３０，および３２（そして図３および４においてこれらに対応するＦＥＴ）は、それらが敏速にターンＯＮできる状態にプリチャージされる。ＳＡＳＥＴ（およびＰＣ）がハイになるとき、ＢＬＴおよびＢＬＣを受信するように接続されたＦＥＴを通って電流が流れ始める。図示するように、ＢＬＴは、ＳＡＳＥＴがハイになる時にＢＬＣよりも低い入力電圧を有する。したがって、ＦＥＴ３０はＦＥＴ３２より少ない電流を導通することとなる。結果として、ＦＥＴ２８がリード線３４をプルダウンするのと同程度に強く、ＦＥＴ２６がリード線３６（ＳＡＣ）をプルダウンすることはない。

図２に示すように、最初に、ＳＡＴおよびＳＡＣ双方が落ち込むが、ＳＡＴがより速く落ち込むことになる。電圧ＳＡＴが落ち込むにつれて、ＦＥＴ２６を閉じ始め、ＦＥＴ２０に供給されている電流をより多くし、ＳＡＴリード線をさらにいっそう強くプルダウンする。ＦＥＴ２６がＯＦＦになるとき、ＦＥＴ１２がターンＯＮし、リード線３６をハイレベルまで引き戻す。２つのＰ型ＦＥＴ１０および１６は信号増幅に関与しないが、リード線３４および３６をプリチャージして次のアクセスの開始時における良好な“ｕｐ”レベルを保証するために用いられる。様々な図に示すこのタイプのセンス・アンプは、入力信号ＦＥＴ３０および３２の電流調整能力に依存する。一方、上述したように、入力ＦＥＴのフローティング・ボディは、入力ＦＥＴが連続した複数の論理１を受信する場合に、ＦＥＴのボディが一定方向に典型的にバイアスされるという点で、履歴問題を生じさせる可能性がある。このボディ電圧バイアスは、入力ＦＥＴが論理０入力に対して反応するために典型的なＦＥＴよりもはるかに長い時間を生じさせる。入力信号および出力信号間のこのような遅延の変動は、これらの出力信号を利用する確かな動作の下流回路にとって有害である。

図３に示すように、ＦＥＴ７０，７２，７４，および７６のそれぞれのボディを接地することにより、遅延変動を低減させる。というのは、ボディが履歴電圧を生じさせ得ないからである。一方、図３に示すようにＦＥＴのボディの接地は、バルク・テクノロジを用いる場合よりもほんのわずかに多く回路の利得を減少させる。

図４において認められるように、図３の実施例に対して２つの改良が成されている。第１番目は、ＦＥＴ８４および８６がアースでなくてソースに接続されたボディを有するということである。これは、ボディがソース端子と同電位でフロートし、利得を図１の利得まで戻すことを可能にする。一方、等化ＦＥＴ１８の動作により、履歴問題が除かれ、入力に対応する出力のスイッチング時の遅延変動を最小化する。第２番目の改良は、入力信号ＢＬＴおよびＢＬＣを受信するための高スレショルド電圧ＦＥＴを用いる点にある。したがって、たとえボディを接地しても、その効果がＦＥＴのスイッチ点を初期のプリチャージ電圧の近くに引き上げることになる。というのは、スイッチング動作がより迅速に行われ、回路の利得を効果的に高めるからである。周知のように、高スレショルド電圧はこれら２つのＦＥＴ間で必要な差動オーバードライブ率（percentage difference overdrive）を減少させ、電流のより大きいレギュレーションを与える。さらに、高いスレショルド電圧はこれら２つのＦＥＴの最大電流容量を減らすことになるので、デバイスの物理的大きさを適切に増大させることが望ましい。分析により、一定の信号に関しては、図４の回路とのミスマッチを克服するために、図３の回路より小さい小信号が必要であることが示された。

入力信号を受信するＮ型ＦＥＴを用いて本発明を説明してきたが、含まれるＦＥＴのそれぞれに対して逆のタイプを用いて本発明を実施することもできることに留意されたい。言い換えれば、Ｎ型ＦＥＴをＰ型ＦＥＴで置き換えるおよびその逆である。このような行為は、接地センス記憶素子（ground sensed storage element）の検出を試みるときに必要とされるであろう。

さらに、ＳＯＩテクノロジに関して本発明を説明したが、上述した改良は、他のフローティング・ボディＦＥＴ構成に等しく適用できるものである。

まとめとして、本発明の構成に関して以下の事項を開示する。
（１）ＳＯＩシステムにおいて用いられるセンス・アンプであって、ラッチ・ノードを構成するボディ／ソース構成の一対のクロス結合並列インバータであって、それぞれがサイクルの異なる部分においてトリガされる一対のクロス結合並列インバータと、一対の高スレショルド電圧ＮＦＥＴ並列入力デバイスであって、それぞれが前記インバータのうちのそれぞれ異なる一方と相互接続される一対の高スレショルド電圧ＮＦＥＴ並列入力デバイスと、を備えるセンス・アンプ。
（２）一対のＦＥＴラッチであって、それぞれのラッチが、ボディがソースおよびドレインのうちの一方と接続される少なくとも１つのＦＥＴを含む一対のＦＥＴラッチと、一対の高スレショルド電圧ＦＥＴ並列入力デバイスであって、それぞれが前記ＦＥＴラッチのうちのそれぞれ異なる一方と相互接続される一対の高スレショルド電圧ＦＥＴ並列入力デバイスと、を備えるセンス・アンプ。
（３）前記センス・アンプを作成する際に用いられる製造手法はＳＯＩベースであり、接続されたボディを有する前記ラッチ内のＦＥＴはＮＦＥＴであり、前記ボディは前記ソースに接続される上記（２）記載のセンス・アンプ。
（４）前記高スレショルド電圧ＦＥＴ入力デバイスはＮＦＥＴである上記（２）記載のセンス・アンプ。
（５）ＳＯＩテクノロジ・センス・アンプ内の入力デバイスの感度を上げる方法であって、入力ＦＥＴを作成し、ソース／ゲート電圧であって、前記ソース／ゲート電圧未満で前記入力ＦＥＴが導通しなくなるソース／ゲート電圧を、前記センス・アンプ内の他のＦＥＴと比べて上昇させる工程を含む方法。
（６）一対のＦＥＴラッチであって、それぞれのラッチが少なくとも１つのボディ・コンタクト・タイプＦＥＴを有する一対のＦＥＴラッチと、一対のボディ・コンタクトＦＥＴ並列信号入力デバイスであって、それぞれが前記ＦＥＴラッチのそれぞれ異なる一方と相互接続される一対のボディ・コンタクトＦＥＴ並列信号入力デバイスと、を備えるセンス・アンプ。
（７）前記信号入力デバイスは、前記センス・アンプ内の他のＦＥＴより高いスレショルド電圧を有する上記（６）記載のセンス・アンプ。
（８）前記ＦＥＴラッチのボディ・コンタクトＦＥＴは、それぞれ、ソースおよびドレイン端子部を有し、前記ＦＥＴラッチのボディ・コンタクトＦＥＴは、前記ソースおよびドレイン端子部のうちの一方と接続されたボディを有する上記（６）記載のセンス・アンプ。
（９）センス・アンプ内の入力信号履歴によるスイッチング遅延変動を低減させる方法であって、フローティング・ボディ・テクノロジを用いて、前記センス・アンプの２つのラッチ部のそれぞれ内に少なくとも１つのＦＥＴを作る工程と、前記少なくとも１つのＦＥＴのそれぞれのボディを、ソースおよびドレイン端子の一方へ電気的に接続する工程と、を含む方法。
（１０）ＳＯＩテクノロジに従って作成された２重ラッチ部および入力信号部を有するセンス・アンプであって、前記入力信号部の一部を含むボディ・コンタクト構成入力信号ＦＥＴと、前記ラッチ部のそれぞれ内の少なくとも１つのボディ・コンタクト構成ＦＥＴと、前記ボディ・コンタクト構成ＦＥＴのそれぞれのボディを、アース，それぞれのＦＥＴのソース端子，およびそれぞれのＦＥＴのドレイン端子のうちの１つに相互接続する電気的手段と、を備えるセンス・アンプ。
（１１）ＳＯＩテクノロジに従って作成された２重ラッチ部および入力信号部を有するセンス・アンプであって、前記入力信号部内に含まれた高スレショルド入力信号ボディ・コンタクト構成入力信号ＦＥＴと、前記ボディ・コンタクト構成ＦＥＴのそれぞれのボディをアースに相互接続する電気的手段と、を備えるセンス・アンプ。
（１２）ＳＯＩテクノロジ・センス・アンプの利得を増加させる方法であって、ボディ・コンタクト・デバイスの形態で入力ＦＥＴを作成する工程と、前記入力ＦＥＴが高入力信号スレショルドを有するように前記入力ＦＥＴのパラメータを調整する工程と、前記入力ＦＥＴのボディをアースに接続する工程と、を含む方法。

従来のセンス・アンプの回路図である。回路図の動作の説明と共に用いられる一組の波形を含む図である。図１のセンス・アンプの改良に向けての最初の試みの回路図である。本発明に係るセンス・アンプの好適な実施形態の回路図である。

符号の説明

１０，１２，１４，１６，１８Ｐ型ＦＥＴ
２０，２６，２８，３０，３２Ｎ型ＦＥＴ
２２正電圧
２４，３４，３６，３８，４０，４２リード線
４４アース
４６，４８ゲート
７０，７２，７４，７６接地ボディ・コンタクトＦＥＴ
８０，８２高スレショルド電圧ＦＥＴ
８４，８６ボディ・コンタクトＦＥＴ

Claims

ＳＯＩシステムにおいて用いられるセンス・アンプであって、
ラッチ・ノードを構成するボディ／ソース構成の一対のクロス結合並列インバータであって、それぞれがサイクルの異なる部分においてトリガされる一対のクロス結合並列インバータと、
一対の高スレショルド電圧ＮＦＥＴ並列入力デバイスであって、それぞれが前記インバータのうちのそれぞれ異なる一方と相互接続される一対の高スレショルド電圧ＮＦＥＴ並列入力デバイスと、を備えるセンス・アンプ。
一対のＦＥＴラッチであって、それぞれのラッチが、ボディがソースおよびドレインのうちの一方と接続される少なくとも１つのＦＥＴを含む一対のＦＥＴラッチと、
一対の高スレショルド電圧ＦＥＴ並列入力デバイスであって、それぞれが前記ＦＥＴラッチのうちのそれぞれ異なる一方と相互接続される一対の高スレショルド電圧ＦＥＴ並列入力デバイスと、を備えるセンス・アンプ。
前記センス・アンプを作成する際に用いられる製造手法はＳＯＩベースであり、
接続されたボディを有する前記ラッチ内のＦＥＴはＮＦＥＴであり、前記ボディは前記ソースに接続される請求項２記載のセンス・アンプ。
前記高スレショルド電圧ＦＥＴ入力デバイスはＮＦＥＴである請求項２記載のセンス・アンプ。
ＳＯＩテクノロジ・センス・アンプ内の入力デバイスの感度を上げる方法であって、
入力ＦＥＴを作成し、ソース／ゲート電圧であって、前記ソース／ゲート電圧未満で前記入力ＦＥＴが導通しなくなるソース／ゲート電圧を、前記センス・アンプ内の他のＦＥＴと比べて上昇させる工程を含む方法。
一対のＦＥＴラッチであって、それぞれのラッチが少なくとも１つのボディ・コンタクト・タイプＦＥＴを有する一対のＦＥＴラッチと、
一対のボディ・コンタクトＦＥＴ並列信号入力デバイスであって、それぞれが前記ＦＥＴラッチのそれぞれ異なる一方と相互接続される一対のボディ・コンタクトＦＥＴ並列信号入力デバイスと、を備えるセンス・アンプ。
前記信号入力デバイスは、前記センス・アンプ内の他のＦＥＴより高いスレショルド電圧を有する請求項６記載のセンス・アンプ。
前記ＦＥＴラッチのボディ・コンタクトＦＥＴは、それぞれ、ソースおよびドレイン端子部を有し、
前記ＦＥＴラッチのボディ・コンタクトＦＥＴは、前記ソースおよびドレイン端子部のうちの一方と接続されたボディを有する請求項６記載のセンス・アンプ。
センス・アンプ内の入力信号履歴によるスイッチング遅延変動を低減させる方法であって、
フローティング・ボディ・テクノロジを用いて、前記センス・アンプの２つのラッチ部のそれぞれ内に少なくとも１つのＦＥＴを作る工程と、
前記少なくとも１つのＦＥＴのそれぞれのボディを、ソースおよびドレイン端子の一方へ電気的に接続する工程と、を含む方法。
ＳＯＩテクノロジに従って作成された２重ラッチ部および入力信号部を有するセンス・アンプであって、
前記入力信号部の一部を含むボディ・コンタクト構成入力信号ＦＥＴと、
前記ラッチ部のそれぞれ内の少なくとも１つのボディ・コンタクト構成ＦＥＴと、
前記ボディ・コンタクト構成ＦＥＴのそれぞれのボディを、アース，それぞれのＦＥＴのソース端子，およびそれぞれのＦＥＴのドレイン端子のうちの１つに相互接続する電気的手段と、を備えるセンス・アンプ。
ＳＯＩテクノロジに従って作成された２重ラッチ部および入力信号部を有するセンス・アンプであって、
前記入力信号部内に含まれた高スレショルド入力信号ボディ・コンタクト構成入力信号ＦＥＴと、
前記ボディ・コンタクト構成ＦＥＴのそれぞれのボディをアースに相互接続する電気的手段と、を備えるセンス・アンプ。
ＳＯＩテクノロジ・センス・アンプの利得を増加させる方法であって、
ボディ・コンタクト・デバイスの形態で入力ＦＥＴを作成する工程と、
前記入力ＦＥＴが高入力信号スレショルドを有するように前記入力ＦＥＴのパラメータを調整する工程と、
前記入力ＦＥＴのボディをアースに接続する工程と、を含む方法。