JP2004235209A - Ｉｃウエハ及びそれを用いたフリップチップ型ｉｃの製造方法 - Google Patents
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Abstract
【課題】ＩＣウエハ上に形成される余分な半田バンプを簡単に除去することができるＩＣウエハ及びそれを用いたフリップチップ型ＩＣの製造方法を提供する。
【解決手段】半導体基板１の上面に複数のバリアメタル層３を形成するとともに、該バリアメタル層３の非形成領域にパッシベーション層４を被着して成るＩＣウエハにおいて、印刷マスク位置合わせ用のアライメントマーク５を半導体基板１上に設け、該アライメントマーク５を前記パッシベーション層４で被覆する。
【選択図】図２
【解決手段】半導体基板１の上面に複数のバリアメタル層３を形成するとともに、該バリアメタル層３の非形成領域にパッシベーション層４を被着して成るＩＣウエハにおいて、印刷マスク位置合わせ用のアライメントマーク５を半導体基板１上に設け、該アライメントマーク５を前記パッシベーション層４で被覆する。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
本発明は、印刷ペーストが塗布される複数のバリアメタル層を備えたＩＣウエハ及び、そのＩＣウエハを用いたフリップチップ型ＩＣの製造方法に関するものである。
【０００２】
【従来の技術】
従来より、回路配線を有した回路基板の上面に、ＩＣをフェースダウンボンディングすること、すなわち、ＩＣの集積回路が形成された面を回路基板と対向させた形でＩＣを回路基板上に実装することが行われている。
【０００３】
かかるフェースダウンボンディングに用いられるＩＣはフリップチップ型ＩＣと呼ばれ、その端子を回路基板上の回路配線に対して半田を介して接続させるようにしたものが一般的である。
【０００４】
このような従来のフリップチップ型ＩＣとしては、例えば図示しない絶縁膜が被着されたシリコン基板の上面に、Ａｌからなる回路パターンや図示しない半導体素子を被着させるとともに、該回路パターン上にＮｉ層及びＡｕ層からなる複数のバリアメタル層を、またバリアメタル層の非形成領域に窒化珪素等からなるパッシベーション層をそれぞれ被着させ、前記バリアメタル層上に略球状の半田バンプを形成した構造のものが知られておりかかるフリップチップ型ＩＣを回路基板上に実装する場合は、フリップチップ型ＩＣの半田バンプが回路基板上の対応する回路配線と対向するようにしてフリップチップ型ＩＣを回路基板上に載置させ、しかる後、半田バンプを高温で加熱・溶融させることによってフリップチップのバリアメタル層が回路基板上の回路配線に対して半田接合される。
【０００５】
そして上述のフリップチップ型ＩＣに設けられる半田バンプは、通常、次のような手法により形成される。すなわち、
ＳｉＯ２等の絶縁膜が被着された単結晶シリコン等からなる半導体基板の上面に回路パターンや図示しない半導体素子を形成するとともに、前記回路パターン上にバリアメタル層を、該バリアメタル層の非形成領域にパッシベーション層をそれぞれ形成したＩＣウエハと、前記バリアメタル層に対応する開口を有した印刷マスクとを準備し、
次に、前記印刷マスクを、その開口がＩＣウエハ上のバリアメタル層の真上に位置するようにＩＣウエハ上に配設し、
次に、印刷マスク上に半田ペーストを供給した後、該供給された半田ペーストを開口を介してバリアメタル層上に印刷・塗布し、
最後に、バリアメタル層上に塗布した半田ペーストをリフローすることによってバリアメタル層上に略球状の半田バンプが形成される。
【０００６】
このような手法により半田バンプをバリアメタル層上に正確に形成するためには、印刷マスクをＩＣウエハに対して高精度に位置合わせする必要があり、かかる位置合わせを容易ならしめるべく、ＩＣウエハ上に印刷マスク位置合わせ用のアライメントマークを設け、また印刷マスクに前記アライメントマークに対応する貫通孔を設けるとともに、これらアライメントマークと貫通孔とを基準にしてＩＣウエハと印刷マスクとの位置合わせを行うようにしている。
【０００７】
そして、前記アライメントマークは、回路パターンと同様の材料、すなわちＡｌ等の金属材料により形成されており、その表面を露出させることが一般的であった（特許文献１、２参照）。
【０００８】
【特許文献１】
特開２００２−２９０３４号公報
【特許文献２】
特開平９−３２３４０１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、印刷マスクとＩＣウエハとの位置合わせを、貫通孔とアライメントマークとを基準にして行った後、印刷マスク上に供給された半田ペーストをＩＣウエハ上に印刷・塗布する場合、バリアメタル層上のみならず、位置合わせに使用したアライメントマーク上にも貫通孔を介して半田ペーストが付着することとなり、ＩＣウエハ上に印刷・塗布した半田ペーストをリフローすると、バリアメタル層上に加えてアライメントマーク上にも不要な半田バンプされてしまう。このような不要な半田バンプが形成されるアライメントマークは比較的半田に対する密着力が強いＡｌ等の金属材料から成っているため、不要な半田バンプを除去するには、半田吸い取り装置等で個々に除去しなければならず、不要な半田バンプの数に応じて製造工程が複雑化することとなり、フリップチップ型ＩＣの生産性が大幅に低下するおそれがある。
【００１０】
本発明は上記欠点に鑑み案出されたものであり、その目的はＩＣウエハ上に形成される余分な半田バンプを簡単に除去することができるＩＣウエハ及びそれを用いたフリップチップ型ＩＣの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、半導体基板の上面に複数のバリアメタル層を形成するとともに、該バリアメタル層の非形成領域にパッシベーション層を被着して成るＩＣウエハにおいて、印刷マスク位置合わせ用のアライメントマークを半導体基板上に設け、該アライメントマークを前記パッシベーション層で被覆したことを特徴とするものである。
【００１２】
また本発明は、前記アライメントマークが２個以上設けられていることを特徴とするものである。
【００１３】
更に本発明は、前記アライメントマークはバリアメタル層よりも面積が小さいことを特徴とするものである。
【００１４】
また更に本発明は、前記半導体基板の上面がＩＣ形成領域とＩＣ非形成領域とに区分されており、該ＩＣ非形成領域に前記アライメントマークが形成されていることを特徴とするものである。
【００１５】
更にまた本発明は、上述のＩＣウエハ上に、前記複数のバリアメタル層に対応する複数の開口と、前記アライメントマークに対応する貫通孔とを有する印刷マスクを、アライメントマークと貫通孔との位置が略合致するように配設する工程１と、該工程１にて配設された印刷マスクの上面に、フラックスを含むペーストを供給するとともに、該供給されたペーストを開口及び貫通孔を介してバリアメタル層上及びアライメントマーク上に塗布する工程２と、該工程２で塗布されたペーストをリフローすることにより、バリアメタル層上及びアライメントマーク上にバンプを形成する工程３と、該工程３で得たバンプに付着したフラックスを洗浄することにより、アライメントマーク上のバンプを除去する工程４と、を備えたことを特徴とするものである。
【００１６】
本発明によれば、半導体基板の上面に複数のバリアメタル層を形成するとともに、該バリアメタル層の非形成領域にパッシベーション層を被着して成るＩＣウエハにおいて、半導体基板上に印刷マスク位置合わせ用のアライメントマークを設け、該アライメントマークを前記パッシベーション層で被覆したことから、バリアメタル層に対応する複数の開口と、前記アライメントマークに対応する貫通孔とを有した印刷マスクを、アライメントマーク上に貫通孔が位置するように配設した上、前記印刷マスクを用いてフラックスを含むペーストをＩＣウエハ上に印刷・塗布してバンプを形成した場合、アライメントマーク上に形成される不要なバンプが濡れ性の悪いパッシベーション層上に直に被着されるようになり、かかる不要なバンプのＩＣウエハに対する付着力を大幅に低下させることができる。従って、バンプ表面に付着したフラックスを洗浄する際に、アライメントマーク上の不要なバンプがフラックスと共に簡単に除去されることとなり、フリップチップ型ＩＣの製造工程を簡素化してフリップチップ型ＩＣの生産性を向上させることが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明を添付図面に基づいて詳細に説明する。
図１は本発明の一実施形態にかかるＩＣウエハの平面図、図２は図１に示すＩＣウエハのＸ−Ｘ線断面図であり、同図に示すＩＣウエハは、大略的に、半導体基板１の上面に、回路パターン２、バリアメタル層３、パッシベーション層４、アライメントマーク５等を設けた構造を有している。
【００１８】
前記半導体基板１は、表面にＳｉＯ２等の絶縁材料からなる絶縁膜１ａを有する単結晶シリコン等の単結晶半導体により略円形状に形成されており、その上面がＩＣ形成領域Ａ及びＩＣ非形成領域Ｂに区分されている。
【００１９】
前記半導体基板１は、その上面のＩＣ形成領域Ａに図示しない半導体素子や回路パターン２、バリアメタル層３、パッシベーション層４が、ＩＣ非形成領域Ｂにパッシベーション層４やアライメントマーク５等が取着され、これらを支持する支持母材として機能する。尚、このような半導体基板１は、上述の単結晶シリコンからなる場合、例えば、従来周知のチョコラルスキー法（引き上げ法）を採用することにより単結晶シリコンからなるインゴット（塊）を形成するとともに、これをダイヤモンドカッター等を用いて板状にスライスし、これを表面研磨することにより所定厚みの板体を得、しかる後、かかる板体に対して従来周知の熱酸化法などを採用して、板体表面を、該表面より所定の深さ領域（１．５μｍ〜４．５μｍ）まで酸化することにより製作される。
【００２０】
前記半導体基板１のＩＣ形成領域Ａに取着される回路パターン２は、ＡｌやＣｕ等の金属材料により所定パターンに形成されており、かかる回路パターン２は図示しない半導体素子に対して外部電源からの電力や電気信号などを供給するための給電配線として機能する。
【００２１】
このような回路パターン２は、従来周知の薄膜形成技術、具体的には、スパッタリング、フォトリソグラフィー技術、エッチング技術等を採用することにより、所定の厚み（０．５μｍ〜１．５μｍ）に形成される。
【００２２】
更に前記回路パターン２上に設けられるバリアメタル層３は、例えば、半導体基板１側より亜鉛（Ｚｎ）、ニッケル（Ｎｉ），金（Ａｕ）を順次積層させた３層構造を有しており、バリアメタル層全体の厚みが例えば０．５μｍ〜７．０μｍμｍに設定される。
【００２３】
前記バリアメタル層３は、本発明に係るＩＣウエハを加工して得られるフリップチップ型ＩＣを回路基板上に実装する際に、バリアメタル層３上に設けられる半田バンプが溶融した場合、該溶融した半田によって回路パターン２を形成するアルミニウム等に“食われ”が生じることを有効に防止する作用を為す。
【００２４】
このようなバリアメタル層３は、後述するパッシベーション層４の形成後に、パッシベーション層４の開口部、すなわち、パッシベーション層４の存在しない領域内に露出される回路パターン２上に、従来周知の無電解めっき等を採用し、Ｚｎ，Ｎｉ，Ａｕを順次被着させることによって全体が略円柱状をなすように形成される。
【００２５】
尚、前記バリアメタル層３を構成する３つの層のうち、最下層となるＺｎ層は、Ｎｉ層を従来周知の無電解めっき等により形成する際、その一部を置換反応させることによってＮｉ層を効率的に成長させるためのものであり、その厚みは０．０１μｍ〜０．０５μｍに設定され、中間層となるＮｉ層はバリアメタル層３に対する半田の濡れ性を良好になすためのものであり、その厚みは０．４７μｍ〜６．８５μｍに設定され、更に最上層となるＡｕ層はＮｉ層の酸化腐食を有効に防止するためのものであり、その厚みは０．０２μｍ〜０．１μｍに設定される。
【００２６】
一方、前記半導体基板１のＩＣ非形成領域Ｂに取着されるアライメントマーク５は、回路パターン２と同様の材料、例えばＡｌやＣｕ等の金属材料により例えば四角形状に形成されており、その数は２個以上に設定されている（本実施形態においては２個）。
【００２７】
かかるアライメントマーク５は、バリアメタル層３上に半田ペーストを印刷・塗布すべく、印刷マスクをＩＣウエハ上に配設する際、両者を高精度に位置合わせするための目印として機能する。
【００２８】
尚、前記アライメントマーク５は、上述の回路パターン２と同様の方法、すなわち、スパッタリング、フォトリソグラフィー技術、エッチング技術等の薄膜形成技術を採用することにより、回路パターン２と同時に０．５μｍ〜１．５μｍの厚みに形成される。
【００２９】
そして、上述した半導体基板１の上面には、バリアメタル層３の非形成領域にパッシベーション層４が被着されており、該パッシベーション層４で回路パターン２やアライメントマーク５が共通に被覆されている。
【００３０】
前記パッシベーション層４は、窒化珪素（Ｓｉ３Ｎ４）や酸化珪素（ＳｉＯ２）等の封止性に優れた電気絶縁材料により形成されており、先に述べた半導体素子や回路パターン２、アライメントマーク５を大気と良好に遮断することで、これらが大気中に含まれている水分等の接触により腐食されるのを有効に防止する作用を為すとともに、アライメントマーク５に対して直に半田ペーストが付着することを防止する作用を為す。
【００３１】
このようなパッシベーション層４は、従来周知の薄膜形成技術、例えば、ＣＶＤ法やスパッタリング法等を採用して、上述の電気絶縁材料を回路パターン２等が設けられている半導体基板１上に０．５μｍ〜１．５μｍの厚みに形成し、しかる後、これを従来周知のフォトリソグラフィー及びエッチング技術等によって所定パターンに加工すること、すなわち、バリアメタル層３の形成箇所に開口部を設けることにより形成される。
【００３２】
次に上述したＩＣウエハを用いてフリップチップ型ＩＣを製造する方法について図３を用いて詳細に説明する。図３は図１のＩＣウエハを用いてフリップチップ型ＩＣを製造する方法を説明するための各工程の断面図であり、６はメタルシート、７は開口、８は貫通孔、９’はペーストとしての半田ペースト、９ａ，９ｂはバンプとしての半田バンプである。
まず、上述したＩＣウエハＷと印刷マスクＭとを準備する（図３（ａ））。
【００３３】
前記印刷マスクＭは、アルミニウム合金、あるいはＮｉ合金等の金属材料により板状に形成されたメタルシート６に、前記バリアメタル層３に対応した開口７と、前記アライメントマーク５に対応した貫通孔８とを穿設した構造を有しており、かかる印刷マスクＭは、Ｎｉ合金からなる場合、例えば従来周知のアディティブ法を採用することにより製作される。
次に、前記印刷マスクＭの直下にＩＣウエハＷを配設する（図３（ｂ））。
【００３４】
前記印刷マスクＭの直下にＩＣウエハＷを配設するには、例えば、印刷マスクＭを配設したスクリーン印刷機のステージにＩＣウエハＷを載置・固定させるとともに、そのアライメントマーク５の真上に貫通孔８が位置するようにＩＣウエハＷを位置合わせすることによって行われ、これによって印刷マスクＭとＩＣウエハＷとが高精度に位置合わせされ、印刷マスクＭの開口７がＩＣウエハＷのバリアメタル層３の真上に位置するようになる。
【００３５】
尚、前記アライメントマーク５は、先に述べたように、半導体基板１のＩＣ非形成領域Ｂに設けられていることから、印刷マスクＭとＩＣウエハＷとの位置合わせの際にアライメントマーク５を認識し易くなり、アライメントマーク５をバリアメタル層３と錯誤するといったトラブルを有効に防止することができる。
【００３６】
またアライメントマーク５は、バリアメタル層３と異なる平面視形状を有していることから、位置合わせの際にアライメントマーク５が更に認識し易くなり、これによってもアライメントマーク５をバリアメタル層３と錯誤するといったトラブルを有効に防止することができる。
（３）次に、半田ペースト９’を準備し、該半田ペースト９’を印刷マスクＭ上に供給する。
【００３７】
前記半田ペースト９’としては、多数の半田粒子にロジン系フラックスを添加・混合して所定の粘度に調整したものが好適に用いられる。
（４）次に、印刷マスクＭ上の半田ペースト９’を、スキージをＩＣマスクＭ側に押圧しつつ所定の方向に移動させることにより、半田ペースト９’を印刷マスクＭの開口７及び貫通孔８を介してバリアメタル層３上及びアライメントマーク５上に印刷・塗布する（図３（ｃ））。
【００３８】
このとき、先に述べたように、アライメントマーク５はＩＣ非形成領域Ｂに設けられているため、アライメントマーク上に塗布された半田ペースト９’とバリアメタル層上に塗布された半田ペーストとは十分に離間することとなり、それ故、両者が接触して短絡することを有効に防止できるという利点がある。
（５）次に、塗布された半田ペースト９’をリフローすることによって半田ペースト９’中に含まれている半田粒子を溶融させて半田粒子同士を相互に結合させ、これをそのまま冷却することによってバリアメタル層３上及びアライメントマーク５上に半田バンプ９ａ，９ｂを形成する（図３（ｄ））。
【００３９】
このとき、バリアメタル層３上の半田バンプ９ａは、バリアメタル層３を構成するＮｉ層の作用によりバリアメタル層３に対して強固に被着されるものの、アライメントマーク５上の不要な半田バンプ９ｂは、半田の濡れ性が悪いパッシベーション層４を介してアライメントマーク５上に形成されていることから、半田バンプ９ｂのパッシベーション層４に対する付着力を大幅に低下させることができる。従って、アライメントマーク５上の半田バンプ９ｂは、半田バンプ自体に付着した図示しないフラックスの作用によってＩＣウエハＷに極弱い強度で被着された状態にある。
【００４０】
尚、半田ペースト９’のリフローは、例えば２３０℃〜２６０℃の温度で行われる。
（６）次に、半田バンプ９ａ，９ｂに付着したフラックスを洗浄することにより、アラインントマーク５上の半田バンプ９ｂを除去する（図３（ｅ））。
【００４１】
かかるフラックスの洗浄は、準水系の溶剤にＩＣウエハを浸漬させた状態で上下に揺動させることによって行われ、これによってバンプに付着したフラックス残渣が洗い落とされる。それ故、フラックスの作用でアライメントマーク５上に被着されていた不要な半田バンプ９ｂは、フラックス洗浄によって、パッシベーション層４に対する付着力が大幅に低下し、アライメントマーク５上から除去されることとなる。それ故、不要な半田バンプ９ｂを半導体吸い取り装置等で個別に除去する手間を省き、フリップチップ型ＩＣの製造工程を簡素化することができ、フリップチップ型ＩＣの生産性を向上させることが可能となる。
（７）最後に、ＩＣウエハＷを、ダイヤモンドソー等を用いて所定形状に加工することにより、フリップチップ型ＩＣが製作される。
【００４２】
そして得られたフリップチップ型ＩＣを回路基板上に実装する場合は、フリップチップ型ＩＣの半田バンプが回路基板上の対応する回路配線と対向するようにしてフリップチップ型ＩＣを回路基板上に載置させ、しかる後、半田バンプを高温で加熱・溶融させることによってフリップチップのバリアメタル層が回路基板上の回路配線に対して半田接合される。
【００４３】
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良が可能である。
【００４４】
例えば、上述の実施形態において、アライメントマーク５の面積をバリアメタル層３の面積よりも小さく設定しておけば、バリアメタル層３を位置合わせの基準とするよりもはるかに高精度の位置合わせが可能となる。更に、このとき、印刷マスクＭの貫通孔８の開口面積を開口７よりも小さく設定しておけば、貫通孔８より塗布される半田ペースト９’の量を減らすことができ、半田ペースト９’の無駄を少なくすることができる。
【００４５】
また上述の実施形態においては、印刷マスクとしてメタルシート６に複数の開口を設けた“メタルマスク”を用いるようにしたが、これに代えて、ポリイミド樹脂やポリエステル樹脂、ポリエチレン樹脂といった種々の樹脂材料からなるマスクであっても、本発明は適用可能である。
【００４６】
更に上述の実施形態においては、半田ペースト９’を用いて半田バンプ９ａを形成するようにしたが、これに代えて、銀ペースト等の他の導電ペーストを用いて銀バンプや他の導電バンプを形成するようにしても構わない。
【００４７】
また更に上述の実施形態においては、アライメントマーク５を半導体基板１のＩＣ非形成領域Ｂに設けるようにしたが、これに代えて、ＩＣ形成領域Ａに設けてもよく、この場合、ＩＣ形成領域Ａのうち、ダミーＩＣもしくはＴＥＧ（ｔｅｓｔｅｌｅｍｅｎｔ ｇｒｏｕｐ）ＩＣの形成領域に設けるようにしておけば、位置合わせの際にアライメントマークをバリアメタル層と錯誤するといったトラブルを有効に防止することができる上に、アライメントマーク上に塗布された半田ペースト９’がバリアメタル層上に塗布された半田ペーストと短絡を起こすことが有効に防止されるという利点がある。
【００４８】
更にまた上述の実施形態においては、バリアメタル層３をＺｎ、Ｎｉ，Ａｕの３層構造と成すようにしたが、これに代えて、バリアメタル層を２層構造にしても良く、この場合、例えばＮｉ，Ａｕを順次積層した構造が一例として考えられる。
【００４９】
また更に上述の実施形態においては、アライメントマーク５を四角形状に形成したが、これに代えて、アライメントマークを三角形状や円形状、十字形状等、種々の形状に形成してもよい。
【００５０】
【発明の効果】
本発明によれば、半導体基板の上面に複数のバリアメタル層を形成するとともに、該バリアメタル層の非形成領域にパッシベーション層を被着して成るＩＣウエハにおいて、半導体基板上に印刷マスク位置合わせ用のアライメントマークを設け、該アライメントマークを前記パッシベーション層で被覆したことから、バリアメタル層に対応する複数の開口と、前記アライメントマークに対応する貫通孔とを有した印刷マスクを、アライメントマーク上に貫通孔が位置するように配設した上、前記印刷マスクを用いてフラックスを含むペーストをＩＣウエハ上に印刷・塗布してバンプを形成した場合、アライメントマーク上に形成される不要なバンプが濡れ性の悪いパッシベーション層上に直に被着されるようになり、かかる不要なバンプのＩＣウエハに対する付着力を大幅に低下させることができる。従って、バンプ表面に付着したフラックスを洗浄する際に、アライメントマーク上の不要なバンプがフラックスと共に簡単に除去されることとなり、フリップチップ型ＩＣの製造工程を簡素化してフリップチップ型ＩＣの生産性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるＩＣウエハの平面図である。
【図２】図１に示すＩＣウエハのＸ−Ｘ線断面図である。
【図３】（ａ）〜（ｅ）は、図１に示すＩＣウエハを用いてフリップチップ型ＩＣを製造する方法を説明するための各工程の断面図である。
【符号の説明】
１・・・半導体基板
２・・・回路パターン
３・・・バリアメタル層
４・・・パッシベーション層
５・・・アライメントマーク
６・・・メタルシート
７・・・開口
８・・・貫通孔
９’・・・半田ペースト
９ａ，９ｂ・・・半田バンプ
Ｍ・・・印刷マスク
Ｗ・・・ＩＣウエハ
Ａ・・・ＩＣ形成領域
Ｂ・・・ＩＣ非形成領域
【発明の属する技術分野】
本発明は、印刷ペーストが塗布される複数のバリアメタル層を備えたＩＣウエハ及び、そのＩＣウエハを用いたフリップチップ型ＩＣの製造方法に関するものである。
【０００２】
【従来の技術】
従来より、回路配線を有した回路基板の上面に、ＩＣをフェースダウンボンディングすること、すなわち、ＩＣの集積回路が形成された面を回路基板と対向させた形でＩＣを回路基板上に実装することが行われている。
【０００３】
かかるフェースダウンボンディングに用いられるＩＣはフリップチップ型ＩＣと呼ばれ、その端子を回路基板上の回路配線に対して半田を介して接続させるようにしたものが一般的である。
【０００４】
このような従来のフリップチップ型ＩＣとしては、例えば図示しない絶縁膜が被着されたシリコン基板の上面に、Ａｌからなる回路パターンや図示しない半導体素子を被着させるとともに、該回路パターン上にＮｉ層及びＡｕ層からなる複数のバリアメタル層を、またバリアメタル層の非形成領域に窒化珪素等からなるパッシベーション層をそれぞれ被着させ、前記バリアメタル層上に略球状の半田バンプを形成した構造のものが知られておりかかるフリップチップ型ＩＣを回路基板上に実装する場合は、フリップチップ型ＩＣの半田バンプが回路基板上の対応する回路配線と対向するようにしてフリップチップ型ＩＣを回路基板上に載置させ、しかる後、半田バンプを高温で加熱・溶融させることによってフリップチップのバリアメタル層が回路基板上の回路配線に対して半田接合される。
【０００５】
そして上述のフリップチップ型ＩＣに設けられる半田バンプは、通常、次のような手法により形成される。すなわち、
ＳｉＯ２等の絶縁膜が被着された単結晶シリコン等からなる半導体基板の上面に回路パターンや図示しない半導体素子を形成するとともに、前記回路パターン上にバリアメタル層を、該バリアメタル層の非形成領域にパッシベーション層をそれぞれ形成したＩＣウエハと、前記バリアメタル層に対応する開口を有した印刷マスクとを準備し、
次に、前記印刷マスクを、その開口がＩＣウエハ上のバリアメタル層の真上に位置するようにＩＣウエハ上に配設し、
次に、印刷マスク上に半田ペーストを供給した後、該供給された半田ペーストを開口を介してバリアメタル層上に印刷・塗布し、
最後に、バリアメタル層上に塗布した半田ペーストをリフローすることによってバリアメタル層上に略球状の半田バンプが形成される。
【０００６】
このような手法により半田バンプをバリアメタル層上に正確に形成するためには、印刷マスクをＩＣウエハに対して高精度に位置合わせする必要があり、かかる位置合わせを容易ならしめるべく、ＩＣウエハ上に印刷マスク位置合わせ用のアライメントマークを設け、また印刷マスクに前記アライメントマークに対応する貫通孔を設けるとともに、これらアライメントマークと貫通孔とを基準にしてＩＣウエハと印刷マスクとの位置合わせを行うようにしている。
【０００７】
そして、前記アライメントマークは、回路パターンと同様の材料、すなわちＡｌ等の金属材料により形成されており、その表面を露出させることが一般的であった（特許文献１、２参照）。
【０００８】
【特許文献１】
特開２００２−２９０３４号公報
【特許文献２】
特開平９−３２３４０１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、印刷マスクとＩＣウエハとの位置合わせを、貫通孔とアライメントマークとを基準にして行った後、印刷マスク上に供給された半田ペーストをＩＣウエハ上に印刷・塗布する場合、バリアメタル層上のみならず、位置合わせに使用したアライメントマーク上にも貫通孔を介して半田ペーストが付着することとなり、ＩＣウエハ上に印刷・塗布した半田ペーストをリフローすると、バリアメタル層上に加えてアライメントマーク上にも不要な半田バンプされてしまう。このような不要な半田バンプが形成されるアライメントマークは比較的半田に対する密着力が強いＡｌ等の金属材料から成っているため、不要な半田バンプを除去するには、半田吸い取り装置等で個々に除去しなければならず、不要な半田バンプの数に応じて製造工程が複雑化することとなり、フリップチップ型ＩＣの生産性が大幅に低下するおそれがある。
【００１０】
本発明は上記欠点に鑑み案出されたものであり、その目的はＩＣウエハ上に形成される余分な半田バンプを簡単に除去することができるＩＣウエハ及びそれを用いたフリップチップ型ＩＣの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、半導体基板の上面に複数のバリアメタル層を形成するとともに、該バリアメタル層の非形成領域にパッシベーション層を被着して成るＩＣウエハにおいて、印刷マスク位置合わせ用のアライメントマークを半導体基板上に設け、該アライメントマークを前記パッシベーション層で被覆したことを特徴とするものである。
【００１２】
また本発明は、前記アライメントマークが２個以上設けられていることを特徴とするものである。
【００１３】
更に本発明は、前記アライメントマークはバリアメタル層よりも面積が小さいことを特徴とするものである。
【００１４】
また更に本発明は、前記半導体基板の上面がＩＣ形成領域とＩＣ非形成領域とに区分されており、該ＩＣ非形成領域に前記アライメントマークが形成されていることを特徴とするものである。
【００１５】
更にまた本発明は、上述のＩＣウエハ上に、前記複数のバリアメタル層に対応する複数の開口と、前記アライメントマークに対応する貫通孔とを有する印刷マスクを、アライメントマークと貫通孔との位置が略合致するように配設する工程１と、該工程１にて配設された印刷マスクの上面に、フラックスを含むペーストを供給するとともに、該供給されたペーストを開口及び貫通孔を介してバリアメタル層上及びアライメントマーク上に塗布する工程２と、該工程２で塗布されたペーストをリフローすることにより、バリアメタル層上及びアライメントマーク上にバンプを形成する工程３と、該工程３で得たバンプに付着したフラックスを洗浄することにより、アライメントマーク上のバンプを除去する工程４と、を備えたことを特徴とするものである。
【００１６】
本発明によれば、半導体基板の上面に複数のバリアメタル層を形成するとともに、該バリアメタル層の非形成領域にパッシベーション層を被着して成るＩＣウエハにおいて、半導体基板上に印刷マスク位置合わせ用のアライメントマークを設け、該アライメントマークを前記パッシベーション層で被覆したことから、バリアメタル層に対応する複数の開口と、前記アライメントマークに対応する貫通孔とを有した印刷マスクを、アライメントマーク上に貫通孔が位置するように配設した上、前記印刷マスクを用いてフラックスを含むペーストをＩＣウエハ上に印刷・塗布してバンプを形成した場合、アライメントマーク上に形成される不要なバンプが濡れ性の悪いパッシベーション層上に直に被着されるようになり、かかる不要なバンプのＩＣウエハに対する付着力を大幅に低下させることができる。従って、バンプ表面に付着したフラックスを洗浄する際に、アライメントマーク上の不要なバンプがフラックスと共に簡単に除去されることとなり、フリップチップ型ＩＣの製造工程を簡素化してフリップチップ型ＩＣの生産性を向上させることが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明を添付図面に基づいて詳細に説明する。
図１は本発明の一実施形態にかかるＩＣウエハの平面図、図２は図１に示すＩＣウエハのＸ−Ｘ線断面図であり、同図に示すＩＣウエハは、大略的に、半導体基板１の上面に、回路パターン２、バリアメタル層３、パッシベーション層４、アライメントマーク５等を設けた構造を有している。
【００１８】
前記半導体基板１は、表面にＳｉＯ２等の絶縁材料からなる絶縁膜１ａを有する単結晶シリコン等の単結晶半導体により略円形状に形成されており、その上面がＩＣ形成領域Ａ及びＩＣ非形成領域Ｂに区分されている。
【００１９】
前記半導体基板１は、その上面のＩＣ形成領域Ａに図示しない半導体素子や回路パターン２、バリアメタル層３、パッシベーション層４が、ＩＣ非形成領域Ｂにパッシベーション層４やアライメントマーク５等が取着され、これらを支持する支持母材として機能する。尚、このような半導体基板１は、上述の単結晶シリコンからなる場合、例えば、従来周知のチョコラルスキー法（引き上げ法）を採用することにより単結晶シリコンからなるインゴット（塊）を形成するとともに、これをダイヤモンドカッター等を用いて板状にスライスし、これを表面研磨することにより所定厚みの板体を得、しかる後、かかる板体に対して従来周知の熱酸化法などを採用して、板体表面を、該表面より所定の深さ領域（１．５μｍ〜４．５μｍ）まで酸化することにより製作される。
【００２０】
前記半導体基板１のＩＣ形成領域Ａに取着される回路パターン２は、ＡｌやＣｕ等の金属材料により所定パターンに形成されており、かかる回路パターン２は図示しない半導体素子に対して外部電源からの電力や電気信号などを供給するための給電配線として機能する。
【００２１】
このような回路パターン２は、従来周知の薄膜形成技術、具体的には、スパッタリング、フォトリソグラフィー技術、エッチング技術等を採用することにより、所定の厚み（０．５μｍ〜１．５μｍ）に形成される。
【００２２】
更に前記回路パターン２上に設けられるバリアメタル層３は、例えば、半導体基板１側より亜鉛（Ｚｎ）、ニッケル（Ｎｉ），金（Ａｕ）を順次積層させた３層構造を有しており、バリアメタル層全体の厚みが例えば０．５μｍ〜７．０μｍμｍに設定される。
【００２３】
前記バリアメタル層３は、本発明に係るＩＣウエハを加工して得られるフリップチップ型ＩＣを回路基板上に実装する際に、バリアメタル層３上に設けられる半田バンプが溶融した場合、該溶融した半田によって回路パターン２を形成するアルミニウム等に“食われ”が生じることを有効に防止する作用を為す。
【００２４】
このようなバリアメタル層３は、後述するパッシベーション層４の形成後に、パッシベーション層４の開口部、すなわち、パッシベーション層４の存在しない領域内に露出される回路パターン２上に、従来周知の無電解めっき等を採用し、Ｚｎ，Ｎｉ，Ａｕを順次被着させることによって全体が略円柱状をなすように形成される。
【００２５】
尚、前記バリアメタル層３を構成する３つの層のうち、最下層となるＺｎ層は、Ｎｉ層を従来周知の無電解めっき等により形成する際、その一部を置換反応させることによってＮｉ層を効率的に成長させるためのものであり、その厚みは０．０１μｍ〜０．０５μｍに設定され、中間層となるＮｉ層はバリアメタル層３に対する半田の濡れ性を良好になすためのものであり、その厚みは０．４７μｍ〜６．８５μｍに設定され、更に最上層となるＡｕ層はＮｉ層の酸化腐食を有効に防止するためのものであり、その厚みは０．０２μｍ〜０．１μｍに設定される。
【００２６】
一方、前記半導体基板１のＩＣ非形成領域Ｂに取着されるアライメントマーク５は、回路パターン２と同様の材料、例えばＡｌやＣｕ等の金属材料により例えば四角形状に形成されており、その数は２個以上に設定されている（本実施形態においては２個）。
【００２７】
かかるアライメントマーク５は、バリアメタル層３上に半田ペーストを印刷・塗布すべく、印刷マスクをＩＣウエハ上に配設する際、両者を高精度に位置合わせするための目印として機能する。
【００２８】
尚、前記アライメントマーク５は、上述の回路パターン２と同様の方法、すなわち、スパッタリング、フォトリソグラフィー技術、エッチング技術等の薄膜形成技術を採用することにより、回路パターン２と同時に０．５μｍ〜１．５μｍの厚みに形成される。
【００２９】
そして、上述した半導体基板１の上面には、バリアメタル層３の非形成領域にパッシベーション層４が被着されており、該パッシベーション層４で回路パターン２やアライメントマーク５が共通に被覆されている。
【００３０】
前記パッシベーション層４は、窒化珪素（Ｓｉ３Ｎ４）や酸化珪素（ＳｉＯ２）等の封止性に優れた電気絶縁材料により形成されており、先に述べた半導体素子や回路パターン２、アライメントマーク５を大気と良好に遮断することで、これらが大気中に含まれている水分等の接触により腐食されるのを有効に防止する作用を為すとともに、アライメントマーク５に対して直に半田ペーストが付着することを防止する作用を為す。
【００３１】
このようなパッシベーション層４は、従来周知の薄膜形成技術、例えば、ＣＶＤ法やスパッタリング法等を採用して、上述の電気絶縁材料を回路パターン２等が設けられている半導体基板１上に０．５μｍ〜１．５μｍの厚みに形成し、しかる後、これを従来周知のフォトリソグラフィー及びエッチング技術等によって所定パターンに加工すること、すなわち、バリアメタル層３の形成箇所に開口部を設けることにより形成される。
【００３２】
次に上述したＩＣウエハを用いてフリップチップ型ＩＣを製造する方法について図３を用いて詳細に説明する。図３は図１のＩＣウエハを用いてフリップチップ型ＩＣを製造する方法を説明するための各工程の断面図であり、６はメタルシート、７は開口、８は貫通孔、９’はペーストとしての半田ペースト、９ａ，９ｂはバンプとしての半田バンプである。
まず、上述したＩＣウエハＷと印刷マスクＭとを準備する（図３（ａ））。
【００３３】
前記印刷マスクＭは、アルミニウム合金、あるいはＮｉ合金等の金属材料により板状に形成されたメタルシート６に、前記バリアメタル層３に対応した開口７と、前記アライメントマーク５に対応した貫通孔８とを穿設した構造を有しており、かかる印刷マスクＭは、Ｎｉ合金からなる場合、例えば従来周知のアディティブ法を採用することにより製作される。
次に、前記印刷マスクＭの直下にＩＣウエハＷを配設する（図３（ｂ））。
【００３４】
前記印刷マスクＭの直下にＩＣウエハＷを配設するには、例えば、印刷マスクＭを配設したスクリーン印刷機のステージにＩＣウエハＷを載置・固定させるとともに、そのアライメントマーク５の真上に貫通孔８が位置するようにＩＣウエハＷを位置合わせすることによって行われ、これによって印刷マスクＭとＩＣウエハＷとが高精度に位置合わせされ、印刷マスクＭの開口７がＩＣウエハＷのバリアメタル層３の真上に位置するようになる。
【００３５】
尚、前記アライメントマーク５は、先に述べたように、半導体基板１のＩＣ非形成領域Ｂに設けられていることから、印刷マスクＭとＩＣウエハＷとの位置合わせの際にアライメントマーク５を認識し易くなり、アライメントマーク５をバリアメタル層３と錯誤するといったトラブルを有効に防止することができる。
【００３６】
またアライメントマーク５は、バリアメタル層３と異なる平面視形状を有していることから、位置合わせの際にアライメントマーク５が更に認識し易くなり、これによってもアライメントマーク５をバリアメタル層３と錯誤するといったトラブルを有効に防止することができる。
（３）次に、半田ペースト９’を準備し、該半田ペースト９’を印刷マスクＭ上に供給する。
【００３７】
前記半田ペースト９’としては、多数の半田粒子にロジン系フラックスを添加・混合して所定の粘度に調整したものが好適に用いられる。
（４）次に、印刷マスクＭ上の半田ペースト９’を、スキージをＩＣマスクＭ側に押圧しつつ所定の方向に移動させることにより、半田ペースト９’を印刷マスクＭの開口７及び貫通孔８を介してバリアメタル層３上及びアライメントマーク５上に印刷・塗布する（図３（ｃ））。
【００３８】
このとき、先に述べたように、アライメントマーク５はＩＣ非形成領域Ｂに設けられているため、アライメントマーク上に塗布された半田ペースト９’とバリアメタル層上に塗布された半田ペーストとは十分に離間することとなり、それ故、両者が接触して短絡することを有効に防止できるという利点がある。
（５）次に、塗布された半田ペースト９’をリフローすることによって半田ペースト９’中に含まれている半田粒子を溶融させて半田粒子同士を相互に結合させ、これをそのまま冷却することによってバリアメタル層３上及びアライメントマーク５上に半田バンプ９ａ，９ｂを形成する（図３（ｄ））。
【００３９】
このとき、バリアメタル層３上の半田バンプ９ａは、バリアメタル層３を構成するＮｉ層の作用によりバリアメタル層３に対して強固に被着されるものの、アライメントマーク５上の不要な半田バンプ９ｂは、半田の濡れ性が悪いパッシベーション層４を介してアライメントマーク５上に形成されていることから、半田バンプ９ｂのパッシベーション層４に対する付着力を大幅に低下させることができる。従って、アライメントマーク５上の半田バンプ９ｂは、半田バンプ自体に付着した図示しないフラックスの作用によってＩＣウエハＷに極弱い強度で被着された状態にある。
【００４０】
尚、半田ペースト９’のリフローは、例えば２３０℃〜２６０℃の温度で行われる。
（６）次に、半田バンプ９ａ，９ｂに付着したフラックスを洗浄することにより、アラインントマーク５上の半田バンプ９ｂを除去する（図３（ｅ））。
【００４１】
かかるフラックスの洗浄は、準水系の溶剤にＩＣウエハを浸漬させた状態で上下に揺動させることによって行われ、これによってバンプに付着したフラックス残渣が洗い落とされる。それ故、フラックスの作用でアライメントマーク５上に被着されていた不要な半田バンプ９ｂは、フラックス洗浄によって、パッシベーション層４に対する付着力が大幅に低下し、アライメントマーク５上から除去されることとなる。それ故、不要な半田バンプ９ｂを半導体吸い取り装置等で個別に除去する手間を省き、フリップチップ型ＩＣの製造工程を簡素化することができ、フリップチップ型ＩＣの生産性を向上させることが可能となる。
（７）最後に、ＩＣウエハＷを、ダイヤモンドソー等を用いて所定形状に加工することにより、フリップチップ型ＩＣが製作される。
【００４２】
そして得られたフリップチップ型ＩＣを回路基板上に実装する場合は、フリップチップ型ＩＣの半田バンプが回路基板上の対応する回路配線と対向するようにしてフリップチップ型ＩＣを回路基板上に載置させ、しかる後、半田バンプを高温で加熱・溶融させることによってフリップチップのバリアメタル層が回路基板上の回路配線に対して半田接合される。
【００４３】
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良が可能である。
【００４４】
例えば、上述の実施形態において、アライメントマーク５の面積をバリアメタル層３の面積よりも小さく設定しておけば、バリアメタル層３を位置合わせの基準とするよりもはるかに高精度の位置合わせが可能となる。更に、このとき、印刷マスクＭの貫通孔８の開口面積を開口７よりも小さく設定しておけば、貫通孔８より塗布される半田ペースト９’の量を減らすことができ、半田ペースト９’の無駄を少なくすることができる。
【００４５】
また上述の実施形態においては、印刷マスクとしてメタルシート６に複数の開口を設けた“メタルマスク”を用いるようにしたが、これに代えて、ポリイミド樹脂やポリエステル樹脂、ポリエチレン樹脂といった種々の樹脂材料からなるマスクであっても、本発明は適用可能である。
【００４６】
更に上述の実施形態においては、半田ペースト９’を用いて半田バンプ９ａを形成するようにしたが、これに代えて、銀ペースト等の他の導電ペーストを用いて銀バンプや他の導電バンプを形成するようにしても構わない。
【００４７】
また更に上述の実施形態においては、アライメントマーク５を半導体基板１のＩＣ非形成領域Ｂに設けるようにしたが、これに代えて、ＩＣ形成領域Ａに設けてもよく、この場合、ＩＣ形成領域Ａのうち、ダミーＩＣもしくはＴＥＧ（ｔｅｓｔｅｌｅｍｅｎｔ ｇｒｏｕｐ）ＩＣの形成領域に設けるようにしておけば、位置合わせの際にアライメントマークをバリアメタル層と錯誤するといったトラブルを有効に防止することができる上に、アライメントマーク上に塗布された半田ペースト９’がバリアメタル層上に塗布された半田ペーストと短絡を起こすことが有効に防止されるという利点がある。
【００４８】
更にまた上述の実施形態においては、バリアメタル層３をＺｎ、Ｎｉ，Ａｕの３層構造と成すようにしたが、これに代えて、バリアメタル層を２層構造にしても良く、この場合、例えばＮｉ，Ａｕを順次積層した構造が一例として考えられる。
【００４９】
また更に上述の実施形態においては、アライメントマーク５を四角形状に形成したが、これに代えて、アライメントマークを三角形状や円形状、十字形状等、種々の形状に形成してもよい。
【００５０】
【発明の効果】
本発明によれば、半導体基板の上面に複数のバリアメタル層を形成するとともに、該バリアメタル層の非形成領域にパッシベーション層を被着して成るＩＣウエハにおいて、半導体基板上に印刷マスク位置合わせ用のアライメントマークを設け、該アライメントマークを前記パッシベーション層で被覆したことから、バリアメタル層に対応する複数の開口と、前記アライメントマークに対応する貫通孔とを有した印刷マスクを、アライメントマーク上に貫通孔が位置するように配設した上、前記印刷マスクを用いてフラックスを含むペーストをＩＣウエハ上に印刷・塗布してバンプを形成した場合、アライメントマーク上に形成される不要なバンプが濡れ性の悪いパッシベーション層上に直に被着されるようになり、かかる不要なバンプのＩＣウエハに対する付着力を大幅に低下させることができる。従って、バンプ表面に付着したフラックスを洗浄する際に、アライメントマーク上の不要なバンプがフラックスと共に簡単に除去されることとなり、フリップチップ型ＩＣの製造工程を簡素化してフリップチップ型ＩＣの生産性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるＩＣウエハの平面図である。
【図２】図１に示すＩＣウエハのＸ−Ｘ線断面図である。
【図３】（ａ）〜（ｅ）は、図１に示すＩＣウエハを用いてフリップチップ型ＩＣを製造する方法を説明するための各工程の断面図である。
【符号の説明】
１・・・半導体基板
２・・・回路パターン
３・・・バリアメタル層
４・・・パッシベーション層
５・・・アライメントマーク
６・・・メタルシート
７・・・開口
８・・・貫通孔
９’・・・半田ペースト
９ａ，９ｂ・・・半田バンプ
Ｍ・・・印刷マスク
Ｗ・・・ＩＣウエハ
Ａ・・・ＩＣ形成領域
Ｂ・・・ＩＣ非形成領域
Claims (5)
- 半導体基板の上面に複数のバリアメタル層を形成するとともに、該バリアメタル層の非形成領域にパッシベーション層を被着して成るＩＣウエハにおいて、印刷マスク位置合わせ用のアライメントマークを半導体基板上に設け、該アライメントマークを前記パッシベーション層で被覆したことを特徴とするＩＣウエハ。
- 前記アライメントマークが２個以上設けられていることを特徴とする請求項１に記載のＩＣウエハ。
- 前記アライメントマークはバリアメタル層よりも面積が小さいことを特徴とする請求項１または請求項２に記載のＩＣウエハ。
- 前記半導体基板の上面がＩＣ形成領域とＩＣ非形成領域とに区分されており、該ＩＣ非形成領域に前記アライメントマークが形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載のＩＣウエハ。
- 請求項１乃至請求項４のいずれかに記載のＩＣウエハ上に、前記複数のバリアメタル層に対応する複数の開口と、前記アライメントマークに対応する貫通孔とを有する印刷マスクを、アライメントマークと貫通孔との位置が略合致するように配設する工程１と、
該工程１にて配設された印刷マスクの上面に、フラックスを含むペーストを供給するとともに、該供給されたペーストを開口及び貫通孔を介してバリアメタル層上及びアライメントマーク上に塗布する工程２と、
該工程２で塗布されたペーストをリフローすることにより、バリアメタル層上及びアライメントマーク上にバンプを形成する工程３と、
該工程３で得たバンプに付着したフラックスを洗浄することにより、アライメントマーク上のバンプを除去する工程４と、を備えたことを特徴とするフリップチップ型ＩＣの製造方法。
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