JP2004235345A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】Ｎ型ＭＯＳトランジスタの性能を維持しながら、Ｐ型ＭＯＳトランジスタにおける高移動度を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】Ｎ−ウェル３ｎ及びＰ−ウェル３ｐの表面に犠牲絶縁膜５を形成した後、ウェットエッチングにより、犠牲絶縁膜５をＮ型領域２ｎ内にのみ残存させる。続いて、Ｎ−ウェル３ｎ上にのみＳｉＧｅ層を選択エピタキシャル成長させる。この結果、Ｎ−ウェル３ｎの格子定数とＳｉＧｅ層の格子定数との相違から、歪ＳｉＧｅ層６が形成される。その後、犠牲絶縁膜５を除去し、Ｐ−ウェル３ｐ上及び歪ＳｉＧｅ層６上にシリコン層７を選択エピタキシャル成長させる。次に、シリコン層７を酸化するか、又は窒化することにより、ゲート絶縁膜８を形成する。次いで、全面に導電体膜を形成した後、レジストマスクを用いたエッチングを行うことにより、導電体膜からゲート電極９を形成する。
【選択図】 図５
【解決手段】Ｎ−ウェル３ｎ及びＰ−ウェル３ｐの表面に犠牲絶縁膜５を形成した後、ウェットエッチングにより、犠牲絶縁膜５をＮ型領域２ｎ内にのみ残存させる。続いて、Ｎ−ウェル３ｎ上にのみＳｉＧｅ層を選択エピタキシャル成長させる。この結果、Ｎ−ウェル３ｎの格子定数とＳｉＧｅ層の格子定数との相違から、歪ＳｉＧｅ層６が形成される。その後、犠牲絶縁膜５を除去し、Ｐ−ウェル３ｐ上及び歪ＳｉＧｅ層６上にシリコン層７を選択エピタキシャル成長させる。次に、シリコン層７を酸化するか、又は窒化することにより、ゲート絶縁膜８を形成する。次いで、全面に導電体膜を形成した後、レジストマスクを用いたエッチングを行うことにより、導電体膜からゲート電極９を形成する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、歪チャネルトランジスタに好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
最近の高速大容量データ通信、高性能携帯情報端末等の発展には目を見張るものがある。この結果、ＬＳＩ等の半導体デバイスの高速化、低消費電力化、更にはこれらデバイスを構成するＣＭＯＳトランジスタの高速化が、市場から強く望まれている。これまで、ＣＭＯＳトランジスタの高速化は、加工サイズの微細化、特にゲートサイズの微細化により達成されてきた。
【０００３】
しかし、微細化の寸法は、すでに０．１μｍ世代まで至っており、微細加工に限界が見え始めている。このため、微細化に頼らない高速化技術も要求されており、高移動度チャネルトランジスタとよばれるトランジスタが提案されている。このトランジスタでは、従来のＳｉ半導体層よりも移動度の速い半導体層が、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの双方のチャネルの部分に採用されており、微細化に頼らずに高速化が達成される。また、この技術では、チャネルを除く領域については、それまでの技術及び装置を用いて形成できる。このため、開発期間が短くて済み、新たなプロセス設備が必要な部分は極僅かであり、新規な設備投資も少なくて済むと考えられている。
【０００４】
【非特許文献１】
イー・キア エオ（Ｙｅｅ−Ｃｈｉａ Ｙｅｏ）、他７名、「歪エピタキシャルシリコン−ゲルマニウムを用いたサブ１００ｎｍＣＭＯＳＦＥＴにおけるエンハンスメント動作」、インターナショナル・エレクトロン・デバイシーズ・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）予稿集、ｐ．７５３−７５６、２０００年
【０００５】
【発明が解決しようとする課題】
しかしながら、歪ＳｉＧｅトランジスタの効果は、Ｐ型ＭＯＳトランジスタでのみ得られ、Ｎ型ＭＯＳトランジスタでは、何らの効果も得られない。また、場合によっては、Ｎ型ＭＯＳトランジスタの性能が低下する場合もある。
【０００６】
本発明は、かかる問題点に鑑みてなされたものであって、Ｎ型ＭＯＳトランジスタの性能を維持しながら、Ｐ型ＭＯＳトランジスタにおける高移動度を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００８】
本発明に係る半導体装置は、半導体基板等の半導体層と、前記半導体層の表面に形成されたＮ型トランジスタ及びＰ型トランジスタと、を有するＣＭＯＳトランジスタを対象とする。そして、前記Ｎ型トランジスタは、前記半導体層上に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極と、を有する。また、前記Ｐ型トランジスタは、前記半導体層上に形成されたＳｉＧｅ層と、前記ＳｉＧｅ層上に形成された第２のゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有する。
【０００９】
また、本発明に係る半導体装置の製造方法では、先ず、半導体層の表面にＰ型ウェル及びＮ型ウェルを形成した後、前記Ｎ型ウェル上にＳｉＧｅ層を形成する。次に、前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上であって、Ｐ型ウェル及びＮ型ウェルの上方に、夫々ゲート電極を形成する。
【００１０】
本発明においては、ＳｉＧｅ層がＰ型トランジスタにのみ設けられているため、Ｎ型ＭＯＳトランジスタの性能が維持されると共に、Ｐ型ＭＯＳトランジスタにおける高移動度が得られる。また、ゲート絶縁膜が、Ｎ型トランジスタでは、Ｐ型ウェル上に形成され、Ｐ型トランジスタでは、ＳｉＧｅ層上に形成される。このため、両トランジスタ間におけるゲート絶縁膜の表面の高さの相違は、ＳｉＧｅ層の厚さの分のみとなる。このため、このような高さの相違を原因とする不具合の発生を抑制することが可能である。なお、Ｎ型トランジスタ及びＰ型トランジスタの双方にバッファ層を設けてもよく、この場合でも、ゲート絶縁膜の表面の高さの相違は、ＳｉＧｅ層の厚さの分のみとなる。
【００１１】
【発明の実施の形態】
（参考例）
先ず、本発明に至る経緯で創作された参考例に係るＣＭＯＳ歪ＳｉＧｅトランジスタについて説明する。
【００１２】
本願発明者は、前記課題を解決すべく鋭意研究を重ねた結果、歪ＳｉＧｅチャネルをＰ型ＭＯＳトランジスタにのみ設け、Ｎ型ＭＯＳトランジスタのチャネルを、それまでと同様のＳｉチャネルとすることにより、Ｐ型ＭＯＳトランジスタで歪ＳｉＧｅチャネルによる高移動度の効果を享受しながら、Ｎ型ＭＯＳトランジスタにおける歪ＳｉＧｅチャネルによる移動度が劣化するという欠点を回避できることを見出した。
【００１３】
ここで、このような構造のＣＭＯＳ歪ＳｉＧｅトランジスタを製造する方法について説明する。図１乃至図２は、参考例に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。また、図３（ａ）及び（ｂ）は、夫々図２（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図であり、図４（ａ）及び（ｂ）は、夫々図２（ｃ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【００１４】
先ず、図１（ａ）に示すように、シリコン基板１に、Ｐ型ＭＯＳトランジスタが形成されるＰ型領域２ｐ及びＮ型ＭＯＳトランジスタが形成されるＮ型領域２ｎを区画し、シリコン基板１の表面にＮ−ウェル３ｎ及びＰ−ウェル３ｐを形成する。このとき、シリコン基板１には、低濃度のＮ型不純物が導入されており、Ｐ型領域２ｐには、Ｎ−ウェル３ｎを形成し、Ｎ型領域２ｎには、Ｐ−ウェル３ｐを形成する。次に、Ｐ型領域２ｐ及びＮ型領域２ｎ等を区画する素子分離領域４を、例えばＳＴＩによりシリコン基板１の表面に形成する。
【００１５】
次いで、Ｎ−ウェル３ｎ及びＰ−ウェル３ｐの表面に犠牲絶縁膜５を形成した後、レジストマスク（図示せず）を用いたＨＦ系のウェットエッチングを行うことにより、犠牲絶縁膜５をＮ型領域２ｎ内にのみ残存させる。続いて、Ｎ−ウェル３ｎ上にのみＳｉＧｅ層を選択エピタキシャル成長させる。このＳｉＧｅ層の厚さは、例えば３０ｎｍである。この結果、Ｎ−ウェル３ｎの格子定数とＳｉＧｅ層の格子定数との相違から、歪ＳｉＧｅ層６が形成される。
【００１６】
その後、図１（ｂ）に示すように、犠牲絶縁膜５を残したまま、歪ＳｉＧｅ層６上に、キャップ層としてシリコン層７を選択エピタキシャル成長させる。このシリコン層７の厚さは、例えば３０ｎｍである。
【００１７】
次に、犠牲絶縁膜５を除去し、Ｐ−ウェル３ｐの表面及びシリコン層７を酸化するか、又は窒化することにより、図１（ｃ）に示すように、ゲート絶縁膜８を形成する。
【００１８】
次いで、全面に導電体膜を形成した後、レジストマスク（図示せず）を用いたエッチングを行うことにより、図１（ｄ）に示すように、導電体膜からゲート電極９を形成する。続いて、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９にＮ型不純物が導入されると共に、Ｐ−ウェル３ｐの表面にＮ−エクステンション領域１０ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９にＰ型不純物が導入されると共に、歪ＳｉＧｅ層６にＰ−エクステンション領域１０ｐが形成される。
【００１９】
その後、図２（ａ）に示すように、ゲート電極９の側壁に、シリコン酸化膜からなるサイドウォール１１を形成する。次に、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。このとき、Ｎ−エクステンション領域１０ｎ又はＰ−エクステンション領域１０ｐを形成する際よりも高い濃度でイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９に更にＮ型不純物が導入されると共に、Ｐ−ウェル３ｐの表面（Ｎ−エクステンション領域１０ｎ）にＮ＋ソース・ドレイン領域１２ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９に更にＰ型不純物が導入されると共に、Ｎ−ウェル３ｎの表面及び歪ＳｉＧｅ層６（Ｐ−エクステンション領域１０ｐ）に、Ｐ＋ソース・ドレイン領域１２ｐが形成される。
【００２０】
次いで、図２（ｂ）及び図３に示すように、全面に層間絶縁膜１３を形成し、これをＣＭＰ（化学機械的研磨）により平坦化する。続いて、層間絶縁膜１３に、Ｎ＋ソース・ドレイン領域１２ｎ、Ｐ＋ソース・ドレイン領域１２ｐ及びゲート電極９まで到達する開口部を形成する。その後、これらの開口部内に、例えばＴｉ膜及びＴｉＮ膜の積層膜からなるバリアメタル膜１４を形成し、更に、開口部内にＷ膜１５を埋め込むことにより、プラグを形成する。
【００２１】
次に、図２（ｃ）及び図４に示すように、Ｗ膜１５に接するバリアメタル膜１６及び配線１７を層間絶縁膜１３上に形成する。そして、必要に応じて更に多層配線等を形成することにより、ＣＭＯＳ歪ＳｉＧｅトランジスタを完成させる。
【００２２】
このようにして製造されたＣＭＯＳ歪ＳｉＧｅトランジスタにおいては、Ｎ型領域２ｎ内に形成されたＮ型ＭＯＳトランジスタのチャネルは、不純物が導入されたＳｉから構成されている。このため、Ｐ型ＭＯＳトランジスタにおいて高移動度を確保しながら、Ｎ型ＭＯＳトランジスタにおける移動度の低下を回避することができる。
【００２３】
しかし、上記のＣＭＯＳ歪ＳｉＧｅトランジスタでは、歪ＳｉＧｅ層８及びシリコン層７の分だけ（約６０ｎｍ）、Ｐ型ＭＯＳトランジスタのゲート絶縁膜８の底面の高さがＮ型ＭＯＳトランジスタのそれよりも高くなっている。このような高さの相違が存在すると、ゲート電極９の材料である導電体膜をエッチングしたとき後に、ゲート電極９の側方にサイドウォールが形成されてしまい、この結果、電気ショートが発生したり、歩留まりが低下したりする。また、Ｐ型領域２ｐでは、図３（ｂ）及び図１４に示すように、界面準位の最も小さい（１００）面以外の面も、ゲート絶縁膜８を介してゲート電極９と対向することになる。この結果、全体として界面準位が高くなってしまい、トランジスタ性能が劣化するという問題もある。
【００２４】
なお、キャップ層としてのシリコン層７は、ゲート絶縁膜８の材料であると共に、その下に形成されているＳｉＧｅ層６の表面を製造過程における化学薬品処理及び酸化性熱処理等から保護する作用を有しており、重要な役割を担っている。
【００２５】
また、素子分離領域４の表面とゲート絶縁膜８の表面との間の高さの相違自体は、素子分離領域４の表面を予め高めに設定しておくことにより、回避することは可能であるが、ＣＭＯＳトランジスタでは、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタが並行して形成されるので、Ｎ型ＭＯＳトランジスタの高さが低くなりすぎて、窪んでしまうことになる。このため、素子分離領域４の表面との段差をＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタに分散させることはできても、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの間の段差を緩和することはできない。
【００２６】
そこで、本願発明者が、更に鋭意検討を重ねた結果、下記のような本発明の実施形態に想到した。以下、本発明の実施形態に係る半導体装置（ＣＭＯＳ歪ＳｉＧｅトランジスタ）及びその製造方法について添付の図面を参照して具体的に説明する。
【００２７】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、歪ＳｉＧｅトランジスタの構造については、その製造方法と共に説明する。図５乃至図６は、本発明の第１の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。また、図７（ａ）及び（ｂ）は、夫々図６（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図であり、図８（ａ）及び（ｂ）は、夫々図６（ｃ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【００２８】
本実施形態においては、先ず、図５（ａ）に示すように、半導体基板、例えばシリコン基板（半導体層）１に、Ｐ型ＭＯＳトランジスタが形成されるＰ型領域２ｐ及びＮ型ＭＯＳトランジスタが形成されるＮ型領域２ｎを区画し、シリコン基板１の表面にＮ−ウェル３ｎ及びＰ−ウェル３ｐを形成する。このとき、シリコン基板１には、低濃度のＮ型不純物が導入されており、Ｐ型領域２ｐには、Ｎ−ウェル３ｎを形成し、Ｎ型領域２ｎには、Ｐ−ウェル３ｐを形成する。次に、Ｐ型領域２ｐ及びＮ型領域２ｎ等を区画する素子分離領域４を、例えばＳＴＩによりシリコン基板１の表面に形成する。
【００２９】
次いで、Ｎ−ウェル３ｎ及びＰ−ウェル３ｐの表面に犠牲絶縁膜５を形成した後、レジストマスク（図示せず）を用いたＨＦ系のウェットエッチングを行うことにより、犠牲絶縁膜５をＮ型領域２ｎ内にのみ残存させる。続いて、Ｎ−ウェル３ｎ上にのみＳｉＧｅ層を選択エピタキシャル成長させる。この結果、Ｎ−ウェル３ｎの格子定数とＳｉＧｅ層の格子定数との相違から、歪ＳｉＧｅ層６が形成される。
【００３０】
その後、図５（ｂ）に示すように、犠牲絶縁膜５を除去し、Ｐ−ウェル３ｐ上及び歪ＳｉＧｅ層６上に、キャップ層としてシリコン層７を選択エピタキシャル成長させる。
【００３１】
次に、シリコン層７を酸化するか、又は窒化することにより、図５（ｃ）に示すように、ゲート絶縁膜８を形成する。このとき、シリコン層７を全てゲート絶縁膜８に変化させる必要はなく、一部（厚さ方向における下部）にシリコン層７が残存していてもよい。なお、シリコン層７の形成及び酸化又は窒化を行わずに、例えば高誘電率絶縁膜をＣＶＤ法等により堆積することによってゲート絶縁膜８を形成してもよい。また、この場合、キャップシリコン層７は省略してもよい。
【００３２】
次いで、全面に導電体膜を形成した後、レジストマスク（図示せず）を用いたエッチングを行うことにより、図５（ｄ）に示すように、導電体膜からゲート電極９を形成する。続いて、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９にＮ型不純物が導入されると共に、Ｐ−ウェル３ｐの表面にＮ−エクステンション領域１０ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９にＰ型不純物が導入されると共に、歪ＳｉＧｅ層６にＰ−エクステンション領域１０ｐが形成される。
【００３３】
その後、図６（ａ）に示すように、ゲート電極９の側壁に、シリコン酸化膜からなるサイドウォール１１を形成する。次に、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。このとき、Ｎ−エクステンション領域１０ｎ又はＰ−エクステンション領域１０ｐを形成する際よりも高い濃度でイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９に更にＮ型不純物が導入されると共に、Ｐ−ウェル３ｐの表面（Ｎ−エクステンション領域１０ｎ）にＮ＋ソース・ドレイン領域１２ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９に更にＰ型不純物が導入されると共に、Ｎ−ウェル３ｎの表面及び歪ＳｉＧｅ層６（Ｐ−エクステンション領域１０ｐ）に、Ｐ＋ソース・ドレイン領域１２ｐが形成される。
【００３４】
必要に応じて、その後に、Ｎ＋ソース・ドレイン領域１２ｎ、Ｐ＋ソース・ドレイン領域１２ｐ及びゲート電極９の上面のシリサイド化を行ってもよい。このとき、シリサイド層は自己整合的に形成されるため、このプロセスはセルフアラインシリサイド又はサリサイドとよばれることもある。
【００３５】
次いで、図６（ｂ）及び図７に示すように、全面に層間絶縁膜１３を形成し、これをＣＭＰ（化学機械的研磨）により平坦化する。続いて、層間絶縁膜１３に、Ｎ＋ソース・ドレイン領域１２ｎ、Ｐ＋ソース・ドレイン領域１２ｐ及びゲート電極９まで到達する開口部を形成する。その後、これらの開口部内に、例えばＴｉ膜及びＴｉＮ膜の積層膜からなるバリアメタル膜１４を形成し、更に、開口部内にＷ膜１５を埋め込むことにより、プラグを形成する。
【００３６】
次に、図６（ｃ）及び図８に示すように、Ｗ膜１５に接するバリアメタル膜１６及び配線１７を層間絶縁膜１３上に形成する。配線１７は、例えばＡｌ配線又はＣｕ配線であるが、これらには限定されない。そして、必要に応じて更に多層配線等を形成することにより、ＣＭＯＳ歪ＳｉＧｅトランジスタを完成させる。
【００３７】
このようにして製造されたＣＭＯＳ歪ＳｉＧｅトランジスタにおいては、Ｐ型トランジスタとＮ型トランジスタとの間のゲート絶縁膜の表面の高さの相違は、歪ＳｉＧｅ層６の分のみである。このため、この高さの相違を原因として生じる電気ショート及びトランジスタ性能の劣化等の不具合が抑制される。また、従来の製造方法及び上記の参考例と比較したときの工程数の増加も小さい。
【００３８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。但し、ここでも、便宜上、歪ＳｉＧｅトランジスタの構造については、その製造方法と共に説明する。図９乃至図１１は、本発明の第２の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。また、図１２（ａ）及び（ｂ）は、夫々図１１（ａ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図であり、図１３（ａ）及び（ｂ）は、夫々図１１（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【００３９】
本実施形態においては、先ず、図９（ａ）に示すように、半導体基板、例えばシリコン基板（半導体層）１に、Ｐ型ＭＯＳトランジスタが形成されるＰ型領域２ｐ及びＮ型ＭＯＳトランジスタが形成されるＮ型領域２ｎを区画し、第１の実施形態と同様に、シリコン基板１の表面にＮ−ウェル３ｎ及びＰ−ウェル３ｐを形成する。このとき、シリコン基板１には、低濃度のＮ型不純物が導入されており、Ｐ型領域２ｐには、Ｎ−ウェル３ｎを形成し、Ｎ型領域２ｎには、Ｐ−ウェル３ｐを形成する。次に、Ｐ型領域２ｐ及びＮ型領域２ｎ等を区画する素子分離領域４を、例えばＳＴＩによりシリコン基板１の表面に形成する。
【００４０】
次いで、Ｎ−ウェル３ｎ及びＰ−ウェル３ｐ上に、エピタキシャル成長により、シリコンバッファ層２１を形成する。
【００４１】
次に、図９（ｂ）に示すように、Ｎ−ウェル３ｎ及びＰ−ウェル３ｐの表面に犠牲絶縁膜５を形成した後、レジストマスク（図示せず）を用いたＨＦ系のウェットエッチングを行うことにより、犠牲絶縁膜５をＮ型領域２ｎ内にのみ残存させる。続いて、Ｐ型領域２ｐ内のシリコンバッファ層２１上にのみＳｉＧｅ層を選択エピタキシャル成長させる。この結果、シリコンバッファ層２１の格子定数とＳｉＧｅ層の格子定数との相違から、歪ＳｉＧｅ層６が形成される。本実施形態においては、歪ＳｉＧｅ層６が、Ｎ−ウェル３ｎ上ではなく、シリコンバッファ層２１上に形成されるため、第１の実施形態と比較すると、歪ＳｉＧｅ層６の結晶性が良好なものとなる。
【００４２】
その後、図９（ｃ）に示すように、犠牲絶縁膜５を除去し、歪ＳｉＧｅ層６上及びＮ型領域２ｎ内のシリコンバッファ層２１上に、キャップ層としてシリコン層７を選択エピタキシャル成長させる。
【００４３】
次に、シリコン層７を酸化するか、又は窒化することにより、図１０（ａ）に示すように、ゲート絶縁膜８を形成する。このとき、シリコン層７を全てゲート絶縁膜８に変化させる必要はなく、一部（厚さ方向における下部）にシリコン層７が残存していてもよい。なお、シリコン層７の形成及び酸化又は窒化を行わずに、例えば高誘電率絶縁膜をＣＶＤ法等により堆積することによってゲート絶縁膜８を形成してもよい。また、この場合、キャップシリコン層７は省略してもよい。
【００４４】
次いで、全面に導電体膜を形成した後、レジストマスク（図示せず）を用いたエッチングを行うことにより、図１０（ｂ）に示すように、導電体膜からゲート電極９を形成する。続いて、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９にＮ型不純物が導入されると共に、シリコンバッファ層２１にＮ−エクステンション領域１０ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９にＰ型不純物が導入されると共に、歪ＳｉＧｅ層６にＰ−エクステンション領域１０ｐが形成される。
【００４５】
その後、図１０（ｃ）に示すように、ゲート電極９の側壁に、シリコン酸化膜からなるサイドウォール１１を形成する。次に、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。このとき、Ｎ−エクステンション領域１０ｎ又はＰ−エクステンション領域１０ｐを形成する際よりも高い濃度でイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９に更にＮ型不純物が導入されると共に、シリコンバッファ層２１（Ｎ−エクステンション領域１０ｎ）及びＰ−ウェル３ｐの表面にＮ＋ソース・ドレイン領域１２ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９に更にＰ型不純物が導入されると共に、シリコンバッファ層２１及び歪ＳｉＧｅ層６（Ｐ−エクステンション領域１０ｐ）に、Ｐ＋ソース・ドレイン領域１２ｐが形成される。
【００４６】
必要に応じて、その後に、Ｎ＋ソース・ドレイン領域１２ｎ、Ｐ＋ソース・ドレイン領域１２ｐ及びゲート電極９の上面のシリサイド化を行ってもよい。
【００４７】
その後は、図１１、図１２及び図１３に示すように、第１の実施形態と同様に、層間絶縁膜１３の形成以降の工程を行うことにより、ＣＭＯＳ歪ＳｉＧｅトランジスタを完成させる。
【００４８】
このようにして製造されたＣＭＯＳ歪ＳｉＧｅトランジスタにおいては、第１の実施形態と同様の効果が得られると共に、シリコンバッファ層２１の存在により、歪ＳｉＧｅ層６の結晶性がより一層高いものとなる。このため、Ｐ型トランジスタの性能がより一層向上する。
【００４９】
なお、イオン注入の深さは特に厳密に限定されるものではなく、例えば、図５（ｄ）に示す工程において、Ｐ−エクステンション領域１０ｐがＮ−ウェル３ｎまで拡がって形成されてもよく、また、図１０（ｂ）に示す工程において、Ｐ−エクステンション領域１０ｐがシリコンバッファ層２１まで拡がって形成されたり、Ｎ−エクステンション領域１０ｎがＰ−ウェル３ｐまで拡がって形成されたりしてもよい。更に、図１０（ｃ）に示す工程において、Ｐ＋ソース・ドレイン領域１２ｐがＮ−ウェル３ｎまで拡がって形成されてもよい。
【００５０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５１】
（付記１） 半導体層と、
前記半導体層の表面に形成されたＮ型トランジスタ及びＰ型トランジスタと、
を有し、
前記Ｎ型トランジスタは、
前記半導体層上に形成された第１のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のゲート電極と、
を有し、
前記Ｐ型トランジスタは、
前記半導体層上に形成されたＳｉＧｅ層と、
前記ＳｉＧｅ層上に形成された第２のゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【００５２】
（付記２） 前記Ｎ型トランジスタは、前記半導体層と前記第１のゲート絶縁膜との間に形成された第１のバッファ層を有し、
前記Ｐ型トランジスタは、前記半導体層と前記ＳｉＧｅ層との間に形成された第２のバッファ層を有することを特徴とする付記１に記載の半導体装置。
【００５３】
（付記３） 前記第１及び第２のバッファ層は、シリコンからなることを特徴とする付記２に記載の半導体装置。
【００５４】
（付記４） 前記第１及び第２のバッファ層は、同時に形成されたものであることを特徴とする付記２又は３に記載の半導体装置。
【００５５】
（付記５） 前記Ｎ型トランジスタは、前記半導体層の表面に形成されたＮ型ソース・ドレイン領域を有し、
前記Ｐ型トランジスタは、前記ＳｉＧｅ層に形成されたＰ型ソース・ドレイン領域を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００５６】
（付記６） 前記Ｎ型ソース・ドレイン領域は、前記第１のバッファ層にも形成されており、
前記Ｐ型ソース・ドレイン領域は、前記第２のバッファ層にも形成されていることを特徴とする付記５に記載の半導体装置。
【００５７】
（付記７） 半導体層の表面にＰ型ウェル及びＮ型ウェルを形成する工程と、
前記Ｎ型ウェル上にＳｉＧｅ層を形成する工程と、
前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上であって、Ｐ型ウェル及びＮ型ウェルの上方に、夫々ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００５８】
（付記８） 前記ＳｉＧｅ層を形成する工程において、前記ＳｉＧｅ層を前記Ｎ型ウェル上にエピタキシャル成長させることを特徴とする付記７に記載の半導体装置の製造方法。
【００５９】
（付記９） 前記ゲート絶縁膜を形成する工程は、
前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にキャップ層を形成する工程と、
前記キャップ層の少なくとも一部を酸化するか、又は窒化する工程と、
を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００６０】
（付記１０） 前記キャップ層を形成する工程において、前記キャップ層を前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にエピタキシャル成長させることを特徴とする付記９に記載の半導体装置の製造方法。
【００６１】
（付記１１） 前記ゲート絶縁膜を形成する工程は、前記Ｐ型ウェル上及び前記ＳｉＧｅ層上に絶縁膜を堆積する工程を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００６２】
（付記１２） 前記Ｐ型ウェル及び前記Ｎ型ウェルを形成する工程と前記ＳｉＧｅ層を形成する工程との間に、
前記Ｐ型ウェル上及び前記Ｎ型ウェル上にバッファ層を形成する工程を有することを特徴とする付記７乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００６３】
（付記１３） 前記バッファ層を形成する工程において、前記バッファ層を前記Ｐ型ウェル上及び前記Ｎ型ウェル上にエピタキシャル成長させることを特徴とする付記１２に記載の半導体装置の製造方法。
【００６４】
（付記１４） 前記バッファ層として、シリコン層を形成することを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
【００６５】
（付記１５） 前記Ｐ型ウェルの表面に、Ｎ型ソース・ドレイン領域を形成し、前記ＳｉＧｅ層にＰ型ソース・ドレイン領域を形成する工程を有することを特徴とする付記７乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記１６） 前記Ｎ型ソース・ドレイン領域及び前記Ｐ型ソース・ドレイン領域を形成する工程は、
前記Ｐ型ウェルに向けてＮ型不純物の第１のイオン注入を行い、前記ＳｉＧｅ層に向けてＰ型不純物の第１のイオン注入を行う工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
前記Ｐ型ウェルに向けてＮ型不純物の第２のイオン注入を行い、前記ＳｉＧｅ層に向けてＰ型不純物の第２のイオン注入を行う工程と、
を有することを特徴とする付記１５に記載の半導体装置の製造方法。
【００６７】
（付記１７） 前記Ｐ型ウェル及び前記Ｎ型ウェルを形成する工程と前記ＳｉＧｅ層を形成する工程との間に、
前記Ｐ型ウェル上及び前記Ｎ型ウェル上に絶縁膜を形成する工程と、
前記Ｎ型ウェル上の前記絶縁膜を除去する工程と、
を有し、
前記ＳｉＧｅ層を形成する工程と前記ゲート絶縁膜を形成する工程との間に、
前記Ｐ型ウェル上の前記絶縁膜を除去する工程を有することを特徴とする付記７乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００６８】
【発明の効果】
以上詳述したように、本発明によれば、ＳｉＧｅ層がＰ型トランジスタにのみ設けられているため、Ｎ型ＭＯＳトランジスタの性能を維持しながら、Ｐ型ＭＯＳトランジスタにおけるチャネルの高移動度を得ることができる。
また、Ｎ型トランジスタとＰ型トランジスタとの間におけるゲート絶縁膜の表面の高さの相違は、ＳｉＧｅ層の厚さの分のみとなる。このため、このような高さの相違を原因とする不具合の発生を抑制することができる。
【図面の簡単な説明】
【図１】参考例に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図２】図１に引き続き、参考例に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図３】（ａ）及び（ｂ）は、夫々図２（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図４】（ａ）及び（ｂ）は、夫々図２（ｃ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図５】本発明の第１の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図６】図５に引き続き、本発明の第１の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図７】（ａ）及び（ｂ）は、夫々図６（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図８】（ａ）及び（ｂ）は、夫々図６（ｃ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図９】本発明の第２の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図１０】図９に引き続き、本発明の第２の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、本発明の第２の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図１２】（ａ）及び（ｂ）は、夫々図１１（ａ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図１３】（ａ）及び（ｂ）は、夫々図１１（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図１４】図３（ｂ）の一部を拡大して示す断面図である。
【符号の説明】
１；シリコン基板
２ｎ；Ｎ型領域
２ｐ；Ｐ型領域
３ｎ；Ｎ−ウェル
３ｐ；Ｐ−ウェル
４；素子分離領域
５；犠牲絶縁膜
６；歪ＳｉＧｅ層
７；シリコン層
８；ゲート絶縁膜
９；ゲート電極
１０ｎ；Ｎ−エクステンション領域
１０ｐ；Ｐ−エクステンション領域
１１；サイドウォール
１２ｎ；Ｎ＋ソース・ドレイン領域
１２ｐ；Ｐ＋ソース・ドレイン領域
１３；層間絶縁膜
１４；バリアメタル膜
１５；配線
１６；バリアメタル膜
２１；シリコンバッファ層
【発明の属する技術分野】
本発明は、歪チャネルトランジスタに好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
最近の高速大容量データ通信、高性能携帯情報端末等の発展には目を見張るものがある。この結果、ＬＳＩ等の半導体デバイスの高速化、低消費電力化、更にはこれらデバイスを構成するＣＭＯＳトランジスタの高速化が、市場から強く望まれている。これまで、ＣＭＯＳトランジスタの高速化は、加工サイズの微細化、特にゲートサイズの微細化により達成されてきた。
【０００３】
しかし、微細化の寸法は、すでに０．１μｍ世代まで至っており、微細加工に限界が見え始めている。このため、微細化に頼らない高速化技術も要求されており、高移動度チャネルトランジスタとよばれるトランジスタが提案されている。このトランジスタでは、従来のＳｉ半導体層よりも移動度の速い半導体層が、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの双方のチャネルの部分に採用されており、微細化に頼らずに高速化が達成される。また、この技術では、チャネルを除く領域については、それまでの技術及び装置を用いて形成できる。このため、開発期間が短くて済み、新たなプロセス設備が必要な部分は極僅かであり、新規な設備投資も少なくて済むと考えられている。
【０００４】
【非特許文献１】
イー・キア エオ（Ｙｅｅ−Ｃｈｉａ Ｙｅｏ）、他７名、「歪エピタキシャルシリコン−ゲルマニウムを用いたサブ１００ｎｍＣＭＯＳＦＥＴにおけるエンハンスメント動作」、インターナショナル・エレクトロン・デバイシーズ・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）予稿集、ｐ．７５３−７５６、２０００年
【０００５】
【発明が解決しようとする課題】
しかしながら、歪ＳｉＧｅトランジスタの効果は、Ｐ型ＭＯＳトランジスタでのみ得られ、Ｎ型ＭＯＳトランジスタでは、何らの効果も得られない。また、場合によっては、Ｎ型ＭＯＳトランジスタの性能が低下する場合もある。
【０００６】
本発明は、かかる問題点に鑑みてなされたものであって、Ｎ型ＭＯＳトランジスタの性能を維持しながら、Ｐ型ＭＯＳトランジスタにおける高移動度を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００８】
本発明に係る半導体装置は、半導体基板等の半導体層と、前記半導体層の表面に形成されたＮ型トランジスタ及びＰ型トランジスタと、を有するＣＭＯＳトランジスタを対象とする。そして、前記Ｎ型トランジスタは、前記半導体層上に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極と、を有する。また、前記Ｐ型トランジスタは、前記半導体層上に形成されたＳｉＧｅ層と、前記ＳｉＧｅ層上に形成された第２のゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有する。
【０００９】
また、本発明に係る半導体装置の製造方法では、先ず、半導体層の表面にＰ型ウェル及びＮ型ウェルを形成した後、前記Ｎ型ウェル上にＳｉＧｅ層を形成する。次に、前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上であって、Ｐ型ウェル及びＮ型ウェルの上方に、夫々ゲート電極を形成する。
【００１０】
本発明においては、ＳｉＧｅ層がＰ型トランジスタにのみ設けられているため、Ｎ型ＭＯＳトランジスタの性能が維持されると共に、Ｐ型ＭＯＳトランジスタにおける高移動度が得られる。また、ゲート絶縁膜が、Ｎ型トランジスタでは、Ｐ型ウェル上に形成され、Ｐ型トランジスタでは、ＳｉＧｅ層上に形成される。このため、両トランジスタ間におけるゲート絶縁膜の表面の高さの相違は、ＳｉＧｅ層の厚さの分のみとなる。このため、このような高さの相違を原因とする不具合の発生を抑制することが可能である。なお、Ｎ型トランジスタ及びＰ型トランジスタの双方にバッファ層を設けてもよく、この場合でも、ゲート絶縁膜の表面の高さの相違は、ＳｉＧｅ層の厚さの分のみとなる。
【００１１】
【発明の実施の形態】
（参考例）
先ず、本発明に至る経緯で創作された参考例に係るＣＭＯＳ歪ＳｉＧｅトランジスタについて説明する。
【００１２】
本願発明者は、前記課題を解決すべく鋭意研究を重ねた結果、歪ＳｉＧｅチャネルをＰ型ＭＯＳトランジスタにのみ設け、Ｎ型ＭＯＳトランジスタのチャネルを、それまでと同様のＳｉチャネルとすることにより、Ｐ型ＭＯＳトランジスタで歪ＳｉＧｅチャネルによる高移動度の効果を享受しながら、Ｎ型ＭＯＳトランジスタにおける歪ＳｉＧｅチャネルによる移動度が劣化するという欠点を回避できることを見出した。
【００１３】
ここで、このような構造のＣＭＯＳ歪ＳｉＧｅトランジスタを製造する方法について説明する。図１乃至図２は、参考例に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。また、図３（ａ）及び（ｂ）は、夫々図２（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図であり、図４（ａ）及び（ｂ）は、夫々図２（ｃ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【００１４】
先ず、図１（ａ）に示すように、シリコン基板１に、Ｐ型ＭＯＳトランジスタが形成されるＰ型領域２ｐ及びＮ型ＭＯＳトランジスタが形成されるＮ型領域２ｎを区画し、シリコン基板１の表面にＮ−ウェル３ｎ及びＰ−ウェル３ｐを形成する。このとき、シリコン基板１には、低濃度のＮ型不純物が導入されており、Ｐ型領域２ｐには、Ｎ−ウェル３ｎを形成し、Ｎ型領域２ｎには、Ｐ−ウェル３ｐを形成する。次に、Ｐ型領域２ｐ及びＮ型領域２ｎ等を区画する素子分離領域４を、例えばＳＴＩによりシリコン基板１の表面に形成する。
【００１５】
次いで、Ｎ−ウェル３ｎ及びＰ−ウェル３ｐの表面に犠牲絶縁膜５を形成した後、レジストマスク（図示せず）を用いたＨＦ系のウェットエッチングを行うことにより、犠牲絶縁膜５をＮ型領域２ｎ内にのみ残存させる。続いて、Ｎ−ウェル３ｎ上にのみＳｉＧｅ層を選択エピタキシャル成長させる。このＳｉＧｅ層の厚さは、例えば３０ｎｍである。この結果、Ｎ−ウェル３ｎの格子定数とＳｉＧｅ層の格子定数との相違から、歪ＳｉＧｅ層６が形成される。
【００１６】
その後、図１（ｂ）に示すように、犠牲絶縁膜５を残したまま、歪ＳｉＧｅ層６上に、キャップ層としてシリコン層７を選択エピタキシャル成長させる。このシリコン層７の厚さは、例えば３０ｎｍである。
【００１７】
次に、犠牲絶縁膜５を除去し、Ｐ−ウェル３ｐの表面及びシリコン層７を酸化するか、又は窒化することにより、図１（ｃ）に示すように、ゲート絶縁膜８を形成する。
【００１８】
次いで、全面に導電体膜を形成した後、レジストマスク（図示せず）を用いたエッチングを行うことにより、図１（ｄ）に示すように、導電体膜からゲート電極９を形成する。続いて、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９にＮ型不純物が導入されると共に、Ｐ−ウェル３ｐの表面にＮ−エクステンション領域１０ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９にＰ型不純物が導入されると共に、歪ＳｉＧｅ層６にＰ−エクステンション領域１０ｐが形成される。
【００１９】
その後、図２（ａ）に示すように、ゲート電極９の側壁に、シリコン酸化膜からなるサイドウォール１１を形成する。次に、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。このとき、Ｎ−エクステンション領域１０ｎ又はＰ−エクステンション領域１０ｐを形成する際よりも高い濃度でイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９に更にＮ型不純物が導入されると共に、Ｐ−ウェル３ｐの表面（Ｎ−エクステンション領域１０ｎ）にＮ＋ソース・ドレイン領域１２ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９に更にＰ型不純物が導入されると共に、Ｎ−ウェル３ｎの表面及び歪ＳｉＧｅ層６（Ｐ−エクステンション領域１０ｐ）に、Ｐ＋ソース・ドレイン領域１２ｐが形成される。
【００２０】
次いで、図２（ｂ）及び図３に示すように、全面に層間絶縁膜１３を形成し、これをＣＭＰ（化学機械的研磨）により平坦化する。続いて、層間絶縁膜１３に、Ｎ＋ソース・ドレイン領域１２ｎ、Ｐ＋ソース・ドレイン領域１２ｐ及びゲート電極９まで到達する開口部を形成する。その後、これらの開口部内に、例えばＴｉ膜及びＴｉＮ膜の積層膜からなるバリアメタル膜１４を形成し、更に、開口部内にＷ膜１５を埋め込むことにより、プラグを形成する。
【００２１】
次に、図２（ｃ）及び図４に示すように、Ｗ膜１５に接するバリアメタル膜１６及び配線１７を層間絶縁膜１３上に形成する。そして、必要に応じて更に多層配線等を形成することにより、ＣＭＯＳ歪ＳｉＧｅトランジスタを完成させる。
【００２２】
このようにして製造されたＣＭＯＳ歪ＳｉＧｅトランジスタにおいては、Ｎ型領域２ｎ内に形成されたＮ型ＭＯＳトランジスタのチャネルは、不純物が導入されたＳｉから構成されている。このため、Ｐ型ＭＯＳトランジスタにおいて高移動度を確保しながら、Ｎ型ＭＯＳトランジスタにおける移動度の低下を回避することができる。
【００２３】
しかし、上記のＣＭＯＳ歪ＳｉＧｅトランジスタでは、歪ＳｉＧｅ層８及びシリコン層７の分だけ（約６０ｎｍ）、Ｐ型ＭＯＳトランジスタのゲート絶縁膜８の底面の高さがＮ型ＭＯＳトランジスタのそれよりも高くなっている。このような高さの相違が存在すると、ゲート電極９の材料である導電体膜をエッチングしたとき後に、ゲート電極９の側方にサイドウォールが形成されてしまい、この結果、電気ショートが発生したり、歩留まりが低下したりする。また、Ｐ型領域２ｐでは、図３（ｂ）及び図１４に示すように、界面準位の最も小さい（１００）面以外の面も、ゲート絶縁膜８を介してゲート電極９と対向することになる。この結果、全体として界面準位が高くなってしまい、トランジスタ性能が劣化するという問題もある。
【００２４】
なお、キャップ層としてのシリコン層７は、ゲート絶縁膜８の材料であると共に、その下に形成されているＳｉＧｅ層６の表面を製造過程における化学薬品処理及び酸化性熱処理等から保護する作用を有しており、重要な役割を担っている。
【００２５】
また、素子分離領域４の表面とゲート絶縁膜８の表面との間の高さの相違自体は、素子分離領域４の表面を予め高めに設定しておくことにより、回避することは可能であるが、ＣＭＯＳトランジスタでは、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタが並行して形成されるので、Ｎ型ＭＯＳトランジスタの高さが低くなりすぎて、窪んでしまうことになる。このため、素子分離領域４の表面との段差をＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタに分散させることはできても、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの間の段差を緩和することはできない。
【００２６】
そこで、本願発明者が、更に鋭意検討を重ねた結果、下記のような本発明の実施形態に想到した。以下、本発明の実施形態に係る半導体装置（ＣＭＯＳ歪ＳｉＧｅトランジスタ）及びその製造方法について添付の図面を参照して具体的に説明する。
【００２７】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、歪ＳｉＧｅトランジスタの構造については、その製造方法と共に説明する。図５乃至図６は、本発明の第１の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。また、図７（ａ）及び（ｂ）は、夫々図６（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図であり、図８（ａ）及び（ｂ）は、夫々図６（ｃ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【００２８】
本実施形態においては、先ず、図５（ａ）に示すように、半導体基板、例えばシリコン基板（半導体層）１に、Ｐ型ＭＯＳトランジスタが形成されるＰ型領域２ｐ及びＮ型ＭＯＳトランジスタが形成されるＮ型領域２ｎを区画し、シリコン基板１の表面にＮ−ウェル３ｎ及びＰ−ウェル３ｐを形成する。このとき、シリコン基板１には、低濃度のＮ型不純物が導入されており、Ｐ型領域２ｐには、Ｎ−ウェル３ｎを形成し、Ｎ型領域２ｎには、Ｐ−ウェル３ｐを形成する。次に、Ｐ型領域２ｐ及びＮ型領域２ｎ等を区画する素子分離領域４を、例えばＳＴＩによりシリコン基板１の表面に形成する。
【００２９】
次いで、Ｎ−ウェル３ｎ及びＰ−ウェル３ｐの表面に犠牲絶縁膜５を形成した後、レジストマスク（図示せず）を用いたＨＦ系のウェットエッチングを行うことにより、犠牲絶縁膜５をＮ型領域２ｎ内にのみ残存させる。続いて、Ｎ−ウェル３ｎ上にのみＳｉＧｅ層を選択エピタキシャル成長させる。この結果、Ｎ−ウェル３ｎの格子定数とＳｉＧｅ層の格子定数との相違から、歪ＳｉＧｅ層６が形成される。
【００３０】
その後、図５（ｂ）に示すように、犠牲絶縁膜５を除去し、Ｐ−ウェル３ｐ上及び歪ＳｉＧｅ層６上に、キャップ層としてシリコン層７を選択エピタキシャル成長させる。
【００３１】
次に、シリコン層７を酸化するか、又は窒化することにより、図５（ｃ）に示すように、ゲート絶縁膜８を形成する。このとき、シリコン層７を全てゲート絶縁膜８に変化させる必要はなく、一部（厚さ方向における下部）にシリコン層７が残存していてもよい。なお、シリコン層７の形成及び酸化又は窒化を行わずに、例えば高誘電率絶縁膜をＣＶＤ法等により堆積することによってゲート絶縁膜８を形成してもよい。また、この場合、キャップシリコン層７は省略してもよい。
【００３２】
次いで、全面に導電体膜を形成した後、レジストマスク（図示せず）を用いたエッチングを行うことにより、図５（ｄ）に示すように、導電体膜からゲート電極９を形成する。続いて、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９にＮ型不純物が導入されると共に、Ｐ−ウェル３ｐの表面にＮ−エクステンション領域１０ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９にＰ型不純物が導入されると共に、歪ＳｉＧｅ層６にＰ−エクステンション領域１０ｐが形成される。
【００３３】
その後、図６（ａ）に示すように、ゲート電極９の側壁に、シリコン酸化膜からなるサイドウォール１１を形成する。次に、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。このとき、Ｎ−エクステンション領域１０ｎ又はＰ−エクステンション領域１０ｐを形成する際よりも高い濃度でイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９に更にＮ型不純物が導入されると共に、Ｐ−ウェル３ｐの表面（Ｎ−エクステンション領域１０ｎ）にＮ＋ソース・ドレイン領域１２ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９に更にＰ型不純物が導入されると共に、Ｎ−ウェル３ｎの表面及び歪ＳｉＧｅ層６（Ｐ−エクステンション領域１０ｐ）に、Ｐ＋ソース・ドレイン領域１２ｐが形成される。
【００３４】
必要に応じて、その後に、Ｎ＋ソース・ドレイン領域１２ｎ、Ｐ＋ソース・ドレイン領域１２ｐ及びゲート電極９の上面のシリサイド化を行ってもよい。このとき、シリサイド層は自己整合的に形成されるため、このプロセスはセルフアラインシリサイド又はサリサイドとよばれることもある。
【００３５】
次いで、図６（ｂ）及び図７に示すように、全面に層間絶縁膜１３を形成し、これをＣＭＰ（化学機械的研磨）により平坦化する。続いて、層間絶縁膜１３に、Ｎ＋ソース・ドレイン領域１２ｎ、Ｐ＋ソース・ドレイン領域１２ｐ及びゲート電極９まで到達する開口部を形成する。その後、これらの開口部内に、例えばＴｉ膜及びＴｉＮ膜の積層膜からなるバリアメタル膜１４を形成し、更に、開口部内にＷ膜１５を埋め込むことにより、プラグを形成する。
【００３６】
次に、図６（ｃ）及び図８に示すように、Ｗ膜１５に接するバリアメタル膜１６及び配線１７を層間絶縁膜１３上に形成する。配線１７は、例えばＡｌ配線又はＣｕ配線であるが、これらには限定されない。そして、必要に応じて更に多層配線等を形成することにより、ＣＭＯＳ歪ＳｉＧｅトランジスタを完成させる。
【００３７】
このようにして製造されたＣＭＯＳ歪ＳｉＧｅトランジスタにおいては、Ｐ型トランジスタとＮ型トランジスタとの間のゲート絶縁膜の表面の高さの相違は、歪ＳｉＧｅ層６の分のみである。このため、この高さの相違を原因として生じる電気ショート及びトランジスタ性能の劣化等の不具合が抑制される。また、従来の製造方法及び上記の参考例と比較したときの工程数の増加も小さい。
【００３８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。但し、ここでも、便宜上、歪ＳｉＧｅトランジスタの構造については、その製造方法と共に説明する。図９乃至図１１は、本発明の第２の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。また、図１２（ａ）及び（ｂ）は、夫々図１１（ａ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図であり、図１３（ａ）及び（ｂ）は、夫々図１１（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【００３９】
本実施形態においては、先ず、図９（ａ）に示すように、半導体基板、例えばシリコン基板（半導体層）１に、Ｐ型ＭＯＳトランジスタが形成されるＰ型領域２ｐ及びＮ型ＭＯＳトランジスタが形成されるＮ型領域２ｎを区画し、第１の実施形態と同様に、シリコン基板１の表面にＮ−ウェル３ｎ及びＰ−ウェル３ｐを形成する。このとき、シリコン基板１には、低濃度のＮ型不純物が導入されており、Ｐ型領域２ｐには、Ｎ−ウェル３ｎを形成し、Ｎ型領域２ｎには、Ｐ−ウェル３ｐを形成する。次に、Ｐ型領域２ｐ及びＮ型領域２ｎ等を区画する素子分離領域４を、例えばＳＴＩによりシリコン基板１の表面に形成する。
【００４０】
次いで、Ｎ−ウェル３ｎ及びＰ−ウェル３ｐ上に、エピタキシャル成長により、シリコンバッファ層２１を形成する。
【００４１】
次に、図９（ｂ）に示すように、Ｎ−ウェル３ｎ及びＰ−ウェル３ｐの表面に犠牲絶縁膜５を形成した後、レジストマスク（図示せず）を用いたＨＦ系のウェットエッチングを行うことにより、犠牲絶縁膜５をＮ型領域２ｎ内にのみ残存させる。続いて、Ｐ型領域２ｐ内のシリコンバッファ層２１上にのみＳｉＧｅ層を選択エピタキシャル成長させる。この結果、シリコンバッファ層２１の格子定数とＳｉＧｅ層の格子定数との相違から、歪ＳｉＧｅ層６が形成される。本実施形態においては、歪ＳｉＧｅ層６が、Ｎ−ウェル３ｎ上ではなく、シリコンバッファ層２１上に形成されるため、第１の実施形態と比較すると、歪ＳｉＧｅ層６の結晶性が良好なものとなる。
【００４２】
その後、図９（ｃ）に示すように、犠牲絶縁膜５を除去し、歪ＳｉＧｅ層６上及びＮ型領域２ｎ内のシリコンバッファ層２１上に、キャップ層としてシリコン層７を選択エピタキシャル成長させる。
【００４３】
次に、シリコン層７を酸化するか、又は窒化することにより、図１０（ａ）に示すように、ゲート絶縁膜８を形成する。このとき、シリコン層７を全てゲート絶縁膜８に変化させる必要はなく、一部（厚さ方向における下部）にシリコン層７が残存していてもよい。なお、シリコン層７の形成及び酸化又は窒化を行わずに、例えば高誘電率絶縁膜をＣＶＤ法等により堆積することによってゲート絶縁膜８を形成してもよい。また、この場合、キャップシリコン層７は省略してもよい。
【００４４】
次いで、全面に導電体膜を形成した後、レジストマスク（図示せず）を用いたエッチングを行うことにより、図１０（ｂ）に示すように、導電体膜からゲート電極９を形成する。続いて、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９にＮ型不純物が導入されると共に、シリコンバッファ層２１にＮ−エクステンション領域１０ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９にＰ型不純物が導入されると共に、歪ＳｉＧｅ層６にＰ−エクステンション領域１０ｐが形成される。
【００４５】
その後、図１０（ｃ）に示すように、ゲート電極９の側壁に、シリコン酸化膜からなるサイドウォール１１を形成する。次に、レジストマスク（図示せず）を用いてＮ型領域２ｎ内にＮ型不純物のイオン注入を行い、他のレジストマスク（図示せず）を用いてＰ型領域２ｐ内にＰ型不純物のイオン注入を行う。このとき、Ｎ−エクステンション領域１０ｎ又はＰ−エクステンション領域１０ｐを形成する際よりも高い濃度でイオン注入を行う。この結果、Ｎ型領域２ｎ内では、ゲート電極９に更にＮ型不純物が導入されると共に、シリコンバッファ層２１（Ｎ−エクステンション領域１０ｎ）及びＰ−ウェル３ｐの表面にＮ＋ソース・ドレイン領域１２ｎが形成される。一方、Ｐ型領域２ｐ内では、ゲート電極９に更にＰ型不純物が導入されると共に、シリコンバッファ層２１及び歪ＳｉＧｅ層６（Ｐ−エクステンション領域１０ｐ）に、Ｐ＋ソース・ドレイン領域１２ｐが形成される。
【００４６】
必要に応じて、その後に、Ｎ＋ソース・ドレイン領域１２ｎ、Ｐ＋ソース・ドレイン領域１２ｐ及びゲート電極９の上面のシリサイド化を行ってもよい。
【００４７】
その後は、図１１、図１２及び図１３に示すように、第１の実施形態と同様に、層間絶縁膜１３の形成以降の工程を行うことにより、ＣＭＯＳ歪ＳｉＧｅトランジスタを完成させる。
【００４８】
このようにして製造されたＣＭＯＳ歪ＳｉＧｅトランジスタにおいては、第１の実施形態と同様の効果が得られると共に、シリコンバッファ層２１の存在により、歪ＳｉＧｅ層６の結晶性がより一層高いものとなる。このため、Ｐ型トランジスタの性能がより一層向上する。
【００４９】
なお、イオン注入の深さは特に厳密に限定されるものではなく、例えば、図５（ｄ）に示す工程において、Ｐ−エクステンション領域１０ｐがＮ−ウェル３ｎまで拡がって形成されてもよく、また、図１０（ｂ）に示す工程において、Ｐ−エクステンション領域１０ｐがシリコンバッファ層２１まで拡がって形成されたり、Ｎ−エクステンション領域１０ｎがＰ−ウェル３ｐまで拡がって形成されたりしてもよい。更に、図１０（ｃ）に示す工程において、Ｐ＋ソース・ドレイン領域１２ｐがＮ−ウェル３ｎまで拡がって形成されてもよい。
【００５０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５１】
（付記１） 半導体層と、
前記半導体層の表面に形成されたＮ型トランジスタ及びＰ型トランジスタと、
を有し、
前記Ｎ型トランジスタは、
前記半導体層上に形成された第１のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のゲート電極と、
を有し、
前記Ｐ型トランジスタは、
前記半導体層上に形成されたＳｉＧｅ層と、
前記ＳｉＧｅ層上に形成された第２のゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【００５２】
（付記２） 前記Ｎ型トランジスタは、前記半導体層と前記第１のゲート絶縁膜との間に形成された第１のバッファ層を有し、
前記Ｐ型トランジスタは、前記半導体層と前記ＳｉＧｅ層との間に形成された第２のバッファ層を有することを特徴とする付記１に記載の半導体装置。
【００５３】
（付記３） 前記第１及び第２のバッファ層は、シリコンからなることを特徴とする付記２に記載の半導体装置。
【００５４】
（付記４） 前記第１及び第２のバッファ層は、同時に形成されたものであることを特徴とする付記２又は３に記載の半導体装置。
【００５５】
（付記５） 前記Ｎ型トランジスタは、前記半導体層の表面に形成されたＮ型ソース・ドレイン領域を有し、
前記Ｐ型トランジスタは、前記ＳｉＧｅ層に形成されたＰ型ソース・ドレイン領域を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００５６】
（付記６） 前記Ｎ型ソース・ドレイン領域は、前記第１のバッファ層にも形成されており、
前記Ｐ型ソース・ドレイン領域は、前記第２のバッファ層にも形成されていることを特徴とする付記５に記載の半導体装置。
【００５７】
（付記７） 半導体層の表面にＰ型ウェル及びＮ型ウェルを形成する工程と、
前記Ｎ型ウェル上にＳｉＧｅ層を形成する工程と、
前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上であって、Ｐ型ウェル及びＮ型ウェルの上方に、夫々ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００５８】
（付記８） 前記ＳｉＧｅ層を形成する工程において、前記ＳｉＧｅ層を前記Ｎ型ウェル上にエピタキシャル成長させることを特徴とする付記７に記載の半導体装置の製造方法。
【００５９】
（付記９） 前記ゲート絶縁膜を形成する工程は、
前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にキャップ層を形成する工程と、
前記キャップ層の少なくとも一部を酸化するか、又は窒化する工程と、
を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００６０】
（付記１０） 前記キャップ層を形成する工程において、前記キャップ層を前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にエピタキシャル成長させることを特徴とする付記９に記載の半導体装置の製造方法。
【００６１】
（付記１１） 前記ゲート絶縁膜を形成する工程は、前記Ｐ型ウェル上及び前記ＳｉＧｅ層上に絶縁膜を堆積する工程を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００６２】
（付記１２） 前記Ｐ型ウェル及び前記Ｎ型ウェルを形成する工程と前記ＳｉＧｅ層を形成する工程との間に、
前記Ｐ型ウェル上及び前記Ｎ型ウェル上にバッファ層を形成する工程を有することを特徴とする付記７乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００６３】
（付記１３） 前記バッファ層を形成する工程において、前記バッファ層を前記Ｐ型ウェル上及び前記Ｎ型ウェル上にエピタキシャル成長させることを特徴とする付記１２に記載の半導体装置の製造方法。
【００６４】
（付記１４） 前記バッファ層として、シリコン層を形成することを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
【００６５】
（付記１５） 前記Ｐ型ウェルの表面に、Ｎ型ソース・ドレイン領域を形成し、前記ＳｉＧｅ層にＰ型ソース・ドレイン領域を形成する工程を有することを特徴とする付記７乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記１６） 前記Ｎ型ソース・ドレイン領域及び前記Ｐ型ソース・ドレイン領域を形成する工程は、
前記Ｐ型ウェルに向けてＮ型不純物の第１のイオン注入を行い、前記ＳｉＧｅ層に向けてＰ型不純物の第１のイオン注入を行う工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
前記Ｐ型ウェルに向けてＮ型不純物の第２のイオン注入を行い、前記ＳｉＧｅ層に向けてＰ型不純物の第２のイオン注入を行う工程と、
を有することを特徴とする付記１５に記載の半導体装置の製造方法。
【００６７】
（付記１７） 前記Ｐ型ウェル及び前記Ｎ型ウェルを形成する工程と前記ＳｉＧｅ層を形成する工程との間に、
前記Ｐ型ウェル上及び前記Ｎ型ウェル上に絶縁膜を形成する工程と、
前記Ｎ型ウェル上の前記絶縁膜を除去する工程と、
を有し、
前記ＳｉＧｅ層を形成する工程と前記ゲート絶縁膜を形成する工程との間に、
前記Ｐ型ウェル上の前記絶縁膜を除去する工程を有することを特徴とする付記７乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００６８】
【発明の効果】
以上詳述したように、本発明によれば、ＳｉＧｅ層がＰ型トランジスタにのみ設けられているため、Ｎ型ＭＯＳトランジスタの性能を維持しながら、Ｐ型ＭＯＳトランジスタにおけるチャネルの高移動度を得ることができる。
また、Ｎ型トランジスタとＰ型トランジスタとの間におけるゲート絶縁膜の表面の高さの相違は、ＳｉＧｅ層の厚さの分のみとなる。このため、このような高さの相違を原因とする不具合の発生を抑制することができる。
【図面の簡単な説明】
【図１】参考例に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図２】図１に引き続き、参考例に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図３】（ａ）及び（ｂ）は、夫々図２（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図４】（ａ）及び（ｂ）は、夫々図２（ｃ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図５】本発明の第１の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図６】図５に引き続き、本発明の第１の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図７】（ａ）及び（ｂ）は、夫々図６（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図８】（ａ）及び（ｂ）は、夫々図６（ｃ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図９】本発明の第２の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図１０】図９に引き続き、本発明の第２の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、本発明の第２の実施形態に係る歪ＳｉＧｅトランジスタの製造方法を工程順に示す断面図である。
【図１２】（ａ）及び（ｂ）は、夫々図１１（ａ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図１３】（ａ）及び（ｂ）は、夫々図１１（ｂ）中のＩ−Ｉ線に沿った断面図、ＩＩ−ＩＩ線に沿った断面図である。
【図１４】図３（ｂ）の一部を拡大して示す断面図である。
【符号の説明】
１；シリコン基板
２ｎ；Ｎ型領域
２ｐ；Ｐ型領域
３ｎ；Ｎ−ウェル
３ｐ；Ｐ−ウェル
４；素子分離領域
５；犠牲絶縁膜
６；歪ＳｉＧｅ層
７；シリコン層
８；ゲート絶縁膜
９；ゲート電極
１０ｎ；Ｎ−エクステンション領域
１０ｐ；Ｐ−エクステンション領域
１１；サイドウォール
１２ｎ；Ｎ＋ソース・ドレイン領域
１２ｐ；Ｐ＋ソース・ドレイン領域
１３；層間絶縁膜
１４；バリアメタル膜
１５；配線
１６；バリアメタル膜
２１；シリコンバッファ層
Claims (10)
- 半導体層と、
前記半導体層の表面に形成されたＮ型トランジスタ及びＰ型トランジスタと、
を有し、
前記Ｎ型トランジスタは、
前記半導体層上に形成された第１のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のゲート電極と、
を有し、
前記Ｐ型トランジスタは、
前記半導体層上に形成されたＳｉＧｅ層と、
前記ＳｉＧｅ層上に形成された第２のゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有することを特徴とする半導体装置。 - 前記Ｎ型トランジスタは、前記半導体層と前記第１のゲート絶縁膜との間に形成された第１のバッファ層を有し、
前記Ｐ型トランジスタは、前記半導体層と前記ＳｉＧｅ層との間に形成された第２のバッファ層を有することを特徴とする請求項１に記載の半導体装置。 - 前記第１及び第２のバッファ層は、シリコンからなることを特徴とする請求項２に記載の半導体装置。
- 半導体層の表面にＰ型ウェル及びＮ型ウェルを形成する工程と、
前記Ｎ型ウェル上にＳｉＧｅ層を形成する工程と、
前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上であって、Ｐ型ウェル及びＮ型ウェルの上方に、夫々ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記ＳｉＧｅ層を形成する工程において、前記ＳｉＧｅ層を前記Ｎ型ウェル上にエピタキシャル成長させることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜を形成する工程は、
前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にキャップ層を形成する工程と、
前記キャップ層の少なくとも一部を酸化するか、又は窒化する工程と、
を有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。 - 前記キャップ層を形成する工程において、前記キャップ層を前記Ｐ型ウェル上及び前記ＳｉＧｅ層上にエピタキシャル成長させることを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記Ｐ型ウェル及び前記Ｎ型ウェルを形成する工程と前記ＳｉＧｅ層を形成する工程との間に、
前記Ｐ型ウェル上及び前記Ｎ型ウェル上にバッファ層を形成する工程を有することを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置の製造方法。 - 前記バッファ層を形成する工程において、前記バッファ層を前記Ｐ型ウェル上及び前記Ｎ型ウェル上にエピタキシャル成長させることを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記バッファ層として、シリコン層を形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
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