JP2004235475A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004235475A JP2004235475A JP2003022766A JP2003022766A JP2004235475A JP 2004235475 A JP2004235475 A JP 2004235475A JP 2003022766 A JP2003022766 A JP 2003022766A JP 2003022766 A JP2003022766 A JP 2003022766A JP 2004235475 A JP2004235475 A JP 2004235475A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- well
- wells
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0191—Manufacturing their doped wells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Element Separation (AREA)
Abstract
【課題】サブミクロンのウェル間隔においてもパンチスルーが防止でき、半導体装置を縮小できる技術が要求されている。
【解決手段】ｐ型半導体基板１に２つのｎウェル２，３及びその間に挟まれたｐウェル４が挟まれ、２つのｎウェル２，３及びｐウェル４の下方にｐウェル５またはｐ型エピタキシャル層を設けることにより、２つのｎウェル２，３間のパンチスルーを防止し、ｎウェル２，３間隔を短くすることができる。
【選択図】 図１
【解決手段】ｐ型半導体基板１に２つのｎウェル２，３及びその間に挟まれたｐウェル４が挟まれ、２つのｎウェル２，３及びｐウェル４の下方にｐウェル５またはｐ型エピタキシャル層を設けることにより、２つのｎウェル２，３間のパンチスルーを防止し、ｎウェル２，３間隔を短くすることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は入出力保護部を備えた半導体装置に関し、特に、入出力保護部の素子マージンの縮小を図った半導体装置に関する。
【０００２】
【従来の技術】
近時、半導体集積回路装置の動作周波数が極めて高くなってきており、電源配線及びグラウンド配線に割り当てられる配線面積が益々増加する傾向にある。従って、半導体集積回路装置を実際に使用する局面で、瞬間的な電圧サージが発生する、或いは、定常的に高電圧が印加されると、半導体集積回路装置の内部素子が破壊に至り易くなる。従来、この電圧サージまたは高電圧による内部回路の破壊を回避するために、入出力端子に保護回路を接続する、或いは、内部回路の耐圧を上げることが行われている。このような技術の一つとして、特許文献１には、ｐ型基板に離間して設ける２つのｎウェルに対して、２つのｎウェル間に同じマスクを通して２回のイオン注入で深さの異なるボロン領域を形成してｐウェルとし、深い方のボロン領域が２つのｎウェルよりも深くなるようにして２つのｎウェル間の耐圧を上げると同時に２つのｎウェル間のリークを抑える技術が記載されている。
【０００３】
【特許文献１】
特開２００２−２８９７０４公報（段落番号００２４〜００４０、図１，７）
【０００４】
【発明が解決しようとする課題】
しかしながら、２つのｎウェルの間隔がサブミクロンになった場合には、上記特許文献１のｐウェル構造では２つのｎウェル間の耐圧を高く維持できない。
【０００５】
本発明の目的は、同じ導電型の２つのウェル領域の間隔がサブミクロンにになった場合においても、同じ導電型の２つのウェル領域間の耐圧を高く維持できる半導体装置を提供するものである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、一導電型の半導体領域と、前記一導電型の半導体領域に所定の間隔で設けられた逆導電型の第１及び第２領域と、前記一導電型の半導体領域にあって前記逆導電型の第１及び第２領域に挟まれて設けられた一導電型の第３領域とを有する半導体装置であって、前記一導電型の半導体領域にあって、前記一導電型の第３領域の下方に、前記一導電型の第３領域を少なくとも平面的に全て含む形の一導電型の第４領域が設けられることを特徴とする。
【０００７】
本発明のさらに好適な半導体装置は、一導電型の半導体領域と、前記一導電型の半導体領域に所定の間隔で設けられた逆導電型の第１及び第２領域と、前記一導電型の半導体領域にあって前記逆導電型の第１及び第２領域に挟まれて設けられた一導電型の第３領域とを有する半導体装置であって、前記一導電型の半導体領域にあって、前記逆導電型の第１及び第２領域と前記一導電型の第３領域の下方全面に渡って、一導電型の第４領域が設けられることを特徴とする。
【０００８】
上記本発明の半導体装置において、前記一導電型の第４領域の不純物濃度ピークの深さ方向の位置は、前記逆導電型の第１及び第２領域の不純物濃度ピークの深さ方向の位置よりも深い、さらには、前記一導電型の第４領域の不純物ピーク濃度は、前記所定の間隔を狭くするに従って高くなる関係にある。具体的には、前記一導電型の第４領域の不純物濃度ピークの深さ方向の位置は、前記逆導電型の第１及び第２領域の不純物濃度ピークよりも０．３〜０．８マイクロメートルの範囲で深い、さらに、前記一導電型の第４領域の不純物ピーク濃度は、前記所定の間隔をｓとすると、（１−ｓ）×１．４Ｅ１６（ａｔｏｍ／ｃｍ ４）を下限とする。
【０００９】
上記本発明の半導体装置において、前記一導電型の第４領域はイオン注入により形成された、或いは、エピタキシャル成長法により形成された領域である。
【００１０】
【発明の実施の形態】
本発明の第１の実施形態を図面を参照して説明する。本実施形態では、半導体基板にｐ型半導体基板を選択し、ｐ型半導体基板に２つのｎウェルを設け、その間にｐウェルを形成する構成に関して説明する。図は第１の実施形態の半導体装置の模式断面図である。以下の説明では、２つのｎウェルのうち、高い電圧が印加されるｎウェルから主としてｐ型半導体基板内部で延びる空乏層について議論するため、ｐ型半導体基板表面近傍及びそれよりも上の構造については図示を省略する。
【００１１】
先ず、図１に示すように、ｐ型半導体基板１に２つのｎウェル２，３が設けられ、その間にｐウェル４が挟まれる。２つのｎウェル２，３及びｐウェル４の下方にはｐウェル５またはｐ型エピタキシャル層が設けられる。２つのｎウェル２，３とｐウェル４との間には、例えばトレンチ分離絶縁膜６が設けられ、ｐウェル４の反対側でｎウェル２，３と隣接する素子（図示せず）との間にもトレンチ分離絶縁膜６が設けられる。
【００１２】
上記構成において、ｐ型半導体基板１、ｎウェル２及びｐウェル４を接地し、ｎウェル３に１０Ｖの電圧を印加すると、ポテンシャル分布は図２のグラフのようになる。図３は図１の断面構造においてｐウェル５を設けない場合のポテンシャル分布である。図２を図３と比較すると、図２のポテンシャル分布が一定の深さに収められるが図３のポテンシャル分布は下方及び横方向に延びていることがわかる。これにより、図２の構造では、ｎウェル３からの空乏層が一定の深さに収められ、パンチスルーを防止していることがわかる。
【００１３】
次に、ｐウェル４の構造について説明する。図４〜６はボロンのドーズ量を５Ｅ１２／ｃｍ ２に固定し、ボロンのイオン注入エネルギーを３００〜４００ｋｅＶの範囲で変化させたときのポテンシャル分布である。バイアス条件は上述の条件と同じである。
【００１４】
図４はボロンのイオン注入エネルギーが３００ｋｅＶのときのポテンシャル分布である。ｎウェル３から空乏層が下方に延びている様子がわかる。これは、注入されたボロンが浅いため、ｎウェル３のｎ型不純物と横方向で補償しあってボロン注入の効果が弱められるためと考えられる。
【００１５】
図５はボロンのイオン注入エネルギーが３６０ｋｅＶのときのポテンシャル分布である。ｎウェル３からの空乏層の延びが抑えられている様子がわかる。
【００１６】
図６はボロンのイオン注入エネルギーが４００ｋｅＶのときのポテンシャル分布である。ｎウェル３からの空乏層の延びがさらに抑えられている様子がわかる。
【００１７】
図４のボロンのイオン注入エネルギーが３００ｋｅＶの場合でも、ｎウェル３から空乏層がｎウェル２にまで延びてぶつかり、パンチスルーを起こすことはない。
【００１８】
以上のことから、パンチスルーを完全に防止するためのボロンイオン注入エネルギーは最低３００ｋｅＶあれば十分であると言える。
【００１９】
図７はボロンの主としてイオン注入エネルギーを変化させたときのボロンの不純物分布である。リンを２Ｅ１３／ｃｍ ２、イオン注入エネルギー３６０ｋｅＶで注入してｎウェル２，３を形成したときのｎウェルの不純物分布も併せて示している。不純物分布は２次イオン質量分析（ＳＩＭＳ）による実測値である。
【００２０】
この不純物分布から、ボロンをイオン注入エネルギー３００ｋｅＶで注入した場合のボロン濃度ピークはｎウェルのリン濃度ピークよりも約０．３マイクロメートルだけ深い位置にある。また、ボロンをイオン注入エネルギー５００ｋｅＶで注入した場合のボロン濃度ピークはｎウェルのリン濃度ピークよりも約０．８マイクロメートルだけ深い位置にある。従って、ｐウェル４の構造としては、ｎウェル２，３のリン濃度ピークに対して約０．３〜０．８マイクロメートルだけ深い位置にボロン濃度ピークを位置させれば十分なパンチスルー防止効果が得られる。
【００２１】
次に、ｎウェル２，３間のパンチスルーを十分に防止できるようにするためのｎウェル２，３の間隔ｓ（マイクロメートル）とボロンピーク濃度との関係を求める。図７から、ボロンをドーズ量１Ｅ１２／ｃｍ ２、イオン注入エネルギー３００ｋｅＶ及びドーズ量１Ｅ１２／ｃｍ ２、イオン注入エネルギー５００ｋｅＶで注入した場合のボロン濃度ピークはほぼ同じレベルであることがわかる。
【００２２】
この事実をベースとして、イオン注入エネルギーを３００〜５００ｋｅＶの範囲で振り、ボロンのドーズ量を変化させたときの、ｎウェル２，３間の最低必要間隔をプロットしたものが図８である。ｎウェル２，３間の最低必要間隔は、上述のバイアス条件下で、ｎウェル３に２０Ｖを印加してもパンチスルーが生じない間隔と定義している。
【００２３】
ｎウェル２，３の最低必要間隔ｓ（マイクロメートル）とボロンピーク濃度との関係を図８の破線のように対数グラフ上で直線近似すると、
ｎ ｐ＝（１−ｓ）×１．４Ｅ１６（ａｔｏｍ／ｃｍ ４）
と表すことができる。
【００２４】
次に、本発明の第２の実施形態を図面を参照して説明する。本実施形態は、第１の実施形態とはｐウェルの構造のみが異なり、あとは同じである。
【００２５】
図９に示すように、ｐ型半導体基板１に２つのｎウェル２，３が設けられ、その間にｐウェル４が挟まれる。ｐウェル４の下方にはｐウェル４を平面的に完全に包含するようにｐウェル１５が設けられる。２つのｎウェル２，３とｐウェル４との間には、例えばトレンチ分離絶縁膜６が設けられ、ｐウェル４の反対側でｎウェル２，３と隣接する素子（図示せず）との間にもトレンチ分離絶縁膜６が設けられる。
【００２６】
上記構成において、ｐ型半導体基板１、ｎウェル２及びｐウェル４を接地し、ｎウェル３に１０Ｖの電圧を印加すると、ポテンシャル分布は図１０のグラフのようになる。図１０をｐウェル１５を設けない場合のポテンシャル分布である図３と比較すると、図１０の１０Ｖのポテンシャル線が横方向にｎウェル２，３の間に位置しているが図３の１０Ｖのポテンシャル線は下方及び横方向に延びてｎウェル２にまで到達していることがわかる。これにより、図１０の構造でも、ｎウェル３からの空乏層の横方向への広がりを食い止めて、パンチスルーを防止できていることがわかる。
【００２７】
従って、本実施形態からわかるように、ｐウェル１５は少なくともｐウェル４の下方にｐウェル４を平面的に包含するように設けておけば、ｎウェル２，３間のパンチスルーを防止できる。
【００２８】
以上の説明において、２つのｎウェル及びその間のｐウェルの下方にｐ型エピタキシャル層を設ける場合には、上述したウェル５と同様な濃度及びｐ型半導体基板基板中での深さを有するようにｐ型エピタキシャル層を形成すれば良い。
【００２９】
また、本発明をｐ型半導体基板に２つのｎウェルを設け、その間にｐウェルを挟み、これらの下方にさらにｐウェルを設ける構造を説明したが、これらの導電型を逆にした構成の半導体装置においても、本発明に記載した最適値の値自体は異なるものの、同様なパターン設計及びプロセス設計を行うことにより、ウェル間のパンチスルーを防止でき、半導体集積回路のサイズ縮小が可能となる。
【００３０】
【発明の効果】
以上説明したように本発明は、ｐ型半導体基板に２つのｎウェル及びその間に挟まれたｐウェルが挟まれる構成において、２つのｎウェル及びｐウェルの下方にｐウェルまたはｐ型エピタキシャル層を設けることにより、２つのｎウェル間のパンチスルーを防止し、ｎウェル間隔を短くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の模式断面図である。
【図２】本発明の第１の実施形態の半導体装置において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図３】本発明の第１の実施形態の半導体装置から埋込ｐウェルを除いた場合において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図４】ボロンのドーズ量を５Ｅ１２／ｃｍ ２に固定し、ボロンのイオン注入エネルギーを３００ｋｅＶとした場合において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図５】ボロンのドーズ量を５Ｅ１２／ｃｍ ２に固定し、ボロンのイオン注入エネルギーを３６０ｋｅＶとした場合において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図６】ボロンのドーズ量を５Ｅ１２／ｃｍ ２に固定し、ボロンのイオン注入エネルギーを４００ｋｅＶとした場合において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図７】ボロンの主としてイオン注入エネルギーを変化させたときのボロンの不純物分布であり、リンを２Ｅ１３／ｃｍ ２、イオン注入エネルギー３６０ｋｅＶで注入してｎウェル２，３を形成したときのｎウェルの不純物分布も併せて示している。
【図８】イオン注入エネルギーを３００〜５００ｋｅＶの範囲で振り、ボロンのドーズ量を変化させたときの、ｎウェル２，３間の最低必要間隔をプロットしたものである。
【図９】本発明の第２の実施形態の半導体装置の模式断面図である。
【図１０】本発明の第２の実施形態の半導体装置において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【符号の説明】
１ ｐ型半導体基板
２、３ ｎウェル
４、５，１５ ｐウェル
６ トレンチ分離絶縁膜
【発明の属する技術分野】
本発明は入出力保護部を備えた半導体装置に関し、特に、入出力保護部の素子マージンの縮小を図った半導体装置に関する。
【０００２】
【従来の技術】
近時、半導体集積回路装置の動作周波数が極めて高くなってきており、電源配線及びグラウンド配線に割り当てられる配線面積が益々増加する傾向にある。従って、半導体集積回路装置を実際に使用する局面で、瞬間的な電圧サージが発生する、或いは、定常的に高電圧が印加されると、半導体集積回路装置の内部素子が破壊に至り易くなる。従来、この電圧サージまたは高電圧による内部回路の破壊を回避するために、入出力端子に保護回路を接続する、或いは、内部回路の耐圧を上げることが行われている。このような技術の一つとして、特許文献１には、ｐ型基板に離間して設ける２つのｎウェルに対して、２つのｎウェル間に同じマスクを通して２回のイオン注入で深さの異なるボロン領域を形成してｐウェルとし、深い方のボロン領域が２つのｎウェルよりも深くなるようにして２つのｎウェル間の耐圧を上げると同時に２つのｎウェル間のリークを抑える技術が記載されている。
【０００３】
【特許文献１】
特開２００２−２８９７０４公報（段落番号００２４〜００４０、図１，７）
【０００４】
【発明が解決しようとする課題】
しかしながら、２つのｎウェルの間隔がサブミクロンになった場合には、上記特許文献１のｐウェル構造では２つのｎウェル間の耐圧を高く維持できない。
【０００５】
本発明の目的は、同じ導電型の２つのウェル領域の間隔がサブミクロンにになった場合においても、同じ導電型の２つのウェル領域間の耐圧を高く維持できる半導体装置を提供するものである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、一導電型の半導体領域と、前記一導電型の半導体領域に所定の間隔で設けられた逆導電型の第１及び第２領域と、前記一導電型の半導体領域にあって前記逆導電型の第１及び第２領域に挟まれて設けられた一導電型の第３領域とを有する半導体装置であって、前記一導電型の半導体領域にあって、前記一導電型の第３領域の下方に、前記一導電型の第３領域を少なくとも平面的に全て含む形の一導電型の第４領域が設けられることを特徴とする。
【０００７】
本発明のさらに好適な半導体装置は、一導電型の半導体領域と、前記一導電型の半導体領域に所定の間隔で設けられた逆導電型の第１及び第２領域と、前記一導電型の半導体領域にあって前記逆導電型の第１及び第２領域に挟まれて設けられた一導電型の第３領域とを有する半導体装置であって、前記一導電型の半導体領域にあって、前記逆導電型の第１及び第２領域と前記一導電型の第３領域の下方全面に渡って、一導電型の第４領域が設けられることを特徴とする。
【０００８】
上記本発明の半導体装置において、前記一導電型の第４領域の不純物濃度ピークの深さ方向の位置は、前記逆導電型の第１及び第２領域の不純物濃度ピークの深さ方向の位置よりも深い、さらには、前記一導電型の第４領域の不純物ピーク濃度は、前記所定の間隔を狭くするに従って高くなる関係にある。具体的には、前記一導電型の第４領域の不純物濃度ピークの深さ方向の位置は、前記逆導電型の第１及び第２領域の不純物濃度ピークよりも０．３〜０．８マイクロメートルの範囲で深い、さらに、前記一導電型の第４領域の不純物ピーク濃度は、前記所定の間隔をｓとすると、（１−ｓ）×１．４Ｅ１６（ａｔｏｍ／ｃｍ ４）を下限とする。
【０００９】
上記本発明の半導体装置において、前記一導電型の第４領域はイオン注入により形成された、或いは、エピタキシャル成長法により形成された領域である。
【００１０】
【発明の実施の形態】
本発明の第１の実施形態を図面を参照して説明する。本実施形態では、半導体基板にｐ型半導体基板を選択し、ｐ型半導体基板に２つのｎウェルを設け、その間にｐウェルを形成する構成に関して説明する。図は第１の実施形態の半導体装置の模式断面図である。以下の説明では、２つのｎウェルのうち、高い電圧が印加されるｎウェルから主としてｐ型半導体基板内部で延びる空乏層について議論するため、ｐ型半導体基板表面近傍及びそれよりも上の構造については図示を省略する。
【００１１】
先ず、図１に示すように、ｐ型半導体基板１に２つのｎウェル２，３が設けられ、その間にｐウェル４が挟まれる。２つのｎウェル２，３及びｐウェル４の下方にはｐウェル５またはｐ型エピタキシャル層が設けられる。２つのｎウェル２，３とｐウェル４との間には、例えばトレンチ分離絶縁膜６が設けられ、ｐウェル４の反対側でｎウェル２，３と隣接する素子（図示せず）との間にもトレンチ分離絶縁膜６が設けられる。
【００１２】
上記構成において、ｐ型半導体基板１、ｎウェル２及びｐウェル４を接地し、ｎウェル３に１０Ｖの電圧を印加すると、ポテンシャル分布は図２のグラフのようになる。図３は図１の断面構造においてｐウェル５を設けない場合のポテンシャル分布である。図２を図３と比較すると、図２のポテンシャル分布が一定の深さに収められるが図３のポテンシャル分布は下方及び横方向に延びていることがわかる。これにより、図２の構造では、ｎウェル３からの空乏層が一定の深さに収められ、パンチスルーを防止していることがわかる。
【００１３】
次に、ｐウェル４の構造について説明する。図４〜６はボロンのドーズ量を５Ｅ１２／ｃｍ ２に固定し、ボロンのイオン注入エネルギーを３００〜４００ｋｅＶの範囲で変化させたときのポテンシャル分布である。バイアス条件は上述の条件と同じである。
【００１４】
図４はボロンのイオン注入エネルギーが３００ｋｅＶのときのポテンシャル分布である。ｎウェル３から空乏層が下方に延びている様子がわかる。これは、注入されたボロンが浅いため、ｎウェル３のｎ型不純物と横方向で補償しあってボロン注入の効果が弱められるためと考えられる。
【００１５】
図５はボロンのイオン注入エネルギーが３６０ｋｅＶのときのポテンシャル分布である。ｎウェル３からの空乏層の延びが抑えられている様子がわかる。
【００１６】
図６はボロンのイオン注入エネルギーが４００ｋｅＶのときのポテンシャル分布である。ｎウェル３からの空乏層の延びがさらに抑えられている様子がわかる。
【００１７】
図４のボロンのイオン注入エネルギーが３００ｋｅＶの場合でも、ｎウェル３から空乏層がｎウェル２にまで延びてぶつかり、パンチスルーを起こすことはない。
【００１８】
以上のことから、パンチスルーを完全に防止するためのボロンイオン注入エネルギーは最低３００ｋｅＶあれば十分であると言える。
【００１９】
図７はボロンの主としてイオン注入エネルギーを変化させたときのボロンの不純物分布である。リンを２Ｅ１３／ｃｍ ２、イオン注入エネルギー３６０ｋｅＶで注入してｎウェル２，３を形成したときのｎウェルの不純物分布も併せて示している。不純物分布は２次イオン質量分析（ＳＩＭＳ）による実測値である。
【００２０】
この不純物分布から、ボロンをイオン注入エネルギー３００ｋｅＶで注入した場合のボロン濃度ピークはｎウェルのリン濃度ピークよりも約０．３マイクロメートルだけ深い位置にある。また、ボロンをイオン注入エネルギー５００ｋｅＶで注入した場合のボロン濃度ピークはｎウェルのリン濃度ピークよりも約０．８マイクロメートルだけ深い位置にある。従って、ｐウェル４の構造としては、ｎウェル２，３のリン濃度ピークに対して約０．３〜０．８マイクロメートルだけ深い位置にボロン濃度ピークを位置させれば十分なパンチスルー防止効果が得られる。
【００２１】
次に、ｎウェル２，３間のパンチスルーを十分に防止できるようにするためのｎウェル２，３の間隔ｓ（マイクロメートル）とボロンピーク濃度との関係を求める。図７から、ボロンをドーズ量１Ｅ１２／ｃｍ ２、イオン注入エネルギー３００ｋｅＶ及びドーズ量１Ｅ１２／ｃｍ ２、イオン注入エネルギー５００ｋｅＶで注入した場合のボロン濃度ピークはほぼ同じレベルであることがわかる。
【００２２】
この事実をベースとして、イオン注入エネルギーを３００〜５００ｋｅＶの範囲で振り、ボロンのドーズ量を変化させたときの、ｎウェル２，３間の最低必要間隔をプロットしたものが図８である。ｎウェル２，３間の最低必要間隔は、上述のバイアス条件下で、ｎウェル３に２０Ｖを印加してもパンチスルーが生じない間隔と定義している。
【００２３】
ｎウェル２，３の最低必要間隔ｓ（マイクロメートル）とボロンピーク濃度との関係を図８の破線のように対数グラフ上で直線近似すると、
ｎ ｐ＝（１−ｓ）×１．４Ｅ１６（ａｔｏｍ／ｃｍ ４）
と表すことができる。
【００２４】
次に、本発明の第２の実施形態を図面を参照して説明する。本実施形態は、第１の実施形態とはｐウェルの構造のみが異なり、あとは同じである。
【００２５】
図９に示すように、ｐ型半導体基板１に２つのｎウェル２，３が設けられ、その間にｐウェル４が挟まれる。ｐウェル４の下方にはｐウェル４を平面的に完全に包含するようにｐウェル１５が設けられる。２つのｎウェル２，３とｐウェル４との間には、例えばトレンチ分離絶縁膜６が設けられ、ｐウェル４の反対側でｎウェル２，３と隣接する素子（図示せず）との間にもトレンチ分離絶縁膜６が設けられる。
【００２６】
上記構成において、ｐ型半導体基板１、ｎウェル２及びｐウェル４を接地し、ｎウェル３に１０Ｖの電圧を印加すると、ポテンシャル分布は図１０のグラフのようになる。図１０をｐウェル１５を設けない場合のポテンシャル分布である図３と比較すると、図１０の１０Ｖのポテンシャル線が横方向にｎウェル２，３の間に位置しているが図３の１０Ｖのポテンシャル線は下方及び横方向に延びてｎウェル２にまで到達していることがわかる。これにより、図１０の構造でも、ｎウェル３からの空乏層の横方向への広がりを食い止めて、パンチスルーを防止できていることがわかる。
【００２７】
従って、本実施形態からわかるように、ｐウェル１５は少なくともｐウェル４の下方にｐウェル４を平面的に包含するように設けておけば、ｎウェル２，３間のパンチスルーを防止できる。
【００２８】
以上の説明において、２つのｎウェル及びその間のｐウェルの下方にｐ型エピタキシャル層を設ける場合には、上述したウェル５と同様な濃度及びｐ型半導体基板基板中での深さを有するようにｐ型エピタキシャル層を形成すれば良い。
【００２９】
また、本発明をｐ型半導体基板に２つのｎウェルを設け、その間にｐウェルを挟み、これらの下方にさらにｐウェルを設ける構造を説明したが、これらの導電型を逆にした構成の半導体装置においても、本発明に記載した最適値の値自体は異なるものの、同様なパターン設計及びプロセス設計を行うことにより、ウェル間のパンチスルーを防止でき、半導体集積回路のサイズ縮小が可能となる。
【００３０】
【発明の効果】
以上説明したように本発明は、ｐ型半導体基板に２つのｎウェル及びその間に挟まれたｐウェルが挟まれる構成において、２つのｎウェル及びｐウェルの下方にｐウェルまたはｐ型エピタキシャル層を設けることにより、２つのｎウェル間のパンチスルーを防止し、ｎウェル間隔を短くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の模式断面図である。
【図２】本発明の第１の実施形態の半導体装置において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図３】本発明の第１の実施形態の半導体装置から埋込ｐウェルを除いた場合において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図４】ボロンのドーズ量を５Ｅ１２／ｃｍ ２に固定し、ボロンのイオン注入エネルギーを３００ｋｅＶとした場合において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図５】ボロンのドーズ量を５Ｅ１２／ｃｍ ２に固定し、ボロンのイオン注入エネルギーを３６０ｋｅＶとした場合において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図６】ボロンのドーズ量を５Ｅ１２／ｃｍ ２に固定し、ボロンのイオン注入エネルギーを４００ｋｅＶとした場合において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【図７】ボロンの主としてイオン注入エネルギーを変化させたときのボロンの不純物分布であり、リンを２Ｅ１３／ｃｍ ２、イオン注入エネルギー３６０ｋｅＶで注入してｎウェル２，３を形成したときのｎウェルの不純物分布も併せて示している。
【図８】イオン注入エネルギーを３００〜５００ｋｅＶの範囲で振り、ボロンのドーズ量を変化させたときの、ｎウェル２，３間の最低必要間隔をプロットしたものである。
【図９】本発明の第２の実施形態の半導体装置の模式断面図である。
【図１０】本発明の第２の実施形態の半導体装置において、２つのｎウェルの一方に電圧を印加したときのポテンシャル分布である。
【符号の説明】
１ ｐ型半導体基板
２、３ ｎウェル
４、５，１５ ｐウェル
６ トレンチ分離絶縁膜
Claims (8)
- 一導電型の半導体領域と、前記一導電型の半導体領域に所定の間隔で設けられた逆導電型の第１及び第２領域と、前記一導電型の半導体領域にあって前記逆導電型の第１及び第２領域に挟まれて設けられた一導電型の第３領域とを有する半導体装置であって、前記一導電型の半導体領域にあって、前記一導電型の第３領域の下方に、前記一導電型の第３領域を少なくとも平面的に全て含む形の一導電型の第４領域が設けられることを特徴とする半導体装置。
- 一導電型の半導体領域と、前記一導電型の半導体領域に所定の間隔で設けられた逆導電型の第１及び第２領域と、前記一導電型の半導体領域にあって前記逆導電型の第１及び第２領域に挟まれて設けられた一導電型の第３領域とを有する半導体装置であって、前記一導電型の半導体領域にあって、前記逆導電型の第１及び第２領域と前記一導電型の第３領域の下方全面に渡って、一導電型の第４領域が設けられることを特徴とする半導体装置。
- 前記一導電型の第４領域の不純物濃度ピークの深さ方向の位置は、前記逆導電型の第１及び第２領域の不純物濃度ピークの深さ方向の位置よりも深いことを特徴とする請求項１又は２に記載の半導体装置。
- 前記一導電型の第４領域の不純物ピーク濃度は、前記所定の間隔を狭くするに従って高くなる関係にあることを特徴とする請求項１、２又は３に記載の半導体装置。
- 前記一導電型の第４領域の不純物濃度ピークの深さ方向の位置は、前記逆導電型の第１及び第２領域の不純物濃度ピークよりも０．３〜０．８マイクロメートルの範囲で深いことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
- 前記一導電型の第４領域の不純物ピーク濃度は、前記所定の間隔をｓとすると、（１−ｓ）×１．４Ｅ１６（ａｔｏｍ／ｃｍ ４）を下限とすることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
- 前記一導電型の第４領域はイオン注入により形成された領域であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
- 前記一導電型の第４領域はエピタキシャル成長法により形成された領域であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003022766A JP2004235475A (ja) | 2003-01-30 | 2003-01-30 | 半導体装置 |
| US10/763,551 US6979845B2 (en) | 2003-01-30 | 2004-01-23 | Semiconductor device in which punchthrough is prevented |
| EP04001612A EP1443564B1 (en) | 2003-01-30 | 2004-01-26 | Semiconductor device in which punchthrough is prevented |
| DE602004018555T DE602004018555D1 (de) | 2003-01-30 | 2004-01-26 | Halbleiterbauelement mit Verhinderung von Durchbrüchen des Typs "punch-through" |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003022766A JP2004235475A (ja) | 2003-01-30 | 2003-01-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004235475A true JP2004235475A (ja) | 2004-08-19 |
Family
ID=32652905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003022766A Pending JP2004235475A (ja) | 2003-01-30 | 2003-01-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6979845B2 (ja) |
| EP (1) | EP1443564B1 (ja) |
| JP (1) | JP2004235475A (ja) |
| DE (1) | DE602004018555D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108959A (ja) * | 2008-10-28 | 2010-05-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| WO2018029965A1 (ja) * | 2016-08-10 | 2018-02-15 | ソニー株式会社 | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7521741B2 (en) * | 2006-06-30 | 2009-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shielding structures for preventing leakages in high voltage MOS devices |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3582725A (en) * | 1969-08-21 | 1971-06-01 | Nippon Electric Co | Semiconductor integrated circuit device and the method of manufacturing the same |
| NL7700880A (nl) * | 1976-12-17 | 1978-08-01 | Philips Nv | Naar willekeur toegankelijk geheugen met junctieveldeffekttransistoren. |
| US4320409A (en) | 1980-05-01 | 1982-03-16 | Bell Telephone Laboratories, Incorporated | Complementary field-effect transistor integrated circuit device |
| JPH02148852A (ja) | 1988-11-30 | 1990-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0567753A (ja) | 1991-04-17 | 1993-03-19 | Mitsubishi Electric Corp | 二重構造ウエルを有する半導体装置およびその製造方法 |
| JP3252432B2 (ja) | 1992-03-19 | 2002-02-04 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP3259330B2 (ja) | 1992-06-19 | 2002-02-25 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US5286991A (en) * | 1992-08-26 | 1994-02-15 | Pioneer Semiconductor Corporation | Capacitor for a BiCMOS device |
| US5828110A (en) | 1995-06-05 | 1998-10-27 | Advanced Micro Devices, Inc. | Latchup-proof I/O circuit implementation |
| KR100188096B1 (ko) * | 1995-09-14 | 1999-06-01 | 김광호 | 반도체 장치 및 그 제조 방법 |
| US6033946A (en) * | 1995-12-08 | 2000-03-07 | Texas Instruments Incorporated | Method for fabricating an isolated NMOS transistor on a digital BiCMOS process |
| JP2002289704A (ja) | 2001-03-23 | 2002-10-04 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2003
- 2003-01-30 JP JP2003022766A patent/JP2004235475A/ja active Pending
-
2004
- 2004-01-23 US US10/763,551 patent/US6979845B2/en not_active Expired - Fee Related
- 2004-01-26 DE DE602004018555T patent/DE602004018555D1/de not_active Expired - Lifetime
- 2004-01-26 EP EP04001612A patent/EP1443564B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108959A (ja) * | 2008-10-28 | 2010-05-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US8148774B2 (en) | 2008-10-28 | 2012-04-03 | Renesas Electronics Corporation | Method of fabricating semiconductor device with a high breakdown voltage between neighboring wells |
| WO2018029965A1 (ja) * | 2016-08-10 | 2018-02-15 | ソニー株式会社 | 半導体集積回路 |
| US10777462B2 (en) | 2016-08-10 | 2020-09-15 | Sony Corporation | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040155313A1 (en) | 2004-08-12 |
| DE602004018555D1 (de) | 2009-02-05 |
| US6979845B2 (en) | 2005-12-27 |
| EP1443564B1 (en) | 2008-12-24 |
| EP1443564A2 (en) | 2004-08-04 |
| EP1443564A3 (en) | 2005-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7384854B2 (en) | Method of forming low capacitance ESD robust diodes | |
| US8148774B2 (en) | Method of fabricating semiconductor device with a high breakdown voltage between neighboring wells | |
| KR100859486B1 (ko) | 고전압용 정전기 방전 보호 소자 및 그 제조 방법 | |
| KR100579780B1 (ko) | 반도제장치 및 그 제조방법 | |
| US6875650B2 (en) | Eliminating substrate noise by an electrically isolated high-voltage I/O transistor | |
| US20110175199A1 (en) | Zener diode with reduced substrate current | |
| US5330922A (en) | Semiconductor process for manufacturing semiconductor devices with increased operating voltages | |
| CN108933130B (zh) | 适用于静电放电（esd）保护的半导体装置 | |
| US11495593B2 (en) | Semiconductor device | |
| CN104465647A (zh) | 堆叠的保护装置及相关制造方法 | |
| US20170338223A1 (en) | Single mask level including a resistor and a through-gate implant | |
| US6538294B1 (en) | Trenched semiconductor device with high breakdown voltage | |
| US12446322B2 (en) | Electrostatic discharge protection devices including a silicon-controlled rectifier | |
| US6555894B2 (en) | Device with patterned wells and method for forming same | |
| JP2004235475A (ja) | 半導体装置 | |
| US7955923B1 (en) | I/O ESD protection device for high performance circuits | |
| KR100698096B1 (ko) | 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법 | |
| US20100279482A1 (en) | Semiconductor Device and Method of Manufacturing the Same | |
| KR20080037690A (ko) | 공핍가능한 콜렉터 컬럼을 가진 바이폴라 방법 및 구조 | |
| KR102424762B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
| US20140339676A1 (en) | Semiconductor device and method of forming the same | |
| KR20100111022A (ko) | Ｅｓｄ 보호회로 및 그 제조방법 | |
| US7253498B2 (en) | Bipolar transistor with geometry optimized for device performance, and method of making same | |
| US20070090412A1 (en) | Semiconductor device | |
| US20040166625A1 (en) | Method for increasing the Beta of PNP BJT device in CMOS process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050913 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070703 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080613 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081014 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081215 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090217 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100426 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111028 |