JP2004235925A - 誤り訂正方法、誤り訂正回路および情報記録再生装置 - Google Patents
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Abstract
【課題】消失フラグの不正確さを許容しながら、従来技術に比べて少ない回路規模で２事象誤りに対するＣＲＣＣ訂正処理を実現する。
【解決手段】２事象誤りとして発生頻度の高いものを訂正対象とし、限定された誤り事象が再生データの任意のビット位置に発生した時のＣＲＣデータを巡回置換によって順次的に算出し、これを再生データのＣＲＣデータに排他的加算することにより１箇所目の１事象誤りを仮想的に仮訂正し、さらに仮訂正した後のＣＲＣデータを算出することにより２箇所目の１事象誤りを検出し、仮訂正した後の１箇所目の１事象誤りと２箇所目の１事象誤りを訂正する。
【選択図】 図１
【解決手段】２事象誤りとして発生頻度の高いものを訂正対象とし、限定された誤り事象が再生データの任意のビット位置に発生した時のＣＲＣデータを巡回置換によって順次的に算出し、これを再生データのＣＲＣデータに排他的加算することにより１箇所目の１事象誤りを仮想的に仮訂正し、さらに仮訂正した後のＣＲＣデータを算出することにより２箇所目の１事象誤りを検出し、仮訂正した後の１箇所目の１事象誤りと２箇所目の１事象誤りを訂正する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は巡回符号を用いた誤り訂正技術に係り、特に再生データに発生した２事象誤りを訂正する誤り訂正方法および回路、並びに誤り訂正回路を搭載した情報記録再生装置に関する。
【０００２】
【従来の技術】
再生データに発生した誤りを検出するために、巡回符号が広く用いられている。巡回符号における符号化の手順を図２に示す。記録データ列２１を割算回路２２に入力し、生成多項式（図示せず）によって除算する。その結果得られた余りがデータ列２３として割算回路２２から出力される。データ列２３の事をＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）データと呼ぶ。ＣＲＣデータ２３は記録データ２１の後ろに付加されて、符号化された記録データ列２４となる。符号化された記録データ列２４は明らかに生成多項式により割り切れるので、符号化された記録データ列２４を記録・再生した後、割算回路２２で除算した時のＣＲＣデータをチェックすることにより、再生データに誤りが発生したか否かが検出できる。
【０００３】
巡回符号を用いて誤り訂正を行う従来技術として特許文献１に記載の技術がある。この技術を磁気ディスク装置の信号処理に適用した例について図７を用いて説明する。磁気ディスク装置１（ＨＤＤ）は、磁気ディスク２と、磁気ディスク２を装着し回転するスピンドルモータ６と、磁気ヘッド３と、磁気ヘッド３を支持し磁気ディスク２の任意の半径位置に位置決めするキャリッジ４と、キャリッジ４に取り付けられたＲ／Ｗ−ＩＣ５等からなるヘッド・ディスクアッセンブリ７（ＨＤＡ）と、リード・ライトチャネル８と、１事象ＣＲＣＣ訂正回路１５と、ハードディスクコントローラ９（ＨＤＣ）と、サーボ制御回路１０と、マイクロプロセッサ１１（ＭＰＵ）と、ＲＯＭ１２と、ＲＡＭ１３等からなるパッケージ基板１４（ＰＣＢ）で構成される。
【０００４】
リード・ライトチャネル８はデータ記録を行うライトチャネルと、データ再生を行うリードチャネルで構成される。リードチャネルの信号処理技術はＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）方式である。ＰＲＭＬによる再生データには、数ビット程度の短い誤りが単発で発生することが知られている。特許文献１記載の従来技術では、このような単発の誤り（１事象誤り）を訂正できるようにリード・ライトチャネル８とＨＤＣ９の間に巡回符号を構成する１事象ＣＲＣＣ訂正回路１５を与えるものである。誤り訂正可能な巡回符号をＣＲＣＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ Ｃｏｄｅ）と呼び、ＣＲＣＣを用いて誤りを訂正する方式をＣＲＣＣ訂正と呼ぶことにする。１事象ＣＲＣＣ訂正回路１５はＣＲＣＣの符号化と１事象の誤り訂正を行う。
【０００５】
一方、ＰＲＭＬによる再生データの復調過程で得られる信頼度情報を用いてＣＲＣＣによる誤り訂正の能力向上を図った技術として特許文献２に記載された技術がある。これは再生データの信頼度がある閾値よりも低い場合に消失誤りが発生したと判断してその位置に消失フラグを立て、消失フラグに基づいて再生データを軟判定的に仮訂正した系列に対してＣＲＣＣ訂正を行うことにより、２事象以上の誤りを訂正するものである。
【０００６】
【特許文献１】
特開２０００−５７７０９号公報（第３−４頁、図１、図５）
【特許文献２】
特開２０００−１３４１１４号公報（第６−９頁、図１、図４、図５）
【０００７】
【発明が解決しようとする課題】
信頼度情報に基づく消失フラグは判定閾値の設定に対して敏感であり、閾値を上げすぎると消失フラグが立たなくなり、また下げすぎると消失フラグが多く立ちすぎる。このため、ビット単位で正確な消失フラグを安定して得ることは実用上困難である。また、ＣＲＣＣ訂正を実施する際に、仮訂正されたデータ系列毎に訂正処理回路が必要になるため、回路規模の増大が避けられない。
【０００８】
本発明の目的は、消失フラグの不正確さを許容しながら、従来技術に比べて少ない回路規模で２事象誤りに対するＣＲＣＣ訂正を実現する誤り訂正方法と回路を提供することである。
【０００９】
本発明の他の目的は、上記誤り訂正回路を搭載した信頼性の高い情報記録再生装置を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明では、下記の手段を用いることにより、２事象誤りを訂正することが可能なＣＲＣＣ訂正を実現する。
第１に、２事象誤りとして発生頻度の高いものを訂正対象とし、上記限定された誤り事象が再生データの任意のビット位置に発生した時のＣＲＣデータを巡回置換によって順次的に算出し、これを再生データのＣＲＣデータに排他的加算することにより１箇所目の１事象誤りを仮想的に仮訂正し、さらに仮訂正した後のＣＲＣデータを算出することにより２箇所目の１事象誤りを検出し、仮訂正した後の１箇所目の１事象誤りと２箇所目の１事象誤りを訂正する。
【００１１】
第２に、信頼度情報に基づいて誤りの発生している可能性の高いビット範囲を特定し、この範囲に対して仮想的に仮訂正した後のＣＲＣデータに基づいて２事象誤りを並列的にＣＲＣＣ訂正する。
【００１２】
【発明の実施の形態】
本発明を磁気ディスク装置の信号処理に適用した第１の実施例について図１を用いて説明する。磁気ディスク装置１（ＨＤＤ）は、磁気ディスク２と、磁気ディスク２を装着し回転するスピンドルモータ６と、磁気ヘッド３と、磁気ヘッド３を支持し磁気ディスク２の任意の半径位置に位置決めするキャリッジ４と、キャリッジ４に取り付けられたＲ／Ｗ−ＩＣ５等からなるヘッド・ディスクアッセンブリ７（ＨＤＡ）と、リード・ライトチャネル８と、１事象ＣＲＣＣ訂正回路１５と、２事象ＣＲＣＣ訂正回路１５と、ハードディスクコントローラ９（ＨＤＣ）と、サーボ制御回路１０と、マイクロプロセッサ１１（ＭＰＵ）と、ＲＯＭ１２と、ＲＡＭ１３等からなるパッケージ基板１４（ＰＣＢ）で構成される。
【００１３】
リード・ライトチャネル８はデータ記録を行うライトチャネル８ａとデータ再生を行うリードチャネル８ｂで構成される。リードチャネル８ｂの信号処理技術としては、ＰＲＭＬ（２，１，−１，−１，−１）を採用する。磁気記録方式は面内記録方式とし、線記録密度は規格化線密度で２．７５とする。
【００１４】
ＨＤＣ９は、１事象誤りに対するＣＲＣＣ訂正回路１５に記録データを供給し、記録データはこの中でＣＲＣＣの符号化が実行された後、ライトチャネル８ａ、Ｒ／Ｗ−ＩＣ５、磁気ヘッド３を通って磁気ディスク２に記録される。
【００１５】
再生信号は磁気ヘッド３、Ｒ／Ｗ−ＩＣ５を通って、リードチャネル８ｂでデータ復調されて再生データとなる。再生データは１事象ＣＲＣＣ訂正回路１５に供給され、１事象誤りが訂正される。１事象誤りとして訂正できなかった誤りについては、２事象ＣＲＣＣ訂正回路１６に供給されて、２事象誤りが訂正される。１事象誤りと２事象誤りがそれぞれ訂正された再生データがＨＤＣ９に送られる。
【００１６】
ＨＤＣ９は訂正後の再生データを計算機などの上位装置に転送する。ＭＰＵ１１はＨＤＤ１全体の制御を司る。サーボ制御回路１０はＭＰＵ１１の制御の下にスピンドルモータ６の回転制御や磁気ヘッド３のポジショニング制御を行う。ＲＯＭ１２はＭＰＵ１１やＨＤＣ９のプログラムを格納し、ＲＡＭ１３は記録・再生データのバッファである。
【００１７】
ＣＲＣＣ符号化のために、図３に示す線形帰還シフトレジスタＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）３１を用いて生成多項式による割算を実施する。生成多項式は１５次の原始多項式の中から、係数表記で１１１１０００１１１１００００１を用いる。ＬＦＳＲ３１はこの生成多項式の係数ビット’１’に対応した位置のレジスタが排他的加算回路によって結線されている。プリセット端子３５（ＰＳ）を制御して、プリセットデータ３４として’０００００００００００００００’（以後、ゼロと表記）をプリセットした後、データ３２をＭＳＢ側のＩＮ端子から入力すると、全てのデータが入力した時点で、各レジスタに割算の結果が現れる。これをＯＵＴ端子から出力すると、１５ビットのＣＲＣデータ３３が得られる。入力データにＣＲＣデータを付加して符号化データを得る。本実施例ではＣＲＣＣ符号化された記録データの長さは１００ビットとする。
【００１８】
次に、ＣＲＣＣ訂正回路１５及び１６によって誤りを訂正する具体的な処理について図４を用いて説明する。図４では説明の都合上、１事象ＣＲＣＣ訂正回路１５及び２事象ＣＲＣＣ訂正回路１６をまとめて記載している。また、本実施例で訂正する１事象誤りとしては、３ビット連続誤りと５ビット連続誤りの２種類とする。この根拠は、白色雑音が支配的な磁気記録チャネルについて誤り事象の発生分布をシミュレーションによって調査した結果、全体のおよそ９５％が３ビット連続誤り、１％が５ビット連続誤りで占められていたからである。同じ理由により、２事象誤りの訂正では、発生頻度の高い３ビット連続誤りが再生データ中に２箇所発生したものに限定して訂正を行う。また、本実施例では、再生データの長さが１００ビットと短いため、誤り事象がその境界にまたがる頻度が比較的高い。このことを考慮して、３ビット連続及び５ビット連続誤りが境界で分断された誤り事象についてもパターンマッチングすることにより訂正する。
【００１９】
ＳＷ１によりプリセットデータ（ＰＳ−Ｄ）としてゼロがＬＦＳＲ４２のプリセット入力端子ＰＳから各レジスタにプリセットされた後、リードチャネル８ｂ内に設けられたＰＲＭＬ復調器４１から出力された再生データ列がＳＷ２によってＬＦＳＲ４２のＩＮ端子に供給される。１００ビットの再生データが入力した時点で、ＣＲＣデータ４３が出力される。ＣＲＣデータ４３がゼロの場合には誤りが発生していない。ＣＲＣデータ４３がゼロでない場合には、再生データに誤りが発生していることが分かるので、以下で説明する１事象誤り及び２事象誤りの検出を試みる。
【００２０】
１事象誤りを検出するためには、ＣＲＣデータ４３に対する巡回置換を繰り返すことによって、再生データに発生したＣＲＣデータ４３のＬＳＢの位置まで移動させなければならない。本実施例で用いているＣＲＣＣの周期は２１５−１＝３２７６７ビットである。従って、１００ビットに符号化された再生データに発生した誤り事象を検出するためには、３２７６７−（１００−１５）＝３２６８２回分の巡回置換を予め行わなければならない。この処理をリアルタイムで実施する方法に関しては、特許文献１に記載されている。先ず、１回の巡回置換の操作を１５行１５列の行列によって表現する。次に、この行列を３２６８２回掛け合わせた行列（以下、ベータ行列）４５を予め計算しておく。ベータ行列４５の各要素は０か１であるため、これらをレジスタに格納することは容易である。ベータ行列４５とＣＲＣデータ４３とを乗算器４４より掛け合わせれば、３２６８２回分の巡回置換を行った後のＣＲＣデータが得られる。このＣＲＣデータをＳＷ１によってＬＦＳＲ４２にプリセットし、同時にＳＷ３が閉じることにより誤り検出回路４６に供給される。
【００２１】
誤り検出回路４６では、ＣＲＣデータが訂正対象である誤り事象と一致するか否かをチェックする。この時、例えば３ビット連続誤りと一致した場合には、誤り検出回路４６は巡回置換０回で３ビット連続誤りを検出したことを記憶する。また、一致していない場合には、ＳＷ２を切り替えてデータ’０’をＬＦＳＲ４２のＩＮ端子に入力して巡回置換し、得られたＣＲＣデータを誤り検出回路４６に供給して、パターンマッチングを繰り返す。このようにしてＣＲＣデータ４３が訂正対象である誤り事象と一致するまでに要した巡回置換の回数とその誤り事象とを記憶する。尚、巡回置換を１００回行っても一致することがなかった場合には訂正可能な１事象誤りは発生していないことになる。
【００２２】
次に、２事象誤りの検出には、１箇所目の１事象誤りの仮訂正と２箇所目の１事象誤り検出の２つの処理を並列的に行う。仮訂正処理では、３ビット連続誤りが再生データの任意の位置に発生した時のＣＲＣデータを全て計算する。今、３ビット連続誤りが再生データのＬＳＢに存在し、それ以外はすべてゼロであるデータ系列を想定する。これを生成多項式で除算しベータ行列４５を乗算したＣＲＣデータを予め計算しておく（’ｐ１４ｐ１３……ｐ１ｐ０’と表記）。これをＬＦＳＲ４９にプリセットすると、プリセットされたＣＲＣデータ’ｐ１４ｐ１３……ｐ１ｐ０’は多段レジスタ５０に供給される。その後、ＬＦＳＲ４９のＩＮ端子からデータ’０’を入力し、巡回置換を１回行う。ＬＦＳＲ４９のＯＵＴ端子から新しいＣＲＣデータがレジスタ５０に供給されるとともに、レジスタ５０のＣＲＣデータがレジスタ５１に移動する。このような動作を繰り返した結果、最初のＣＲＣデータ’ｐ１４ｐ１３……ｐ１ｐ０’がレジスタ５２にまで移動し、最終的にレジスタ５０からレジスタ５２に９７個のＣＲＣデータが格納される。
【００２３】
容易に確認出来るように、これらのＣＲＣデータは、３ビット誤りが再生データのＭＳＢからＬＳＢに発生した時のＣＲＣデータになっている。これらを、再生データから求めたＣＲＣデータに排他的加算すれば、再生データを仮想的に硬判定的に仮訂正した後のＣＲＣデータが得られる。尚、これらのＣＲＣデータは毎回、再生データのＣＲＣデータを計算する際に計算しても良いし、レジスタに余裕があれば固定値として格納しておいても良い。
【００２４】
再生データから計算したＣＲＣデータ（ベータ行列を乗算した後）はＳＷ４が閉じて、レジスタ５３に格納される。排他的加算回路５４、５５、…、５６によって、多段レジスタ５０、５１、…、５２のＣＲＣデータとレジスタ５３のＣＲＣデータとが排他的加算されて各々ＬＦＳＲ５７、５８、…、５９にプリセットされる。
【００２５】
同時に、ＬＦＳＲ５７、５８、…、５９のＯＵＴ端子から各々のＣＲＣデータが誤り検出回路４６に送られる。１事象誤りの検出と同じ手順で、ＬＦＳＲ５７、５８、…、５９のＩＮ端子にデータ’０’が入力され巡回置換が繰り返される。
【００２６】
ＬＦＳＲ５７、５８、…、５９の何れかのＣＲＣデータに対して３ビット連続誤りが最初に検出された場合、誤り訂正回路４６は、検出に要した巡回置換の回数と仮訂正した誤りの位置を記憶する。本実施例では、誤り事象を３ビット連続誤りに限定しているので記憶する必要はない。仮訂正した誤りの位置は、どのＬＦＳＲからのＣＲＣデータに関して検出できたかによって特定できる。例えば、それがＬＦＳＲ５８からのＣＲＣデータであれば、多段レジスタ５０、５１、…、５２までさかのぼることによって、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）からＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側に１ビットシフトした位置であることが分かる。
【００２７】
次に、検出された１事象及び２事象の誤りの訂正の手順に関して説明する。巡回置換の処理と並行して、再生データが誤り訂正回路４８に順次的に入力されている。誤り訂正回路４８は再生データ長に相当した個数のシフトレジスタと排他的加算回路が連結されて構成され、各々の排他的加算回路には誤り検出回路４６からの誤り訂正信号４７が結線されている。誤りを訂正する時以外は、誤り訂正信号４７はデータ’０’であり、誤り訂正回路４８は単なるシフトレジスタとして動作する。訂正可能な誤りが検出された場合には、誤り訂正回路４８に１００ビットの再生データが全て格納されるのを待って、記憶しておいた巡回置換の回数とその誤り事象に基づいて、誤り訂正信号４７にデータ’１’を出力する。この結果、誤り訂正回路４８の排他的加算回路により、検出された１事象誤り及び２事象誤りのビットが反転されて訂正が完了する。
【００２８】
ところで、上記訂正処理においては、誤検出により１事象誤りと２事象誤りが同時に検出されることがある。この場合、ＣＲＣデータに基づいて誤りを検出する限り、誤りが１事象誤りなのか２事象誤りなのかは特定できない。このような場合には、誤り検出回路４６はこれらの検出結果を破棄して、誤検出に伴う誤訂正を防止する。
【００２９】
以上説明してきた第１の実施例による誤り訂正の性能評価をシミュレーションによって実施した結果を図５に示す。横軸は相対的な信号対雑音比ＳＮＲ（ｄＢ）、縦軸はビット誤り率Ｌｏｇ（ＢＥＲ）である。誤り訂正前のビット誤り率が１０− １となるＳＮＲを０ｄＢとした。（Ａ）は誤り訂正前のビット誤り率のＳＮＲ特性、（Ｂ）は１事象誤り訂正後のビット誤り率のＳＮＲ特性である。これに対して、（Ｃ）は１事象及び２事象誤りを訂正した後のビット誤り率のＳＮＲ特性である。１事象誤りのみを訂正した（Ｂ）の場合に比べ、ビット誤り率は０．５桁程度低減していることが分かる。
【００３０】
本実施例では、線形帰還シフトレジスタを用いてＣＲＣデータの演算と巡回置換処理を行う場合について説明した。高速転送に対応するには、例えば、受信データが８ビットパラレルデータで送受信されるときは、これを並列的に処理すればよい。線形帰還シフトレジスタ回路を論理演算回路に展開すれば、並列処理ができる。
【００３１】
本実施例で用いたベータ行列は１回の巡回置換の操作を基に構成される。８回までの巡回置換操作を表現した８種類のベータ行列を用いて、８ビットパラレルデータに対する巡回置換操作を、論理演算回路で並列的に実施できる。
【００３２】
また、受信データとして、ＭＳＢビットデータに対するＣＲＣデータを予め計算しておけば、巡回置換の逆操作によりＬＳＢまでのビットデータに対するＣＲＣデータを逐次演算することができる。これにより８回の逆巡回置換操作を表現するベータ行列を用いて、ＭＳＢから８ビット分のデータに対するＣＲＣを初期値として、ＬＳＢまでの全てのビットデータに対するＣＲＣを並列的に逐次演算することができる。
【００３３】
これらのＣＲＣデータを受信データが「１」のときにだけ排他的に加算することにより、線形帰還シフトレジスタと同じＣＲＣデータが得られる。なお、１回の逆巡回置換操作を表現するベータ行列は、１回の巡回置換操作を表現するベータ行列と、互いに逆行列の関係にある。
【００３４】
次に本発明を磁気ディスク装置の信号処理に適用した第２の実施例について図１及び図４を用いて説明する。第２の実施例では、符号化された記録データの長さを５６１ビットとする。符号化効率は第１の実施例に比べて５倍以上改善する。
【００３５】
図１に示すように、１事象ＣＲＣＣ訂正処理回路１５により１事象の誤りを訂正する。これについては第１の実施例と同じなので説明は省略する。１事象誤りとして訂正できなかった誤りについては、２事象ＣＲＣＣ訂正回路１６により訂正する。このとき、信頼度情報１７を参照して、仮訂正処理を行う範囲を限定する。
【００３６】
信頼度情報を用いて仮訂正処理の範囲を限定する方法に関して図４を用いて説明する。信頼度情報を得る具体的な手段に関しては、特許文献２に詳細に述べられているのでここでは説明を省略する。仮訂正の対象誤りである３ビット連続誤りが発生した可能性の高いビット位置が得られており、これが図１の信頼度情報１７として２事象誤りのＣＲＣＣ訂正回路１６に供給されているものとする。
【００３７】
信頼度情報１７で指定されたビット位置ｍとその前後８ビットを併せて１７個のビット位置の何れかに３ビット連続誤りが発生したものと想定して、各々のＣＲＣデータを以下のようにして計算する。図４の多段レジスタ５０、５１、…、５２の個数を１７個用意して、プリセット値’ｐ１４ｐ１３……ｐ１ｐ０’からＣＲＣデータの計算を開始する。ビット位置（ｍ−８）までの計算が完了した段階で、ＬＦＳＲ４９の出力を停止すると、上記１７個のレジスタに所望のＣＲＣデータが格納されている。
【００３８】
また、複数のビット位置が候補とされている場合には、誤り検出回路４６で検出される１箇所を除いて、仮訂正範囲を指定すれば良い。例えば、３箇所まで指定する場合には５１個のレジスタを用意する。指定された範囲のビット位置でＬＦＳＲ４９の出力をＯＮにし、それ以外はＯＦＦに制御することにより、所望のＣＲＣデータだけを上記５１個のレジスタに格納することができる。
【００３９】
１事象誤り及び２事象誤りの検出から訂正にいたる処理については、第１の実施例と同じなので説明は省略する。
【００４０】
以上説明してきた第２の実施例による誤り訂正の性能評価をシミュレーションによって実施した結果を図６に示す。横軸は相対的なＳＮＲ（ｄＢ）、縦軸はビット誤り率である。誤り訂正前のビット誤り率が１０− １となるＳＮＲを０ｄＢとした。（Ａ）は誤り訂正前のビット誤り率のＳＮＲ特性、（Ｂ）は１事象誤り訂正後のビット誤り率のＳＮＲ特性である。これに対して、（Ｃ）は１事象及び２事象誤りを訂正した後のビット誤り率のＳＮＲ特性である。１事象誤りのみを訂正した（Ｂ）の場合に比べ、ビット誤り率は０．５桁程度低減していることが分かる。尚、シミュレーションでは仮訂正範囲を＋−８ビットとし、信頼度情報１７により得られる仮訂正位置が常に＋４ビットだけオフセットしているという最悪の状況を想定した。このような状況下でも、本発明による２事象誤り訂正によれば、１事象誤りのみの訂正に比べてビット誤り率を低減する効果がある。
【００４１】
これまでに述べた第１、第２の実施例では、白色雑音が支配的な磁気記録チャネルを例にして説明した。しかし、本発明は白色雑音に限定されるものではなく、その他の雑音に対しても適用可能である。その一例として、磁化遷移点の位置がランダムに変位することに起因するポジションジッタ性雑音が支配的な場合、９５％が１ビット連続誤り、３％が２ビット連続誤りであることから、１ビット連続及び２ビット連続の１事象誤りと、１ビット連続の２事象誤りをそれぞれ訂正対象とすれば良い。
【００４２】
更に、現実の磁気記録チャネルにおいては、白色雑音とポジションジッタ性雑音が様々な割合で混じったものとなる。このような雑音形態に対して本発明を適用する場合には、１ビット、２ビット、３ビット、５ビット連続誤りの各誤り事象の中から、最適な誤り事象を選択する学習機能を設けることが望ましい。この学習機能を実現するためには、１事象誤り訂正のみを実行させる処理モードを用意し、この処理モードで実際に訂正された誤り事象の発生頻度を求め、その上位から１事象誤り及び２事象誤りの訂正対象を選択すれば良い。
【００４３】
また、３事象以上の誤りに関しては、ＬＦＳＲ４９により生成した１事象誤りについてのＣＲＣデータを全て組み合せて仮訂正後のＣＲＣデータを得ることが可能である。このＣＲＣデータから誤り検出回路４６により検出を行い、誤り訂正回路４８で訂正することは、第１、第２の実施例と同じ方法で実施可能である。
【００４４】
【発明の効果】
以上の説明のとおり本発明によれば、従来の１事象誤りに対するＣＲＣＣ訂正方式に対して、硬判定的な仮訂正処理を付加することにより、２事象誤り訂正を硬判定的に行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施例による磁気ディスク装置の構成図である。
【図２】巡回符号による符号化の方法を説明する図である。
【図３】線形帰還シフトレジスタ（ＬＦＳＲ）の構成を示す構成図である。
【図４】本発明の実施例による１事象誤り及び２事象誤りを訂正する誤り訂正回路を示す構成図である。
【図５】本発明の第１の実施例による効果を説明する図である。
【図６】本発明の第２の実施例による効果を説明する図である。
【図７】従来技術による磁気ディスク装置の構成を示す構成図である。
【符号の説明】
１…磁気ディスク装置 ２…磁気ディスク ３…磁気ヘッド ４…キャリッジ
５…Ｒ／Ｗ−ＩＣ ６…スピンドルモータ ７…ヘッド・ディスクアッセンブリ
８…リード・ライトチャネル ９…ハードディスクコントローラ
１０…サーボ制御回路 １１…マイクロプロセッサ １２…ＲＯＭ １３…ＲＡＭ
１４…パッケージ基板 １５…１事象ＣＲＣＣ訂正回路 １６…２事象ＣＲＣＣ訂正回路
１７…信頼度情報 ２１…記録データ列 ２２…割算回路 ２３，３３，４３…ＣＲＣデータ
２４…符号化された記録データ列
３１，４２，４９，５７，５８，５９…線形帰還シフトレジスタ ３２…入力データ
３４…プリセットデータ ４１…ＰＲＭＬ復調器 ４４…乗算器 ４５…ベータ行列
４６…誤り検出回路 ４７…誤り訂正信号 ４８…誤り訂正回路
５０，５１，５２…多段レジスタ ５３…レジスタ ５４，５５，５６…排他的加算回路
【発明の属する技術分野】
本発明は巡回符号を用いた誤り訂正技術に係り、特に再生データに発生した２事象誤りを訂正する誤り訂正方法および回路、並びに誤り訂正回路を搭載した情報記録再生装置に関する。
【０００２】
【従来の技術】
再生データに発生した誤りを検出するために、巡回符号が広く用いられている。巡回符号における符号化の手順を図２に示す。記録データ列２１を割算回路２２に入力し、生成多項式（図示せず）によって除算する。その結果得られた余りがデータ列２３として割算回路２２から出力される。データ列２３の事をＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）データと呼ぶ。ＣＲＣデータ２３は記録データ２１の後ろに付加されて、符号化された記録データ列２４となる。符号化された記録データ列２４は明らかに生成多項式により割り切れるので、符号化された記録データ列２４を記録・再生した後、割算回路２２で除算した時のＣＲＣデータをチェックすることにより、再生データに誤りが発生したか否かが検出できる。
【０００３】
巡回符号を用いて誤り訂正を行う従来技術として特許文献１に記載の技術がある。この技術を磁気ディスク装置の信号処理に適用した例について図７を用いて説明する。磁気ディスク装置１（ＨＤＤ）は、磁気ディスク２と、磁気ディスク２を装着し回転するスピンドルモータ６と、磁気ヘッド３と、磁気ヘッド３を支持し磁気ディスク２の任意の半径位置に位置決めするキャリッジ４と、キャリッジ４に取り付けられたＲ／Ｗ−ＩＣ５等からなるヘッド・ディスクアッセンブリ７（ＨＤＡ）と、リード・ライトチャネル８と、１事象ＣＲＣＣ訂正回路１５と、ハードディスクコントローラ９（ＨＤＣ）と、サーボ制御回路１０と、マイクロプロセッサ１１（ＭＰＵ）と、ＲＯＭ１２と、ＲＡＭ１３等からなるパッケージ基板１４（ＰＣＢ）で構成される。
【０００４】
リード・ライトチャネル８はデータ記録を行うライトチャネルと、データ再生を行うリードチャネルで構成される。リードチャネルの信号処理技術はＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）方式である。ＰＲＭＬによる再生データには、数ビット程度の短い誤りが単発で発生することが知られている。特許文献１記載の従来技術では、このような単発の誤り（１事象誤り）を訂正できるようにリード・ライトチャネル８とＨＤＣ９の間に巡回符号を構成する１事象ＣＲＣＣ訂正回路１５を与えるものである。誤り訂正可能な巡回符号をＣＲＣＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ Ｃｏｄｅ）と呼び、ＣＲＣＣを用いて誤りを訂正する方式をＣＲＣＣ訂正と呼ぶことにする。１事象ＣＲＣＣ訂正回路１５はＣＲＣＣの符号化と１事象の誤り訂正を行う。
【０００５】
一方、ＰＲＭＬによる再生データの復調過程で得られる信頼度情報を用いてＣＲＣＣによる誤り訂正の能力向上を図った技術として特許文献２に記載された技術がある。これは再生データの信頼度がある閾値よりも低い場合に消失誤りが発生したと判断してその位置に消失フラグを立て、消失フラグに基づいて再生データを軟判定的に仮訂正した系列に対してＣＲＣＣ訂正を行うことにより、２事象以上の誤りを訂正するものである。
【０００６】
【特許文献１】
特開２０００−５７７０９号公報（第３−４頁、図１、図５）
【特許文献２】
特開２０００−１３４１１４号公報（第６−９頁、図１、図４、図５）
【０００７】
【発明が解決しようとする課題】
信頼度情報に基づく消失フラグは判定閾値の設定に対して敏感であり、閾値を上げすぎると消失フラグが立たなくなり、また下げすぎると消失フラグが多く立ちすぎる。このため、ビット単位で正確な消失フラグを安定して得ることは実用上困難である。また、ＣＲＣＣ訂正を実施する際に、仮訂正されたデータ系列毎に訂正処理回路が必要になるため、回路規模の増大が避けられない。
【０００８】
本発明の目的は、消失フラグの不正確さを許容しながら、従来技術に比べて少ない回路規模で２事象誤りに対するＣＲＣＣ訂正を実現する誤り訂正方法と回路を提供することである。
【０００９】
本発明の他の目的は、上記誤り訂正回路を搭載した信頼性の高い情報記録再生装置を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明では、下記の手段を用いることにより、２事象誤りを訂正することが可能なＣＲＣＣ訂正を実現する。
第１に、２事象誤りとして発生頻度の高いものを訂正対象とし、上記限定された誤り事象が再生データの任意のビット位置に発生した時のＣＲＣデータを巡回置換によって順次的に算出し、これを再生データのＣＲＣデータに排他的加算することにより１箇所目の１事象誤りを仮想的に仮訂正し、さらに仮訂正した後のＣＲＣデータを算出することにより２箇所目の１事象誤りを検出し、仮訂正した後の１箇所目の１事象誤りと２箇所目の１事象誤りを訂正する。
【００１１】
第２に、信頼度情報に基づいて誤りの発生している可能性の高いビット範囲を特定し、この範囲に対して仮想的に仮訂正した後のＣＲＣデータに基づいて２事象誤りを並列的にＣＲＣＣ訂正する。
【００１２】
【発明の実施の形態】
本発明を磁気ディスク装置の信号処理に適用した第１の実施例について図１を用いて説明する。磁気ディスク装置１（ＨＤＤ）は、磁気ディスク２と、磁気ディスク２を装着し回転するスピンドルモータ６と、磁気ヘッド３と、磁気ヘッド３を支持し磁気ディスク２の任意の半径位置に位置決めするキャリッジ４と、キャリッジ４に取り付けられたＲ／Ｗ−ＩＣ５等からなるヘッド・ディスクアッセンブリ７（ＨＤＡ）と、リード・ライトチャネル８と、１事象ＣＲＣＣ訂正回路１５と、２事象ＣＲＣＣ訂正回路１５と、ハードディスクコントローラ９（ＨＤＣ）と、サーボ制御回路１０と、マイクロプロセッサ１１（ＭＰＵ）と、ＲＯＭ１２と、ＲＡＭ１３等からなるパッケージ基板１４（ＰＣＢ）で構成される。
【００１３】
リード・ライトチャネル８はデータ記録を行うライトチャネル８ａとデータ再生を行うリードチャネル８ｂで構成される。リードチャネル８ｂの信号処理技術としては、ＰＲＭＬ（２，１，−１，−１，−１）を採用する。磁気記録方式は面内記録方式とし、線記録密度は規格化線密度で２．７５とする。
【００１４】
ＨＤＣ９は、１事象誤りに対するＣＲＣＣ訂正回路１５に記録データを供給し、記録データはこの中でＣＲＣＣの符号化が実行された後、ライトチャネル８ａ、Ｒ／Ｗ−ＩＣ５、磁気ヘッド３を通って磁気ディスク２に記録される。
【００１５】
再生信号は磁気ヘッド３、Ｒ／Ｗ−ＩＣ５を通って、リードチャネル８ｂでデータ復調されて再生データとなる。再生データは１事象ＣＲＣＣ訂正回路１５に供給され、１事象誤りが訂正される。１事象誤りとして訂正できなかった誤りについては、２事象ＣＲＣＣ訂正回路１６に供給されて、２事象誤りが訂正される。１事象誤りと２事象誤りがそれぞれ訂正された再生データがＨＤＣ９に送られる。
【００１６】
ＨＤＣ９は訂正後の再生データを計算機などの上位装置に転送する。ＭＰＵ１１はＨＤＤ１全体の制御を司る。サーボ制御回路１０はＭＰＵ１１の制御の下にスピンドルモータ６の回転制御や磁気ヘッド３のポジショニング制御を行う。ＲＯＭ１２はＭＰＵ１１やＨＤＣ９のプログラムを格納し、ＲＡＭ１３は記録・再生データのバッファである。
【００１７】
ＣＲＣＣ符号化のために、図３に示す線形帰還シフトレジスタＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）３１を用いて生成多項式による割算を実施する。生成多項式は１５次の原始多項式の中から、係数表記で１１１１０００１１１１００００１を用いる。ＬＦＳＲ３１はこの生成多項式の係数ビット’１’に対応した位置のレジスタが排他的加算回路によって結線されている。プリセット端子３５（ＰＳ）を制御して、プリセットデータ３４として’０００００００００００００００’（以後、ゼロと表記）をプリセットした後、データ３２をＭＳＢ側のＩＮ端子から入力すると、全てのデータが入力した時点で、各レジスタに割算の結果が現れる。これをＯＵＴ端子から出力すると、１５ビットのＣＲＣデータ３３が得られる。入力データにＣＲＣデータを付加して符号化データを得る。本実施例ではＣＲＣＣ符号化された記録データの長さは１００ビットとする。
【００１８】
次に、ＣＲＣＣ訂正回路１５及び１６によって誤りを訂正する具体的な処理について図４を用いて説明する。図４では説明の都合上、１事象ＣＲＣＣ訂正回路１５及び２事象ＣＲＣＣ訂正回路１６をまとめて記載している。また、本実施例で訂正する１事象誤りとしては、３ビット連続誤りと５ビット連続誤りの２種類とする。この根拠は、白色雑音が支配的な磁気記録チャネルについて誤り事象の発生分布をシミュレーションによって調査した結果、全体のおよそ９５％が３ビット連続誤り、１％が５ビット連続誤りで占められていたからである。同じ理由により、２事象誤りの訂正では、発生頻度の高い３ビット連続誤りが再生データ中に２箇所発生したものに限定して訂正を行う。また、本実施例では、再生データの長さが１００ビットと短いため、誤り事象がその境界にまたがる頻度が比較的高い。このことを考慮して、３ビット連続及び５ビット連続誤りが境界で分断された誤り事象についてもパターンマッチングすることにより訂正する。
【００１９】
ＳＷ１によりプリセットデータ（ＰＳ−Ｄ）としてゼロがＬＦＳＲ４２のプリセット入力端子ＰＳから各レジスタにプリセットされた後、リードチャネル８ｂ内に設けられたＰＲＭＬ復調器４１から出力された再生データ列がＳＷ２によってＬＦＳＲ４２のＩＮ端子に供給される。１００ビットの再生データが入力した時点で、ＣＲＣデータ４３が出力される。ＣＲＣデータ４３がゼロの場合には誤りが発生していない。ＣＲＣデータ４３がゼロでない場合には、再生データに誤りが発生していることが分かるので、以下で説明する１事象誤り及び２事象誤りの検出を試みる。
【００２０】
１事象誤りを検出するためには、ＣＲＣデータ４３に対する巡回置換を繰り返すことによって、再生データに発生したＣＲＣデータ４３のＬＳＢの位置まで移動させなければならない。本実施例で用いているＣＲＣＣの周期は２１５−１＝３２７６７ビットである。従って、１００ビットに符号化された再生データに発生した誤り事象を検出するためには、３２７６７−（１００−１５）＝３２６８２回分の巡回置換を予め行わなければならない。この処理をリアルタイムで実施する方法に関しては、特許文献１に記載されている。先ず、１回の巡回置換の操作を１５行１５列の行列によって表現する。次に、この行列を３２６８２回掛け合わせた行列（以下、ベータ行列）４５を予め計算しておく。ベータ行列４５の各要素は０か１であるため、これらをレジスタに格納することは容易である。ベータ行列４５とＣＲＣデータ４３とを乗算器４４より掛け合わせれば、３２６８２回分の巡回置換を行った後のＣＲＣデータが得られる。このＣＲＣデータをＳＷ１によってＬＦＳＲ４２にプリセットし、同時にＳＷ３が閉じることにより誤り検出回路４６に供給される。
【００２１】
誤り検出回路４６では、ＣＲＣデータが訂正対象である誤り事象と一致するか否かをチェックする。この時、例えば３ビット連続誤りと一致した場合には、誤り検出回路４６は巡回置換０回で３ビット連続誤りを検出したことを記憶する。また、一致していない場合には、ＳＷ２を切り替えてデータ’０’をＬＦＳＲ４２のＩＮ端子に入力して巡回置換し、得られたＣＲＣデータを誤り検出回路４６に供給して、パターンマッチングを繰り返す。このようにしてＣＲＣデータ４３が訂正対象である誤り事象と一致するまでに要した巡回置換の回数とその誤り事象とを記憶する。尚、巡回置換を１００回行っても一致することがなかった場合には訂正可能な１事象誤りは発生していないことになる。
【００２２】
次に、２事象誤りの検出には、１箇所目の１事象誤りの仮訂正と２箇所目の１事象誤り検出の２つの処理を並列的に行う。仮訂正処理では、３ビット連続誤りが再生データの任意の位置に発生した時のＣＲＣデータを全て計算する。今、３ビット連続誤りが再生データのＬＳＢに存在し、それ以外はすべてゼロであるデータ系列を想定する。これを生成多項式で除算しベータ行列４５を乗算したＣＲＣデータを予め計算しておく（’ｐ１４ｐ１３……ｐ１ｐ０’と表記）。これをＬＦＳＲ４９にプリセットすると、プリセットされたＣＲＣデータ’ｐ１４ｐ１３……ｐ１ｐ０’は多段レジスタ５０に供給される。その後、ＬＦＳＲ４９のＩＮ端子からデータ’０’を入力し、巡回置換を１回行う。ＬＦＳＲ４９のＯＵＴ端子から新しいＣＲＣデータがレジスタ５０に供給されるとともに、レジスタ５０のＣＲＣデータがレジスタ５１に移動する。このような動作を繰り返した結果、最初のＣＲＣデータ’ｐ１４ｐ１３……ｐ１ｐ０’がレジスタ５２にまで移動し、最終的にレジスタ５０からレジスタ５２に９７個のＣＲＣデータが格納される。
【００２３】
容易に確認出来るように、これらのＣＲＣデータは、３ビット誤りが再生データのＭＳＢからＬＳＢに発生した時のＣＲＣデータになっている。これらを、再生データから求めたＣＲＣデータに排他的加算すれば、再生データを仮想的に硬判定的に仮訂正した後のＣＲＣデータが得られる。尚、これらのＣＲＣデータは毎回、再生データのＣＲＣデータを計算する際に計算しても良いし、レジスタに余裕があれば固定値として格納しておいても良い。
【００２４】
再生データから計算したＣＲＣデータ（ベータ行列を乗算した後）はＳＷ４が閉じて、レジスタ５３に格納される。排他的加算回路５４、５５、…、５６によって、多段レジスタ５０、５１、…、５２のＣＲＣデータとレジスタ５３のＣＲＣデータとが排他的加算されて各々ＬＦＳＲ５７、５８、…、５９にプリセットされる。
【００２５】
同時に、ＬＦＳＲ５７、５８、…、５９のＯＵＴ端子から各々のＣＲＣデータが誤り検出回路４６に送られる。１事象誤りの検出と同じ手順で、ＬＦＳＲ５７、５８、…、５９のＩＮ端子にデータ’０’が入力され巡回置換が繰り返される。
【００２６】
ＬＦＳＲ５７、５８、…、５９の何れかのＣＲＣデータに対して３ビット連続誤りが最初に検出された場合、誤り訂正回路４６は、検出に要した巡回置換の回数と仮訂正した誤りの位置を記憶する。本実施例では、誤り事象を３ビット連続誤りに限定しているので記憶する必要はない。仮訂正した誤りの位置は、どのＬＦＳＲからのＣＲＣデータに関して検出できたかによって特定できる。例えば、それがＬＦＳＲ５８からのＣＲＣデータであれば、多段レジスタ５０、５１、…、５２までさかのぼることによって、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）からＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側に１ビットシフトした位置であることが分かる。
【００２７】
次に、検出された１事象及び２事象の誤りの訂正の手順に関して説明する。巡回置換の処理と並行して、再生データが誤り訂正回路４８に順次的に入力されている。誤り訂正回路４８は再生データ長に相当した個数のシフトレジスタと排他的加算回路が連結されて構成され、各々の排他的加算回路には誤り検出回路４６からの誤り訂正信号４７が結線されている。誤りを訂正する時以外は、誤り訂正信号４７はデータ’０’であり、誤り訂正回路４８は単なるシフトレジスタとして動作する。訂正可能な誤りが検出された場合には、誤り訂正回路４８に１００ビットの再生データが全て格納されるのを待って、記憶しておいた巡回置換の回数とその誤り事象に基づいて、誤り訂正信号４７にデータ’１’を出力する。この結果、誤り訂正回路４８の排他的加算回路により、検出された１事象誤り及び２事象誤りのビットが反転されて訂正が完了する。
【００２８】
ところで、上記訂正処理においては、誤検出により１事象誤りと２事象誤りが同時に検出されることがある。この場合、ＣＲＣデータに基づいて誤りを検出する限り、誤りが１事象誤りなのか２事象誤りなのかは特定できない。このような場合には、誤り検出回路４６はこれらの検出結果を破棄して、誤検出に伴う誤訂正を防止する。
【００２９】
以上説明してきた第１の実施例による誤り訂正の性能評価をシミュレーションによって実施した結果を図５に示す。横軸は相対的な信号対雑音比ＳＮＲ（ｄＢ）、縦軸はビット誤り率Ｌｏｇ（ＢＥＲ）である。誤り訂正前のビット誤り率が１０− １となるＳＮＲを０ｄＢとした。（Ａ）は誤り訂正前のビット誤り率のＳＮＲ特性、（Ｂ）は１事象誤り訂正後のビット誤り率のＳＮＲ特性である。これに対して、（Ｃ）は１事象及び２事象誤りを訂正した後のビット誤り率のＳＮＲ特性である。１事象誤りのみを訂正した（Ｂ）の場合に比べ、ビット誤り率は０．５桁程度低減していることが分かる。
【００３０】
本実施例では、線形帰還シフトレジスタを用いてＣＲＣデータの演算と巡回置換処理を行う場合について説明した。高速転送に対応するには、例えば、受信データが８ビットパラレルデータで送受信されるときは、これを並列的に処理すればよい。線形帰還シフトレジスタ回路を論理演算回路に展開すれば、並列処理ができる。
【００３１】
本実施例で用いたベータ行列は１回の巡回置換の操作を基に構成される。８回までの巡回置換操作を表現した８種類のベータ行列を用いて、８ビットパラレルデータに対する巡回置換操作を、論理演算回路で並列的に実施できる。
【００３２】
また、受信データとして、ＭＳＢビットデータに対するＣＲＣデータを予め計算しておけば、巡回置換の逆操作によりＬＳＢまでのビットデータに対するＣＲＣデータを逐次演算することができる。これにより８回の逆巡回置換操作を表現するベータ行列を用いて、ＭＳＢから８ビット分のデータに対するＣＲＣを初期値として、ＬＳＢまでの全てのビットデータに対するＣＲＣを並列的に逐次演算することができる。
【００３３】
これらのＣＲＣデータを受信データが「１」のときにだけ排他的に加算することにより、線形帰還シフトレジスタと同じＣＲＣデータが得られる。なお、１回の逆巡回置換操作を表現するベータ行列は、１回の巡回置換操作を表現するベータ行列と、互いに逆行列の関係にある。
【００３４】
次に本発明を磁気ディスク装置の信号処理に適用した第２の実施例について図１及び図４を用いて説明する。第２の実施例では、符号化された記録データの長さを５６１ビットとする。符号化効率は第１の実施例に比べて５倍以上改善する。
【００３５】
図１に示すように、１事象ＣＲＣＣ訂正処理回路１５により１事象の誤りを訂正する。これについては第１の実施例と同じなので説明は省略する。１事象誤りとして訂正できなかった誤りについては、２事象ＣＲＣＣ訂正回路１６により訂正する。このとき、信頼度情報１７を参照して、仮訂正処理を行う範囲を限定する。
【００３６】
信頼度情報を用いて仮訂正処理の範囲を限定する方法に関して図４を用いて説明する。信頼度情報を得る具体的な手段に関しては、特許文献２に詳細に述べられているのでここでは説明を省略する。仮訂正の対象誤りである３ビット連続誤りが発生した可能性の高いビット位置が得られており、これが図１の信頼度情報１７として２事象誤りのＣＲＣＣ訂正回路１６に供給されているものとする。
【００３７】
信頼度情報１７で指定されたビット位置ｍとその前後８ビットを併せて１７個のビット位置の何れかに３ビット連続誤りが発生したものと想定して、各々のＣＲＣデータを以下のようにして計算する。図４の多段レジスタ５０、５１、…、５２の個数を１７個用意して、プリセット値’ｐ１４ｐ１３……ｐ１ｐ０’からＣＲＣデータの計算を開始する。ビット位置（ｍ−８）までの計算が完了した段階で、ＬＦＳＲ４９の出力を停止すると、上記１７個のレジスタに所望のＣＲＣデータが格納されている。
【００３８】
また、複数のビット位置が候補とされている場合には、誤り検出回路４６で検出される１箇所を除いて、仮訂正範囲を指定すれば良い。例えば、３箇所まで指定する場合には５１個のレジスタを用意する。指定された範囲のビット位置でＬＦＳＲ４９の出力をＯＮにし、それ以外はＯＦＦに制御することにより、所望のＣＲＣデータだけを上記５１個のレジスタに格納することができる。
【００３９】
１事象誤り及び２事象誤りの検出から訂正にいたる処理については、第１の実施例と同じなので説明は省略する。
【００４０】
以上説明してきた第２の実施例による誤り訂正の性能評価をシミュレーションによって実施した結果を図６に示す。横軸は相対的なＳＮＲ（ｄＢ）、縦軸はビット誤り率である。誤り訂正前のビット誤り率が１０− １となるＳＮＲを０ｄＢとした。（Ａ）は誤り訂正前のビット誤り率のＳＮＲ特性、（Ｂ）は１事象誤り訂正後のビット誤り率のＳＮＲ特性である。これに対して、（Ｃ）は１事象及び２事象誤りを訂正した後のビット誤り率のＳＮＲ特性である。１事象誤りのみを訂正した（Ｂ）の場合に比べ、ビット誤り率は０．５桁程度低減していることが分かる。尚、シミュレーションでは仮訂正範囲を＋−８ビットとし、信頼度情報１７により得られる仮訂正位置が常に＋４ビットだけオフセットしているという最悪の状況を想定した。このような状況下でも、本発明による２事象誤り訂正によれば、１事象誤りのみの訂正に比べてビット誤り率を低減する効果がある。
【００４１】
これまでに述べた第１、第２の実施例では、白色雑音が支配的な磁気記録チャネルを例にして説明した。しかし、本発明は白色雑音に限定されるものではなく、その他の雑音に対しても適用可能である。その一例として、磁化遷移点の位置がランダムに変位することに起因するポジションジッタ性雑音が支配的な場合、９５％が１ビット連続誤り、３％が２ビット連続誤りであることから、１ビット連続及び２ビット連続の１事象誤りと、１ビット連続の２事象誤りをそれぞれ訂正対象とすれば良い。
【００４２】
更に、現実の磁気記録チャネルにおいては、白色雑音とポジションジッタ性雑音が様々な割合で混じったものとなる。このような雑音形態に対して本発明を適用する場合には、１ビット、２ビット、３ビット、５ビット連続誤りの各誤り事象の中から、最適な誤り事象を選択する学習機能を設けることが望ましい。この学習機能を実現するためには、１事象誤り訂正のみを実行させる処理モードを用意し、この処理モードで実際に訂正された誤り事象の発生頻度を求め、その上位から１事象誤り及び２事象誤りの訂正対象を選択すれば良い。
【００４３】
また、３事象以上の誤りに関しては、ＬＦＳＲ４９により生成した１事象誤りについてのＣＲＣデータを全て組み合せて仮訂正後のＣＲＣデータを得ることが可能である。このＣＲＣデータから誤り検出回路４６により検出を行い、誤り訂正回路４８で訂正することは、第１、第２の実施例と同じ方法で実施可能である。
【００４４】
【発明の効果】
以上の説明のとおり本発明によれば、従来の１事象誤りに対するＣＲＣＣ訂正方式に対して、硬判定的な仮訂正処理を付加することにより、２事象誤り訂正を硬判定的に行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施例による磁気ディスク装置の構成図である。
【図２】巡回符号による符号化の方法を説明する図である。
【図３】線形帰還シフトレジスタ（ＬＦＳＲ）の構成を示す構成図である。
【図４】本発明の実施例による１事象誤り及び２事象誤りを訂正する誤り訂正回路を示す構成図である。
【図５】本発明の第１の実施例による効果を説明する図である。
【図６】本発明の第２の実施例による効果を説明する図である。
【図７】従来技術による磁気ディスク装置の構成を示す構成図である。
【符号の説明】
１…磁気ディスク装置 ２…磁気ディスク ３…磁気ヘッド ４…キャリッジ
５…Ｒ／Ｗ−ＩＣ ６…スピンドルモータ ７…ヘッド・ディスクアッセンブリ
８…リード・ライトチャネル ９…ハードディスクコントローラ
１０…サーボ制御回路 １１…マイクロプロセッサ １２…ＲＯＭ １３…ＲＡＭ
１４…パッケージ基板 １５…１事象ＣＲＣＣ訂正回路 １６…２事象ＣＲＣＣ訂正回路
１７…信頼度情報 ２１…記録データ列 ２２…割算回路 ２３，３３，４３…ＣＲＣデータ
２４…符号化された記録データ列
３１，４２，４９，５７，５８，５９…線形帰還シフトレジスタ ３２…入力データ
３４…プリセットデータ ４１…ＰＲＭＬ復調器 ４４…乗算器 ４５…ベータ行列
４６…誤り検出回路 ４７…誤り訂正信号 ４８…誤り訂正回路
５０，５１，５２…多段レジスタ ５３…レジスタ ５４，５５，５６…排他的加算回路
Claims (9)
- 巡回符号を用いて受信データの１箇所以上で発生した誤り事象を訂正する誤り訂正方法であって、該受信データを生成多項式により除算した剰余データと、該受信データに仮想的に発生させた誤り事象を含むデータを生成多項式により除算した剰余データとを排他的加算することにより前記仮想的に発生させた誤り事象による仮訂正後の剰余データを求め、該仮訂正後の剰余データに基づいて前記受信データに発生した２箇所目の誤り事象が検出できたとき、該当する仮訂正の誤り事象と２箇所目の誤り事象を訂正することを特徴とする誤り訂正方法。
- 受信データを生成多項式により除算した剰余データから１事象誤りが発生していることを検出したとき、前記剰余データに対し巡回置換を行うことにより訂正対象誤り事象であるかをチェックし、訂正対象である場合、前記巡回置換の回数とその誤り事象に基づいて前記受信データの１事象誤りを訂正し、１事象誤りとして訂正できない場合には前記受信データを生成多項式により除算した剰余データと該受信データに仮想的に発生させた誤り事象を含むデータを生成多項式により除算した剰余データとを排他的加算することにより前記仮想的に発生させた誤り事象による仮訂正後の剰余データを求め、該仮訂正後の剰余データに基づいて前記受信データに発生した２箇所目の誤り事象が検出できたとき、該当する仮訂正の誤り事象と２箇所目の誤り事象を訂正することを特徴とする誤り訂正方法。
- 前記受信データの復調過程で得られる信頼度情報を用いて前記仮訂正する範囲を指定することを特徴とする請求項１または請求項２に記載の誤り訂正方法。
- 復調した再生データの１事象誤りを訂正する１事象誤り訂正回路と、該１事象誤り訂正回路の出力を入力し当該１事象誤り訂正回路で訂正できない２事象誤りを訂正する２事象誤り訂正回路とを具備することを特徴とする誤り訂正回路。
- 受信データを生成多項式により除算しその剰余データを巡回置換する第１の線形帰還シフトレジスタと、前記受信データに仮想的に発生させた誤り事象を含むデータを生成多項式により除算した剰余データを巡回置換したデータを入力して巡回置換を行う第２の線形帰還シフトレジスタと、該第２の線形帰還シフトレジスタの出力データを入力し順次移動する多段レジスタと、前記第１の線形帰還シフトレジスタから出力される剰余データと前記多段レジスタの出力をそれぞれ排他的加算し前記受信データを仮想的に仮訂正する複数の排他的加算回路と、該複数の排他的加算回路の出力をそれぞれ入力し巡回置換を行う第３の複数の線形帰還シフトレジスタと、前記第１の線形帰還シフトレジスタの巡回置換した剰余データを入力し１事象誤りとして訂正可能であるかチェックし、訂正可能であれば検出に要した巡回置換の回数とその誤り事象に基づいて第１の誤り訂正信号を出力し、前記第３の複数の線形帰還シフトレジスタの巡回置換した剰余データを入力し訂正対象の誤り事象であるかチェックし、訂正対象の誤り事象を検出したとき、検出に要した巡回置換の回数と仮訂正した誤りの事象に基づいて第２の誤り訂正信号を出力する誤り検出回路と、前記受信データを入力し前記誤り検出回路から前記第１及び第２の誤り訂正信号を受信したときに該受信データを訂正する誤り訂正回路とを具備することを特徴とする誤り訂正回路。
- 前記受信データの復調過程で得られる信頼度情報を用いて前記第２の線形帰還シフトレジスタと前記多段レジスタにより仮訂正する範囲を指定することを特徴とする請求項５記載の誤り訂正回路。
- 記録媒体と、該記録媒体にデータを記録・再生するヘッドと、該ヘッドに供給する記録データを変調し、当該ヘッドから出力される再生信号を復調するリード・ライトチャネルと、前記記録媒体へ記録するデータに巡回符号を付加した記録データを前記リード・ライトチャネルに出力し、該リード・ライトチャネルで復調した再生データの１事象誤りを訂正する１事象誤り訂正回路と、該１事象誤り訂正回路の出力を入力し当該１事象誤り訂正回路で訂正できない２事象誤りを訂正する２事象誤り訂正回路と、該２事象誤り訂正回路の出力を入力し再生データとして上位装置に転送する制御回路と、前記各部位を制御するプロセッサとを具備することを特徴とする情報記録再生装置。
- 記録媒体と、該記録媒体にデータを記録・再生するヘッドと、該ヘッドに供給する記録データを変調し、当該ヘッドから出力される再生信号を復調するリード・ライトチャネルと、前記記録媒体へ記録するデータに巡回符号を付加した記録データを前記リード・ライトチャネルに出力し、該リード・ライトチャネルで復調した再生データを受信し生成多項式により除算しその剰余データを巡回置換する第１の線形帰還シフトレジスタと、前記再生データに仮想的に発生させた誤り事象を含むデータを生成多項式により除算した剰余データを巡回置換したデータを入力して巡回置換を行う第２の線形帰還シフトレジスタと、該第２の線形帰還シフトレジスタの出力データを入力し順次移動する多段レジスタと、前記第１の線形帰還シフトレジスタから出力される剰余データと前記多段レジスタの出力をそれぞれ排他的加算し前記受信データを仮想的に仮訂正する複数の排他的加算回路と、該複数の排他的加算回路の出力をそれぞれ入力し巡回置換を行う第３の複数の線形帰還シフトレジスタと、前記第１の線形帰還シフトレジスタの巡回置換した剰余データを入力し１事象誤りとして訂正可能であるかチェックし、訂正可能であれば検出に要した巡回置換の回数とその誤り事象に基づいて第１の誤り訂正信号を出力し、前記第３の複数の線形帰還シフトレジスタの巡回置換した剰余データを入力し訂正対象の誤り事象であるかチェックし、訂正対象の誤り事象を検出したとき、検出に要した巡回置換の回数と仮訂正した誤りの事象に基づいて第２の誤り訂正信号を出力する誤り検出回路と、前記再生データを入力し前記誤り検出回路から前記第１及び第２の誤り訂正信号を受信したときに該再生データを訂正する誤り訂正回路と、該誤り訂正回路の出力を入力し再生データとして上位装置に転送する制御回路と、前記各部位を制御するプロセッサとを具備することを特徴とする情報記録再生装置。
- 前記再生データの復調過程で得られる信頼度情報を用いて前記第２の線形帰還シフトレジスタと前記多段レジスタにより仮訂正する範囲を指定することを特徴とする請求項８記載の誤り訂正回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003021458A JP2004235925A (ja) | 2003-01-30 | 2003-01-30 | 誤り訂正方法、誤り訂正回路および情報記録再生装置 |
| US10/666,001 US7159166B2 (en) | 2003-01-30 | 2003-09-17 | Error correction method, error correction circuit and information-recording/reproduction apparatus |
| SG200307009A SG126737A1 (en) | 2003-01-30 | 2003-11-28 | Error correction method, error correction circuit and information-recording/reproduction apparatus |
| CN200310115742.0A CN1280822C (zh) | 2003-01-30 | 2003-11-28 | 纠错方法、纠错电路及信息记录再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003021458A JP2004235925A (ja) | 2003-01-30 | 2003-01-30 | 誤り訂正方法、誤り訂正回路および情報記録再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004235925A true JP2004235925A (ja) | 2004-08-19 |
Family
ID=32767541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003021458A Pending JP2004235925A (ja) | 2003-01-30 | 2003-01-30 | 誤り訂正方法、誤り訂正回路および情報記録再生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7159166B2 (ja) |
| JP (1) | JP2004235925A (ja) |
| CN (1) | CN1280822C (ja) |
| SG (1) | SG126737A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020042512A (ja) * | 2018-09-10 | 2020-03-19 | キオクシア株式会社 | メモリシステム |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260767B2 (en) * | 2004-08-23 | 2007-08-21 | Transwitch Corporation | Methods and apparatus for error correction of transparent GFP (Generic Framing Procedure) superblocks |
| KR100640601B1 (ko) | 2004-10-05 | 2006-11-01 | 삼성전자주식회사 | 수직 자기 기록매체가 재생하는 코드 워드의 에러 이벤트발생 유무 검출방법 및 장치 |
| US20090106624A1 (en) * | 2005-09-01 | 2009-04-23 | Hiroaki Kondo | Error correction method |
| US7577899B2 (en) * | 2006-02-13 | 2009-08-18 | Harris Corporation | Cyclic redundancy check (CRC) based error correction method and device |
| DE102007012644A1 (de) | 2007-03-16 | 2008-09-18 | Bayer Healthcare Ag | Stabilisierung von Vitamin B12 |
| CN112035168B (zh) * | 2020-08-19 | 2021-03-30 | 深圳市声天下科技有限公司 | 具有移位寄存器的hda控制器控制hda codec芯片的方法、系统及存储介质 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55131860A (en) * | 1979-03-30 | 1980-10-14 | Matsushita Electric Ind Co Ltd | Error correction unit |
| US4455655A (en) * | 1981-09-28 | 1984-06-19 | Hewlett-Packard Company | Real time fault tolerant error correction mechanism |
| US4843607A (en) * | 1987-12-17 | 1989-06-27 | Cyclotomics, Inc. | Multiple error trapping |
| FR2675971B1 (fr) * | 1991-04-23 | 1993-08-06 | France Telecom | Procede de codage correcteur d'erreurs a au moins deux codages convolutifs systematiques en parallele, procede de decodage iteratif, module de decodage et decodeur correspondants. |
| JP4324276B2 (ja) | 1998-06-03 | 2009-09-02 | 株式会社日立グローバルストレージテクノロジーズ | 磁気ディスク誤り訂正方法及び装置 |
| JP2000134114A (ja) | 1998-10-27 | 2000-05-12 | Hitachi Ltd | 軟判定ｍｌ復号器、誤り訂正回路及びそれを用いたディジタル磁気記録再生装置 |
-
2003
- 2003-01-30 JP JP2003021458A patent/JP2004235925A/ja active Pending
- 2003-09-17 US US10/666,001 patent/US7159166B2/en not_active Expired - Fee Related
- 2003-11-28 SG SG200307009A patent/SG126737A1/en unknown
- 2003-11-28 CN CN200310115742.0A patent/CN1280822C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020042512A (ja) * | 2018-09-10 | 2020-03-19 | キオクシア株式会社 | メモリシステム |
| JP7066581B2 (ja) | 2018-09-10 | 2022-05-13 | キオクシア株式会社 | メモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1280822C (zh) | 2006-10-18 |
| US20040153946A1 (en) | 2004-08-05 |
| US7159166B2 (en) | 2007-01-02 |
| CN1519845A (zh) | 2004-08-11 |
| SG126737A1 (en) | 2006-11-29 |
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Legal Events
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|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050105 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051212 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071211 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080408 |