JP2004239903A

JP2004239903A - 重み付けされた擬似ランダム試験パターンを用いた集積回路試験装置および試験方法

Info

Publication number: JP2004239903A
Application number: JP2004021723A
Authority: JP
Inventors: Naoki Kiryu; 直樹桐生; Louis Bushard; ルイス・ブシャード
Original assignee: Toshiba Corp; International Business Machines Corp
Current assignee: Toshiba Corp; International Business Machines Corp
Priority date: 2003-02-04
Filing date: 2004-01-29
Publication date: 2004-08-26
Anticipated expiration: 2024-01-29
Also published as: US7080298B2; US20040153916A1; JP4025301B2

Abstract

【課題】複数個の論理回路を備える集積回路の試験に係る時間およびコストを低減することができる集積回路試験装置および試験方法を提供する。
【解決手段】電子回路１６をテストするための方法は、第１のマルチプレクサ２０８を用いる入力信号の選択、少なくとも１つの他のマルチプレクサ２０２，２０４，２０６を用いる第１のマルチプレクサ２０８に入力されるべき信号の選択、および制御回路２２２から出力される選択信号を用いる少なくとも１つの他のマルチプレクサ２０２，２０４，２０６の制御を含む。
【選択図】図４

Description

本発明は、集積電子回路の試験に係り、特に集積電子回路の機能性を試験するための自己試験回路および試験方法が組み込まれた集積電子回路の試験に関する。

単体の超大規模集積回路（ＶＬＳＩ）半導体素子は、例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、あるいはＸＯＲゲートを含む互いに接続された数千の論理ゲートを備えている。そのようないかなる集積回路にとって製造プロセスの重要な部分は、集積回路内に含まれた各論理ゲートの機能性を検証することである。それぞれの論理ゲートの機能性を検証することは、限られた数の集積回路用の入力／出力（Ｉ／Ｏ）端子、および多数の論理ゲートの各入力と各出力との間の複雑な相互接続により、困難になるおそれがある。多くの場合、集積回路内の多数のチャンネルは、Ｉ／Ｏ端子を共有している。

半導体素子内に備えられた集積回路の機能性テストを行っている間、素子内の論理ゲートに入力される複数の０と１との連続からなる所定のデジタルデータパターンを、集積回路の入力は受け取る。これに応答して、各論理ゲートは各入力データパターンを処理し、結果として、集積回路は、各入力データパターンおよび各論理ゲートの機能性に依る、再び複数の０と１との連続からなる出力データパターンを発生させる。出力データパターンが予想された出力データパターンと一致しないときは、各論理ゲートのうちの少なくとも１個の論理ゲートに誤りが生じたことが分かる。

多くの集積回路は、純粋なランダムな入力データパターンを用いるテストが困難な論理ゲート構造を含んでいる。そのような論理ゲート構造の一例として、ＡＮＤゲートがある。ＡＮＤゲートにおける欠陥が検出される確率は、ＡＮＤゲートに対する入力数が増えるに連れて減少する。初めに、ＡＮＤゲートの欠陥を検査するためには、ＡＮＤゲートから出力される信号を１とするために、全てのＡＮＤゲートの入力は１の入力ディジットを受け取らなければならない。次に、ＡＮＤゲートの正しい機能を果たすことが正しいことを確かめるために、ＡＮＤゲートの入力の１つは殆ど１とされるべきである。それゆえに、集積回路に入力されるデータパターンを構成するビットは、それぞれのＡＮＤゲートの入力に入力されなければならない様々なビットの変換を容易にするように構成されなければならない。

乱数発生テストの制限を処理するために、０か１の発生の確率を変更するテスト方法は発展してきた。これらのテスト方法は、要求された論理ゲートの特定のテストを実行するように、重み付けされた乱数発生装置を用いてランダムな入力データパターンに重み付けする。重み付けされた乱数発生装置は、重み付けされたランダムな入力パターンをテスト中に集積回路に出力する。重み付け因子が正の数である場合、重み付けされたランダムな入力パターンの中で、入力ディジットが０である確率は重み付け因子の２分の１倍を掛けたものであり、そして入力ディジットが１である確率は１から重み付け因子の２分の１倍を引いたものである。このように、重み付け因子は０か１の発生の確率として表現される。重み付け因子は、集積回路への入力数および素子内部の論理ゲートの数とタイプに依存して選択される。さらに、重み付け因子は、論理回路の中に欠陥が存在しないという確信を受けることができる水準を伴ったテストにより、時間とコストの効率の良さを促進するように選択される。

集積回路の機能性テストに対する一つの選択肢は、あらゆる予想された出力データパターンを発生することを期待して、素子の入力への多数のデータパターンの供給に関係している。しかしながら、そのようなテスト処理は、多数の入力データパターンを発生させて入力する必要があるため、極めて長いテスト時間を必要とするおそれがある。

他の選択肢は、欠陥のある論理ゲートを見分けることを期待して、集積回路の入力に対するランダムなデータパターンの供給に関係している。論理回路から出力された評価されたデータパターンは、予想された出力データパターンと再び比較される。しかしながら、ランダムなデータパターンの供給に関連する１つの問題は、論理回路の一部のみしかテストされないことであり、そしてそれゆえに、集積回路は欠陥を検出されないまま有する可能性がある。多数のランダムな入力データパターンを集積回路の入力に供給することは、より多くの論理ゲートがテストされる可能性を増大させる。しかしながら、増大した多くの入力データパターンは全体のテスト時間を長時間化させ、そしてこのため、集積回路の製造コスト全体が増大する。

本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、複数個の論理回路を備える集積回路の試験に係る時間およびコストを低減することができる集積回路試験装置および試験方法を提供することにある。

本発明を取り入れている電子回路をテストするための代表的な回路は、第１のマルチプレクサ、少なくとも１つの他のマルチプレクサ、および少なくとも１つの制御回路を含む。第１のマルチプレクサは、少なくとも２つの間の入力信号を選択するためのものである。少なくとも１つの制御回路は、少なくとも１つの他のマルチプレクサに接続されるとともに、少なくとも１つの制御回路は、少なくとも１つの他のマルチプレクサの選択線に入力されて、第１のマルチプレクサに入力される少なくとも１つの信号を選択するために用いられる、少なくとも１つの選択信号を出力する。

電子回路をテストするための装置は、線形フィードバックレジスタ、プログラム可能な重み付けされたランダムパターン発生装置、および多入力シフトレジスタを含む。プログラム可能な重み付けされたランダムパターン発生装置は、線形フィードバックレジスタと電子回路との間に接続される。プログラム可能な重み付けされたランダムパターン発生装置は、第１のマルチプレクサ、少なくとも１つの他のマルチプレクサ、および少なくとも１つの制御回路を含む。第１のマルチプレクサは、少なくとも２つの間の入力信号を選択するためのものである。少なくとも１つの他のマルチプレクサは、第１のマルチプレクサに入力されるデジタル信号を選択するためのものである。少なくとも１つの制御回路は、少なくとも１つの他のマルチプレクサに接続されるとともに、少なくとも１つの制御回路は、少なくとも１つの他のマルチプレクサの選択線に入力されて、第１のマルチプレクサに入力される少なくとも１つの信号を選択するために用いられる、少なくとも１つの選択信号を出力する。多入力シフトレジスタは、電子回路に接続される。

電子回路をテストするための方法は、第１のマルチプレクサを用いる入力信号の選択、少なくとも１つの他のマルチプレクサを用いる第１のマルチプレクサに入力されるべき信号の選択、および制御回路から出力される選択信号を用いる少なくとも１つの他のマルチプレクサの制御を含んでいる。

本発明の他の態様は、本発明を実施するために熟考されたベストモードを簡潔に説明することにより本発明の代表的な形態を示すとともに説明する以下の詳細な説明から、この技術の中のこれらの技術に対して容易かつ明確になる。本発明は、全く本発明からはずれることなく、他の異なる実施形態に有用であるとともに、その幾つかの細部は様々な点において修正可能であるしたがって、図および説明は、本質的に実例とみなされるとともに、限定的なものではない。

本発明によれば、複数個の論理回路を備える集積回路の試験に係る時間およびコストを低減することができる。

図１は、擬似ランダムパターン発生技術を利用する典型的な自己テスト内蔵論理（“ＬＢＩＳＴ”）テスト構成１０のブロックダイアグラムである。ＬＢＩＳＴテスト構成は、
ＭＳＩＲおよび並列シフトレジスタ連続発生装置を用いる自己テスト（“ＳＴＵＭＰＳ”）と呼ばれるスキャンパス構造とも呼ばれる。ＳＴＵＭＰＳ構造は、多数のチップシステムを高速スループットでテストするのための組込み型の構造である。ＬＢＩＳＴテスト構成は、線形フィードバックシフトレジスタ（“ＬＦＳＲ”）１２、プログラム可能な重み付けされたランダムパターン発生装置（“ＰＷＲ”）１４、テストされる集積回路１６、および多入力シフトレジスタ（“ＭＩＳＲ”）１８を含んでいる。１６の出力２０としてのＬＦＳＲは、４つの出力２２の４つのグループから構成され、ＰＷＲの対応する１６の入力２４に接続される。ＰＷＲは、集積回路の対応する４つの入力２８に接続された４つの出力２６を有する。集積回路は、ＭＩＳＲの対応する４つの入力３２に接続された４つの出力を有する。ＭＩＳＲは、１つの出力３４を有する。

図１において、ＬＦＳＲは１６の出力２０のみを有するものとして描かれており、ＰＷＲは１６の入力２４と４つの出力２６のみを有するものとして描かれており、テストされる集積回路１６は４つの入力２８と４つの出力３０とを有するものとして描かれており、そしてＭＩＳＲ１８は４つの入力３２と１つの出力３４のみを有するものとして描かれているが、ＬＦＳＲ、ＰＷＲ、テストされる集積回路、およびＭＩＳＲのいずれも、より少なくかより多くの入力か出力を有する。

作動中は、ＬＦＳＲ１２は、ＬＦＳＲから出力されてＰＷＲ１４に入力される擬似ランダムデータパターンを発生させる擬似ランダムバイナリー数発生装置として作動する。ＰＷＲはＬＦＳＲからの擬似ランダムデータパターンを受け取り、テスト効率を増加させるために擬似ランダムデータパターンに重み付けする。結果として生じる重み付けされた擬似ランダムデータパターンは、ＰＷＲから出力されてテストされる集積回路１６に入力される。テストされる集積回路は、入力される重み付けされた擬似ランダムデータパターンおよび集積回路内に含まれた論理ゲートの誤り状態に応じた出力データパターンを発生させる。結果として生じる出力データパターンは、テストされる集積回路から出力されてＭＩＳＲ１８に入力される。ＭＩＳＲは、テストされる集積回路からの出力データパターンを、テストされる集積回路内に含まれた論理回路からの応答を意味する特異な記号に圧縮する。ＭＩＳＲで発生させられた記号は、ＭＩＳＲから出力されて解析されるとともに予想された記号と比較される。このように、評価されるとともに予想された記号を解析した後、テストされる集積回路が誤っているかどうかが決定される。

以上議論したように、欠陥のある論理ゲートをテストするための努力は、例えば、ＡＮＤゲートのように、特定のタイプの論理ゲートに対してより難しくなる。図２は、１２のフリップフロップ４２〜６４、第１のＡＮＤゲート６６、第２のＡＮＤゲート６８、およびインバータ７０を含むＳＴＵＭＰＳテスト構成４０を描く。１２のフリップフロップは、４つのカラム７２〜７８から構成されており、それぞれのカラムは直列接続された３つのフリップフロップを含んでいる。各フリップフロップ、第１および第２のＡＮＤゲート、およびインバータは、幾つかの商業上利用できるフリップフロップ、ＡＮＤゲート、およびインバータの中から望ましいものが選択される。

第１のＡＮＤゲート６６は、３つの入力８０〜８４と１つの出力８６を有する。第１のカラム７２内の３つの直列接続されたフリップフロップ４２〜４６のそれぞれのアウトプットは、第１のＡＮＤゲートの各入力のうちの１つに接続されている。特に、第１のフリップフロップの出力８８は第１のＡＮＤゲートの第１の入力８０に接続され、第２のフリップフロップの出力９０は第１のＡＮＤゲートの第２の入力８２に接続され、そして第３のフリップフロップの出力９２は第１のＡＮＤゲートの第３の入力８４に接続されている。第１のＡＮＤゲートの出力は、第２のカラム７４内の第４のフリップフロップ４８の入力９４に接続されている。

第２のＡＮＤゲート６８は、３つの入力９６〜１００と１つの出力１０２を有する。第３のフリップフロップの出力９２は、第２のＡＮＤゲートの第１の入力９６に接続されている。第６のフリップフロップの出力１０４は、インバータ７０の入力１０６に接続されている。インバータの出力１０８は、第２のＡＮＤゲートの第２の入力９８に接続されている。第９のフリップフロップの出力１１０は、第２のＡＮＤゲートの第３の入力１００に接続されている。第２のＡＮＤゲートの出力１０２は、第１２のフリップフロップ６４の入力１１２に接続されている。

以上簡単に述べたように、第１および第２のＡＮＤゲート６６および６８の機能をテストするために、ＡＮＤゲートへの全ての入力８０〜８４および９６〜１００は１に設定されなければならないとともに、ＡＮＤゲートの出力８６および１０２は各入力が１から０へ値を変化させるものとして監視される。それゆえに、ＰＷＲ１４から出力されてテストされる集積回路１６に入力される重み付けされた擬似ランダムデータパターンに依存して、第１か第２のいずれかのＡＮＤゲートの欠陥をテストすることは困難である。テストされる集積回路が多数の入力を有するＡＮＤゲートを含んでいると、擬似ランダムパターンを用いてＡＮＤゲートの全ての入力に“１”を与えることは困難である。限られた数のＩ／Ｏチャンネル１１４〜１２０によってもたらされるこの困難のために、欠陥の補償範囲は限定される。図２は、欠陥Ａは検出され得るが、しかしながら、欠陥Ｂは検出され得ないテスト構成４０を示す。

図３は、第１のＡＮＤゲート１３２、第２のＡＮＤゲート１３４、第３のＡＮＤゲート１３６、４対１マルチプレクサ１３８、ＸＯＲゲート１４０、および重み付けチャンネル回路１４２を含む従来のＰＷＲ１４に含まれている、回路構成１３０のブロックダイアグラムである。ＬＦＳＲ１２の第１の出力１４４は、４対１マルチプレクサの第１の入力１４６および第１のＡＮＤゲート１３２の入力１４８に接続されている。ＬＦＳＲの第２の出力１５０は、第１のＡＮＤゲート１３２の他の入力１５２に接続されている。第１のＡＮＤゲート１３２の出力１５４は、４対１マルチプレクサの第２の入力１５６および第２のＡＮＤゲート１３４の入力１５８に接続されている。ＬＦＳＲの第３の出力１６０は、第２のＡＮＤゲート１３４の他の入力１６２に接続されている。第２のＡＮＤゲートの出力１６４は、４対１マルチプレクサの第３の入力１６６および第３のＡＮＤゲート１３６の入力１６８に接続されている。ＬＦＳＲの第４の出力１７０は、第３のＡＮＤゲート１３６の他の入力１７２に接続されている。第３のＡＮＤゲートの出力１７４は、４対１マルチプレクサの第４の入力１７６に接続されている。

４対１マルチプレクサの２本の選択線（１本のみ図示）１７８は、重み付けチャンネル回路１４２の選択出力（１つのみ図示）１８０に接続されている。４対１マルチプレクサの出力１８２は、ＸＯＲゲート１４０の１つの入力１８４に接続されている。ＸＯＲゲートの他の入力１８６は、重み付けチャンネル回路の他の出力１８８に接続されている。さらに図１を参照すると、ＸＯＲゲートの出力１９０は、テストされる集積回路１６の入力に接続されている。

以上簡単に述べたように、図３に描かれた回路構成１３０は、ＰＷＲ１４の一部のみを表す。図３に描かれた回路構成はＬＦＳＲ１２からの４本の出力線２２およびテストされる集積回路１６の１つの入力チャンネル２８に接続されるので、図３に描かれた回路構成の４つはＰＷＲに含まれるであろう。それゆえに、回路構成の数は、変えることができるとともに、ＬＦＳＲからの出力２０の数およびテストされる回路への入力チャンネル２８の数に依存する。

第１、第２、および第３のＡＮＤゲート１３２〜１３６、４対１マルチプレクサ１３８、ならびにＸＯＲゲート１４０は、多数の商業上利用できる電子部品から望ましいものが選択される。

作動中は、図３に描かれた回路構成１３０は、擬似ランダム４ビットデータパターンをＬＦＳＲ１２から受け取る。４ビットのそれぞれが０か１になる確率は２分の１である。それゆえに、ＬＦＳＲから出力されて４対１マルチプレクサの第１の入力１４６が受け取る第１のビットが１である確率は２分の１である。ＬＦＳＲから出力されて第１のＡＮＤゲート１３２の１つの入力１４８に入力される第１のビットが１となる確率が２分の１であるとともに、ＬＦＳＲから出力されて第１のＡＮＤゲート１３２の他の入力１５２に入力される第２のビットが１となる確率が２分の１であるので、第１のＡＮＤゲート１３２から出力されて４対１マルチプレクサの第２の入力１５６に入力される信号が１となる確率は４分の１である。第１のＡＮＤゲートから出力されて第２のＡＮＤゲート１３４の１つの入力１５８に入力される信号が１となる確率が４分の１であるとともに、ＬＦＳＲから出力されて第２のＡＮＤゲート１３４の他の入力１６２に入力される第３のビットが１となる確率が２分の１であるので、第２のＡＮＤゲートから出力されて４対１マルチプレクサの第３の入力１６６に入力される信号が１となる確率は８分の１である。また、第２のＡＮＤゲート１３４から出力されてから第３のＡＮＤゲート１３６の１つの入力１６８に入力される信号が１となる確率が４分の１であるとともに、ＬＦＳＲから出力されて第３のＡＮＤゲート１３６の他の入力１７２に入力される第４のビットが１となる確率が２分の１であるので、第３のＡＮＤゲート１３６から出力されて４対１マルチプレクサの第４の入力１７６に入力される信号が１となる確率は１６分の１である。

４対１マルチプレクサ１３８から出力される信号は、重み付けチャンネル回路１４２から出力される２つの重み選択信号によって制御されるとともに、４対１マルチプレクサの選択線１７８に入力される。２本の選択線上の重み選択信号が（０，０）、（０，１）、（１，０）、あるいは（１，１）であると、４対１マルチプレクサから出力される信号は、それぞれ４対１マルチプレクサの第１の入力、第２の入力、第３の入力、あるいは第４の入力１４６，１５６，１６６，あるいは１７６によって受け取られた信号のいずれかになる。このように、重み選択信号が（０，０）、（０，１）、（１，０）、あるいは（１，１）であると、４対１マルチプレクサの出力１８２における信号が１となる確率は、それぞれ２分の１、４分の１、８分の１、あるいは１６分の１である。

図３に描かれた重み付けチャンネル回路１４２はまた、ＸＯＲ１４０の１つの入力１８６によって受け取られる単一のビット制御信号を出力する。ＸＯＲの他の入力１８４は、４対１マルチプレクサ１３８から出力される信号を受け取る。ＸＯＲから出力される信号の確率は、単一のビット制御信号に加えて、４対１マルチプレクサから出力される信号に依存する。単一のビット制御信号が０であるとともに、選択線信号が（０，０）、（０，１）、（１，０）、あるいは（１，１）であると、ＸＯＲゲートの出力１９０における信号が１となる確率は、それぞれ２分の１、４分の１、８分の１、あるいは１６分の１である。さらに、単一のビット制御信号が１であるとともに、選択線信号が（０，０）、（０，１）、（１，０）、あるいは（１，１）であると、ＸＯＲゲートの出力１９０における信号が１となる確率は、それぞれ２分の１、４分の３、８分の７、あるいは１６分の１５である。

図４は、本発明の一実施形態に係るＰＷＲ１４に含まれる回路構成２００のブロックダイアグラムである。図３の回路構成と同様に、図４の回路構成は第１のＡＮＤゲート２０２、第２のＡＮＤゲート２０４、第３のＡＮＤゲート２０６、４対１マルチプレクサ２０８、ＸＯＲゲート２１０、および重み付けチャンネル回路２１２を含む。さらに、図４に描かれた回路構成は、第１の２対１マルチプレクサ２１４、第２の２対１マルチプレクサ２１６、第３の２対１マルチプレクサ２１８、第４の２対１マルチプレクサ２２０、および制御回路２２２を含む。

４対１マルチプレクサ２０８は第１のマルチプレクサとも呼ばれるとともに、第１、第２、および第３の２対１マルチプレクサ２１４，２１６，および２１８は、それぞれ、累積的に少なくとも１つの他のマルチプレクサとも呼ばれる。第４の２対１マルチプレクサ２２０は、出力マルチプレクサとも呼ばれる。ＸＯＲゲート２１０は出力論理ゲートとも呼ばれるとともに、第１、第２、および第３のＡＮＤゲート２０２，２０４，および２０６は、それぞれ、集合的に他の論理ゲートとも呼ばれる。

第１、第２、第３、および第４の２対１マルチプレクサ２１４〜２２０、ならびに制御回路２２２は、あらゆる様々なタイプの電子構成部品から望ましいものが選択されればよい。代わりの実施形態では、図４の回路構成２００に含まれる構成部品は、単体の電子素子（図示せず）内に収容される。

ＬＦＳＲ１２の第１の出力２２４は、４対１マルチプレクサの第１の入力２２６および第１のＡＮＤゲート２０２の入力２２８に接続される。ＬＦＳＲの第２の出力２３０は、第１のＡＮＤゲート２０２の他の入力２３２および第１の２対１マルチプレクサの第２の入力２３４に接続される。第１のＡＮＤゲートの出力２３６は、第１の２対１マルチプレクサの第１の入力２３８に接続される。第１の２対１マルチプレクサの出力２４０は、４対１マルチプレクサの第２の入力２４２および第２のＡＮＤゲート２０４の１つの入力２４４に接続される。ＬＦＳＲの第３の出力２４６は、第２のＡＮＤゲート２０４の他の入力２４８および第２の２対１マルチプレクサの第２の入力２５０に接続される。第２のＡＮＤゲートの出力２５２は、第２の２対１マルチプレクサの第１の入力２５４に接続される。第２の２対１マルチプレクサ２１６の出力２５６は、４対１マルチプレクサの第３の入力２５８および第３のＡＮＤゲート２０６の１つの入力２６０に接続される。ＬＦＳＲの第４の出力２６２は、第３のＡＮＤゲート２０４の他の入力２６４および第３の２対１マルチプレクサの第２の入力２６６に接続される。第３のＡＮＤゲートの出力２６８は、第３の２対１マルチプレクサの第１の入力２７０に接続される。第３の２対１マルチプレクサの出力２７２は、４対１マルチプレクサの第４の入力２７４に接続される。制御回路２２２の出力２７６は、第１の２対１マルチプレクサの選択線２７８、第２の２対１マルチプレクサの選択線２８０、および第３の２対１マルチプレクサの選択線２８２に接続される。

図４に描かれた実施形態２００ではたった１つの制御回路２２２が挿入されているが、さらなる実施形態（図示せず）では１つ以上の制御回路を含んでもよい。それらさらなる実施形態では、各制御回路は１つ以上の２対１マルチプレクサの選択線に接続されても構わない。このように、選択線上の信号が各２対１マルチプレクサごとに異なる実施形態があっても構わない。

４対１マルチプレクサの２本の選択線（１本のみ図示）２８４は、重み付けチャンネル回路２１２の選択出力（１つのみ図示）２８６に接続されている。４対１マルチプレクサの出力２８８は、ＸＯＲゲート２１０の１つの入力２９０に接続されている。ＸＯＲゲートの他の入力２９２は、重み付けチャンネル回路の他の出力２９４に接続されている。ＸＯＲゲートの出力２９６は、第４の２対１マルチプレクサの第１の入力２９８に接続されている。外部入力３００は、第４の２対１マルチプレクサの第２の入力３０２に接続されている。重み付けチャンネル回路の追加出力３０４は、第４の２対１マルチプレクサの選択線３０６に接続されている。さらに、図１を参照すると、第４の２対１マルチプレクサの出力３０８は、テストされる回路１６の入力２８に接続されている。

作動中は、図４の回路構成２００は、ＬＦＳＲ１２からの擬似ランダム４ビットデータパターンを受け取る。４対１マルチプレクサの各入力２２６，２４２，２５８，および２７４が受け取る信号が１となる確率は、それぞれ、第１、第２、および第３の２対１マルチプレクサ２１４，２１６，および２１８の選択線２７８，２８０，および２８２上の選択信号に依存する。第１、第２、および第３の２対１マルチプレクサの選択線上の選択信号が０である場合、第１、第２、および第３のＡＮＤゲート２０２，２０４，および２０６の各出力２３６，２５２，および２６８は、それぞれ、４対１マルチプレクサ２０８の第２、第３、および第４の各入力２４２，２５８，および２７４に、それぞれ接続される。このように、４対１マルチプレクサそしてまたＸＯＲゲート２１０から出力される信号の確率は、図３に描かれた回路構成１３０のものと同じである。

図４の回路構成２００は、第４の２対１マルチプレクサ２２０から出力された信号は、重み付けチャンネル回路２１２から出力されて第４の２対１マルチプレクサの選択線３０６に入力される出力選択信号に依存するという、さらなる特徴を有している。第４の２対１マルチプレクサの選択線に入力される出力選択信号が０であると、ＸＯＲゲート２１０から出力される信号は、第４の２対１マルチプレクサを介して接続されて、第４の２対１マルチプレクサから出力される。第４の２対１マルチプレクサの選択線に入力される出力選択信号が１であると、外部入力３００上の信号は、第４の２対１マルチプレクサを介して接続されて、第４の２対１マルチプレクサから出力される。

第１、第２、および第３の２対１マルチプレクサ２１４，２１６，および２１８の各選択線２７８，２８０，および２８２上の信号がそれぞれ１である場合、ＬＦＳＲ１２から出力される第２、第３、および第４のそれぞれのビットは、それぞれ第１、第２、および第３の２対１マルチプレクサ２１４，２１６，および２１８を介して、４対１マルチプレクサ２０８の第２、第３、および第４の入力２４２，２５８，および２７４にそれぞれ接続される。上述したように、ＬＦＳＲから出力される４つのビットのそれぞれが０か１となる確率は２分の１である。このように、ＬＦＳＲから出力されて４対１マルチプレクサの第１、第２、第３、および第４の各入力２２６，２４２，２５８，および２７４で受け取られる第１、第２、第３、および第４の各ビットが、それぞれ１である確率は、２分の１である。これにより、４対１マルチプレクサの選択線（１本を図示）２８４に入力される信号の状態に拘らず、４対１マルチプレクサから出力される信号が１となる確率は、２分の１である。それとともに、ＸＯＲゲート２１０から出力される信号が１となる確率は、重み付けチャンネル回路の他の出力２９４から出力される信号に拘らず、２分の１である。

以上議論したように、図４の回路構成２００中の第４の２対１マルチプレクサの出力３０８から出力される信号は、重み付けチャンネル回路の追加出力３０４から出力されて第４の２対１マルチプレクサの選択線３０６に入力される信号に依存する。第４の２対１マルチプレクサの選択線に入力される信号が０である場合、ＸＯＲゲート２１０から出力される信号は、第４の２対１マルチプレクサ２２０を介して接続されて、第４の２対１マルチプレクサの出力から出力される。このように、第４の２対１マルチプレクサの選択線に入力される信号が０であると、ＸＯＲゲートから出力される信号が１となる確率は、２分の１である。対照的に、第４の２対１マルチプレクサの選択線に入力される信号が０であると、ＸＯＲゲートから出力される信号は外部入力３００上に現われる信号になるとともに、第４の２対１マルチプレクサから出力される信号が１となる確率は、外部入力３００上に現われる信号が１となる確率に依存する。

このように、第４の２対１マルチプレクサ２２０から出力される信号が１となる確率は、重み付けチャンネル回路の選択および他の出力２８６および２９４からそれぞれ出力される信号、ならびに第１、第２、および第３の２対１マルチプレクサ２１４，２１６，および２１８の選択線２７８，２８０，および２８２にそれぞれ入力される信号と同様に、重み付けチャンネル回路の追加出力３０４から出力される信号に依存する。それゆえに、図４に描かれた回路構成２００は、選択的に１となる確率を有する出力信号を有利に提示する。このように、テストされる電子回路の誤りの補償範囲を増大させることにより、本発明は、Ｉ／Ｏチャンネルを横切ってテストされる電子回路１６に渡されるテスト信号を発生させるにあたり、より大きな適応性を提供する。

さらなる実施形態では、ｎを１以上の整数として、４対１マルチプレクサが２ⁿ対１のマルチプレクサになり、そして回路構成が２ⁿ−１個のＡＮＤゲートおよび２ⁿ−１個の２対１マルチプレクサを含むとともに、制御回路２１２、２ⁿ−１個のＡＮＤゲート、２ⁿ−１個の２対１マルチプレクサ、およびＬＦＳＲ１２の間が同様の接続となるように、図４に描かれた回路構成２００は拡張され得る。これらさらなる実施形態においては、回路構成はＬＦＳＲの２ⁿ個の出力およびテストされる回路１６の１つの入力に接続する。

それとともに、図４の回路構成２００は、コンピュータ（図示せず）が制御回路２２２、重み付けチャンネル回路２１２、および外部入力３００を制御できるという点で有利である。なぜなら、回路構成はコンピュータにより制御可能であるので、回路構成によって発生させられてテストされる電子回路１６に与えられるパターンは、テストの要求を満足させるために修正可能となるからである。

さらには、様々な技術におけるこれらの技術に対して、この中の発明自身は他の課題や他の応用への適応に対する解決策を提案するものである。本実施形態は、それゆえに実例としての全ての点において考慮されなければならないとともに、限定されるものではない。本発明の範囲は、それらの実施形態には限定されるものではなく、その代わりに添えられたクレームにより、それらの法的に権利を与えられたクレームと同等の最大限の範囲とともに決定されなければならないものである。

ＳＴＵＭＰＳ構造のブロックダイアグラム。多数の入力ＡＮＤゲートを有するテスト中の回路を含むＳＴＵＭＰＳ構造のブロックダイアグラム。従来のプログラム可能な重み付けされたランダムパターン発生装置に含まれる回路構成のブロックダイアグラム。本発明に係るプログラム可能な重み付けされたランダムパターン発生装置に含まれる回路構成の一実施形態に係るブロックダイアグラム。

符号の説明

１０…ＬＢＩＳＴテスト構成（電子回路試験装置）、１２…ＬＦＳＲ（線形フィードバックシフトレジスタ）、１４…ＰＷＲ（プログラム可能な重み付けされたランダムパターン発生装置）、１６…テストされる集積回路（電子回路）、１８…ＭＩＳＲ（多入力シフトレジスタ）、２００…ＰＷＲに含まれる回路構成（電子回路試験用回路）、２０２…第１のＡＮＤゲート（他の論理ゲート）、２０４…第２のＡＮＤゲート（他の論理ゲート）、２０６…第３のＡＮＤゲート（他の論理ゲート）、２０８…４対１マルチプレクサ（２ⁿ対１のマルチプレクサ、第１のマルチプレクサ）、２１０…ＸＯＲゲート（出力論理ゲート）、２１２…重み付けチャンネル回路、２１４…第１の２対１マルチプレクサ（他のマルチプレクサ）、２１６…第２の２対１マルチプレクサ（他のマルチプレクサ）、２１８…第３の２対１マルチプレクサ（他のマルチプレクサ）、２２０…第４の２対１マルチプレクサ（出力マルチプレクサ）、２２２…制御回路（少なくとも１つの制御回路）、２２８…第１のＡＮＤゲートの１つの入力（他の論理ゲートの１つの入力）、２３６…第１のＡＮＤゲートの出力（他の論理ゲートの出力）、２４４…第２のＡＮＤゲートの１つの入力（他の論理ゲートの１つの入力）、２５２…第２のＡＮＤゲートの出力（他の論理ゲートの出力）、２６０…第３のＡＮＤゲートの１つの入力（他の論理ゲートの１つの入力）、２６８…第３のＡＮＤゲートの出力（他の論理ゲートの出力）、２７８…第１の２対１マルチプレクサの選択線（他のマルチプレクサの選択線）、２８０…第２の２対１マルチプレクサの選択線（他のマルチプレクサの選択線）、２８２…第３の２対１マルチプレクサの選択線（他のマルチプレクサの選択線）、２８４…４対１マルチプレクサの選択線（第１のマルチプレクサの選択線）、２８６…重み付けチャンネル回路の選択線出力、２８８…４対１マルチプレクサの出力（第１のマルチプレクサの出力）、２９０…ＸＯＲゲートの１つの入力（出力論理ゲートの１つの入力）、２９２…ＸＯＲゲートの他の入力（出力論理ゲートの他の入力）、２９４…重み付けチャンネル回路の他の出力、２９６…ＸＯＲゲートの出力（出力論理ゲートの出力）、２９８…第４の２対１マルチプレクサの１つの入力（出力マルチプレクサの１つの入力）、３００…外部入力、３０２…第４の２対１マルチプレクサの他の入力（出力マルチプレクサの他の入力）、３０４…重み付けチャンネル回路の追加出力、３０６…第４の２対１マルチプレクサの選択線（出力マルチプレクサの選択線）

Claims

少なくとも２つの間の入力信号を選択するための第１のマルチプレクサと、
前記第１のマルチプレクサに接続されているとともに、前記第１のマルチプレクサに入力される信号を選択するための少なくとも１つの他のマルチプレクサと、
前記少なくとも１つの他のマルチプレクサに接続されるとともに、前記少なくとも１つの他のマルチプレクサの選択線に入力されて、前記第１のマルチプレクサに入力される少なくとも１つの信号を選択するために用いられる少なくとも１つの選択信号を出力する少なくとも１つの制御回路と、
を具備することを特徴とする電子回路試験用回路。
前記第１のマルチプレクサは、ｎを１以上の整数とする２ⁿ対１のマルチプレクサであることを特徴とする請求項１に記載の電子回路試験用回路。
前記第１のマルチプレクサの選択線に接続される少なくとも１つの選択線出力を有するとともに、前記第１のマルチプレクサから出力される信号を決定するために前記第１のマルチプレクサの選択線に入力される重み選択信号を出力する重み付けチャンネル回路を、さらに具備することを特徴とする請求項１に記載の電子回路試験用回路。
前記第１のマルチプレクサの出力に接続される１つの入力および前記重み付けチャンネル回路の他の出力に接続された他の入力を有する出力論理ゲートを、さらに具備することを特徴とする請求項３に記載の電子回路試験用回路。
前記出力論理ゲートの出力に接続された１つの入力を有する出力マルチプレクサをさらに具備するとともに、前記重み付けチャンネル回路の追加出力は前記出力マルチプレクサの選択線に接続されており、前記重み付けチャンネル回路は前記出力マルチプレクサから出力される信号を決定するために前記出力マルチプレクサの選択線に入力される出力選択信号を出力することを特徴とする請求項４に記載の電子回路試験用回路。