JP2004260001A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004260001A JP2004260001A JP2003049868A JP2003049868A JP2004260001A JP 2004260001 A JP2004260001 A JP 2004260001A JP 2003049868 A JP2003049868 A JP 2003049868A JP 2003049868 A JP2003049868 A JP 2003049868A JP 2004260001 A JP2004260001 A JP 2004260001A
- Authority
- JP
- Japan
- Prior art keywords
- film
- interlayer insulating
- insulating film
- wiring
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
- H10W20/085—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures involving intermediate temporary filling with material
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
【課題】ＳｉＯＣ膜を層間絶縁膜として用いた場合でも、コンタクト抵抗の上昇、歩留りの低下及び信頼性の低下を抑制することができる半導体装置の製造方法を提供する。
【解決手段】先ビア方式のデュアルダマシン法において、ビアホール１０及び配線溝１３を形成した後、ＳｉＮ膜８、ＳｉＣ膜５の露出部及びＳｉＣ膜３の露出部をエッチングにより除去する。この結果、ビアホール１０がＣｕ配線２まで到達すると共に、配線溝１３がＳｉＯＣ膜４まで到達する。また、主として配線溝１３の側壁部に反応生成物１４が付着する。反応生成物１４は他の箇所にも付着するが、配線溝１３の側壁部への付着量が最も多い。続いて、ビアホール１０及び配線溝１３の内部に対して酸素プラズマ処理を施す。この酸素プラズマ処理の結果、反応生成物１４が除去される。
【選択図】 図５
【解決手段】先ビア方式のデュアルダマシン法において、ビアホール１０及び配線溝１３を形成した後、ＳｉＮ膜８、ＳｉＣ膜５の露出部及びＳｉＣ膜３の露出部をエッチングにより除去する。この結果、ビアホール１０がＣｕ配線２まで到達すると共に、配線溝１３がＳｉＯＣ膜４まで到達する。また、主として配線溝１３の側壁部に反応生成物１４が付着する。反応生成物１４は他の箇所にも付着するが、配線溝１３の側壁部への付着量が最も多い。続いて、ビアホール１０及び配線溝１３の内部に対して酸素プラズマ処理を施す。この酸素プラズマ処理の結果、反応生成物１４が除去される。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、配線層の形成に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の大規模高集積化、高速化の要求に伴い、抵抗の低い多層配線材料、容量の小さい層間絶縁材料が必要になってきている。このため、以前は、多層配線材料としてアルミニウム（Ａｌ）合金が、層間絶縁膜材料としてシリコン（ＳｉＯ）酸化物が用いられていたが、近時、前記の要求を満たすために、配線材料として銅（Ｃｕ）が用いられ、層間絶縁膜材料として低誘電体材料が用いられるようになっている。
【０００３】
しかし、銅そのものの微細加工は非常に困難であるため、銅配線の形成には主にダマシン（Ｄａｍａｓｃｅｎｅ）法が採用されている。ダマシン法は、絶縁膜に溝パターンやビアホールパターン等を形成した後、これらのパターン内へ銅材を埋め込み、次いで銅材を研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）して配線を形成する方法である。ダマシン法には、溝とホールを同時に形成するデュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）法と、これらを個別に形成するシングルダマシン（Ｓｉｎｇｌｅ Ｄａｍａｓｃｅｎｅ）法とがある。
【０００４】
多くの半導体装置では、配線層が複数形成されており、その製造工程では、銅配線上にビアホールを形成する工程が必要とされる。しかし、銅は、それまで配線材料として使用されていたアルミニウム合金と比較すると、酸素プラズマに対する耐性が低い。このため、ビアホールの形成に使用したレジストマスクを除去する際に、アルミニウム合金の場合と同様のアッシング条件をそのまま用いると、コンタクト不良等の不具合が発生する可能性が高い。そこで、このような不具合を回避するために、アッシング時に銅配線の表面を露出させない加工方法が構築された。
【０００５】
この加工方法では、銅配線と層間絶縁膜との間に拡散防止膜を形成しておき、層間絶縁膜への溝パターン又はビアホールパターンの形成を拡散防止膜で一旦停止する。そして、レジストマスクをアッシングにより除去し、その後に拡散防止膜をエッチングする。このような方法によれば、銅配線の表面がほとんど酸素プラズマに晒されないため、コンタクト不良等の不具合が防止される。
【０００６】
しかし、拡散防止膜のエッチング時に銅配線の表面が少なくとも露出してしまう。このため、この時（銅配線の表面が露出した時）に、反応生成物が溝パターンの側壁部等に付着することが知られている。そこで、従来、最後のドライエッチングである拡散防止膜のエッチングを行った後に、薬液を使用したウェット処理を行い、反応生成物を除去している。
【０００７】
【特許文献１】
特開平１１−３１２６６９号公報
【特許文献２】
特開２００１−２８４３２７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、ＳｉＯ２膜を層間絶縁膜として用いる場合には、上述の従来の方法で特に問題は生じていなかったが、近時、より低誘電率の層間絶縁膜としてＳｉＯＣ膜を用いるようになると、コンタクト抵抗が上昇したり、歩留りが低下したり、信頼性が低下したりするようになった。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであって、ＳｉＯＣ膜を層間絶縁膜として用いた場合でも、コンタクト抵抗の上昇、歩留りの低下及び信頼性の低下を抑制することができる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本願発明者は、前記課題を解決すべく、鋭意検討を重ねた結果、ＳｉＯＣ膜等のＣを含有する絶縁膜を層間絶縁膜として用いると、反応生成物の生成量が、ＳｉＯ２膜を用いた場合よりも多く、従来のようなウェット処理を行っただけでは、反応生成物を十分に除去することができないことを見出した。また、本願発明者は、残存した反応生成物が、既に形成されたビアホール内等に倒壊して後の銅配線の形成を妨害していることも見出した。そこで、ウェット処理によって、反応生成物を除去すべく、種々の薬液を用いて実験を行ったが、銅配線の表面及び低誘電体膜（層間絶縁膜）に悪影響を与えずに、完全に除去することはできなかった。
【００１１】
そして、本願発明者が、更に鋭意検討を行った結果、以下に示す発明の諸態様に想到した。
【００１２】
本発明に係る半導体装置の製造方法は、ダマシン法により配線を形成する工程を有する半導体装置の製造方法を対象とする。そして、この製造方法では、先ず、導電層上に、拡散防止膜及び層間絶縁膜を順次形成する。次に、前記層間絶縁膜に前記拡散防止膜まで到達する開口部を形成する。次いで、前記拡散防止膜の前記層間絶縁膜に形成された開口部から露出する部分を除去するドライエッチングを行う。その後、少なくとも前記開口部の内部に対して、酸素又は水素を含有するガスのプラズマを用いてプラズマ処理を行う。そして、前記開口部内に配線材料を埋め込む。
【００１３】
本発明においては、ドライエッチングにより拡散防止膜の選択的な除去を行った後で、開口部内に配線材料を埋め込む前に、酸素又は水素を含有するガスのプラズマを用いたプラズマ処理を行う。このため、ＳｉＯＣ膜を層間絶縁膜として用い、ドライエッチングによって開口部の側壁に多量の反応生成物が付着した場合であっても、プラズマ処理によって反応生成物をほぼ完全に除去することが可能である。この結果、配線の形成の不良や信頼性の低下等の不具合を回避することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。
【００１５】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。第１の実施形態は、本願発明を先ビア方式のデュアルダマシン法に適用したものである。図１乃至図６は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１６】
本実施形態では、先ず、Ｓｉ基板等の半導体基板（図示せず）の表面にトランジスタ等の半導体素子（図示せず）を形成した後、半導体基板の上方に、図１（ａ）に示すように、層間絶縁膜１を形成する。次いで、この層間絶縁膜１に溝を形成し、その内部に、前記半導体素子に接続されるＣｕ配線２を埋め込む。その後、層間絶縁膜１及びＣｕ配線２上にＳｉＣ膜３、ＳｉＯＣ膜４（層間絶縁膜）、ＳｉＣ膜５（エッチングストッパ膜）、ＳｉＯＣ膜６（第２の層間絶縁膜）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜７及びＳｉＮ膜８を順次形成する。ＳｉＣ膜３、ＳｉＯＣ膜４、ＳｉＣ膜５、ＳｉＯＣ膜６、ＴＥＯＳ膜７及びＳｉＮ膜８の各厚さは、夫々３０ｎｍ乃至７０ｎｍ、４００ｎｍ乃至７００ｎｍ、３０ｎｍ乃至７０ｎｍ、３００ｎｍ乃至６００ｎｍ、５０ｎｍ乃至１００ｎｍ、３０ｎｍ乃至７０ｎｍである。ＳｉＣ膜３は、Ｃｕ配線２中のＣｕの拡散を防止する拡散防止膜として機能する。また、ＳｉＮ膜８は反射防止膜として機能する。
【００１７】
続いて、図１（ｂ）に示すように、ビアホール用の開口部が設けられたビアホール用のレジスト膜９をＳｉＮ膜８上に形成する。レジスト膜９の厚さは、例えば５００ｎｍ乃至８００ｎｍ程度である。
【００１８】
次に、図２（ａ）に示すように、レジスト膜９をマスクとして用いながら、ＳｉＮ膜８、ＴＥＯＳ膜７、ＳｉＯＣ膜６、ＳｉＣ膜５及びＳｉＯＣ膜４にビアホール１０（開口部）を形成する。このときの各膜のエッチング条件は、次のとおりである。
【００１９】
ＳｉＮ膜８及びＴＥＯＳ膜７のエッチングは、例えば、ＣＦ４の流量：１００ｓｃｃｍ、圧力：６．６７Ｐａ（５０ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：３０秒間、温度：２５℃の条件の下で連続して行う。
【００２０】
ＳｉＯＣ膜６のエッチングは、例えば、ＣＨＦ３の流量：１０ｓｃｃｍ、Ｏ２の流量：５ｓｃｃｍ、Ａｒの流量：７５０ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：４５秒間、温度：２５℃の条件の下で、ＳｉＣ膜５をエッチングストッパとして用いて行う。
【００２１】
ＳｉＣ膜５及びＳｉＯＣ膜４のエッチングは、先ず、例えば、ＣＦ４の流量：５０ｓｃｃｍ、ＣＨ２Ｆ２の流量：１５ｓｃｃｍ、Ｏ２の流量：５ｓｃｃｍ、圧力：２６．６Ｐａ（２００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：３０秒間、温度：２５℃の条件の下で連続して行う。この条件では、ＳｉＣ膜５とＳｉＯＣ膜４との選択比が比較的小さい。次いで、ＳｉＯＣ膜４のエッチングが終了する前に、例えば、Ｃ４Ｆ６の流量：１５ｓｃｃｍ、Ｏ２の流量：３０ｓｃｃｍ、ＣＯの流量：５００ｓｃｃｍ、Ａｒの流量：３００ｓｃｃｍ、圧力：５．３３Ｐａ（４０ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：７５秒間、温度：２５℃の条件の下で、更にＳｉＯＣ膜４のエッチングを行う。この条件では、ＳｉＯＣ膜４とＳｉＣ膜３との選択比が極めて大きく、ＳｉＣ膜３はほとんどエッチングされない。
【００２２】
ビアホール１０を形成した後、図２（ａ）に示すように、レジスト膜９をアッシングにより除去する。このときのアッシング条件は、例えば、Ｏ２の流量：２５０ｓｃｃｍ、圧力：１０．７Ｐａ（８０ｍＴｏｒｒ）、ＲＦ電源パワー：１５０Ｗ、時間：１２０秒間、温度：２５℃とする。
【００２３】
次いで、図２（ｂ）に示すように、ビアホール１０内に埋め込むようにして全面に樹脂材１１を形成する。樹脂材１１の厚さは、例えばＳｉＮ膜８上で３００ｎｍ乃至５００ｎｍとする。
【００２４】
その後、図３（ａ）に示すように、樹脂材１１の全面エッチングを行い、所定の高さの樹脂材１１（埋め込み材）をビアホール内に残存させる。樹脂材１１の高さは、ＳｉＯＣ膜４の厚さよりも小さい。なお、樹脂材の全面エッチングを行う代わりに、樹脂材１１の現像を行うことによって、所定の高さの樹脂材１１をビアホール内に残存させてもよい。
【００２５】
続いて、図３（ｂ）に示すように、配線溝用の開口部が設けられた配線溝用のレジスト膜１２をＳｉＮ膜８上に形成する。レジスト膜１２の厚さは、例えば５００ｎｍ乃至８００ｎｍ程度である。
【００２６】
次に、図４（ａ）に示すように、レジスト膜１２をマスクとして用いながら、ＳｉＮ膜８、ＴＥＯＳ膜７及びＳｉＯＣ膜６に配線溝１３を形成する。このときの各膜のエッチング条件は、例えば、ＣＦ４の流量：１００ｓｃｃｍ、Ｏ２の流量：５ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：３０秒間、温度：２５℃とする。このとき、樹脂材１１も若干エッチングされる。
【００２７】
次いで、図４（ｂ）に示すように、レジスト膜１２及び樹脂材１１をアッシングにより除去する。このときのアッシング条件は、例えば、Ｏ２の流量：２５０ｓｃｃｍ、ＣＦ４の流量：１０ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：１５０Ｗ、時間：１２０秒間、温度：２５℃とする。
【００２８】
その後、図５（ａ）に示すように、ＳｉＮ膜８、ＳｉＣ膜５の露出部及びＳｉＣ膜３の露出部をエッチングにより除去する。このときのエッチング条件は、例えば、ＣＨＦ３の流量：１５ｓｃｃｍ、ＣＦ４の流量：８５ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：３０秒間、温度：２５℃とする。この結果、ビアホール１０がＣｕ配線２まで到達すると共に、配線溝１３がＳｉＯＣ膜４まで到達する。また、主として配線溝１３の側壁部に反応生成物１４が付着する。反応生成物１４は他の箇所にも付着するが、配線溝１３の側壁部への付着量が最も多い。この反応生成物１４は、ＳｉＣ膜５の露出部が除去された後にＳｉＯＣ膜４の極一部がエッチングされるために生じているものと考えられる。図７（ａ）は、反応生成物の生成状態を示すＳＥＭ（走査型電子顕微鏡）写真である。
【００２９】
続いて、ビアホール１０及び配線溝１３の内部に対して酸素プラズマ処理を施す。このときの処理条件は、例えば、Ｏ２の流量：６００ｓｃｃｍ、圧力：４０．０Ｐａ（３００ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：６０秒間、温度：２５℃とする。この酸素プラズマ処理の結果、図５（ｂ）に示すように、反応生成物１４が除去される。図７（ｂ）は、反応生成物が除去された状態を示すＳＥＭ（走査型電子顕微鏡）写真である。
【００３０】
次に、ウェット処理として、フッ化アンモニウム又はリン酸アンモニウム等を含有する薬液を用いて全面を洗浄する。この結果、微細な残渣等が洗い流される。
【００３１】
そして、図６に示すように、ビアホール１０及び配線溝１３内にＣｕ配線１５（配線材料）を埋め込む。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【００３２】
図８は、第１の実施形態を適用して製造した半導体装置の構造を示す断面図である。図８に示す例では、半導体基板２１の表面に、素子分離領域２２が形成され、この素子分離領域２２により区画された素子活性領域内にトランジスタが形成されている。このトランジスタには、半導体基板２１の表面に形成されたソース・ドレイン領域２３、半導体基板２１上に形成されたゲート絶縁膜２４、ゲート絶縁膜２４上に形成されたゲート電極２５、及びゲート電極２５の側方に形成されたサイドウォール２６が設けられている。そして、このトランジスタを覆うようにして層間絶縁膜２７が形成されている。層間絶縁膜２７には、ソース・ドレイン領域２３まで到達するコンタクトプラグ２８が埋め込まれている。
【００３３】
更に、全面にＳｉＣ膜２９、層間絶縁膜３０、ＳｉＣ膜３３、層間絶縁膜３４及びＳｉＣ膜３７が順次積層されている。そして、これらの膜にビアプラグ３１、配線３２、ビアプラグ３５及び配線３６が埋め込まれている。ビアプラグ３１及び３５が、図６中のＣｕ配線１５のビアホール１０内に存在する部分に相当し、配線３２及び３６が、配線溝１３内に存在する部分に相当する。このように、図８に示す例では、第１の実施形態に係る製造方法により、少なくとも２層の多層配線が形成されている。
【００３４】
このように、第１の実施形態によれば、下層配線であるＣｕ配線２の一部が露出した後で、Ｃｕ配線１５を形成する前に、酸素プラズマ処理を行っているので、反応生成物１４を除去することができる。このことは、図７（ａ）及び（ｂ）を互いに比較することにより、明らかである。このため、その後に形成されるＣｕ配線１５とＣｕ配線２とを良好な状態で接続させることができ、コンタクト不良及びコンタクト抵抗の増加を防止することができる。また、反応生成物１４の残存に基づく信頼性の低下も防止することができる。そして、これらの結果、歩留りが向上する。
【００３５】
なお、配線溝１３を形成する工程（図４（ａ）参照）でも、反応生成物が生成されるが、この反応生成物はレジスト膜１２及び樹脂材１１を除去する際に除去される。
【００３６】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態は、本発明をシングルダマシン法に適用したものである。図９乃至図１１は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３７】
本実施形態では、先ず、第１の実施形態と同様に、Ｓｉ基板等の半導体基板（図示せず）の表面にトランジスタ等の半導体素子（図示せず）を形成した後、半導体基板の上方に、図９（ａ）に示すように、層間絶縁膜１を形成する。次いで、この層間絶縁膜１に溝を形成し、その内部に、前記半導体素子に接続されるＣｕ配線２を埋め込む。その後、層間絶縁膜１及びＣｕ配線２上にＳｉＣ膜３、ＳｉＯＣ膜６、ＴＥＯＳ膜７及びＳｉＮ膜８を順次形成する。ＳｉＣ膜３、ＳｉＯＣ膜６、ＴＥＯＳ膜７及びＳｉＮ膜８の各厚さは、夫々３０ｎｍ乃至７０ｎｍ、３００ｎｍ乃至６００ｎｍ、５０ｎｍ乃至１００ｎｍ、３０ｎｍ乃至７０ｎｍである。続いて、配線用の開口部が設けられた配線用のレジスト膜１２をＳｉＮ膜８上に形成する。レジスト膜１２の厚さは、例えば５００ｎｍ乃至８００ｎｍ程度である。
【００３８】
次に、図９（ｂ）に示すように、レジスト膜１２をマスクとして用いながら、ＳｉＮ膜８、ＴＥＯＳ膜７及びＳｉＯＣ膜６に配線溝１３（開口部）を形成する。このときの各膜のエッチング条件は、次のとおりである。
【００３９】
ＳｉＮ膜８及びＴＥＯＳ膜７のエッチングは、例えば、ＣＦ４の流量：１００ｓｃｃｍ、圧力：６．６７Ｐａ（５０ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：３０秒間、温度：２５℃の条件の下で連続して行う。
【００４０】
ＳｉＯＣ膜６のエッチングは、先ず、例えば、ＣＦ４の流量：５０ｓｃｃｍ、ＣＨ２Ｆ２の流量：１５ｓｃｃｍ、Ｏ２の流量：５ｓｃｃｍ、圧力：２６．６Ｐａ（２００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：３０秒間、温度：２５℃の条件の下で行う。次いで、ＳｉＯＣ膜６のエッチングが終了する前に、例えば、Ｃ４Ｆ６の流量：１５ｓｃｃｍ、Ｏ２の流量：３０ｓｃｃｍ、ＣＯの流量：５００ｓｃｃｍ、Ａｒの流量：３００ｓｃｃｍ、圧力：５．３３Ｐａ（４０ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：７５秒間、温度：２５℃の条件の下で行う。この条件では、ＳｉＯＣ膜６とＳｉＣ膜３との選択比が極めて大きく、ＳｉＣ膜３はほとんどエッチングされない。
【００４１】
配線溝１３を形成した後、図１０（ａ）に示すように、レジスト膜１２をアッシングにより除去する。このときのアッシング条件は、例えば、Ｏ２の流量：２５０ｓｃｃｍ、圧力：１０．７Ｐａ（８０ｍＴｏｒｒ）、ＲＦ電源パワー：１５０Ｗ、時間：１２０秒間、温度：２５℃とする。
【００４２】
その後、図１０（ｂ）に示すように、ＳｉＣ膜３の露出部及びＳｉＮ膜８をエッチングにより除去する。このときのエッチング条件は、例えば、ＣＨＦ３の流量：１５ｓｃｃｍ、ＣＦ４の流量：８５ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：３０秒間、温度：２５℃とする。この結果、配線溝１３がＣｕ配線２まで到達する。また、配線溝１３の側壁部に反応生成物１４が付着する。
【００４３】
続いて、反応生成物１４に対して酸素プラズマ処理を施す。このときの処理条件は、例えば、Ｏ２の流量：６００ｓｃｃｍ、圧力：４０．０Ｐａ（３００ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：６０秒間、温度：２５℃とする。この酸素プラズマ処理の結果、図１１（ａ）に示すように、反応生成物１４が除去される。
【００４４】
次に、ウェット処理として、フッ化アンモニウム又はリン酸アンモニウム等を含有する薬液を用いて全面を洗浄する。この結果、微細な残渣等が洗い流される。
【００４５】
そして、図１１（ｂ）に示すように、配線溝１３にＣｕ配線１６（配線材料）を埋め込む。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【００４６】
このような第２の実施形態によっても、反応生成物１４を除去することができるため、第１の実施形態と同様の効果が得られる。
【００４７】
なお、ウェット処理による洗浄を酸素プラズマ処理の前に行ってもよいが、微細な残渣等を除去するためには、ウェット処理を後に行うことが好ましい。
【００４８】
また、酸素（Ｏ２）プラズマ処理の代わりに、水素を含有するガス、例えばＮ２及びＨ２の混合ガス、ＮＨ３ガス等のプラズマを用いた処理を行ってもよい。なお、いずれのプラズマを用いる場合であっても、半導体基板（ウェハ）が載置されるウェハステージの温度を１２０℃以下とすることが好ましい。これは、ウェハステージの温度が１２０℃を超えている場合には、Ｃｕ配線２の露出している部分に酸化等の変質が生じる虞があるからである。また、現状のプラズマ処理装置では、ウェハステージの温度を８０℃以下に制御しやすく、更に、ウェハステージの温度が１５℃未満となると結露が生じることがあるため、ウェハステージの温度を１５℃以上８０℃以下とすることがより好ましい。
【００４９】
更に、第１の実施形態は、本発明を先ビア方式のデュアルダマシン法に適用したものであるが、本発明を先溝方式のデュアルダマシン法に適用することも可能である。この場合、ビアホールを下層配線まで到達させた後に、プラズマ処理を行えばよい。ウェット処理は、プラズマ処理の前でも後でもよいが、高い洗浄効果を得るためには、プラズマ処理の後に行うことが好ましい。
【００５０】
また、拡散防止膜として、ＳｉＣ膜３の代わりにＳｉＮ膜を用いてもよい。
【００５１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５２】
（付記１） ダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
導電層上に、拡散防止膜及び層間絶縁膜を順次形成する工程と、
前記層間絶縁膜に前記拡散防止膜まで到達する開口部を形成する工程と、
前記拡散防止膜の前記層間絶縁膜に形成された開口部から露出する部分を除去するドライエッチングを行う工程と、
少なくとも前記開口部の内部に対して、酸素又は水素を含有するガスのプラズマを用いてプラズマ処理を行う工程と、
前記開口部内に配線材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【００５３】
（付記２） 前記層間絶縁膜は、炭素原子を含有するシリコン酸化膜であることを特徴とする付記１に記載の半導体装置の製造方法。
【００５４】
（付記３） 前記プラズマ処理を、前記導電層が形成されたウェハが載置されたステージの温度を１２０℃以下として行うことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００５５】
（付記４） 前記プラズマ処理を、前記導電層が形成されたウェハが載置されたステージの温度を１５℃以上８０℃以下として行うことを特徴とする付記３に記載の半導体装置の製造方法。
【００５６】
（付記５） 前記拡散防止膜は、前記導電層に含まれる金属元素が前記層間絶縁膜中に拡散することを防止する膜であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００５７】
（付記６） 前記拡散防止膜は、炭化シリコン膜又は窒化シリコン膜であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記７） 前記層間絶縁膜を形成する工程と前記開口部を形成する工程との間に、前記層間絶縁膜の上に、エッチングストッパ膜及び第２の層間絶縁膜を順次形成する工程を有し、
前記開口部を形成する工程において、前記開口部を前記エッチングストッパ膜及び第２の層間絶縁膜をも貫通するものとし、
前記開口部を形成する工程と前記ドライエッチングを行う工程との間に、前記第２の層間絶縁膜に配線溝を形成する工程を有し、
前記ドライエッチングを行う工程において、前記エッチングストッパ膜の前記第２の層間絶縁膜に形成された配線溝から露出する部分を除去し、
前記プラズマ処理を行う工程において、前記配線溝の内部にもプラズマ処理を行い、
前記配線材料を埋め込む工程において、前記配線材料を前記配線溝内にも埋め込むことを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記８） 前記第２の層間絶縁膜は、炭素原子を含有するシリコン酸化膜であることを特徴とする付記７に記載の半導体装置の製造方法。
【００６０】
（付記９） 前記配線溝を形成する工程は、
前記開口部内に、前記層間絶縁膜よりも低い埋め込み材を埋め込む工程と、
マスクを用いて前記第２の層間絶縁膜をエッチングする工程と、
前記埋め込み材を除去する工程と、
を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００６１】
（付記１０） 前記導電層及び前記配線材料は、Ｃｕを含有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００６２】
（付記１１） 前記プラズマ処理を行う工程と前記配線材料を埋め込む工程との間に、前記導電層が形成されたウェハのウェット洗浄を行う工程を有することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００６３】
（付記１２） 前記ドライエッチングを行う工程と前記プラズマ処理を行う工程との間に、前記導電層が形成されたウェハのウェット洗浄を行う工程を有することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００６４】
（付記１３） 前記酸素又は水素を含有するガスとして、Ｈ２及びＮ２の混合ガス、ＮＨ３ガス、Ｏ２ガスから選択された１種のガスを用いることを特徴とする付記１乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００６５】
（付記１４） 前記開口部を形成する工程において、レジストマスクを用いることを特徴とする付記１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記１５） 前記プラズマ処理を行う工程の前に、前記レジストマスクをアッシングにより除去する工程を有することを特徴とする付記１４に記載の半導体装置の製造方法。
【００６７】
【発明の効果】
以上詳述したように、本発明によれば、プラズマ処理によってほぼ完全に反応生成物を除去することができ、その後に開口部に埋め込む配線材料と導電層とを確実に接続させることができる。このため、コンタクト抵抗の上昇を抑制することができる。また、反応生成物の除去により信頼性及び歩留りが向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図３に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】図４に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】図５に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】（ａ）は、反応生成物の生成状態を示す走査型電子顕微鏡写真であり、（ｂ）は、反応生成物が除去された状態を示す走査型電子顕微鏡写真である。
【図８】第１の実施形態を適用して製造した半導体装置の構造を示す断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】図９に引き続き、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１；層間絶縁膜
２、１５、１６；Ｃｕ配線
３、５；ＳｉＣ膜
４、６；ＳｉＯＣ膜
７；ＴＥＯＳ膜
８；ＳｉＮ膜
９、１２；レジスト膜
１０；ビアホール
１１；樹脂材
１３；配線溝
１４；反応生成物
【発明の属する技術分野】
本発明は、配線層の形成に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の大規模高集積化、高速化の要求に伴い、抵抗の低い多層配線材料、容量の小さい層間絶縁材料が必要になってきている。このため、以前は、多層配線材料としてアルミニウム（Ａｌ）合金が、層間絶縁膜材料としてシリコン（ＳｉＯ）酸化物が用いられていたが、近時、前記の要求を満たすために、配線材料として銅（Ｃｕ）が用いられ、層間絶縁膜材料として低誘電体材料が用いられるようになっている。
【０００３】
しかし、銅そのものの微細加工は非常に困難であるため、銅配線の形成には主にダマシン（Ｄａｍａｓｃｅｎｅ）法が採用されている。ダマシン法は、絶縁膜に溝パターンやビアホールパターン等を形成した後、これらのパターン内へ銅材を埋め込み、次いで銅材を研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）して配線を形成する方法である。ダマシン法には、溝とホールを同時に形成するデュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）法と、これらを個別に形成するシングルダマシン（Ｓｉｎｇｌｅ Ｄａｍａｓｃｅｎｅ）法とがある。
【０００４】
多くの半導体装置では、配線層が複数形成されており、その製造工程では、銅配線上にビアホールを形成する工程が必要とされる。しかし、銅は、それまで配線材料として使用されていたアルミニウム合金と比較すると、酸素プラズマに対する耐性が低い。このため、ビアホールの形成に使用したレジストマスクを除去する際に、アルミニウム合金の場合と同様のアッシング条件をそのまま用いると、コンタクト不良等の不具合が発生する可能性が高い。そこで、このような不具合を回避するために、アッシング時に銅配線の表面を露出させない加工方法が構築された。
【０００５】
この加工方法では、銅配線と層間絶縁膜との間に拡散防止膜を形成しておき、層間絶縁膜への溝パターン又はビアホールパターンの形成を拡散防止膜で一旦停止する。そして、レジストマスクをアッシングにより除去し、その後に拡散防止膜をエッチングする。このような方法によれば、銅配線の表面がほとんど酸素プラズマに晒されないため、コンタクト不良等の不具合が防止される。
【０００６】
しかし、拡散防止膜のエッチング時に銅配線の表面が少なくとも露出してしまう。このため、この時（銅配線の表面が露出した時）に、反応生成物が溝パターンの側壁部等に付着することが知られている。そこで、従来、最後のドライエッチングである拡散防止膜のエッチングを行った後に、薬液を使用したウェット処理を行い、反応生成物を除去している。
【０００７】
【特許文献１】
特開平１１−３１２６６９号公報
【特許文献２】
特開２００１−２８４３２７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、ＳｉＯ２膜を層間絶縁膜として用いる場合には、上述の従来の方法で特に問題は生じていなかったが、近時、より低誘電率の層間絶縁膜としてＳｉＯＣ膜を用いるようになると、コンタクト抵抗が上昇したり、歩留りが低下したり、信頼性が低下したりするようになった。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであって、ＳｉＯＣ膜を層間絶縁膜として用いた場合でも、コンタクト抵抗の上昇、歩留りの低下及び信頼性の低下を抑制することができる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本願発明者は、前記課題を解決すべく、鋭意検討を重ねた結果、ＳｉＯＣ膜等のＣを含有する絶縁膜を層間絶縁膜として用いると、反応生成物の生成量が、ＳｉＯ２膜を用いた場合よりも多く、従来のようなウェット処理を行っただけでは、反応生成物を十分に除去することができないことを見出した。また、本願発明者は、残存した反応生成物が、既に形成されたビアホール内等に倒壊して後の銅配線の形成を妨害していることも見出した。そこで、ウェット処理によって、反応生成物を除去すべく、種々の薬液を用いて実験を行ったが、銅配線の表面及び低誘電体膜（層間絶縁膜）に悪影響を与えずに、完全に除去することはできなかった。
【００１１】
そして、本願発明者が、更に鋭意検討を行った結果、以下に示す発明の諸態様に想到した。
【００１２】
本発明に係る半導体装置の製造方法は、ダマシン法により配線を形成する工程を有する半導体装置の製造方法を対象とする。そして、この製造方法では、先ず、導電層上に、拡散防止膜及び層間絶縁膜を順次形成する。次に、前記層間絶縁膜に前記拡散防止膜まで到達する開口部を形成する。次いで、前記拡散防止膜の前記層間絶縁膜に形成された開口部から露出する部分を除去するドライエッチングを行う。その後、少なくとも前記開口部の内部に対して、酸素又は水素を含有するガスのプラズマを用いてプラズマ処理を行う。そして、前記開口部内に配線材料を埋め込む。
【００１３】
本発明においては、ドライエッチングにより拡散防止膜の選択的な除去を行った後で、開口部内に配線材料を埋め込む前に、酸素又は水素を含有するガスのプラズマを用いたプラズマ処理を行う。このため、ＳｉＯＣ膜を層間絶縁膜として用い、ドライエッチングによって開口部の側壁に多量の反応生成物が付着した場合であっても、プラズマ処理によって反応生成物をほぼ完全に除去することが可能である。この結果、配線の形成の不良や信頼性の低下等の不具合を回避することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。
【００１５】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。第１の実施形態は、本願発明を先ビア方式のデュアルダマシン法に適用したものである。図１乃至図６は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１６】
本実施形態では、先ず、Ｓｉ基板等の半導体基板（図示せず）の表面にトランジスタ等の半導体素子（図示せず）を形成した後、半導体基板の上方に、図１（ａ）に示すように、層間絶縁膜１を形成する。次いで、この層間絶縁膜１に溝を形成し、その内部に、前記半導体素子に接続されるＣｕ配線２を埋め込む。その後、層間絶縁膜１及びＣｕ配線２上にＳｉＣ膜３、ＳｉＯＣ膜４（層間絶縁膜）、ＳｉＣ膜５（エッチングストッパ膜）、ＳｉＯＣ膜６（第２の層間絶縁膜）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜７及びＳｉＮ膜８を順次形成する。ＳｉＣ膜３、ＳｉＯＣ膜４、ＳｉＣ膜５、ＳｉＯＣ膜６、ＴＥＯＳ膜７及びＳｉＮ膜８の各厚さは、夫々３０ｎｍ乃至７０ｎｍ、４００ｎｍ乃至７００ｎｍ、３０ｎｍ乃至７０ｎｍ、３００ｎｍ乃至６００ｎｍ、５０ｎｍ乃至１００ｎｍ、３０ｎｍ乃至７０ｎｍである。ＳｉＣ膜３は、Ｃｕ配線２中のＣｕの拡散を防止する拡散防止膜として機能する。また、ＳｉＮ膜８は反射防止膜として機能する。
【００１７】
続いて、図１（ｂ）に示すように、ビアホール用の開口部が設けられたビアホール用のレジスト膜９をＳｉＮ膜８上に形成する。レジスト膜９の厚さは、例えば５００ｎｍ乃至８００ｎｍ程度である。
【００１８】
次に、図２（ａ）に示すように、レジスト膜９をマスクとして用いながら、ＳｉＮ膜８、ＴＥＯＳ膜７、ＳｉＯＣ膜６、ＳｉＣ膜５及びＳｉＯＣ膜４にビアホール１０（開口部）を形成する。このときの各膜のエッチング条件は、次のとおりである。
【００１９】
ＳｉＮ膜８及びＴＥＯＳ膜７のエッチングは、例えば、ＣＦ４の流量：１００ｓｃｃｍ、圧力：６．６７Ｐａ（５０ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：３０秒間、温度：２５℃の条件の下で連続して行う。
【００２０】
ＳｉＯＣ膜６のエッチングは、例えば、ＣＨＦ３の流量：１０ｓｃｃｍ、Ｏ２の流量：５ｓｃｃｍ、Ａｒの流量：７５０ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：４５秒間、温度：２５℃の条件の下で、ＳｉＣ膜５をエッチングストッパとして用いて行う。
【００２１】
ＳｉＣ膜５及びＳｉＯＣ膜４のエッチングは、先ず、例えば、ＣＦ４の流量：５０ｓｃｃｍ、ＣＨ２Ｆ２の流量：１５ｓｃｃｍ、Ｏ２の流量：５ｓｃｃｍ、圧力：２６．６Ｐａ（２００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：３０秒間、温度：２５℃の条件の下で連続して行う。この条件では、ＳｉＣ膜５とＳｉＯＣ膜４との選択比が比較的小さい。次いで、ＳｉＯＣ膜４のエッチングが終了する前に、例えば、Ｃ４Ｆ６の流量：１５ｓｃｃｍ、Ｏ２の流量：３０ｓｃｃｍ、ＣＯの流量：５００ｓｃｃｍ、Ａｒの流量：３００ｓｃｃｍ、圧力：５．３３Ｐａ（４０ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：７５秒間、温度：２５℃の条件の下で、更にＳｉＯＣ膜４のエッチングを行う。この条件では、ＳｉＯＣ膜４とＳｉＣ膜３との選択比が極めて大きく、ＳｉＣ膜３はほとんどエッチングされない。
【００２２】
ビアホール１０を形成した後、図２（ａ）に示すように、レジスト膜９をアッシングにより除去する。このときのアッシング条件は、例えば、Ｏ２の流量：２５０ｓｃｃｍ、圧力：１０．７Ｐａ（８０ｍＴｏｒｒ）、ＲＦ電源パワー：１５０Ｗ、時間：１２０秒間、温度：２５℃とする。
【００２３】
次いで、図２（ｂ）に示すように、ビアホール１０内に埋め込むようにして全面に樹脂材１１を形成する。樹脂材１１の厚さは、例えばＳｉＮ膜８上で３００ｎｍ乃至５００ｎｍとする。
【００２４】
その後、図３（ａ）に示すように、樹脂材１１の全面エッチングを行い、所定の高さの樹脂材１１（埋め込み材）をビアホール内に残存させる。樹脂材１１の高さは、ＳｉＯＣ膜４の厚さよりも小さい。なお、樹脂材の全面エッチングを行う代わりに、樹脂材１１の現像を行うことによって、所定の高さの樹脂材１１をビアホール内に残存させてもよい。
【００２５】
続いて、図３（ｂ）に示すように、配線溝用の開口部が設けられた配線溝用のレジスト膜１２をＳｉＮ膜８上に形成する。レジスト膜１２の厚さは、例えば５００ｎｍ乃至８００ｎｍ程度である。
【００２６】
次に、図４（ａ）に示すように、レジスト膜１２をマスクとして用いながら、ＳｉＮ膜８、ＴＥＯＳ膜７及びＳｉＯＣ膜６に配線溝１３を形成する。このときの各膜のエッチング条件は、例えば、ＣＦ４の流量：１００ｓｃｃｍ、Ｏ２の流量：５ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：３０秒間、温度：２５℃とする。このとき、樹脂材１１も若干エッチングされる。
【００２７】
次いで、図４（ｂ）に示すように、レジスト膜１２及び樹脂材１１をアッシングにより除去する。このときのアッシング条件は、例えば、Ｏ２の流量：２５０ｓｃｃｍ、ＣＦ４の流量：１０ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：１５０Ｗ、時間：１２０秒間、温度：２５℃とする。
【００２８】
その後、図５（ａ）に示すように、ＳｉＮ膜８、ＳｉＣ膜５の露出部及びＳｉＣ膜３の露出部をエッチングにより除去する。このときのエッチング条件は、例えば、ＣＨＦ３の流量：１５ｓｃｃｍ、ＣＦ４の流量：８５ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：３０秒間、温度：２５℃とする。この結果、ビアホール１０がＣｕ配線２まで到達すると共に、配線溝１３がＳｉＯＣ膜４まで到達する。また、主として配線溝１３の側壁部に反応生成物１４が付着する。反応生成物１４は他の箇所にも付着するが、配線溝１３の側壁部への付着量が最も多い。この反応生成物１４は、ＳｉＣ膜５の露出部が除去された後にＳｉＯＣ膜４の極一部がエッチングされるために生じているものと考えられる。図７（ａ）は、反応生成物の生成状態を示すＳＥＭ（走査型電子顕微鏡）写真である。
【００２９】
続いて、ビアホール１０及び配線溝１３の内部に対して酸素プラズマ処理を施す。このときの処理条件は、例えば、Ｏ２の流量：６００ｓｃｃｍ、圧力：４０．０Ｐａ（３００ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：６０秒間、温度：２５℃とする。この酸素プラズマ処理の結果、図５（ｂ）に示すように、反応生成物１４が除去される。図７（ｂ）は、反応生成物が除去された状態を示すＳＥＭ（走査型電子顕微鏡）写真である。
【００３０】
次に、ウェット処理として、フッ化アンモニウム又はリン酸アンモニウム等を含有する薬液を用いて全面を洗浄する。この結果、微細な残渣等が洗い流される。
【００３１】
そして、図６に示すように、ビアホール１０及び配線溝１３内にＣｕ配線１５（配線材料）を埋め込む。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【００３２】
図８は、第１の実施形態を適用して製造した半導体装置の構造を示す断面図である。図８に示す例では、半導体基板２１の表面に、素子分離領域２２が形成され、この素子分離領域２２により区画された素子活性領域内にトランジスタが形成されている。このトランジスタには、半導体基板２１の表面に形成されたソース・ドレイン領域２３、半導体基板２１上に形成されたゲート絶縁膜２４、ゲート絶縁膜２４上に形成されたゲート電極２５、及びゲート電極２５の側方に形成されたサイドウォール２６が設けられている。そして、このトランジスタを覆うようにして層間絶縁膜２７が形成されている。層間絶縁膜２７には、ソース・ドレイン領域２３まで到達するコンタクトプラグ２８が埋め込まれている。
【００３３】
更に、全面にＳｉＣ膜２９、層間絶縁膜３０、ＳｉＣ膜３３、層間絶縁膜３４及びＳｉＣ膜３７が順次積層されている。そして、これらの膜にビアプラグ３１、配線３２、ビアプラグ３５及び配線３６が埋め込まれている。ビアプラグ３１及び３５が、図６中のＣｕ配線１５のビアホール１０内に存在する部分に相当し、配線３２及び３６が、配線溝１３内に存在する部分に相当する。このように、図８に示す例では、第１の実施形態に係る製造方法により、少なくとも２層の多層配線が形成されている。
【００３４】
このように、第１の実施形態によれば、下層配線であるＣｕ配線２の一部が露出した後で、Ｃｕ配線１５を形成する前に、酸素プラズマ処理を行っているので、反応生成物１４を除去することができる。このことは、図７（ａ）及び（ｂ）を互いに比較することにより、明らかである。このため、その後に形成されるＣｕ配線１５とＣｕ配線２とを良好な状態で接続させることができ、コンタクト不良及びコンタクト抵抗の増加を防止することができる。また、反応生成物１４の残存に基づく信頼性の低下も防止することができる。そして、これらの結果、歩留りが向上する。
【００３５】
なお、配線溝１３を形成する工程（図４（ａ）参照）でも、反応生成物が生成されるが、この反応生成物はレジスト膜１２及び樹脂材１１を除去する際に除去される。
【００３６】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態は、本発明をシングルダマシン法に適用したものである。図９乃至図１１は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３７】
本実施形態では、先ず、第１の実施形態と同様に、Ｓｉ基板等の半導体基板（図示せず）の表面にトランジスタ等の半導体素子（図示せず）を形成した後、半導体基板の上方に、図９（ａ）に示すように、層間絶縁膜１を形成する。次いで、この層間絶縁膜１に溝を形成し、その内部に、前記半導体素子に接続されるＣｕ配線２を埋め込む。その後、層間絶縁膜１及びＣｕ配線２上にＳｉＣ膜３、ＳｉＯＣ膜６、ＴＥＯＳ膜７及びＳｉＮ膜８を順次形成する。ＳｉＣ膜３、ＳｉＯＣ膜６、ＴＥＯＳ膜７及びＳｉＮ膜８の各厚さは、夫々３０ｎｍ乃至７０ｎｍ、３００ｎｍ乃至６００ｎｍ、５０ｎｍ乃至１００ｎｍ、３０ｎｍ乃至７０ｎｍである。続いて、配線用の開口部が設けられた配線用のレジスト膜１２をＳｉＮ膜８上に形成する。レジスト膜１２の厚さは、例えば５００ｎｍ乃至８００ｎｍ程度である。
【００３８】
次に、図９（ｂ）に示すように、レジスト膜１２をマスクとして用いながら、ＳｉＮ膜８、ＴＥＯＳ膜７及びＳｉＯＣ膜６に配線溝１３（開口部）を形成する。このときの各膜のエッチング条件は、次のとおりである。
【００３９】
ＳｉＮ膜８及びＴＥＯＳ膜７のエッチングは、例えば、ＣＦ４の流量：１００ｓｃｃｍ、圧力：６．６７Ｐａ（５０ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：３０秒間、温度：２５℃の条件の下で連続して行う。
【００４０】
ＳｉＯＣ膜６のエッチングは、先ず、例えば、ＣＦ４の流量：５０ｓｃｃｍ、ＣＨ２Ｆ２の流量：１５ｓｃｃｍ、Ｏ２の流量：５ｓｃｃｍ、圧力：２６．６Ｐａ（２００ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：３０秒間、温度：２５℃の条件の下で行う。次いで、ＳｉＯＣ膜６のエッチングが終了する前に、例えば、Ｃ４Ｆ６の流量：１５ｓｃｃｍ、Ｏ２の流量：３０ｓｃｃｍ、ＣＯの流量：５００ｓｃｃｍ、Ａｒの流量：３００ｓｃｃｍ、圧力：５．３３Ｐａ（４０ｍＴｏｒｒ）、ＲＦ電源パワー：１０００Ｗ、時間：７５秒間、温度：２５℃の条件の下で行う。この条件では、ＳｉＯＣ膜６とＳｉＣ膜３との選択比が極めて大きく、ＳｉＣ膜３はほとんどエッチングされない。
【００４１】
配線溝１３を形成した後、図１０（ａ）に示すように、レジスト膜１２をアッシングにより除去する。このときのアッシング条件は、例えば、Ｏ２の流量：２５０ｓｃｃｍ、圧力：１０．７Ｐａ（８０ｍＴｏｒｒ）、ＲＦ電源パワー：１５０Ｗ、時間：１２０秒間、温度：２５℃とする。
【００４２】
その後、図１０（ｂ）に示すように、ＳｉＣ膜３の露出部及びＳｉＮ膜８をエッチングにより除去する。このときのエッチング条件は、例えば、ＣＨＦ３の流量：１５ｓｃｃｍ、ＣＦ４の流量：８５ｓｃｃｍ、圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：３０秒間、温度：２５℃とする。この結果、配線溝１３がＣｕ配線２まで到達する。また、配線溝１３の側壁部に反応生成物１４が付着する。
【００４３】
続いて、反応生成物１４に対して酸素プラズマ処理を施す。このときの処理条件は、例えば、Ｏ２の流量：６００ｓｃｃｍ、圧力：４０．０Ｐａ（３００ｍＴｏｒｒ）、ＲＦ電源パワー：３００Ｗ、時間：６０秒間、温度：２５℃とする。この酸素プラズマ処理の結果、図１１（ａ）に示すように、反応生成物１４が除去される。
【００４４】
次に、ウェット処理として、フッ化アンモニウム又はリン酸アンモニウム等を含有する薬液を用いて全面を洗浄する。この結果、微細な残渣等が洗い流される。
【００４５】
そして、図１１（ｂ）に示すように、配線溝１３にＣｕ配線１６（配線材料）を埋め込む。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【００４６】
このような第２の実施形態によっても、反応生成物１４を除去することができるため、第１の実施形態と同様の効果が得られる。
【００４７】
なお、ウェット処理による洗浄を酸素プラズマ処理の前に行ってもよいが、微細な残渣等を除去するためには、ウェット処理を後に行うことが好ましい。
【００４８】
また、酸素（Ｏ２）プラズマ処理の代わりに、水素を含有するガス、例えばＮ２及びＨ２の混合ガス、ＮＨ３ガス等のプラズマを用いた処理を行ってもよい。なお、いずれのプラズマを用いる場合であっても、半導体基板（ウェハ）が載置されるウェハステージの温度を１２０℃以下とすることが好ましい。これは、ウェハステージの温度が１２０℃を超えている場合には、Ｃｕ配線２の露出している部分に酸化等の変質が生じる虞があるからである。また、現状のプラズマ処理装置では、ウェハステージの温度を８０℃以下に制御しやすく、更に、ウェハステージの温度が１５℃未満となると結露が生じることがあるため、ウェハステージの温度を１５℃以上８０℃以下とすることがより好ましい。
【００４９】
更に、第１の実施形態は、本発明を先ビア方式のデュアルダマシン法に適用したものであるが、本発明を先溝方式のデュアルダマシン法に適用することも可能である。この場合、ビアホールを下層配線まで到達させた後に、プラズマ処理を行えばよい。ウェット処理は、プラズマ処理の前でも後でもよいが、高い洗浄効果を得るためには、プラズマ処理の後に行うことが好ましい。
【００５０】
また、拡散防止膜として、ＳｉＣ膜３の代わりにＳｉＮ膜を用いてもよい。
【００５１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５２】
（付記１） ダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
導電層上に、拡散防止膜及び層間絶縁膜を順次形成する工程と、
前記層間絶縁膜に前記拡散防止膜まで到達する開口部を形成する工程と、
前記拡散防止膜の前記層間絶縁膜に形成された開口部から露出する部分を除去するドライエッチングを行う工程と、
少なくとも前記開口部の内部に対して、酸素又は水素を含有するガスのプラズマを用いてプラズマ処理を行う工程と、
前記開口部内に配線材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【００５３】
（付記２） 前記層間絶縁膜は、炭素原子を含有するシリコン酸化膜であることを特徴とする付記１に記載の半導体装置の製造方法。
【００５４】
（付記３） 前記プラズマ処理を、前記導電層が形成されたウェハが載置されたステージの温度を１２０℃以下として行うことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００５５】
（付記４） 前記プラズマ処理を、前記導電層が形成されたウェハが載置されたステージの温度を１５℃以上８０℃以下として行うことを特徴とする付記３に記載の半導体装置の製造方法。
【００５６】
（付記５） 前記拡散防止膜は、前記導電層に含まれる金属元素が前記層間絶縁膜中に拡散することを防止する膜であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００５７】
（付記６） 前記拡散防止膜は、炭化シリコン膜又は窒化シリコン膜であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記７） 前記層間絶縁膜を形成する工程と前記開口部を形成する工程との間に、前記層間絶縁膜の上に、エッチングストッパ膜及び第２の層間絶縁膜を順次形成する工程を有し、
前記開口部を形成する工程において、前記開口部を前記エッチングストッパ膜及び第２の層間絶縁膜をも貫通するものとし、
前記開口部を形成する工程と前記ドライエッチングを行う工程との間に、前記第２の層間絶縁膜に配線溝を形成する工程を有し、
前記ドライエッチングを行う工程において、前記エッチングストッパ膜の前記第２の層間絶縁膜に形成された配線溝から露出する部分を除去し、
前記プラズマ処理を行う工程において、前記配線溝の内部にもプラズマ処理を行い、
前記配線材料を埋め込む工程において、前記配線材料を前記配線溝内にも埋め込むことを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記８） 前記第２の層間絶縁膜は、炭素原子を含有するシリコン酸化膜であることを特徴とする付記７に記載の半導体装置の製造方法。
【００６０】
（付記９） 前記配線溝を形成する工程は、
前記開口部内に、前記層間絶縁膜よりも低い埋め込み材を埋め込む工程と、
マスクを用いて前記第２の層間絶縁膜をエッチングする工程と、
前記埋め込み材を除去する工程と、
を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００６１】
（付記１０） 前記導電層及び前記配線材料は、Ｃｕを含有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００６２】
（付記１１） 前記プラズマ処理を行う工程と前記配線材料を埋め込む工程との間に、前記導電層が形成されたウェハのウェット洗浄を行う工程を有することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００６３】
（付記１２） 前記ドライエッチングを行う工程と前記プラズマ処理を行う工程との間に、前記導電層が形成されたウェハのウェット洗浄を行う工程を有することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００６４】
（付記１３） 前記酸素又は水素を含有するガスとして、Ｈ２及びＮ２の混合ガス、ＮＨ３ガス、Ｏ２ガスから選択された１種のガスを用いることを特徴とする付記１乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００６５】
（付記１４） 前記開口部を形成する工程において、レジストマスクを用いることを特徴とする付記１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記１５） 前記プラズマ処理を行う工程の前に、前記レジストマスクをアッシングにより除去する工程を有することを特徴とする付記１４に記載の半導体装置の製造方法。
【００６７】
【発明の効果】
以上詳述したように、本発明によれば、プラズマ処理によってほぼ完全に反応生成物を除去することができ、その後に開口部に埋め込む配線材料と導電層とを確実に接続させることができる。このため、コンタクト抵抗の上昇を抑制することができる。また、反応生成物の除去により信頼性及び歩留りが向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図３に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】図４に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】図５に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】（ａ）は、反応生成物の生成状態を示す走査型電子顕微鏡写真であり、（ｂ）は、反応生成物が除去された状態を示す走査型電子顕微鏡写真である。
【図８】第１の実施形態を適用して製造した半導体装置の構造を示す断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】図９に引き続き、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１；層間絶縁膜
２、１５、１６；Ｃｕ配線
３、５；ＳｉＣ膜
４、６；ＳｉＯＣ膜
７；ＴＥＯＳ膜
８；ＳｉＮ膜
９、１２；レジスト膜
１０；ビアホール
１１；樹脂材
１３；配線溝
１４；反応生成物
Claims (10)
- ダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
導電層上に、拡散防止膜及び層間絶縁膜を順次形成する工程と、
前記層間絶縁膜に前記拡散防止膜まで到達する開口部を形成する工程と、
前記拡散防止膜の前記層間絶縁膜に形成された開口部から露出する部分を除去するドライエッチングを行う工程と、
少なくとも前記開口部の内部に対して、酸素又は水素を含有するガスのプラズマを用いてプラズマ処理を行う工程と、
前記開口部内に配線材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜は、炭素原子を含有するシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記拡散防止膜は、前記導電層に含まれる金属元素が前記層間絶縁膜中に拡散することを防止する膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記拡散防止膜は、炭化シリコン膜又は窒化シリコン膜であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程と前記開口部を形成する工程との間に、前記層間絶縁膜の上に、エッチングストッパ膜及び第２の層間絶縁膜を順次形成する工程を有し、
前記開口部を形成する工程において、前記開口部を前記エッチングストッパ膜及び第２の層間絶縁膜をも貫通するものとし、
前記開口部を形成する工程と前記ドライエッチングを行う工程との間に、前記第２の層間絶縁膜に配線溝を形成する工程を有し、
前記ドライエッチングを行う工程において、前記エッチングストッパ膜の前記第２の層間絶縁膜に形成された配線溝から露出する部分を除去し、
前記プラズマ処理を行う工程において、前記配線溝の内部にもプラズマ処理を行い、
前記配線材料を埋め込む工程において、前記配線材料を前記配線溝内にも埋め込むことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。 - 前記第２の層間絶縁膜は、炭素原子を含有するシリコン酸化膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記導電層及び前記配線材料は、Ｃｕを含有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
- 前記プラズマ処理を行う工程と前記配線材料を埋め込む工程との間に、前記導電層が形成されたウェハのウェット洗浄を行う工程を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
- 前記開口部を形成する工程において、レジストマスクを用いることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
- 前記プラズマ処理を行う工程の前に、前記レジストマスクをアッシングにより除去する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003049868A JP3781729B2 (ja) | 2003-02-26 | 2003-02-26 | 半導体装置の製造方法 |
| US10/768,074 US6881661B2 (en) | 2003-02-26 | 2004-02-02 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003049868A JP3781729B2 (ja) | 2003-02-26 | 2003-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004260001A true JP2004260001A (ja) | 2004-09-16 |
| JP3781729B2 JP3781729B2 (ja) | 2006-05-31 |
Family
ID=32923325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003049868A Expired - Fee Related JP3781729B2 (ja) | 2003-02-26 | 2003-02-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6881661B2 (ja) |
| JP (1) | JP3781729B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296835A (ja) * | 2003-03-27 | 2004-10-21 | Applied Materials Inc | ダマシン構造を形成する方法 |
| JP2007059759A (ja) * | 2005-08-26 | 2007-03-08 | Victor Co Of Japan Ltd | 半導体レーザ素子の製造方法 |
| JP2010161166A (ja) * | 2009-01-07 | 2010-07-22 | Fujitsu Semiconductor Ltd | 配線の形成方法 |
| US8125084B2 (en) | 2006-10-12 | 2012-02-28 | Rohm Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| JP2015002193A (ja) * | 2013-06-13 | 2015-01-05 | キヤノン株式会社 | 電子デバイスの製造方法 |
| KR20170009686A (ko) * | 2015-07-17 | 2017-01-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 구조의 상호 연결 구조체의 비아를 클리닝하는 방법 |
| JP2019036612A (ja) * | 2017-08-14 | 2019-03-07 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4619747B2 (ja) * | 2004-11-01 | 2011-01-26 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4197691B2 (ja) * | 2005-06-21 | 2008-12-17 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2017037828A1 (ja) * | 2015-08-31 | 2017-03-09 | オリンパス株式会社 | 内視鏡、電子ユニットおよび電子ユニットの製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW410455B (en) * | 1998-02-16 | 2000-11-01 | United Microelectronics Corp | Forming method for dual damascene structure |
| US6127089A (en) * | 1998-08-28 | 2000-10-03 | Advanced Micro Devices, Inc. | Interconnect structure with low k dielectric materials and method of making the same with single and dual damascene techniques |
| KR100300065B1 (ko) * | 1999-01-20 | 2002-01-19 | 김영환 | 반도체 소자의 배선 형성방법 |
| US6211069B1 (en) * | 1999-05-17 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Dual damascene process flow for a deep sub-micron technology |
| US6358842B1 (en) * | 2000-08-07 | 2002-03-19 | Chartered Semiconductor Manufacturing Ltd. | Method to form damascene interconnects with sidewall passivation to protect organic dielectrics |
| TW567554B (en) * | 2001-08-08 | 2003-12-21 | Lam Res Corp | All dual damascene oxide etch process steps in one confined plasma chamber |
| US6809028B2 (en) * | 2002-10-29 | 2004-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chemistry for liner removal in a dual damascene process |
-
2003
- 2003-02-26 JP JP2003049868A patent/JP3781729B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-02 US US10/768,074 patent/US6881661B2/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296835A (ja) * | 2003-03-27 | 2004-10-21 | Applied Materials Inc | ダマシン構造を形成する方法 |
| JP2007059759A (ja) * | 2005-08-26 | 2007-03-08 | Victor Co Of Japan Ltd | 半導体レーザ素子の製造方法 |
| US8125084B2 (en) | 2006-10-12 | 2012-02-28 | Rohm Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| JP2010161166A (ja) * | 2009-01-07 | 2010-07-22 | Fujitsu Semiconductor Ltd | 配線の形成方法 |
| JP2015002193A (ja) * | 2013-06-13 | 2015-01-05 | キヤノン株式会社 | 電子デバイスの製造方法 |
| KR20170009686A (ko) * | 2015-07-17 | 2017-01-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 구조의 상호 연결 구조체의 비아를 클리닝하는 방법 |
| US9761488B2 (en) | 2015-07-17 | 2017-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for cleaning via of interconnect structure of semiconductor device structure |
| KR101898764B1 (ko) * | 2015-07-17 | 2018-09-13 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 구조의 상호 연결 구조체의 비아를 클리닝하는 방법 |
| JP2019036612A (ja) * | 2017-08-14 | 2019-03-07 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040175931A1 (en) | 2004-09-09 |
| JP3781729B2 (ja) | 2006-05-31 |
| US6881661B2 (en) | 2005-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3248492B2 (ja) | 半導体装置及びその製造方法 | |
| US11171040B2 (en) | Removing polymer through treatment | |
| US7871923B2 (en) | Self-aligned air-gap in interconnect structures | |
| US7109127B2 (en) | Manufacturing method of semiconductor device | |
| EP1566837A2 (en) | Semiconductor device manufacturing method | |
| JP4256347B2 (ja) | 半導体装置の製造方法 | |
| JPWO2004061931A1 (ja) | 多層配線構造を有する半導体装置およびその製造方法 | |
| JP2005072384A (ja) | 電子デバイスの製造方法 | |
| US20250336675A1 (en) | Metal hard masks for reducing line bending | |
| US6893954B2 (en) | Method for patterning a semiconductor wafer | |
| JP3781729B2 (ja) | 半導体装置の製造方法 | |
| JP2005116801A (ja) | 半導体装置の製造方法 | |
| US20040150075A1 (en) | Semiconductor device with cupper wiring and method for manufacturing semiconductor device | |
| US7338897B2 (en) | Method of fabricating a semiconductor device having metal wiring | |
| JP2005005697A (ja) | 半導体装置の製造方法 | |
| JP2012164813A (ja) | 半導体装置の製造方法 | |
| JP2006156591A (ja) | 半導体装置の製造方法 | |
| JP4948278B2 (ja) | 半導体装置の製造方法 | |
| US20060019489A1 (en) | Method for forming storage node contact of semiconductor device | |
| JPH1167909A (ja) | 半導体装置の製造方法 | |
| JP4436606B2 (ja) | 半導体装置の製造方法 | |
| KR100483838B1 (ko) | 금속배선의 듀얼 다마신 방법 | |
| JP3746231B2 (ja) | ビアボトムの絶縁膜の除去方法及び半導体装置の製造方法 | |
| US7842608B2 (en) | Method for manufacturing semiconductor device having via plug | |
| KR100737701B1 (ko) | 반도체 소자의 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040726 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060307 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3781729 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090317 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100317 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100317 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110317 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110317 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110317 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110317 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120317 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130317 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140317 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |