JP2004260165A - Ｃｍｏｓに適用する複数の金属ゲートを集積するシステムおよび方法 - Google Patents

Ｃｍｏｓに適用する複数の金属ゲートを集積するシステムおよび方法 Download PDF

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Abstract

【課題】 金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを提供し、さらに、このようなＭＯＳＦＥＴにおけるしきい値電圧を設定する方法を提供すること。
【解決手段】 本方法は、第１および第２のチャネル領域の上に重なるゲート酸化物層を形成する工程と、ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程と、第１の厚さを有する第１の金属層の上に重なる第２の厚さを有する第２の金属層を形成する工程と、第１のチャネル領域の上に重なる第２の金属層を選択的に除去する工程と、第３の金属層を形成する工程と、第１のチャネル領域の上に重なる第１および第３の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程と、第２のチャネル領域の上に重なる第１、第２および第３の金属層の厚さの合計に応じたゲート仕事関数を有する第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程とを包含する。
【選択図】 なし

Description

本願は、Ｇａｏらによる、「ＭＯＳＦＥＴ ＴＨＲＥＳＨＯＬＤ ＶＯＬＴＡＧＥ ＴＵＮＩＮＧ ＷＩＴＨ ＭＥＴＡＬ ＧＡＴＥ ＳＴＡＣＫ ＣＯＮＴＲＯＬ」と称された、係属中の特許出願（２００３年１月１５日に出願された第１０／３４５，７４４号、代理人書類番号ＳＬＡ６４９）の一部継続出願である。
本発明は、概して、集積回路（ＩＣ）の製造に関する。より具体的には、本発明は、スタック金属ゲート構造を用いてしきい値電圧を設定するシステムおよび方法に関する。
相補型金属酸化物半導体（ＣＭＯＳ）回路におけるＮＭＯＳおよびＰＭＯＳ構成要素のしきい値電圧（Ｖｔｈ）は、速度、待機電流および動作電流性能特性に大きく影響する。Ｖｔｈは、「オフ」電流を最小にしながら「オン」電流を最大にするように設定しなければならない。通常、これは回路設計および用途によって決定されるトレードオフである。典型的に、Ｖｔｈは、Ｖｔｈを調節する注入によって、トランジスタのチャネル領域におけるドーピングレベルを微調整することによって調節される。トランジスタの形状サイズがスケールダウンを続けるにつれて、短チャネル効果を最小限にしようと苦心することによって、パンチスルーおよびドレイン誘導バリア低下を注入およびアニーリングによって低減しようと苦心することによって、デバイス速度が最終的に制限される。
Ｖｔｈを調節する代わりに、ゲートの仕事関数を制御してもよい。これは、通常、ゲートポリシリコンへの注入によってなされる。ここで、ＮＭＯＳには、ゲートにドナー型ドーパントを注入し、ＰＭＯＳゲートにはアクセプタ型ドーパントを注入する。しかし、ドープされたポリシリコンゲートを使用すると別の問題が生じる。ゲート絶縁体を通ってチャネルへドーパントが拡散することにより、ゲート絶縁体に近傍のＶｔｈおよびポリシリコン空乏に影響し、トランジスタの性能を制限する。この拡散問題は、金属ゲート材料を使用することによって対処される。
金属ゲート技術を使用すると、ＮおよびＰ型ＭＯＳＦＥＴに対して適切な仕事関数の材料を選択する必要がある。仕事関数は、フェルミ準位から真空へ電子を除去するために必要とされるエネルギーである。仕事関数は、異なる材料間、および異なる金属間でさえ、異なる。ＮＭＯＳおよびＰＭＯＳの必要とする仕事関数は異なるので、通常その金属材料は異なる。
従来の製造プロセスは、ポリシリコンを選択と組み合わせてチャネル注入を用いるか、金属ゲート材料を用いるかのいずれかを使用してきた。従って、ゲートの仕事関数は、ゲート金属材料の選択に影響されてきた。相補型ＮＭＯＳおよびＰＭＯＳトランジスタに必要とされるように、同じウェハ上に異なるゲート仕事関数を生成するためには、異なるゲート材料が必要とされてきた。しかし、ＮＭＯＳおよびＰＭＯＳゲートにおいて完全に異なる金属材料を使用すると、製造ステップ数が増え、かつ複雑となって望ましくない。
従来では、ゲートスタックの第１の金属は、等方的に堆積され得る。その後、所望ではない領域から金属がエッチング除去されるために、フォトリソグラフィープロセスが用いられる。その後、第２の金属が堆積され得て、ＣＭＯＳゲート金属の堆積が完了し得る。下にあるゲート絶縁体は、所望ではない第１の金属領域が除去されるときに、腐食液にさらされるおそれがあり、薄くなったり、汚染されたり、かつ／または損傷を受けたりしやすい。
下にあるゲート絶縁体への損傷を最小限にするために、スタックの第１の（底部）金属をエッチングすることなく金属ゲートスタックを形成することができれば、有用である。
本発明は、デュアル層金属ゲート構造を形成する場合に、下にあるゲート絶縁体の汚染または損傷を無くす。ゲート絶縁体は、第１の金属層によって、その後に続く堆積およびエッチングプロセスから保護される。すなわち、本発明は、ゲート絶縁体に対するあらゆる直接的な処理を避ける。第１の金属層を堆積する工程の後、後に続くプロセスが第１の金属層の上に重なる表面上で行われるので、ゲート絶縁体は、再度露出されることがない。ゲート絶縁体の保護に加えて、第１の金属層は、所望のデバイスしきい値電圧を作り出すために用いられる。
これに応じて、金属ゲートを有するデュアルゲートＭＯＳＦＥＴのしきい値電圧を設定する方法が提供される。この方法は、第１および第２のチャネル領域の上に重なるゲート酸化物層を形成する工程と、ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程と、第１の厚さを有する第１の金属層の上に重なる第２の厚さを有する第２の金属層を形成する工程と、第１のチャネル領域の上に重なる第２の金属層を選択的に除去する工程と、第１のチャネル領域の上に重なる第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程と、第２のチャネル領域の上に重なる第１の金属層の厚さと第２の金属層の厚さとの合計に応じたゲート仕事関数を有する、第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程とを含む。
第１のチャネル領域の上に重なる第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、第１の金属層の第１の厚さに応じてゲート仕事関数を規定する工程を含む。同様に、第２のＭＯＳＦＥＴゲート仕事関数は、第１の金属層の第１の厚さおよび第２の金属層の第２の厚さに応じる。
この方法のいくつかの局面では、第１のチャネル領域の上に重なる第２の金属層を選択的に除去する工程の後に、この方法は、第１の金属層を部分的にエッチングして、第１のチャネル領域の上に重なり、第１の厚さより薄い第３の厚さを有するように第１の金属層を残す工程を含む。この場合、第１のＭＯＳＦＥＴのゲート仕事関数は、第１の金属層の第３の厚さに応じている。いくつかの局面では、第１のチャネル領域の上に重なる第１の金属層を部分的にエッチングする工程の後に、この方法は、第１および第２のチャネル領域の上に重なる第４の厚さを有する第３の金属層を形成する工程を含む。この場合、第１のＭＯＳＦＥＴゲート仕事関数は、第１および第３の金属層の厚さに応じており、第２のＭＯＳＦＥＴゲート仕事関数は、第１、第２、および第３の金属層の厚さに応じている。
上記の方法および金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴのさらなる詳細を以下に説明する。
本発明による方法は、金属ゲートを有するデュアルゲートＭＯＳＦＥＴにおいてしきい値電圧を設定する方法であって、該方法は、第１および第２のチャネル領域の上に重なるゲート酸化物層を形成する工程と、該ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程と、該第１の厚さを有する該第１の金属層の上に重なる第２の厚さを有する第２の金属層を形成する工程と、該第１のチャネル領域の上に重なる該第２の金属層を選択的に除去する工程と、該第１のチャネル領域の上に重なる該第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程と、該第２のチャネル領域の上に重なる該第１の金属層および該第２の金属層の厚さの合計に応じたゲート仕事関数を有する、該第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程とを包含し、これにより上記目的を達成する。
前記第１のチャネル領域の上に重なる前記第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、該第１の金属層の第１の厚さに応じてゲート仕事関数を規定する工程を包含し、前記第２のチャネル領域の上に重なる該第１の金属層および前記第２の金属層の厚さの合計に応じたゲート仕事関数を有する、第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程は、該第１の金属層の第１の厚さおよび該第２の金属層の第２の厚さに応じて、ゲート仕事関数を規定する工程を包含してもよい。
前記第１のチャネル領域の上に重なる前記第２の金属層を選択的に除去する工程の後に、前記第１の金属層を部分的にエッチングして、該第１のチャネル領域の上に重なり、前記第１の厚さより薄い第３の厚さを有するように第１の金属層を残す工程をさらに包含し、前記第１のチャネル領域の上に重なる該第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、該第１の金属層の第３の厚さに応じてゲート仕事関数を規定する工程を包含してもよい。
前記第１のチャネル領域の上に重なる前記第１の金属層を部分的にエッチングする工程の後に、該第１のチャネル領域および前記第２のチャネル領域の上に重なる第４の厚さを有する第３の金属層を形成する工程をさらに包含し、前記第１のチャネル領域の上に重なる該第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、該第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程を包含し、前記第２のチャネル領域の上に重なる該第１の金属層および前記第２の金属層の厚さの合計に応じたゲート仕事関数を有する、該第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程は、該第１、第２、および第３の金属層の厚さに応じて、ゲート仕事関数を規定する工程を包含してもよい。
前記第１の金属層を部分的にエッチングして、第３の厚さを有するように第１の金属層を残す工程において、該第３の厚さは、１５Å未満であり、前記第１および第２のチャネル領域の上に重なる第４の厚さを有する第３の金属層を形成する工程において、該第４の厚さは、１００Åより厚く、該第１のチャネル領域の上に重なる、該第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第３の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含してもよい。
前記第１のチャネル領域の上に重なる第２の金属層を選択的に除去する工程の後に、該第１および第２のチャネル領域の上に重なる第４の厚さを有する第３の金属層を形成する工程をさらに包含し、前記第１のチャネル領域の上に重なる前記第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、該第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程を包含し、前記第２のチャネル領域の上に重なる該第１の金属層および第２の金属層の厚さの合計に応じたゲート仕事関数を有する、第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程は、該第１、第２、および第３の金属層の厚さに応じてゲート仕事関数を規定する工程を包含してもよい。
第１の金属層を形成する工程において、該第１の金属層は、低い仕事関数を有し、第３の金属層を形成する工程において、該第３の金属層は、高い仕事関数を有してもよい。
第２の金属層を形成する工程において、該第２の金属層は、低い仕事関数を有してもよい。
低い仕事関数を有する第１の金属層を形成する工程において、該第１の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、高い仕事関数を有する第３の金属層を形成する工程において、前記第３の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であってもよい。
第１の金属層を形成する工程において、該第１の金属層は、高い仕事関数を有し、第３の金属層を形成する工程において、該第３の金属層は、低い仕事関数を有してもよい。
第２の金属層を形成する工程において、該第２の金属層は、高い仕事関数を有してもよい。
高い仕事関数を有する第１の金属層を形成する工程において、該第１の金属層の材料は、Ｉｒ、単体金属であるＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、低い仕事関数を有する第３の金属層を形成する工程において、該第３の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であってもよい。
前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、約１５Å未満であり、前記第１のチャネル領域の上に重なる該第１の金属層および前記第３の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第３の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含してもよい。
前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、約１００Åより厚く、前記第１のチャネル領域の上に重なる該第１の金属層および前記第３の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第１の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含してもよい。
第４の厚さを有する第３の金属層を形成する工程において、該第３の金属層の該第４の厚さは、１００〜１０００Åの範囲内であってもよい。
前記第２の金属層を堆積する前に、前記第２のチャネル領域の上に重なるマスクを選択的に堆積する工程をさらに包含し、前記第１のチャネル領域の上に重なる該第２の金属層を選択的に除去する工程は、該マスクを用いて、該第２のチャネル領域の上に重なる前記第１の金属層を保護する工程を包含してもよい。
前記ゲート酸化物層の上に重なる第１の金属層を形成する工程は、第１の金属材料から該第１の金属層を形成する工程を包含し、前記第１の金属層の上に重なる第２の金属層を形成する工程は、該第１の金属材料から該第２の金属層を形成する工程を包含してもよい。
第１の金属層を形成する工程において、該第１の金属層は、低い仕事関数を有し、前記第１の金属層の上に重なる第２の金属層を形成する工程において、前記第２の金属層は、高い仕事関数を有してもよい。
低い仕事関数を有する第１の金属層を形成する工程において、前記第１の金属層の材料は、単体金属であるＷ、Ｔｉ、Ｔａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、高い仕事関数を有する第２の金属層を形成する工程において、前記第２の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であってもよい。
第１の金属層を形成する工程において、該第１の金属層は、高い仕事関数を有し、前記第１の金属層の上に重なる第２の金属層を形成する工程において、該第２の金属層は、低い仕事関数を有してもよい。
高い仕事関数を有する第１の金属層を形成する工程において、該第１の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、低い仕事関数を有する第２の金属層を形成する工程において、該第２の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａの単体金属、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であってもよい。
前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、２００Å未満であってもよい。
前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、約１５Åであり、前記第２のチャネル領域の上に重なる該第１の金属層および前記第２の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第２の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含してもよい。
前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、約１００Åより厚く、前記第２のチャネル領域の上に重なる該第１の金属層および前記第２の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第１の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含してもよい。
前記第１の厚さを有する前記第１の金属層の上に重なる第２の厚さを有する第２の金属層を形成する工程において、該第２の厚さは、１００〜１０００Åの範囲内であってもよい。
本発明によるデュアルゲートＭＯＳＦＥＴは、金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴであって、相補的な第１および第２のチャネル領域の上に重なるゲート酸化物層と、該ゲート酸化物層の上に重なる第１の金属層と、該第２のチャネル領域において、該第１の金属層の上に重なる第２の金属層と、該第１のチャネル領域では該第１の金属層に重なり、該第２のチャネル領域では該第２の金属層の上に重なる第３の金属層と、該第１および第３の金属層の厚さに応じた仕事関数を有する、該第１のチャネル領域の上に重なる第１のゲートと、該第１、第２、および第３の金属層の厚さの合計に応じた仕事関数を有する、該第２のチャネル領域の上に重なる第２のゲートとを備え、これにより上記目的を達成する。
前記第１の金属層は、前記第２のチャネル領域では第１の厚さを有し、前記第１のチャネル領域では該第１の厚さよりも薄い第３の厚さを有してもよい。
前記第１の金属層の前記第３の厚さは、１５Å未満であり、前記第３の金属層は、１００Åより厚い第４の厚さを有し、前記第１のゲートの仕事関数は、該第３の金属層の該第４の厚さに実質的に応じてもよい。
前記第１および第２の金属層は、第１の材料から製造されてもよい。
前記第１の金属層は、低い仕事関数を有し、前記第３の金属層は、高い仕事関数を有してもよい。
前記第２の金属層は、低い仕事関数を有してもよい。
前記第１の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、前記第３の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であってもよい。
前記第１の金属層は、高い仕事関数を有し、前記第３の金属層は、低い仕事関数を有すしてもよい。
前記第２の金属層は、高い仕事関数を有してもよい。
前記第１の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕの単体金属、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、前記第３の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａの単体金属、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であってもよい。
前記第１の金属層は、２００Å未満の第１の厚さを有してもよい。
前記第１の金属層の前記第３の厚さは、約１５Å未満であり、前記第１のゲート仕事関数は、前記第３の金属層の厚さに実質的に応じていてもよい。
前記第１の金属層の前記第３の厚さは、約１００Åより厚く、前記第１のゲート仕事関数は、該第１の金属層の該第３の厚さに実質的に応じていてもよい。
前記第３の金属層の前記第４の厚さは、１００〜１０００Åの範囲内であってもよい。
前記第１のチャネル領域において、前記第１の金属層と前記一時的な第２の金属層との間に位置する一時的なマスクをさらに備えていてもよい。
前記第１の金属層は、低い仕事関数を有し、前記第２の金属層は、高い仕事関数を有してもよい。
前記第１の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、前記第２の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であってもよい。
前記第１の金属層は、高い仕事関数を有し、前記第２の金属層は、低い仕事関数を有すしてもよい。
前記第１の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、前記第２の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であってもよい。
本発明によると、スタックの第１の（底部）金属をエッチングせずに金属ゲートスタックを形成することができる。
図１〜８は、本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを完成させる工程を示す部分的な断面図である。図１は、ゲート金属層を堆積する前のデュアルゲートＭＯＳＦＥＴ１００を示す図である。下にあるソース１０２および１０４、ドレイン１０６および１０８、チャネル１１０および１１２、ならびにゲート絶縁体層１１４および１１６は、任意の従来のプロセスによって形成され得る。
図２は、図１のデュアルゲートＭＯＳＦＥＴ１００に、第１の金属層２００を堆積した後の図である。第１の金属層２００は、任意の従来のプロセスを用いて、所望の第１の厚さ２０２（典型的には、２００Å未満）まで堆積され得る。所望のゲート仕事関数に依存して、第１の薄膜２００の組成物は、Ｗ、Ｔｉ、またはＴａ等の単体金属であってもよいし、Ｔａ−ＮまたはＴｉ−Ｎ等の二成分材料であってもよいし、あるいは、２つより多い元素からなる化合物であってもよい。
図３は、図２のデュアルゲートＭＯＳＦＥＴ１００に第２の金属層３００を堆積した後の図である。第２の金属層は、任意の従来のプロセスを用いて、所望の第２の厚さ３０２（例えば、５００Å）まで堆積される。所望のゲート仕事関数に依存して、第２の金属層３００の組成物は、Ａｌ、Ｐｔ、またはＣｕ等の単体金属であってもよいし、Ｗ−ＮまたはＴｉ−Ｎ等の二成分材料であってもよいし、あるいは、２つより多い元素の化合物であってもよい。
図４は、図３のデュアルゲートＭＯＳＦＥＴの第２の金属層３００を選択的にエッチングした後の図である。第２の金属層３００は、第１の金属層２００に実質的に影響せずに、従来のフォトリソグラフィープロセスおよび第２の金属層３００に対して非常に選択的なエッチング方法によって、トランジスタのうちいずれか１つ（ＮＭＯＳトランジスタ４００またはＰＭＯＳトランジスタ４０２のいずれか）から選択的にエッチング除去され得る。図では、第２の金属層３００がＮＭＯＳトランジスタ４００からエッチングされていることに留意されたい。第１の金属層がある程度エッチングされて、第３の厚さ４０４を有する第１の金属層２００を形成することは許容される。なぜなら、第１の金属層の目的の１つは、下にあるゲート絶縁体を保護することだからである。いくつかの局面では、第１の金属層２００はエッチングされず、最初の第１の厚さのままであることに留意されたい。（第１の厚さ２０２および第３の厚さ４０４のいずれの場合でも）第１の金属層２００の厚さが十分に薄ければ、第１の金属層２００は、金属ゲートのＶｔｈに影響を与えない。
図５は、図４のデュアルゲートＭＯＳＦＥＴ１００に第３の金属層５００を堆積した後の図である。典型的には、露出した第１および第２の金属層２００／３００の表面は、第３の金属層５００の堆積前にクリーニングされる。第３の金属層５００は、ウェハ全体の上に等方的に堆積され得、デバイス１００は、従来の化学的機械研磨（ＣＭＰ）またはパターニングしてドライエッチングするプロセスによって、完成し得る。
図６は、図２のデュアルゲートＭＯＳＦＥＴ１００に代わりのゲート形成スキームを行った後の図である。このアプローチでは、第１の金属層２００の厚さは、仕事関数を調節するために変更される。フォトレジストまたはハードマスク６００は、任意の従来の方法によって、トランジスタのうちのいずれか１つの上に堆積される。例えば、図に示されているように、マスク６００は、第１の金属層２００が堆積された後に、ＰＭＯＳ領域４０２上に形成される。マスク６００を形成する工程の後、同じ種類の材料または異なる種類の材料の第２の金属層３００が堆積される。
図７は、図６のデュアルゲートＭＯＳＦＥＴ１００の第２の金属層をエッチングした後の図である。第２の金属層は、フォトレジストまたはハードマスクとともに、任意の従来の方法（例えば、リフトオフ）によって除去され、これにより、（この実施例の場合）ＰＭＯＳトランジスタ４０２の上に重なる第３の厚さ４０４を有する第１の金属層は、しきい値電圧を調節するように形成され得る。示されていないいくつかの局面では、ＰＭＯＳ領域の上に重なる第１の金属層はエッチングされず、第１の金属層は、最初に堆積した第１の厚さを維持している。
図８は、図７のデュアルゲートＭＯＳＦＥＴ１００に第３の金属層５００を堆積した後の図である。必要に応じて下にある表面をクリーニングした後に第３の金属層５００が堆積され得、これにより、ＮＭＯＳトランジスタ４００およびＰＭＯＳトランジスタ４０２に対して異なるしきい値電圧を達成し得る。その後、デバイス１００は、金属スタックのＣＭＰまたはパターニングしてドライエッチングするプロセスによって完成し得る。
図９は、図８または図５のいずれかのデュアルゲートＭＯＳＦＥＴのゲート製造プロセスの完了後の部分的な断面図である。以下の記載は、ＮＭＯＳまたはＰＭＯＳ領域のいずれかに特定の記述ではなく、相補型チャネル領域を説明するために一般化されていることに留意されたい。ゲート酸化物層１１４／１１６は、それぞれ、相補的な第１および第２のチャネル領域１１０／１１２の上に重なる。相補型チャネル領域１１０／１１２は、相補型ＮＭＯＳおよびＰＭＯＳトランジスタに関連付している。第１の金属層２００は、ゲート酸化物層１１４／１１６の上に重なる。第２の金属層３００は、第２のチャネル領域１１２において、第１の金属層２００の上に重なる。本明細書中で用いられる「チャネル領域において」という語句は、チャネル領域の上に重なることを意味する。ＭＯＳＦＥＴ１００のいくつかの局面では、第１の金属層２００および第２の金属層３００は、共通の（第１の）材料から製造されるが、全ての局面においてではない。他の局面では、第２の金属層３００および第３の金属層５００が、共通の材料から製造される。
第３の金属層５００は、第１のチャネル領域１１０において第１の金属層２００の上に重なり、第２のチャネル領域１１２において第２の金属層３００の上に重なる。いくつかの局面では、第１のゲート９００は、第１の金属層２００および第３の金属層５００の厚さに応じた仕事関数を有して、第１のチャネル領域１１０の上に重なる。他の局面では、第２のゲート９０２は、第１の金属層２００、第２の金属層３００、および第３の金属層５００の厚さの合計に応じた仕事関数を有して、第２のチャネル領域１１２の上に重なる。典型的には、第３の金属層の第４の厚さ９０４は、１００〜１０００Åの範囲内である。
上述したように、製造プロセスの初期段階において、第２の金属層は、一時的に第１のチャネル領域１１０の上に重なる。従って、ＭＯＳＦＥＴ１００は、第１のチャネル領域１１０の上に重なる一時的な第２の金属層を有すると説明され得る。図６〜８において、一時的なマスク（図６の参照符号６００を参照）は、第１のチャネル領域１１０において、第１の金属層２００と一時的な第２の金属層３００との間に介在し得る。
上述したように、いくつかの局面では、第１の金属層２００は、第２のチャネル領域１１２において第１の厚さ２０２を有し、第１のチャネル領域１１０において、第１の厚さ２０２より薄い、第３の厚さ４０４を有する。他の局面では、第１の金属層２００は、第１のチャネル領域１１０および第２のチャネル領域１１２（図示せず）の両方において、第１の厚さ２０２を有する。典型的には、第１の金属層の第１の厚さ２０２は、２００Å未満である。
ＭＯＳＦＥＴのいくつかの局面では、第１の金属層の第３の厚さ４０４は、１５Å未満であり、第３の金属層５００は、１００Åより厚い第４の厚さ９０４を有する。その後、第１のゲート９００の仕事関数は、第３の金属層５００の第４の厚さ９０４に実質的に応じる。本明細書中で用いられる用語「実質的に」は、第４の厚さ９０４が主に仕事関数を規定し、この仕事関数がスタック内の他の金属によって影響されないか、または、非常にわずかしか影響されないことを意味する。
他の局面では、第１の金属層２００は、低い仕事関数を有し、第３の金属層５００は、高い仕事関数を有する。例えば、第１の金属層２００は、Ｗ、Ｔｉ、またはＴａ等の単体金属であってもよいし、Ｔａ−ＮまたはＴｉ−Ｎ等の二成分金属であってもよい。また、上述したように、この材料は、２つより多い元素から構成されてもよい。この実施例について続けると、第３の金属層５００は、Ｉｒ、Ｐｔ、またはＣｕ等の単体金属であってもよいし、Ｗ−ＮまたはＴｉ−Ｎ等の二成分金属であってもよい。
あるいは、第１の金属層２００が高い仕事関数を有していてもよいし、第３の金属層５００が低い仕事関数を有していてもよい。そして、第１の金属層２００は、Ｉｒ、Ｐｔ、またはＣｕ等の単体金属であってもよいし、Ｗ−ＮまたはＴｉ−Ｎ等の二成分金属であってもよい。第３の金属層５００は、Ｗ、Ｔｉ、またはＴａ等の単体金属であってもよいし、Ｔａ−ＮまたはＴｉ−Ｎ等の二成分金属であってもよい。
ＭＯＳＦＥＴ１００のいくつかの局面では、第１の金属層の第３の厚さ４０４は、１５Å未満である。第１のゲート９００の仕事関数は、第３の金属層５００の厚さに実質的に応じる。あるいは、第１の金属層の第３の厚さ４０４が約１００Åよりも厚い場合、第１のゲート９００の仕事関数は、第１の金属層２００の第３の厚さ４０４に実質的に応じる。
他の局面では、第１の金属層２００が低い仕事関数を有し、第２の金属層３００が高い仕事関数を有する。第１の金属層２００は、上記の仕事関数が低い材料のうちのいずれであってもよく、第２の金属層３００は、上記の仕事関数が高い材料のうちのいずれであってもよい。あるいは、第１の金属層２００が高い仕事関数を有し、第２の金属層３００が低い仕事関数を有する。第１の金属層２００は、上記の仕事関数が高い材料のうちのいずれであってもよく、第２の金属層３００は、上記の仕事関数が低い材料のうちのいずれであってよい。
本発明のいくつかの局面では、第１および第２の金属層２００／３００の両方が低い仕事関数を有し、第３の金属層５００が高い仕事関数を有する。第１および第２の金属層２００／３００は同じ金属であってもよいし、異なる金属であってもよい。あるいは、第１および第２の金属層２００／３００が高い仕事関数を有し、第３の金属層５００が低い仕事関数を有する。この場合も、第１および第２の金属層２００／３００は同じ金属であってもよいし、異なる金属であってもよい。
図１０は、金属ゲートを有するデュアルゲートＭＯＳＦＥＴにおいて、しきい値電圧を設定する本発明による方法を示すフローチャートである。この方法は、明瞭化のため、番号を付けた一連の工程として説明されるが、明確に説明されない限り、番号から順序を推測するべきではない。これらの工程のうちのいくつかは、飛ばされてもよいし、同時に行われてもよいし、厳密な順序を守るという制限なしで行われ得ることを理解する必要がある。この方法は、工程１０００から開始する。
工程１００２において、第１のおよび第２のチャネル領域の上に重なるゲート酸化物層が形成される。工程１００４において、ゲート酸化物層の上に重なる、第１の厚さを有する第１の金属層が形成される。概して、第１の金属層は、２００Å未満の第１の厚さを有する。工程１００６において、第１の厚さを有する第１の金属層の上に重なる、第２の厚さを有する第２の金属層が形成される。概して、第２の厚さは、１００〜１０００Åの範囲内である。工程１００８において、第１のチャネル領域の上に重なる第２の金属層が選択的に除去される。工程１０１０において、第１のチャネル領域の上に重なる第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴが設けられる。工程１０１２において、第２のチャネル領域の上に重なる第１および第２の金属層の厚さの合計に応じたゲート仕事関数を有する、第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴが設けられる。
この方法のいくつかの局面では、工程１０１０において第１のチャネル領域の上に重なる第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、第１の金属層の第１の厚さに応じてゲート仕事関数を規定する工程を含む。工程１０１２において、第２のチャネル領域の上に重なる第１および第２の金属層の厚さの合計に応じたゲート仕事関数を有する、第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程は、第１の金属層の第１の厚さおよび第２の金属層の第２の厚さに応じてゲート仕事関数を規定する工程を含む。
この方法のいくつかの局面では、第１のチャネル領域の上に重なる第２の金属層の選択的な除去（工程１００８）に続くさらなる工程、すなわち、工程１００９ａにおいて、第１の金属層が部分的にエッチングされて、第１の金属層は、第１の厚さよりも薄い第３の厚さを有するように残されて、第１のチャネル領域の上に重なる。そして、工程１０１０においてゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、第１の金属層の第３の厚さに応じてゲート仕事関数を規定する工程を含む。
工程１００９ａにおいて、第１のチャネル領域の上に重なる第１の金属層の部分的なエッチングに続き、工程１００９ｂにおいて、第１および第２のチャネル領域の上に重なる第４の厚さを有する第３の金属層が形成される。概して、第４の厚さは、１００〜１０００Åの範囲内である。その後、工程１０１０において、第１のチャネル領域の上に重なる第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程を含む。同様に、工程１０１２において、第２のチャネル領域の上に重なる第１および第２の金属層の厚さの合計に応じたゲート仕事関数を有する、第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程は、第１、第２、および第３の金属層の厚さに応じてゲート仕事関数を規定する工程を含む。
この方法のいくつかの局面では、工程１００９ａにおいて第１の金属層を部分的にエッチングして第１の金属層を第３の厚さを有するように残す工程において、第３の厚さは１５Å未満である。工程１００９ｂにおいて第１および第２のチャネル領域の上に重なる第４の厚さを有する第３の金属層を形成する工程において、第４の厚さは１００Åよりも厚くてもよい。その後、工程１０１０において、第１のチャネル領域の上に重なる第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程は、第３の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を含む。
この方法のいくつかの局面では、工程１００９ｂは、工程１００９ａを行う必要なしに、行われる。すなわち、第１の金属層は、両方のゲートの上に重なる第１の厚さを有する。例えば、工程１０１０において規定されるゲート仕事関数は、第１の金属層の第１の厚さおよび第３の金属層の第４の厚さの合計に応じ得る。
いくつかの局面では、工程１００４の第１の金属層を形成する工程では、第１の金属層は低い仕事関数を有し、工程１００９ｂの第３の金属層を形成する工程では、第３の金属層は高い仕事関数を有する。他の局面では、工程１００６では、第２の金属層は低い仕事関数を有する。例えば、低い仕事関数を有する第１の金属層（および第２の金属層）は、Ｗ、Ｔｉ、またはＴａ等の単体金属であってもよいし、Ｔａ−ＮまたはＴｉ−Ｎ等の二成分金属であってもよい。高い仕事関数を有する第３の金属層は、Ｉｒ、Ｐｔ、またはＣｕ等の単体金属であってもよいし、Ｗ−ＮまたはＴｉ−Ｎ等の二成分金属であってもよい。
あるいは、工程１００４の第１の金属層を形成する工程では、第１の金属層は、高い仕事関数を有してもよく、工程１００９ｂの第３の金属層を形成する工程では、第３の金属層が低い仕事関数を有してもよい。いくつかの局面では、工程１００６では、第２の金属層は高い仕事関数を有する。そして、第１（および第２）の金属層は、上記の仕事関数が高い材料のうちの１つであり得、第３の金属層は、上記の仕事関数が低い材料のうちの１つであり得る。
いくつかの局面では、工程１００４のゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程では、第１の厚さは、約１５Å未満である。そして、工程１０１０の第１のチャネル領域の上に重なる第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程は、第３の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を含む。
あるいは、工程１００４の第１の金属層を形成する工程では、第１の厚さは約１００Åより厚くてもよい。そして、工程１０１０の第１のチャネル領域の上に重なる第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程は、第１の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を含む。
本発明の他の局面では、第２の金属層の堆積（工程１００６）の前に、工程１００５において、第２のチャネル領域の上に重なるマスク（ハードマスクまたはフォトレジスト）が選択的に堆積される。その後、工程１００８の第１のチャネル領域の上に重なる第２の金属層を選択的に除去する工程は、マスクを用いて第２のチャネル領域の上に重なる第１の金属層を保護する工程を含む。いくつかの局面では、第１の金属層を形成する工程（工程１００４）および第２の金属層を形成する工程（工程１００６）は、第１および第２の層の両方を共通の（第１の）金属材料から形成する工程を含む。
いくつかの局面では、工程１００４において、低い仕事関数を有する第１の金属層は、上記の仕事関数が低い材料のうち１つを用いて形成され、工程１００６において、高い仕事関数を有する第２の金属層は、上記の仕事関数が高い材料のうち１つを用いて形成される。あるいは、工程１００４において、高い仕事関数を有する第１の金属層は、上記の仕事関数が高い材料のうち１つを用いて形成され、工程１００６において、低い仕事関数を有する第２の金属層は、上記の仕事関数が低い材料のうち１つを用いて形成される。
いくつかの局面では、工程１００４において、約１５Åの第１の厚さを有する第１の金属層が形成される。上記の厚さの全ては、従来の堆積およびエッチングの許容範囲に依存するという意味で、おおよその値である。その後、工程１０１２の第２のチャネル領域の上に重なる第１および第２の金属層の厚さに応じてゲート仕事関数を規定する工程は、第２の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を含む。
あるいは、工程１００４において、約１００Åより厚い第１の厚さを有する第１の金属層が形成される。その後、工程１０１２において、第２のチャネル領域の上に重なる第１および第２の金属層の厚さに応じてゲート仕事関数を規定する工程は、第１の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を含む。
金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴおよび金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴのしきい値電圧を設定する方法が提供されてきた。特定のＮＭＯＳおよびＰＭＯＳゲートスタックの実施例が、デバイスを図示するために与えられた。しかし、任意のゲート形成プロセスがＮＭＯＳまたはＰＭＯＳトランジスタのいずれかを製造するために使用され得ることは理解されるべきである。同様に、従来のゲート材料のうちのいくつかが例として提供されてきたが、本発明は、いずれの特定の材料にも限定されない。本発明の他の変形および実施形態が当業者にとって明らかである。
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
（要約）
本発明による方法は、金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを提供し、さらに、このようなＭＯＳＦＥＴにおけるしきい値電圧を設定する方法を提供する。本方法は、第１および第２のチャネル領域の上に重なるゲート酸化物層を形成する工程と、ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程と、第１の厚さを有する第１の金属層の上に重なる第２の厚さを有する第２の金属層を形成する工程と、第１のチャネル領域の上に重なる第２の金属層を選択的に除去する工程と、第３の金属層を形成する工程と、第１のチャネル領域の上に重なる第１および第３の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程と、第２のチャネル領域の上に重なる第１、第２および第３の金属層の厚さの合計に応じたゲート仕事関数を有する第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程とを包含する。
図１は、本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを完成させるためのある工程を示す部分的な断面図である。 図２は、本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを完成させるためのある工程を示す部分的な断面図である。 図３は、本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを完成させるためのある工程を示す部分的な断面図である。 図４は、本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを完成させるためのある工程を示す部分的な断面図である。 図５は、本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを完成させるためのある工程を示す部分的な断面図である。 図６は、本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを完成させるためのある工程を示す部分的な断面図である。 図７は、本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを完成させるためのある工程を示す部分的な断面図である。 図８は、本発明の金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを完成させるためのある工程を示す部分的な断面図である。 図９は、ゲート製造プロセス後の図８または図５のいずれかに示されたデュアルゲートＭＯＳＦＥＴの部分的な断面図である。 図１０は、金属ゲートを有するデュアルゲートＭＯＳＦＥＴにおけるしきい値電圧を設定する本発明の方法を示すフローチャートである。
符号の説明
１００ デュアルゲートＭＯＳＦＥＴ
１０２，１０４ ソース
１０６，１０８ ドレイン
１１０，１１２ チャネル
１１４，１１６ ゲート絶縁体層
２００ 第１の金属層
２０２ 第１の厚さ
３００ 第２の金属層
３０２ 第２の厚さ
４００ ＮＭＯＳトランジスタ
４０２ ＰＭＯＳトランジスタ
４０４ 第３の厚さ
５００ 第３の金属層
９００ 第１のゲート
９０２ 第２のゲート
９０４ 第４の厚さ

Claims (44)

  1. 金属ゲートを有するデュアルゲートＭＯＳＦＥＴにおいてしきい値電圧を設定する方法であって、該方法は、
    第１および第２のチャネル領域の上に重なるゲート酸化物層を形成する工程と、
    該ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程と、
    該第１の厚さを有する該第１の金属層の上に重なる第２の厚さを有する第２の金属層を形成する工程と、
    該第１のチャネル領域の上に重なる該第２の金属層を選択的に除去する工程と、
    該第１のチャネル領域の上に重なる該第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程と、
    該第２のチャネル領域の上に重なる該第１の金属層および該第２の金属層の厚さの合計に応じたゲート仕事関数を有する、該第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程と
    を包含する、方法。
  2. 前記第１のチャネル領域の上に重なる前記第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、該第１の金属層の第１の厚さに応じてゲート仕事関数を規定する工程を包含し、
    前記第２のチャネル領域の上に重なる該第１の金属層および前記第２の金属層の厚さの合計に応じたゲート仕事関数を有する、第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程は、該第１の金属層の第１の厚さおよび該第２の金属層の第２の厚さに応じて、ゲート仕事関数を規定する工程を包含する、請求項１に記載の方法。
  3. 前記第１のチャネル領域の上に重なる前記第２の金属層を選択的に除去する工程の後に、前記第１の金属層を部分的にエッチングして、該第１のチャネル領域の上に重なり、前記第１の厚さより薄い第３の厚さを有するように第１の金属層を残す工程をさらに包含し、
    前記第１のチャネル領域の上に重なる該第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、該第１の金属層の第３の厚さに応じてゲート仕事関数を規定する工程を包含する、請求項１に記載の方法。
  4. 前記第１のチャネル領域の上に重なる前記第１の金属層を部分的にエッチングする工程の後に、該第１のチャネル領域および前記第２のチャネル領域の上に重なる第４の厚さを有する第３の金属層を形成する工程をさらに包含し、
    前記第１のチャネル領域の上に重なる該第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、該第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程を包含し、
    前記第２のチャネル領域の上に重なる該第１の金属層および前記第２の金属層の厚さの合計に応じたゲート仕事関数を有する、該第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程は、該第１、第２、および第３の金属層の厚さに応じて、ゲート仕事関数を規定する工程を包含する、請求項３に記載の方法。
  5. 前記第１の金属層を部分的にエッチングして、第３の厚さを有するように第１の金属層を残す工程において、該第３の厚さは、１５Å未満であり、
    前記第１および第２のチャネル領域の上に重なる第４の厚さを有する第３の金属層を形成する工程において、該第４の厚さは、１００Åより厚く、
    該第１のチャネル領域の上に重なる、該第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第３の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含する、請求項４に記載の方法。
  6. 前記第１のチャネル領域の上に重なる第２の金属層を選択的に除去する工程の後に、該第１および第２のチャネル領域の上に重なる第４の厚さを有する第３の金属層を形成する工程をさらに包含し、
    前記第１のチャネル領域の上に重なる前記第１の金属層の厚さに応じたゲート仕事関数を有する第１のＭＯＳＦＥＴを設ける工程は、該第１および第３の金属層の厚さに応じてゲート仕事関数を規定する工程を包含し、
    前記第２のチャネル領域の上に重なる該第１の金属層および第２の金属層の厚さの合計に応じたゲート仕事関数を有する、第１のＭＯＳＦＥＴと相補的な第２のＭＯＳＦＥＴを設ける工程は、該第１、第２、および第３の金属層の厚さに応じてゲート仕事関数を規定する工程を包含する、請求項１に記載の方法。
  7. 第１の金属層を形成する工程において、該第１の金属層は、低い仕事関数を有し、
    第３の金属層を形成する工程において、該第３の金属層は、高い仕事関数を有する、請求項６に記載の方法。
  8. 第２の金属層を形成する工程において、該第２の金属層は、低い仕事関数を有する、請求項７に記載の方法。
  9. 低い仕事関数を有する第１の金属層を形成する工程において、該第１の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、
    高い仕事関数を有する第３の金属層を形成する工程において、該第３の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料である、請求項７に記載の方法。
  10. 第１の金属層を形成する工程において、該第１の金属層は、高い仕事関数を有し、
    第３の金属層を形成する工程において、該第３の金属層は、低い仕事関数を有する、請求項６に記載の方法。
  11. 第２の金属層を形成する工程において、該第２の金属層は、高い仕事関数を有する、請求項１０に記載の方法。
  12. 高い仕事関数を有する第１の金属層を形成する工程において、該第１の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、
    低い仕事関数を有する第３の金属層を形成する工程において、該第３の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料である、請求項１１に記載の方法。
  13. 前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、約１５Å未満であり、
    前記第１のチャネル領域の上に重なる該第１の金属層および前記第３の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第３の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含する、請求項６に記載の方法。
  14. 前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、約１００Åより厚く、
    前記第１のチャネル領域の上に重なる該第１の金属層および前記第３の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第１の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含する、請求項６に記載の方法。
  15. 第４の厚さを有する第３の金属層を形成する工程において、該第３の金属層の該第４の厚さは、１００〜１０００Åの範囲内である、請求項６に記載の方法。
  16. 前記第２の金属層を堆積する前に、前記第２のチャネル領域の上に重なるマスクを選択的に堆積する工程をさらに包含し、
    前記第１のチャネル領域の上に重なる該第２の金属層を選択的に除去する工程は、該マスクを用いて、該第２のチャネル領域の上に重なる前記第１の金属層を保護する工程を包含する、請求項１に記載の方法。
  17. 前記ゲート酸化物層の上に重なる第１の金属層を形成する工程は、第１の金属材料から該第１の金属層を形成する工程を包含し、
    前記第１の金属層の上に重なる第２の金属層を形成する工程は、該第１の金属材料から該第２の金属層を形成する工程を包含する、請求項１６に記載の方法。
  18. 第１の金属層を形成する工程において、該第１の金属層は、低い仕事関数を有し、
    前記第１の金属層の上に重なる第２の金属層を形成する工程において、前記第２の金属層は、高い仕事関数を有する、請求項１に記載の方法。
  19. 低い仕事関数を有する第１の金属層を形成する工程において、該第１の金属層の材料は、単体金属であるＷ、Ｔｉ、Ｔａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、
    高い仕事関数を有する第２の金属層を形成する工程において、該第２の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料である、請求項１８に記載の方法。
  20. 第１の金属層を形成する工程において、該第１の金属層は、高い仕事関数を有し、
    前記第１の金属層の上に重なる第２の金属層を形成する工程において、該第２の金属層は、低い仕事関数を有する、請求項１に記載の方法。
  21. 高い仕事関数を有する第１の金属層を形成する工程において、該第１の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、
    低い仕事関数を有する第２の金属層を形成する工程において、該第２の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａの単体金属、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料である、請求項２０に記載の方法。
  22. 前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、２００Å未満である、請求項１に記載の方法。
  23. 前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、約１５Åであり、
    前記第２のチャネル領域の上に重なる該第１の金属層および前記第２の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第２の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含する、請求項２２に記載の方法。
  24. 前記ゲート酸化物層の上に重なる第１の厚さを有する第１の金属層を形成する工程において、該第１の厚さは、約１００Åより厚く、
    前記第２のチャネル領域の上に重なる該第１の金属層および前記第２の金属層の厚さに応じてゲート仕事関数を規定する工程は、該第１の金属層の厚さに実質的に応じてゲート仕事関数を規定する工程を包含する、請求項２２に記載の方法。
  25. 前記第１の厚さを有する前記第１の金属層の上に重なる第２の厚さを有する第２の金属層を形成する工程において、該第２の厚さは、１００〜１０００Åの範囲内である、請求項１に記載の方法。
  26. 金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴであって、
    相補的な第１および第２のチャネル領域の上に重なるゲート酸化物層と、
    該ゲート酸化物層の上に重なる第１の金属層と、
    該第２のチャネル領域において、該第１の金属層の上に重なる第２の金属層と、
    該第１のチャネル領域では該第１の金属層に重なり、該第２のチャネル領域では該第２の金属層の上に重なる第３の金属層と、
    該第１および第３の金属層の厚さに応じた仕事関数を有する、該第１のチャネル領域の上に重なる第１のゲートと、
    該第１、第２、および第３の金属層の厚さの合計に応じた仕事関数を有する、該第２のチャネル領域の上に重なる第２のゲートと
    を備える、デュアルゲートＭＯＳＦＥＴ。
  27. 前記第１の金属層は、前記第２のチャネル領域では第１の厚さを有し、前記第１のチャネル領域では該第１の厚さよりも薄い第３の厚さを有する、請求項２６に記載のＭＯＳＦＥＴ。
  28. 前記第１の金属層の前記第３の厚さは、１５Å未満であり、
    前記第３の金属層は、１００Åより厚い第４の厚さを有し、
    前記第１のゲートの仕事関数は、該第３の金属層の該第４の厚さに実質的に応じる、請求項２７に記載のＭＯＳＦＥＴ。
  29. 前記第１および第２の金属層は、第１の材料から製造される、請求項２６に記載のＭＯＳＦＥＴ。
  30. 前記第１の金属層は、低い仕事関数を有し、
    前記第３の金属層は、高い仕事関数を有する、請求項２６に記載のＭＯＳＦＥＴ。
  31. 前記第２の金属層は、低い仕事関数を有する、請求項３０に記載のＭＯＳＦＥＴ。
  32. 前記第１の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、
    前記第３の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料である、請求項３０に記載のＭＯＳＦＥＴ。
  33. 前記第１の金属層は、高い仕事関数を有し、
    前記第３の金属層は、低い仕事関数を有する、請求項２６に記載のＭＯＳＦＥＴ。
  34. 前記第２の金属層は、高い仕事関数を有する、請求項３３に記載のＭＯＳＦＥＴ。
  35. 前記第１の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕの単体金属、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、
    前記第３の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａの単体金属、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料である、請求項３４に記載のＭＯＳＦＥＴ。
  36. 前記第１の金属層は、２００Å未満の第１の厚さを有する、請求項２６に記載のＭＯＳＦＥＴ。
  37. 前記第１の金属層の前記第３の厚さは、約１５Å未満であり、
    前記第１のゲート仕事関数は、前記第３の金属層の厚さに実質的に応じている、請求項２７に記載のＭＯＳＦＥＴ。
  38. 前記第１の金属層の前記第３の厚さは、約１００Åより厚く、
    前記第１のゲート仕事関数は、該第１の金属層の該第３の厚さに実質的に応じている、請求項２７に記載のＭＯＳＦＥＴ。
  39. 前記第３の金属層の前記第４の厚さは、１００〜１０００Åの範囲内である、請求項２７に記載のＭＯＳＦＥＴ。
  40. 前記第１のチャネル領域において、前記第１の金属層と前記一時的な第２の金属層との間に位置する一時的なマスクをさらに備える、請求項２６に記載のＭＯＳＦＥＴ。
  41. 前記第１の金属層は、低い仕事関数を有し、
    前記第２の金属層は、高い仕事関数を有する、請求項２６に記載のＭＯＳＦＥＴ。
  42. 前記第１の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、
    前記第２の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料である、請求項４１に記載のＭＯＳＦＥＴ。
  43. 前記第１の金属層は、高い仕事関数を有し、
    前記第２の金属層は、低い仕事関数を有する、請求項２６に記載のＭＯＳＦＥＴ。
  44. 前記第１の金属層の材料は、単体金属であるＩｒ、ＰｔおよびＣｕ、ならびに、二成分金属であるＷ−ＮおよびＴｉ−Ｎからなる群から選択される材料であり、
    前記第２の金属層の材料は、単体金属であるＷ、ＴｉおよびＴａ、ならびに、二成分金属であるＴａ−ＮおよびＴｉ−Ｎからなる群から選択される材料である、請求項４３に記載のＭＯＳＦＥＴ。
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TW (1) TWI230440B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347705A (ja) * 2004-06-07 2005-12-15 Samsung Electronics Co Ltd 半導体装置
JP2006245324A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2006324342A (ja) * 2005-05-17 2006-11-30 Renesas Technology Corp 半導体装置およびその製造方法
JP2006351580A (ja) * 2005-06-13 2006-12-28 Sony Corp 半導体装置および半導体装置の製造方法
JP2007123867A (ja) * 2005-09-30 2007-05-17 Infineon Technologies Ag 半導体デバイスおよびその製造方法
JP2009164207A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体装置及びその製造方法
JP2010027716A (ja) * 2008-07-16 2010-02-04 Tokyo Electron Ltd 半導体装置及び半導体装置の製造方法
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US8946026B2 (en) 2010-11-24 2015-02-03 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device including metal gate electrodes

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004351658A (ja) * 2003-05-27 2004-12-16 Toyoda Gosei Co Ltd 分岐パイプの製造方法
US6967131B2 (en) * 2003-10-29 2005-11-22 International Business Machines Corp. Field effect transistor with electroplated metal gate
US20050250258A1 (en) * 2004-05-04 2005-11-10 Metz Matthew V Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
JP2006156807A (ja) * 2004-11-30 2006-06-15 Toshiba Corp 半導体装置およびその製造方法
KR100706244B1 (ko) * 2005-04-07 2007-04-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7361538B2 (en) * 2005-04-14 2008-04-22 Infineon Technologies Ag Transistors and methods of manufacture thereof
CN1924870A (zh) * 2005-09-02 2007-03-07 鸿富锦精密工业（深圳）有限公司 自动选取金属氧化物半导体场效应晶体管的系统及方法
US20070052037A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Semiconductor devices and methods of manufacture thereof
US20070052036A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Transistors and methods of manufacture thereof
US7495290B2 (en) * 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7510943B2 (en) * 2005-12-16 2009-03-31 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7944006B2 (en) * 2008-01-15 2011-05-17 International Business Machines Corporation Metal gate electrode stabilization by alloying
JP5104373B2 (ja) * 2008-02-14 2012-12-19 日本ゼオン株式会社 位相差板の製造方法
US20090206416A1 (en) * 2008-02-19 2009-08-20 International Business Machines Corporation Dual metal gate structures and methods
US7790553B2 (en) * 2008-07-10 2010-09-07 International Business Machines Corporation Methods for forming high performance gates and structures thereof
US9269634B2 (en) 2011-05-16 2016-02-23 Globalfoundries Inc. Self-aligned metal gate CMOS with metal base layer and dummy gate structure
CN103531540B (zh) * 2012-07-02 2016-06-08 中国科学院微电子研究所 半导体器件制造方法
CN103579113B (zh) * 2012-08-03 2017-02-08 中国科学院微电子研究所 具有双功函数金属栅的互补场效应晶体管及其制造方法
CN103681802B (zh) * 2012-09-18 2016-09-14 中国科学院微电子研究所 一种半导体结构及其制作方法
CN103681801A (zh) * 2012-09-18 2014-03-26 中国科学院微电子研究所 一种半导体结构及其制作方法
CN104134691B (zh) * 2013-05-03 2017-09-08 中国科学院微电子研究所 半导体器件及其制造方法
KR102128450B1 (ko) * 2013-11-12 2020-06-30 에스케이하이닉스 주식회사 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물
US9117908B2 (en) * 2013-12-16 2015-08-25 Globalfoundries Inc. Methods of forming replacement gate structures for semiconductor devices and the resulting semiconductor products
CN108122844B (zh) 2016-11-30 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US11264289B2 (en) 2019-07-11 2022-03-01 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-K metal gate (HKMG) film stacks

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846057A (ja) * 1994-07-28 1996-02-16 Sony Corp Ｎｍｏｓトランジスタとｐｍｏｓトランジスタとを有する半導体装置及びその製造方法
JP2000243853A (ja) * 1999-02-19 2000-09-08 Nec Corp Ｍｉｓ型電界効果トランジスタ及びその製造方法
JP2000315789A (ja) * 1999-04-30 2000-11-14 Toshiba Corp 半導体装置及びその製造方法
US6410376B1 (en) * 2001-03-02 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method to fabricate dual-metal CMOS transistors for sub-0.1 μm ULSI integration
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166417A (en) * 1998-06-30 2000-12-26 Intel Corporation Complementary metal gates and a process for implementation
US6373111B1 (en) * 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
US6511911B1 (en) * 2001-04-03 2003-01-28 Advanced Micro Devices, Inc. Metal gate stack with etch stop layer
KR100399356B1 (ko) * 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846057A (ja) * 1994-07-28 1996-02-16 Sony Corp Ｎｍｏｓトランジスタとｐｍｏｓトランジスタとを有する半導体装置及びその製造方法
JP2000243853A (ja) * 1999-02-19 2000-09-08 Nec Corp Ｍｉｓ型電界効果トランジスタ及びその製造方法
JP2000315789A (ja) * 1999-04-30 2000-11-14 Toshiba Corp 半導体装置及びその製造方法
US6410376B1 (en) * 2001-03-02 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method to fabricate dual-metal CMOS transistors for sub-0.1 μm ULSI integration
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347705A (ja) * 2004-06-07 2005-12-15 Samsung Electronics Co Ltd 半導体装置
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US9269635B2 (en) 2004-06-17 2016-02-23 Infineon Technologies Ag CMOS Transistor with dual high-k gate dielectric
US8729633B2 (en) 2004-06-17 2014-05-20 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric
US8637357B2 (en) 2004-06-17 2014-01-28 Infineon Technologies Ag CMOS Transistor with dual high-k gate dielectric and method of manufacture thereof
US8476678B2 (en) 2004-06-17 2013-07-02 Infineon Technologies Ag CMOS Transistor with dual high-k gate dielectric
US8669154B2 (en) 2004-12-20 2014-03-11 Infineon Technologies Ag Transistor device and method of manufacture thereof
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
JP2006245324A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
US7718521B2 (en) 2005-03-03 2010-05-18 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8148787B2 (en) 2005-03-03 2012-04-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2006324342A (ja) * 2005-05-17 2006-11-30 Renesas Technology Corp 半導体装置およびその製造方法
JP2006351580A (ja) * 2005-06-13 2006-12-28 Sony Corp 半導体装置および半導体装置の製造方法
US8722473B2 (en) 2005-09-30 2014-05-13 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2007123867A (ja) * 2005-09-30 2007-05-17 Infineon Technologies Ag 半導体デバイスおよびその製造方法
US9659962B2 (en) 2005-09-30 2017-05-23 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2009164207A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体装置及びその製造方法
JP2010027716A (ja) * 2008-07-16 2010-02-04 Tokyo Electron Ltd 半導体装置及び半導体装置の製造方法
US8946026B2 (en) 2010-11-24 2015-02-03 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device including metal gate electrodes

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