JP2004274148A

JP2004274148A - 振幅制限回路およびこれを用いた増幅回路

Info

Publication number: JP2004274148A
Application number: JP2003058672A
Authority: JP
Inventors: Masayuki Kawakami; 雅之川上
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-05
Filing date: 2003-03-05
Publication date: 2004-09-30

Abstract

【課題】周波数応答特性などに劣るＭＯＳデバイスで構成する増幅回路等と組み合わせて使用する場合に、高周波領域において安定に振幅制限の動作ができ、かつその動作に伴う出力波形の歪みも抑圧できる振幅制限回路の提供。
【解決手段】この発明は、負荷抵抗ＲＬ２１に並列に接続させるＭＯＳトランジスタＱ２１と、負荷抵抗ＲＬ２２に並列に接続させるダイオード接続のＭＯＳトランジスタＱ２２とを備えている。そして、ＭＯＳトランジスタＱ２１のゲート端子に所定のバイアス電圧ＶＢ１を供給し、かつ、ＭＯＳトランジスタＱ２２のソース端子側に所定のバイアス電圧ＶＢ２を供給するようにした。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、増幅回路などの各種の電子回路と組み合わせて使用でき、入力信号レベルが過大のときに出力信号レベルを一定に制限する振幅制限回路およびこれを使用した増幅回路に関するものである。
【０００２】
【従来の技術】
従来、利得を可変して出力信号のレベルを一定にできる可変利得増幅回路が知られている（例えば、非特許文献１参照）。
この非特許文献１によれば、差動増幅回路の増幅度Ａｖは、次の（１）式により表すことができる。
【０００３】
Ａｖ＝−ｇｍ×（ＲＬ／／ｒｄ）・・・・（１）
（１）式において、ｇｍは相互コンダクタンス、ｒｄは出力抵抗、ＲＬは負荷である。また、相互コンダクタンスｇｍは、次の（２）式により表すことができる。
ｇｍ＝２×√（Ｋ×Ｉｄ）・・・・（２）
（２）式において、Ｋはドレイン電流係数、Ｉｄはドレイン電流である。
【０００４】
増幅度が（１）式で表される差動増幅回路において、可変利得を実現するには、相互コンダクタンスｇｍの値、または負荷ＲＬの値を調整すれば良いことがわかる。そこで、これを具体的に実現した可変利得増幅回路として、図３に示す「相互コンダクタンス制御形」と図４に示す「負荷抵抗制御形」とが、非特許文献１に挙げられている。
【０００５】
相互コンダクタンス制御形は、図３に示すように、増幅動作を行う差動対のＭＯＳトランジスタＱ１１、Ｑ１２と、このＭＯＳトランジスタＱ１１、Ｑ１２にそれぞれ並列に接続されるＭＯＳトランジスタＱ１３、Ｑ１４と、定電流源Ｉａと、負荷抵抗ＲＬ１１、ＲＬ１２と、電源ＶＤＤ１と、を備えている。
このような構成の相互コンダクタンス制御形では、ＭＯＳトランジスタＱ１１、Ｑ１２に流れる電流を、ＭＯＳトランジスタＱ１３、Ｑ１４にバイパスさせることにより回路の利得を制御し、その利得はＭＯＳトランジスタＱ１３、Ｑ１４のゲートに供給する制御電圧Ｖｃ１により任意の値に調整できるようになっている。特長としては、負荷に流れる電流が可変利得制御に関係なく常に一定になることである。
【０００６】
負荷抵抗制御形は、図４に示すように、増幅動作を行う差動対のＭＯＳトランジスタＱ１５、Ｑ１６と、このＭＯＳトランジスタＱ１５、Ｑ１６の両ドレイン間に接続されるＭＯＳトランジスタＱ１７と、定電流源Ｉｂと、負荷抵抗ＲＬ１３、ＲＬ１４と、電源ＶＤＤ２と、を備えている。
このような構成からなる負荷抵抗制御形では、ＭＯＳトランジスタＱ１７のソース・ドレイン間のコンダクタンスを、そのゲートに印加するバイアス電圧Ｖｃ２により変化させ、これにより回路の利得を制御するようになっている。この特長としては、低消費電流（バイアス電流がゼロ）である。
【０００７】
【非特許文献１】
「ＣＭＯＳアナログ回路設計技術」トリケップス、１９９８年１１月１３日、Ｐ．２４７
【０００８】
【発明が解決しようとする課題】
ところが、ＧａＡｓＭＥＳＦＥＴ（ＧａＡｓｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（ｈｉｇｈｅｌｅｃｔｒｏｎｍｏｂｉｌｉｔｙｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ）などと比較し、周波数応答特性や大信号特性に劣るＭＯＳデバイスなどを使用する上記の２つの制御形では、上記の各デバイスと同等またはより高い周波数の信号に対応するには、以下のような課題が挙げれる。
（相互コンダクタンス制御形の課題）
（１）電流をバイパスさせるため、バイアス電流が増加する。
（２）バイアス電流が大きなため低電圧動作をする際に、ドレイン・ソース間電圧を確保するために負荷抵抗の値を下げる必要がある。
（３）負荷抵抗値が小さいため、所望の出力電圧を得るために増幅動作を行うトランジスタは、より多い電流を駆動する必要がある。
（負荷抵抗制御形の課題）
（１）反転、非反転信号出力端子がトランジスタにより接続されているため、ＭＯＳトランジスタＱ１７のゲート端子、ドレイン端子、ソース端子における寄生素子により上記の両出力端子間が結合し、寄生素子の影響が大きくなるような高周波領域においては周波数応答が劣化する。この結果、上記の結合を介して伝達される信号の位相の条件によっては、回路が発振するおそれがある。
【０００９】
そこで、本発明の第１の目的は、周波数応答特性や大信号特性に劣るＭＯＳデバイスで構成する増幅回路等と組み合わせて使用する場合に、高周波領域において安定に振幅制限の動作ができ、かつ振幅制限動作に伴う出力波形の歪みも抑圧できる振幅制限回路を提供することにある。
また、本発明の第２の目的は、周波数応答特性や大信号特性に劣るＭＯＳデバイスを使用する場合であっても、高周波信号の入力時において高速動作に対応して、出力信号の振幅を制限でき、かつその振幅制限に伴う出力波形の歪みを抑圧できる増幅回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、負荷抵抗に並列に接続させる第１トランジスタと、前記負荷抵抗に並列に接続させるダイオード接続の第２トランジスタと、を備え、前記第１トランジスタの入力端子に所定の第１バイアス電圧を与え、かつ、前記第２トランジスタの所定の一端側に所定の第２バイアス電圧を与えるようにした。
【００１１】
第２の発明は、負荷抵抗に並列に接続させる第１ＭＯＳトランジスタと、前記負荷抵抗に並列に接続させるダイオード接続の第２ＭＯＳトランジスタと、を備え、前記第１ＭＯＳトランジスタのゲート端子に所定の第１バイアス電圧を供給し、かつ、前記第２ＭＯＳトランジスタのソース端子側またはソース端子側のいずれかに所定の第２バイアス電圧を供給するようにした。
【００１２】
第３の発明は、第２の発明の振幅制限回路において、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタは、Ｎ型のＭＯＳトランジスタまたはＰ型のＭＯＳトランジスタのいずれかであるようにした。
第４の発明は、負荷抵抗に並列に接続させる第１バイポーラトランジスタと、前記負荷抵抗に並列に接続させるダイオード接続の第２バイポーラトランジスタと、を備え、前記第１バイポーラトランジスタのベース端子に所定の第１バイアス電圧を与え、かつ、前記第２バイポーラトランジスタのコレクタ端子またはエミッタ端子のいずれかに所定の第２バイアス電圧を与えるようにした。
【００１３】
第５の発明は、第４の発明の振幅制限回路において、前記第１バイポーラトランジスタおよび前記第２バイポーラトランジスタは、ＮＰＮ型のバイポーラトランジスタまたはＰＮＰ型のバイポーラトランジスタのいずれかであるようにした。。
第６の発明は、第１乃至第５のうちのいずれかの発明の振幅制限回路において、前記第１バイアス電圧および前記第２バイアス電圧をそれぞれ供給する電圧発生回路をさらに備え、前記電圧発生回路は、任意のバイアス電圧を発生するようになっているようにした。
【００１４】
第７の発明は、入力信号を増幅するとともに、その増幅した出力信号を出力負荷抵抗から取り出すようにした増幅回路において、第１乃至第６のうちのいずれかの発明の振幅制限回路を、前記出力負荷抵抗に並列に接続するようにした。
第８の発明は、入力信号を差動増幅するとともに、その差動増幅された出力信号を第１出力負荷抵抗と第２出力負荷抵抗とからそれぞれ取り出すようにした差動型の増幅回路において、第１乃至第６のうちのいずれかの発明の振幅制限回路を、前記第１出力負荷抵抗および前記第２出力負荷抵抗にそれぞれ並列に接続するようにした。
【００１５】
上記の構成からなる第１〜第６の各発明によれば、周波数応答特性や大信号特性に劣るＭＯＳデバイスで構成する増幅回路等と組み合わせて使用する場合に、高周波領域において安定に振幅制限の動作ができ、かつ振幅制限動作に伴う出力波形の歪みも抑圧できる。
また、上記の構成からなる第７および第８の発明によれば、周波数応答特性や大信号特性に劣るＭＯＳデバイスを使用する場合であっても、高周波信号の入力時において高速動作に対応して、出力信号の振幅を制限でき、かつその振幅制限に伴う出力波形の歪みを抑圧できる。
【００１６】
【発明の実施の形態】
以下、本発明の振幅制限回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係る振幅制限回路２０は、差動増幅回路１０の利得制御、およびその出力波形の歪みの抑圧のために適用したものであり、差動増幅回路１０の出力信号が飽和レベルを超える場合に、出力負荷抵抗ＲＬ２１、ＲＬ２２の抵抗値を可変することにより、その出力信号の振幅値を波形歪が生じない状態で制御（調整）するようにしたものである。
【００１７】
ここで、差動増幅回路１０は、例えばＭＯＳトランジスタ（図示せず）で構成され、入力信号を差動増幅するとともに、その差動増幅された出力信号を２つの出力負荷抵抗を利用してそれぞれ取り出すことができるようになっている。
すなわち、この差動増幅回路１０は、図１に示すように、非反転入力端子１と、反転入力端子２と、非反転出力端子３と、反転出力端子４とを有し、非反転出力端子３は出力負荷抵抗ＲＬ２１を介して電源９に接続され、反転出力端子４は出力負荷抵抗ＲＬ２２を介して電源９に接続されている。
【００１８】
さらに詳述すると、この第１実施形態に係る振幅制限回路２０は、図１に示すように、差動増幅回路１０の出力負荷抵抗ＲＬ２１に並列に接続され、その出力負荷抵抗ＲＬ２１の両端に発生する出力電圧の振幅制限を行う第１振幅制限回路２０Ａと、差動増幅回路１０の出力負荷抵抗ＲＬ２２に並列に接続され、その出力負荷抵抗ＲＬ２２の両端に発生する出力電圧の振幅制限を行う第２振幅制限回路２０Ｂとからなる。
【００１９】
第１振幅制限回路２０Ａは、出力負荷抵抗ＲＬ２１に並列に接続させたＮ型ＭＯＳトランジスタＱ２１と、出力負荷抵抗ＲＬ２１に並列に接続させたダイオード接続のＮ型ＭＯＳトランジスタＱ２２と、を備えている。そして、ＭＯＳトランジスタＱ２１のゲート端子に所定のバイアス電圧ＶＢ１を供給（印加）し、かつ、ＭＯＳトランジスタＱ２２のソース端子側に所定のバイアス電圧ＶＢ２を供給するようになっている。
【００２０】
すなわち、ＭＯＳトランジスタ２１のソース端子が出力負荷抵抗ＲＬ２１の一端および非反転出力端子３にそれぞれ接続され、ＭＯＳトランジスタＱ２１のドレイン端子が出力負荷抵抗ＲＬ２１の他端および電源９にそれぞれ接続されている。また、ＭＯＳトランジスタＱ２１のゲート端子に、電圧発生回路または電源（いずれも図示せず）から所定のバイアス電圧ＶＢ１が供給されるようになっている。
【００２１】
ここで、上記の電圧発生回路は、例えば、任意のバイアス電圧が発生できるように構成されている。そして、この電圧発生回路は、振幅制限回路２０に含むようにしても良い。なお、このような構成は後述の他の実施形態においても同様とする。
ＭＯＳトランジスタＱ２２は、そのゲート端子とドレイン端子とが接続され、その共通接続部が出力負荷抵抗ＲＬ２１の一端および非反転出力端子３にそれぞれ接続されている。また、ＭＯＳトランジスタＱ２２のソース端子は、バイアス電圧ＶＢ２が供給されるとともに、出力負荷抵抗ＲＬ２１の他端に接続されるようになっている。
【００２２】
第２振幅制限回路２０Ｂは、出力負荷抵抗ＲＬ２２に並列に接続させたＮ型ＭＯＳトランジスタＱ２３と、出力負荷抵抗ＲＬ２２に並列に接続させたダイオード接続のＮ型ＭＯＳトランジスタＱ２４と、を備えている。そして、ＭＯＳトランジスタＱ２３のゲート端子に所定のバイアス電圧ＶＢ３を供給し、かつ、ＭＯＳトランジスタＱ２４のソース端子側に所定のバイアス電圧ＶＢ４を供給するようになっている。
【００２３】
すなわち、ＭＯＳトランジスタ２３のソース端子が出力負荷抵抗ＲＬ２２の一端および反転出力端子４にそれぞれ接続され、ＭＯＳトランジスタＱ２３のドレイン端子が出力負荷抵抗ＲＬ２２の他端および電源９にそれぞれ接続されている。また、ＭＯＳトランジスタＱ２３のゲート端子に、電圧発生回路または電源（いずれも図示せず）から所定のバイアス電圧ＶＢ３が供給されるようになっている。
【００２４】
ＭＯＳトランジスタＱ２４は、そのゲート端子とドレイン端子とが接続され、その共通接続部が出力負荷抵抗ＲＬ２２の一端および反転出力端子４にそれぞれ接続されている。また、ＭＯＳトランジスタＱ２４のソース端子は、バイアス電圧ＶＢ４が供給されるとともに、出力負荷抵抗ＲＬ２２の他端に接続されるようになっている。
【００２５】
次に、ＭＯＳトランジスタＱ２１〜Ｑ２４に供給するバイアス電圧ＶＢ１〜ＶＢ４の決定方法について説明する。
すなわち、バイアス電圧ＶＢ１〜ＶＢ４は、以下の（Ａ）〜（Ｃ）の各条件を満足する電圧値である。
（Ａ）差動増幅回路１０の入力端子１、２の入力信号が無入力の場合、および差動増幅回路１０の出力信号が飽和しないレベルの入力信号の範囲の場合において、ＭＯＳトランジスタＱ２１〜Ｑ２４の動作が全てオフ状態となるような電圧値であること。
（Ｂ）差動増幅回路１０の入力端子１の入力信号として、その絶対値がある値を超える振幅を持つＨレベル（ハイレベル）で、かつ、差動増幅回路１０の入力端子２の入力信号として、その絶対値がある値を超える振幅を持つＬレベル（ローレベル）であって出力信号が飽和レベルを超えるときに、ＭＯＳトランジスタＱ２２、Ｑ２３の動作がオン状態で、ＭＯＳトランジスタＱ２１、Ｑ２４の動作がオフ状態となる電圧値であること。
（Ｃ）差動増幅回路１０の入力端子１の入力信号がＬレベルで、かつ、差動増幅回路１０の入力端子２の入力信号がＨレベルであって出力信号が飽和レベルを超えるときに、ＭＯＳトランジスタＱ２２、Ｑ２３の動作がオフ状態で、ＭＯＳトランジスタＱ２１、Ｑ２４の動作がオン状態となる電圧値であること。
【００２６】
次に、このような構成される第１実施形態の動作例について、図１を参照して説明する。
まず、差動差動増幅回路１０の入力端子１、２の入力信号が無入力の場合、またはその入力信号の範囲が差動増幅回路１０の出力信号が飽和しないレベルの場合について説明する。
【００２７】
この場合には、ＭＯＳトランジスタＱ２１〜Ｑ２４には、上記の（Ａ）の条件を満足するバイアス電圧ＶＢ１〜ＶＢ４が印加されているので、ＭＯＳトランジスタＱ２１〜Ｑ２４はいずれもオフとなってハイインピーダンス状態となる。この結果、差動増幅回路１０の出力端子３、４からは、負荷ＲＬ２１、ＲＬ２２のみがそれぞれ見えることになる。この状態では、負荷抵抗ＲＬ２１、ＲＬ２２はその値が最大となり、差動増幅回路１０の電圧利得も最大となる。
【００２８】
次に、差動増幅回路１０の入力端子１の入力信号がＨレベルで、かつ、差動増幅回路１０の入力端子２の入力信号がＬレベルであり、出力信号が飽和レベルを超える場合について説明する。
この場合には、差動増幅回路１０は、出力端子３の出力は上昇し、出力端子４の出力が低下する。また、ＭＯＳトランジスタＱ２１〜Ｑ２４には、上記の（Ｂ）の条件を満足するバイアス電圧ＶＢ１〜ＶＢ４が印加されている。このため、ＭＯＳトランジスタＱ２２、Ｑ２３のみがオンとなり、ＭＯＳトランジスタＱ２１、Ｑ２４はオフとなる。
【００２９】
このとき、差動増幅回路１０の出力端子３からみた負荷は、ＭＯＳトランジスタＱ２２のオンにより、ＭＯＳトランジスタＱ２２が出力負荷抵抗ＲＬ２１に並列に接続された状態になり、負荷の値が低下する。この結果、出力信号の振幅を飽和レベルから引き下げる。
一方、差動増幅回路１０の出力端子４からみた負荷は、ＭＯＳトランジスタＱ２３のオンにより、ＭＯＳトランジスタＱ２３が出力負荷抵抗ＲＬ２２に並列に接続された状態になり、負荷の値が低下する。この結果、出力信号の振幅を飽和レベルから引き下げる。
【００３０】
次に、差動増幅回路１０の入力端子２の入力信号がＬレベルで、かつ、差動増幅回路１０の入力端子２の入力信号がＨレベルであり、出力信号が飽和レベルを超える場合について説明する。
この場合には、差動増幅回路１０は、出力端子３の出力は低下し、出力端子４の出力は上昇する。また、ＭＯＳトランジスタＱ２１〜Ｑ２４には、上記の（Ｃ）の条件を満足するバイアス電圧ＶＢ１〜ＶＢ４が印加されている。このため、ＭＯＳトランジスタＱ２１、Ｑ２４のみがオンとなり、ＭＯＳトランジスタＱ２２、Ｑ２３はオフとなる。
【００３１】
このとき、差動増幅回路１０の出力端子３からみた負荷は、ＭＯＳトランジスタＱ２１のオンにより、ＭＯＳトランジスタＱ２１が出力負荷抵抗ＲＬ２１に並列に接続された状態になり、負荷の値が低下する。この結果、出力信号の振幅を飽和レベルから引き下げる。
一方、差動増幅回路１０の出力端子４からみた負荷は、ＭＯＳトランジスタＱ２４のオンにより、ＭＯＳトランジスタＱ２４が出力負荷抵抗ＲＬ２２に並列に接続された状態になり、負荷の値が低下する。この結果、出力信号の振幅を飽和レベルから引き下げる。
【００３２】
以上説明したように、この第１実施形態によれば、差動増幅回路１０の出力端子３、４に独立に振幅制限回路２０Ａ、２０Ｂを接続するようにした。このため、周波数応答特性や大信号特性に劣るＭＯＳデバイスで差動増幅回路１０を構成する場合であっても、高周波領域において安定に振幅制限の動作ができ、かつ振幅制限動作に伴う出力波形の歪みも抑圧できる。
【００３３】
なお、第１実施形態に係る振幅制限回路では、Ｎ型のＭＯＳトランジスタを用いた場合について説明したが、これをＰ型のＭＯＳトンジスタに置き換えるようにしても良い。ただし、この場合には、Ｐ型ＭＯＳトランジスタの負荷抵抗への接続は、Ｎ型ＭＯＳトランジスタの場合の逆向きとなる。
次に、本発明の振幅制限回路の第２実施形態の構成について、図２を参照して説明する。
【００３４】
この第２実施形態に係る振幅制限回路３０は、第１実施形態の第１振幅制限回路２０Ａと第２振幅制限回路２０Ｂとを、図２に示すようなバイポーラトランジスタからなる第１振幅制限回路３０Ａと第２振幅制限回路３０Ｂに置き換えたものである。
すなわち、この第１実施形態に係る振幅制限回路３０は、図２に示すように、差動増幅回路１０の出力負荷抵抗ＲＬ２１に並列に接続され、その出力負荷抵抗ＲＬ２１の両端に発生する出力電圧の振幅制限を行う第１振幅制限回路３０Ａと、差動増幅回路１０の出力負荷抵抗ＲＬ２２に並列に接続され、その出力負荷抵抗ＲＬ２２の両端に発生する出力電圧の振幅制限を行う第２振幅制限回路３０Ｂとからなる。
【００３５】
第１振幅制限回路３０Ａは、出力負荷抵抗ＲＬ２１に並列に接続させたＮＰＮトランンジスタＱ３１と、出力負荷抵抗ＲＬ２１に並列に接続させたダイオード接続のＮＰＮトランジスタＱ３２と、を備えている。そして、ＮＰＮトランジスタＱ３１のベース端子に所定のバイアス電圧ＶＢ１１を供給し、かつ、ＮＰＮトランジスタＱ３２のエミッタ端子側に所定のバイアス電圧ＶＢ１２を供給するようになっている。
【００３６】
すなわち、ＮＰＮトランジスタ３１のエミッタ端子が出力負荷抵抗ＲＬ２１の一端および非反転出力端子３にそれぞれ接続され、ＮＰＮトランジスタＱ３１のコレクタ端子が出力負荷抵抗ＲＬ２１の他端および電源９にそれぞれ接続されている。また、ＮＰＮトランジスタＱ３１のベース端子に、電圧発生回路または電源（いずれも図示せず）から所定のバイアス電圧ＶＢ１１が供給されるようになっている。
【００３７】
ＮＰＮトランジスタＱ３２は、そのベース端子とコレクタ端子とが接続され、その共通接続部が出力負荷抵抗ＲＬ２１の一端および非反転出力端子３にそれぞれ接続されている。また、ＮＰＮトランジスタＱ３２のエミッタ端子は、バイアス電圧ＶＢ１２が供給されるとともに、出力負荷抵抗ＲＬ２１の他端に接続されるようになっている。
【００３８】
第２振幅制限回路３０Ｂは、出力負荷抵抗ＲＬ２２に並列に接続させたＮＰＮトランジスタＱ３３と、出力負荷抵抗ＲＬ２２に並列に接続させたダイオード接続のＮＰＮトランジスタＱ３４と、を備えている。そして、ＮＰＮトランジスタＱ３３のベース端子に所定のバイアス電圧ＶＢ１３を供給し、かつ、ＮＰＮトランジスタＱ３４のエミッタ端子側に所定のバイアス電圧ＶＢ１４を供給するようになっている。
【００３９】
すなわち、ＮＰＮトランジスタ３３のエミッタ端子が出力負荷抵抗ＲＬ２２の一端および反転出力端子４にそれぞれ接続され、ＮＰＮトランジスタＱ３３のコレクタ端子が出力負荷抵抗ＲＬ２２の他端および電源９にそれぞれ接続されている。また、ＮＰＮトランジスタＱ３３のベース端子に、電圧発生回路または電源（いずれも図示せず）から所定のバイアス電圧ＶＢ１３が供給されるようになっている。
【００４０】
ＮＰＮトランジスタＱ３４は、そのベース端子とコレクタ端子とが接続され、その共通接続部が出力負荷抵抗ＲＬ２２の一端および反転出力端子４にそれぞれ接続されている。また、ＮＰＮトランジスタＱ３４のコレクタ端子は、バイアス電圧ＶＢ１４が供給されるとともに、出力負荷抵抗ＲＬ２２の他端に接続されるようになっている。
【００４１】
なお、ＮＰＮトランジスタＱ３１〜Ｑ３４に供給するバイアス電圧ＶＢ１１〜ＶＢ１の決定方法は、上記のＭＯＳトランジスタＱ２１〜Ｑ２４に供給するバイアス電圧ＶＢ１〜ＶＢ４の決定方法と同様であるので、その説明については省略する。
また、このような構成からなる第２実施形態の動作は、上記の第１実施形態の動作と同様であるので、その説明を省略する。
【００４２】
以上のような構成からなる第２実施形態によれば、上記の第１実施形態と同様の効果を実現できる。
なお、第２実施形態に係る振幅制限回路では、ＮＰＮトランジスタを用いた場合について説明したが、ＮＰＮトランジスタをＰＮＰトンジスタに置き換えるようにしても良い。
【００４３】
また、上記の両実施形態では、差動増幅回路に適用した場合について説明したが、単一の入力信号を増幅してその増幅信号を出力負荷抵抗の両端から取り出すような増幅回路にも適用可能である。
【００４４】
【発明の効果】
以上説明したように、本発明の振幅制限回路によれば、差動増幅回路の信号出力端子３と端子４間のアイソレーションを劣化させることが無いため周波数応答特性や大信号特性に劣るＭＯＳデバイスで構成する増幅回路等と組み合わせて使用する場合に、高周波領域において安定に振幅制限の動作ができ、かつ振幅制限動作に伴う出力波形の歪みも抑圧できる。またトランジスタＱ２１〜Ｑ２４は、負荷抵抗ＲＬ２１及びＲＬ２２に対して、任意に印加電圧及び、デバイスのサイズを設定できるため、より低消費電力な回路の実現が可能である。
【００４５】
また、本発明の増幅回路によれば、周波数応答特性や大信号特性に劣るＭＯＳデバイスを使用する場合であっても、高周波信号の入力時において高速動作に対応して、出力信号の振幅を制限でき、かつその振幅制限に伴う出力波形の歪みを抑圧できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成例を示す回路図である。
【図２】本発明の第２実施形態の構成例を示す回路図である。
【図３】従来回路の構成を示す回路図である。
【図４】従来回路の他の構成を示す回路図である。
【符号の説明】
３、４は出力端子、１０は差動増幅回路、２０、３０振幅制限回路、２０Ａ、３０Ａは第１振幅制限回路、２０Ｂ、３０Ｂは第２振幅制限回路、ＲＬ２１、ＲＬ２２は出力負荷抵抗、Ｑ２１〜Ｑ２４はＭＯＳトランジスタ、Ｑ３１〜Ｑ３４はＮＰＮトランジスタである。

Claims

負荷抵抗に並列に接続させる第１トランジスタと、
前記負荷抵抗に並列に接続させるダイオード接続の第２トランジスタと、を備え、
前記第１トランジスタの入力端子に所定の第１バイアス電圧を与え、かつ、前記第２トランジスタの所定の一端側に所定の第２バイアス電圧を与えるようにしたことを特徴とする振幅制限回路。
負荷抵抗に並列に接続させる第１ＭＯＳトランジスタと、
前記負荷抵抗に並列に接続させるダイオード接続の第２ＭＯＳトランジスタと、を備え、
前記第１ＭＯＳトランジスタのゲート端子に所定の第１バイアス電圧を供給し、かつ、前記第２ＭＯＳトランジスタのソース端子側またはソース端子側のいずれかに所定の第２バイアス電圧を供給するようにしたことを特徴とする振幅制限回路。
前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタは、Ｎ型のＭＯＳトランジスタまたはＰ型のＭＯＳトランジスタのいずれかであることを特徴とする請求項２に記載の振幅制限回路。
負荷抵抗に並列に接続させる第１バイポーラトランジスタと、
前記負荷抵抗に並列に接続させるダイオード接続の第２バイポーラトランジスタと、を備え、
前記第１バイポーラトランジスタのベース端子に所定の第１バイアス電圧を与え、かつ、前記第２バイポーラトランジスタのコレクタ端子またはエミッタ端子のいずれかに所定の第２バイアス電圧を与えるようにしたことを特徴とする振幅制限回路。
前記第１バイポーラトランジスタおよび前記第２バイポーラトランジスタは、ＮＰＮ型のバイポーラトランジスタまたはＰＮＰ型のバイポーラトランジスタのいずれかであることを特徴とする請求項４に記載の振幅制限回路。
前記第１バイアス電圧および前記第２バイアス電圧をそれぞれ供給する電圧発生回路をさらに備え、
前記電圧発生回路は、任意のバイアス電圧を発生するようになっていることを特徴とする請求項１乃至請求項５のうちのいずれかに記載の振幅制限回路。
入力信号を増幅するとともに、その増幅した出力信号を出力負荷抵抗から取り出すようにした増幅回路において、
請求項１乃至請求項６のうちのいずれかに記載の振幅制限回路を、前記出力負荷抵抗に並列に接続するようにしたことを特徴とする増幅回路。
入力信号を差動増幅するとともに、その差動増幅された出力信号を第１出力負荷抵抗と第２出力負荷抵抗とからそれぞれ取り出すようにした差動型の増幅回路において、
請求項１乃至請求項６のうちのいずれかに記載の振幅制限回路を、前記第１出力負荷抵抗および前記第２出力負荷抵抗にそれぞれ並列に接続するようにしたことを特徴とする増幅回路。