JP2004334064A - 液晶表示装置及びその製造方法 - Google Patents

Abstract

【課題】ＴＦＴ１０及び補助容量素子１８を備える液晶表示装置１について、開口率の向上と、補助容量の充分な確保とを図ると共に、安価で精度良く容易に製造できるようにする。
【解決手段】石英基板１１の上には、ＴＦＴ１０及び補助容量素子１８が設けられている。補助容量素子１８は、ＴＦＴ１０の下方位置に設けられ、少なくとも３つ以上の補助容量電極１３，１５，１７により構成されている。一方、石英基板１１には、ＴＦＴ１０の下方位置で上方に開口する凹部１２が形成されている。そして、補助容量素子１８は、上記凹部１２の内部に設けられている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置及びその製造方法に関し、特に、薄膜トランジスタの下方に補助容量素子が形成された液晶表示装置及びその製造方法に係るものである。
【０００２】
【従来の技術】
薄型で消費電力が低い液晶表示装置のうち、駆動素子として薄膜トランジスタ（以下ＴＦＴと略称する）を用いたものは、コントラストや応答速度などの点で優れた性能を有しているため、主に、パソコンなどの表示部や、携帯用ＴＶなどに適用されている。そして、近年、このＴＦＴを用いた液晶表示装置の市場規模は、拡大を続けている。
【０００３】
以下に、従来の液晶表示装置のＴＦＴ基板について説明する。図１３は、ＴＦＴ１１０を備えるＴＦＴ基板１０５の平面レイアウトの一例を示している。図１２は、図１３におけるＸＩＩＩ−ＸＩＩＩ線断面図である。
【０００４】
図１２に示すように、石英基板１１１の上には、所定形状の下部遮光膜１１２が設けられ、該下部遮光膜１１２の上には、第１の絶縁膜１１４を介してＴＦＴ半導体層１１６が設けられている。ＴＦＴ半導体層１１６の上には、ゲート酸化膜１１７が設けられ、該ゲート酸化膜１１７の上には、ゲート電極１１８が設けられている。
【０００５】
上記ＴＦＴ半導体層１１６には、チャネル領域１１６ｃと、ソース領域１１６ａと、ドレイン領域１１６ｂと、補助容量素子用の下部容量電極１１３とが形成されている。下部容量電極１１３の上方には、ゲート酸化膜１１７を介して上部容量電極１１５が設けられている。すなわち、下部容量電極１１３と、上部容量電極１１５と、該各容量電極１１３，１１５に挟まれたゲート酸化膜１１７とによって、補助容量素子１３０が構成されている。
【０００６】
上記ゲート酸化膜１１７の上には、ゲート電極１１８及び上部容量電極１１５を覆うように、第２の絶縁膜１１９が設けられている。第２の絶縁膜１１９及びゲート酸化膜１１７の所定部分には、ソースコンタクトホール１２０ａ及びドレインコンタクトホール１２０ｂが形成されている。第２の絶縁膜１１９の上には、ソースコンタクトホール１２０を介してソース領域１１６ａに接続されたソース電極１２４ａが設けられると共に、ドレインコンタクトホール１２０ｂを介してドレイン領域１１６ｂに接続されたドレイン電極１２４ｂが設けられている。
【０００７】
さらに、第２の絶縁膜１１９の上には、上記ソース電極１２４ａ及びドレイン電極１２４ｂを覆うように、第３の絶縁膜１２５が設けられている。第３の絶縁膜１２５には、ドレイン電極１２４ｂの上方の所定部分に、画素コンタクトホール１２６が形成されている。第３の絶縁膜１２５の上には、画素コンタクトホール１２６を介してドレイン電極１２４ｂに接続された透明画素電極１２７が設けられている。
【０００８】
ところで、このようなＴＦＴ基板が適用されたプロジェクション用の液晶表示装置は、用途や将来性の面から大きな注目を集めており、その開発が進められている。プロジェクション用の液晶パネルは、その特性として、高輝度性や高精細性が要求されるため、液晶パネルの開口率を大きくすることが重要となる。開口率を大きくする上で問題となるのは、液晶の電位を保持するための補助容量素子である。
【０００９】
すなわち、補助容量素子の容量電極には、通常、遮光性を有する金属膜が適用されることが多いため、補助容量素子は、光を透過させない。したがって、開口率を向上させるためには、補助容量素子の面積を小さくすることが必要である。しかしながら、補助容量素子の面積を小さくすると、画素電極の電位を適切に保持することが難しくなり、その結果、表示品位の低下を招いてしまうという問題が生じる。このように、開口率の向上と、補助容量の確保とは、相反する問題である。
【００１０】
これに対し、図１４に示すように、ＴＦＴ１１０の下層に、遮光膜を兼ねた補助容量素子１３０を設けることが知られている（例えば、特許文献１参照）。以下に、このＴＦＴ基板１０５について、図１４を参照して説明する（尚、図１２と同じ部分については、同じ符号を付してその詳細な説明を省略する）。
【００１１】
ＴＦＴ基板１０５には、石英基板１１１の上に、下部容量電極１１５、絶縁膜１２３、及び上部容量電極１１３が順に積層されている。一方、第１の絶縁膜１１４、ゲート酸化膜１１７、及び第２の絶縁膜１１９には、コンタクトホール１２０ｃが形成されている。そして、ドレイン電極１２４ｂは、ドレインコンタクトホール１２０ｂを介してドレイン領域１１６ｂに接続されていると共に、コンタクトホール１２０ｃを介して下部容量電極１１３に接続されている。こうして、補助容量素子１３０と、ＴＦＴ半導体層１１６及びゲート電極１１８とを上下方向に畳重させることによって、開口率の向上と、補助容量の確保とを実現しようとしている。
【００１２】
【特許文献１】
特開２００１−６６６３８号公報
【００１３】
【発明が解決しようとする課題】
しかし、プロジェクションの小型化及び高輝度化が進むにつれて、開口部である画素領域以外の、ＴＦＴ半導体層やゲート配線等の遮光領域は、さらに小さく形成される。その結果、上記特許文献１の補助容量素子構造では、補助容量の充分な確保が困難になってしまう。
【００１４】
そこで、補助容量を増大させるために、補助容量素子構造を、上下に重なる２層の補助容量素子により構成することが考えられる。しかしながら、この補助容量素子の２層構造では、（１）パターニング工程の増加に伴ってコストが増大するという問題、（２）パターン成形される膜が増えることにより上層で発生する段差が大きくなるため、上層におけるパターニングやエッチングの不良が生じるという問題、（３）補助容量素子の容量電極が３層あるために、フォト合わせ（アライメント）のマージンが必要となり、開口部の拡大を妨げるという問題、等がある。すなわち、上記特許文献１の補助容量素子構造を、単に２層構造にすることにより実際のデバイスとして製造することは、非常に困難である。
【００１５】
本発明は斯かる諸点に鑑みてなされたものであり、その目的とするところは、補助容量素子を備える液晶表示装置について、開口率の向上と、補助容量の充分な確保とを図ると共に、安価で精度良く容易な製造を可能にしようとすることにある
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、この発明では、補助容量素子の少なくとも一部を、薄膜トランジスタの下方に形成した凹部の内側に設けるようにした。
【００１７】
具体的に、本発明に係る液晶表示装置は、絶縁性基板の上に設けられ、画素電極を駆動するための薄膜トランジスタと、上記薄膜トランジスタの下方に設けられた補助容量素子とを備える液晶表示装置であって、上記絶縁性基板、又は該絶縁性基板の上に設けられた絶縁膜は、上記薄膜トランジスタの下方位置で上方に開口している凹部を備え、上記補助容量素子は、互いに重ねられた少なくとも３つ以上の補助容量電極により構成され、上記補助容量素子の少なくとも一部は、上記凹部の内側に設けられている。
【００１８】
上記補助容量素子は、少なくとも一部が凹部の底に設けられた第１の補助容量電極と、該第１の補助容量電極の上に絶縁膜を介して設けられた第２の補助容量電極と、該第２の補助容量電極の上に絶縁膜を介して設けられた第３の補助容量電極とにより構成され、上記第２の補助容量電極及び第３の補助容量電極は、上記凹部の内側のみに形成されていてもよい。
【００１９】
上記第２の補助容量電極の底は、凹部の底と同じ形状に形成されていることが好ましい。
【００２０】
上記第１の補助容量電極は、凹部の内壁に沿って凹状に形成され、上記第１の補助容量電極の最上端部は、第３の補助容量電極の下面よりも高い位置に形成されていてもよい。
【００２１】
上記第１の補助容量電極、第２の補助容量電極、及び第３の補助容量電極の各最上端部は、同一の平面を構成していることが好ましい。
【００２２】
上記第１の補助容量電極は、少なくとも一部の隣接する画素の間で互いに接続されていることが望ましい。
【００２３】
上記薄膜トランジスタの半導体層における少なくともチャネル領域は、第３の補助容量電極に対し、上下方向に重なっていることが好ましい。
【００２４】
上記第１の補助容量電極は、凹部の内壁に沿って凹状に形成され、半導体層の少なくともチャネル領域の上面は、上記第１の補助容量電極の最上端部よりも低い位置に形成されていてもよい。
【００２５】
上記第１の補助容量電極は、第２の補助容量電極及び第３の補助容量電極とは異なる材料により構成されていることが好ましい。
【００２６】
上記第１の補助容量電極は、Ｔａ、Ｎｂ、Ｗ、Ｐｄ、Ｃｒ、及びＴｉの少なくとも１つを含む材料により構成されていることが望ましい。
【００２７】
上記第２の補助容量電極及び第３の補助容量電極は、同じ材料により構成されていてもよい。
【００２８】
上記第２の補助容量電極及び第３の補助容量電極は、Ｓｉ又はＳｉを含む材料により構成されていることが好ましい。
【００２９】
また、本発明に係る液晶表示装置の製造方法は、絶縁性基板の上に形成された補助容量素子と、上記補助容量素子の上方に形成された薄膜トランジスタとを備える液晶表示装置の製造方法であって、上記絶縁性基板、又は該絶縁性基板の上に設けられた絶縁膜に対し、上方に開口する凹部を形成する凹部形成工程と、上記凹部に対し、第１の補助容量電極、第１の補助容量絶縁膜、第２の補助容量電極、第２の補助容量絶縁膜、及び第３の補助容量電極を、下から順に積層して積層体を形成する積層工程と、上記積層体に対して研磨を行うことにより、上記第１の補助容量電極の最上端部を露出させる研磨工程と、上記第１の補助容量電極に対し、少なくとも一部の隣接する画素の間で互いに接続されるようにパターニングするパターニング工程と、上記第３の補助容量電極の一部を除去する除去工程とを備えている。
【００３０】
上記パターニング工程と上記除去工程とは、同時に行われることが好ましい。
【００３１】
上記研磨工程では、ＣＭＰ法により第１の補助容量電極の最上端部を露出させるようにしてもよい。
【００３２】
すなわち、本発明に係る液晶表示装置は、絶縁層基板、又は該絶縁性基板の上の絶縁膜に形成された凹部の内側に補助容量素子を設け、該補助容量素子の上方に薄膜トランジスタを形成することにより製造される。
【００３３】
その結果、補助容量素子が、薄膜トランジスタに対して上下方向に重ねて設けられ、少なくとも３つ以上の補助容量電極により構成されているため、該補助容量素子による遮光領域を低減して開口率を増大させると共に、補助容量を充分に確保することが可能となる。
【００３４】
さらに、補助容量素子の少なくとも一部を上記凹部の内側に形成するようにしたので、補助容量素子を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストが低減すると共に、フォト合わせのためのマージンが不要となり、パターン成形される膜が全体として減少することにより上層側で生じる段差が低減する。その結果、液晶表示装置を安価で精度良く容易に製造することが可能となる。
【００３５】
また、第１の補助容量電極の最上端部を、第３の補助容量電極の下面よりも高い位置に形成することにより、該第３の補助容量電極は、凹部の内側に好適に形成される。
【００３６】
また、第１の補助容量電極を、隣接する画素の間で接続することにより、該第１の補助容量電極を共通配線として利用することが可能となる。
【００３７】
また、半導体層の少なくともチャネル領域を、第３の補助容量電極に対して上下方向に重ねることにより、各補助容量電極を、下方から入射する光を遮る遮光膜として利用することが可能となる。
【００３８】
そして、半導体層の少なくともチャネル領域の上面を、第１の補助容量電極の最上面よりも低い位置に形成することにより、側方から入射する光が補助容量電極により遮られるため、オフ電流が好適に低減される。
【００３９】
また、積層された各補助容量電極及び各補助容量絶縁膜に対し、ＣＭＰ法（つまり、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法）により研磨を行うことにより、第１の補助容量電極を好適に露出させることが可能となる。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の各実施形態に限定されるものではない。
【００４１】
（実施形態１）
図１〜図１０は、本発明に係る液晶表示装置及びその製造方法の実施形態１を示している。本実施形態の液晶表示装置１は、ＴＦＴ基板５と、該ＴＦＴ基板５に対向する対向基板（図示省略）と、該対向基板とＴＦＴ基板５との間に設けられた液晶層（図示省略）とを備えている。
【００４２】
ＴＦＴ基板５は、平面図である図４に一部を拡大して示すように、マトリクス状に配置された複数の画素領域２と、該各画素領域２の間に格子状に設けられた遮光領域３とを備えている。少なくとも画素領域２の上方には、液晶層（図示省略）に所定の電圧を印加するための画素電極２８が設けられている。遮光領域３には、画素電極２８を駆動するための薄膜トランジスタ１０（以下、ＴＦＴと略称する）と、画素電極２８の充電電荷を安定して保持するための補助容量素子１８とが設けられている。上記ＴＦＴ１０及び補助容量素子１８は、図４におけるＩ−Ｉ線断面図である図１に示すように、絶縁性基板である石英基板１１の上に形成されている。そして、補助容量素子１８は、ＴＦＴ１０の下方位置に設けられている。
【００４３】
図１に示すように、石英基板１１の上面には、上記ＴＦＴ１０の下方位置で上方に開口する凹部１２が形成されている。凹部１２は、図４に示すように、石英基板１１の上面において、遮光領域３に沿って鉤状に折れ曲がって延びる溝に形成されている。
【００４４】
補助容量素子１８は、少なくとも一部が上記凹部１２の内側に設けられ、互いに重ねられた３つの補助容量電極１３，１５，１７と、該各補助容量電極１３，１５，１７の間にそれぞれ介在された補助容量絶縁膜１４，１６とにより構成されている。補助容量電極１３，１５，１７は、第１の補助容量電極１３と、第２の補助容量電極１５と、第３の補助容量電極１７とにより構成される一方、補助容量絶縁膜１４，１６は、第１の補助容量絶縁膜１４と、第２の補助容量絶縁膜１６とにより構成されている。
【００４５】
第１の補助容量電極１３は、上記凹部１２の底面及び内側面と、該凹部１２の周りの遮光領域３とにおいて薄膜状に形成されている。すなわち、第１の補助容量電極１３は、凹部１２の内壁面に沿って凹状に形成されている。そして、第１の補助容量電極１３は、隣接する画素の間で互いに接続されることにより、遮光領域３に亘って格子状又は配線状に形成されている。
【００４６】
第２の補助容量電極１５は、上記凹部１２の内側において、第１の補助容量電極１３の上に第１の補助容量絶縁膜１４を介して設けられている。第２の補助容量電極１５の底は、第１の補助容量絶縁膜１４の底と同じ形状に形成されている。つまり、第２の補助容量電極１５の底は、凹部１２の底と同じ形状に形成されている。このことにより、マスク等によるパターニングを不要としながら、第２の補助容量電極１５を所定の凹形状に形成することが可能となる。さらに、第３の補助容量電極１７は、上記凹部１２の内側において、第２の補助容量電極１５の上に第２の補助容量絶縁膜１６を介して設けられている。
【００４７】
すなわち、図１に示すように、上記第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７は、上記凹部１２の内側のみに形成されている。そして、上記第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７の各最上端部は、同一の平面を構成している。このとき、上記第１の補助容量電極１３の最上端部は、第３の補助容量電極１７の下面よりも高い位置に形成されている。この第３の補助容量電極１７には、図１及び図４に示すように、切り欠き部３１が形成されている。
【００４８】
上記第１の補助容量電極１３は、第２の補助容量電極１５及び第３の補助容量電極１７とは異なる材料により構成されている。また、第２の補助容量電極１５及び第３の補助容量電極１７は、同じ材料により構成されている。すなわち、第１の補助容量電極１３は、硬質な高融点金属、又は該高融点金属を含む金属化合物により構成されており、例えば、Ｔａ、Ｎｂ、Ｗ、Ｐｄ、Ｃｒ、及びＴｉの少なくとも１つを含む材料により構成されていることが望ましい。一方、第２の補助容量電極１５及び第３の補助容量電極１７は、Ｓｉ又はＳｉを含む材料により構成されている。
【００４９】
上記ＴＦＴ１０は、上記補助容量素子１８の上方位置に、第１の層間絶縁膜１９を介して設けられている。ＴＦＴ１０は、第１の層間絶縁膜１９の上に設けられたＴＦＴ半導体層２０と、該ＴＦＴ半導体層２０を覆うゲート酸化膜２１と、該ゲート酸化膜２１の上に形成されたゲート電極２２と、ＴＦＴ半導体層２０に接続されるソース電極２５ａ及びドレイン電極２５ｂとを備えている。
【００５０】
ＴＦＴ半導体層２０は、図１に示すように、ソース領域２０ａと、ドレイン領域２０ｂと、該ドレイン領域２０ｂとソース領域２０ａとの間に設けられたチャネル領域２０ｃとにより構成されている。ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃは、第３の補助容量電極１７に対し、上下方向に重なっている。そして、ＴＦＴ半導体層２０は、第１の層間絶縁膜１９の上において、ゲート酸化膜２１により覆われている。
【００５１】
上記ゲート電極２２は、ゲート酸化膜２１の上面における少なくともチャネル領域２０ｃの上方位置に設けられると共に、図４に示すように、遮光領域３に沿って所定の左右方向に、配線状に延びている。ゲート電極２２は、上記ゲート酸化膜２１の上において第２の層間絶縁膜２３により覆われている。
【００５２】
第２の層間絶縁膜２３及びゲート酸化膜２１には、ソースコンタクトホール２４ａが上記ソース領域２０ａの上方位置に形成される一方、ドレインコンタクトホール２４ｂが上記ドレイン領域２０ｂの上方位置に形成されている。そして、上記ソース電極２５ａは、第２の層間絶縁膜２３の上面に形成され、ソースコンタクトホール２４ａを介して上記ＴＦＴ半導体層２０のソース領域２０ａに接続されている。一方、ドレイン電極２５ｂは、第２の層間絶縁膜２３の上面に形成され、ドレインコンタクトホール２４ｂを介してドレイン領域２０ｂに接続されている。
【００５３】
また、ドレイン電極２５ｂは、補助容量素子１８の第２の補助容量電極１５にも接続されている。すなわち、上記第２の補助容量絶縁膜１６、第１の層間絶縁膜１９、ゲート酸化膜２１、及び第２の層間絶縁膜２３には、上下に延びる第３のコンタクトホール２４ｅが形成されている。そして、ドレイン電極２５ｂは、第２の補助容量電極１５に対し、第３のコンタクトホール２４ｅを介して接続されている。
【００５４】
上記第１の層間絶縁膜１９、ゲート酸化膜２１、及び第２の層間絶縁膜２３には、上下に延びる第１のコンタクトホール２４ｃ及び第２のコンタクトホール２４ｄがそれぞれ形成されている。第１のコンタクトホール２４ｃは、第３の補助容量電極１７の上方位置に形成される一方、第２のコンタクトホール２４ｄは、凹部１２の周縁に形成されている第１の補助容量電極１３の上方位置に形成されている。
【００５５】
第２の層間絶縁膜２３の上面には、第３の補助容量電極１７と第１の補助容量電極１３とを接続するための接続電極２５ｃが設けられている。接続電極２５ｃは、第１のコンタクトホール２４ｃを介して第１の補助容量電極１３に接続されると共に、第２のコンタクトホール２４ｄを介して第３の補助容量電極１７に接続されている。
【００５６】
また、第２の層間絶縁膜２３の上には、第３の層間絶縁膜２６が、上記ソース電極２５ａ、ドレイン電極２５ｂ、及び接続電極２５ｃを覆うように設けられている。第３の層間絶縁膜２６には、画素電極コンタクトホール２７が、ドレイン電極２５ｂの上方位置に形成されている。
【００５７】
上記画素電極２８は、図４に示すように、画素領域２と、該画素領域２の周囲における遮光領域３の一部を覆っている。そして、図１に示すように、画素電極２８は、上記画素電極コンタクトホール２７を介してドレイン電極２５ｂに接続されている。つまり、ドレイン電極２５ｂには、画素電極２８と、上記第２の補助容量電極１５とが接続されている。
【００５８】
以上のようにして、第１の補助容量電極１３には、外部から補助容量用の電位が印加されることにより、第３の補助容量電極１７にも、接続電極２５ｃを介して同じ電位が印加されるようになっている。その結果、ドレイン電極２５ｂに接続された第２の補助容量電極１５と、上記第１の補助容量電極１３及び第３の補助容量電極１７の双方との間で、補助容量が得られるようになっている。言い換えれば、本実施形態の補助容量素子１８は、２組の補助容量素子により構成されている。
【００５９】
−製造方法−
次に、本発明に係る液晶表示装置１の製造方法について説明する。本実施形態では、まず石英基板１１の上に補助容量素子１８を形成する工程を行った後に、該補助容量素子１８の上にＴＦＴ１０を形成する工程を行うことによって、ＴＦＴ基板５を製造する。
【００６０】
まず、図５に示すように、石英基板１１の上面に対し、上方に開口する凹部１２を形成する凹部形成工程を行う。すなわち、一般的なフォトリソグラフィ及びエッチングを行うことにより、所定の形状にパターニングして凹部１２を形成する。凹部１２の深さ（つまり、石英基板１１の上面から凹部１２の底面までの深さ）は、例えば４００ｎｍに形成する。
【００６１】
次に、図６に示すように、石英基板１１の上面の凹部１２に対し、第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７を、下から順に積層して積層体１８ａを形成する積層工程を行う。
【００６２】
すなわち、石英基板１１の上面に対し、スパッタリング法により第１の補助容量電極１３となる硬質な高融点金属である例えばＴａ膜を、１５０ｎｍの厚さで成膜する。続いて、上記第１の補助容量電極１３の上に、第１の補助容量絶縁膜１４である酸化シリコン膜を、４０ｎｍの厚さで成膜する。
【００６３】
このとき、上記第１の補助容量絶縁膜１４を良質なものとする目的で、該第１の補助容量絶縁膜１４を形成する前に、第１の補助容量電極１３の表面を陽極酸化して酸化Ｔａ膜を予め形成しておき、該酸化Ｔａ膜を絶縁膜の一部として利用することも可能である。酸化Ｔａ膜は、３％シュウ酸水溶液中でＴａ膜を陽極とし、２０Ｖ程度の電圧を１時間程度印加することにより、約５０ｎｍ程度の厚さに形成することが可能である。酸化Ｔａ膜は、誘電率が高く且つピンホール欠陥も少ないため、補助容量素子１８の容量の増加や歩留りの向上に役立つ。
【００６４】
その後、上記第１の補助容量絶縁膜１４の上に、第２の補助容量電極１５である高濃度の燐を含んだ多結晶シリコン（以下、Ｐｏｌｙ−Ｓｉと略称する）を、１５０ｎｍの厚さに形成する。続いて、上記第２の補助容量電極１５の上に、第２の補助容量絶縁膜１６である酸化シリコン膜を、４０ｎｍの厚さに成膜する。そして、第２の補助容量絶縁膜１６の膜質を向上させるために、上記酸化シリコン膜に対して９００℃以上の温度でアニール処理を行う。このとき、第２の補助容量電極１５は、Ｓｉを主成分とする膜により構成されているため、上記アニール処理を行う雰囲気の中に酸素又は塩素ガスを含ませることにより、アニール処理と同時に熱酸化を行うことができる。その結果、リーク電流の少ない良質な第２の補助容量絶縁膜１６を形成することが可能となる。
【００６５】
その後、上記第２の補助容量絶縁膜１６の上に、第３の補助容量電極１７である燐を高濃度に含んだ Ｐｏｌｙ−Ｓｉ膜を、２００ｎｍの厚さに形成する。以上のようにして、石英基板１１の上に積層体１８ａを形成する。
【００６６】
次に、図７に示すように、上記基板全面に形成された積層体１８ａに対し、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（以下、ＣＭＰ法と略称する）により表面研磨を行うことによって、第１の補助容量電極１３であるＴａ膜の最上端部を露出させる研磨工程を行う。
【００６７】
ここで、ＣＭＰ法は、第２の補助容量電極１５及び第３の補助容量電極１７である Ｐｏｌｙ−Ｓｉ膜１５，１７と、第１の補助容量絶縁膜１４及び第２の補助容量絶縁膜１６である酸化シリコン膜１４，１６とに対し、凹部１２の外部に積層されている部分を研磨して除去し、該凹部１２の内部に残すことを目的として行う。
【００６８】
ここで、上記 Ｐｏｌｙ−Ｓｉ膜１５，１７及び酸化シリコン膜１４，１６の双方に対し、ＣＭＰ法により同じ程度に研磨することが必要であるが、そのようなスラリー剤としては、一般的なシリカ系のスラリーを適用することが好ましい。このとき、上記硬質なＴａ膜１３は、上記シリカ系のスラリーにより研磨されないため、ＣＭＰ法におけるバリア膜として作用する。つまり、ＣＭＰ法による積層体１８ａの研磨は、上記Ｔａ膜１３の表面でストップさせることができる。
【００６９】
また、凹部１２の底面から凹部１２周縁の第１の補助容量電極１３の最上端面までの高さは、５５０ｎｍである。一方、凹部１２内における第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、及び第２の補助容量絶縁膜１６の膜厚の合計は、３８０ｎｍである。すなわち、第３の補助容量電極１７の下面は、凹部１２の周縁における第１の補助容量電極１３の上面よりも低くなっている。その結果、第３の補助容量電極１７は、ＣＭＰ法により凹部１２の内部に板状に残されることとなる。
【００７０】
こうして、第２の補助容量電極１５及び第３の補助容量電極１７は、ＣＭＰ法により、凹部１２と略同じ形状にパターニングされると共に、第１の補助容量電極１３、第２の補助容量電極１５及び第３の補助容量電極１７の最上端部は、平坦化されて互いに同じ高さに形成される。こうして、凹部１２の内部に、３層の導電膜と２層の絶縁膜とにより構成された２層構造の補助容量素子１８が形成される。
【００７１】
次に、図２及び図８に示すように、上記第１の補助容量電極１３に対し、少なくとも一部の隣接する画素領域２の間で互いに接続されるようにパターニングするパターニング工程と、第３の補助容量電極１７の一部を除去する除去工程とを同時に行う。
【００７２】
すなわち、上記第３の補助容量電極１７に対し、一般的なフォトリソグラフィを行うことにより、第１の補助容量電極１３及び第３の補助容量電極１７を所定の形状にパターニングするためのレジストを形成し、その後にドライエッチングを行う。その結果、第１の補助容量電極１３を、図２に部分的に示すように、隣接する各画素領域２の間で連続した格子形状又は配線状にパターン形成し、補助容量用の共通配線として利用できるようにする。さらに、第３の補助容量電極１７に対し、図２に示すように、該第３の補助容量電極１７の一部を除去することにより、切り欠き部３１を形成する。切り欠き部３１は、後工程において、第３のコンタクトホール２４ｅを形成するためのものである。
【００７３】
このとき、第１の補助容量電極１３であるＴａ膜１３のエッチングと、第３の補助容量電極１７である Ｐｏｌｙ−Ｓｉ膜１７のエッチングとは、それぞれ同一のマスクを用いてドライエッチングにより行う。同一のマスクを使用することによって、フォトリソグラフィ工程を削減できるため、コストの低減を図ることが可能となる。
【００７４】
また、各ドライエッチングに用いる反応性ガスは、下地膜である酸化シリコン膜（第２の補助容量絶縁膜１６）との選択性が高いものを選択する。例えば、Ｔａ膜１３のエッチングについては、ＢＣｌやＣｌ_２等の反応性ガスが好ましい。また、 Ｐｏｌｙ−Ｓｉ膜１７のエッチングについては、ＨＢｒが主成分である反応性ガスが好ましい。
【００７５】
以上のようにして、補助容量素子１８を形成する。続いて、ＴＦＴ１０を形成するための各工程を行う。
【００７６】
まず、上記補助容量素子１８の上方に、結晶性シリコン層２０ｄを形成する結晶化工程を行う。すなわち、図９に示すように、ＣＶＤ法により、第１の層間絶縁膜１９である酸化シリコン膜を約３５０ｎｍの厚さに形成する。続いて、第１の層間絶縁膜１９の上に、非結晶のシリコン膜を約５０ｎｍの厚さで連続して形成する。その後、この非結晶のシリコン膜を結晶化させることにより、結晶性のシリコン膜を形成する。非結晶のシリコン膜を結晶化させる方法としては、例えば、６００℃以上の温度で加熱する方法や、エキシマレーザーの照射による方法等が好適である。その後、上記結晶性のシリコン膜に対し、フォトリソグラフィ及びドライエッチングを行うことにより、所定の形状にパターニングして結晶性シリコン層２０ｄを形成する。
【００７７】
続いて、図３及び図９に示すように、上記結晶性シリコン層２０ｄの上方に、ゲート電極２２を形成するゲート電極形成工程を行う。まず、上記結晶性シリコン層２０ｄの上に、ゲート絶縁膜２１である酸化シリコン膜を、約８０ｎｍの厚さに形成する。その後、ゲート絶縁膜２１の上に、燐を高濃度に含んだ Ｐｏｌｙ−Ｓｉ膜を４００ｎｍ堆積し、該 Ｐｏｌｙ−Ｓｉ膜に対してフォトリソグラフィ及びドライエッチングを行って所定形状にパターニングすることにより、ゲート電極２２を形成する。このとき、結晶性シリコン層２０ｄのうち、少なくとも、後工程でチャネル領域２０ｃとなる部分が、上方から見て凹部１２の内側に位置すると共に、第３の補助容量電極１７と重なるように、ゲート電極２２を形成する。このことにより、補助容量素子１８を形成する３層の各補助容量電極１３，１５，１７を、画素ＴＦＴの下部遮光膜として利用することができる。
【００７８】
次に、図３及び図９に示すように、上記結晶性シリコン層２０ｄに対して、不純物を注入することによりＴＦＴ半導体層２０を形成する不純物注入工程を行う。すなわち、ゲート電極２２を不純物注入マスクとし、不純物である燐元素を、上記結晶性シリコン層２０ｄに対して、７５ｋｅＶ、２×１０１５原子／ｃｍ^２程度で注入する。その結果、ゲート電極２２の下で燐が注入されなかった領域は、チャネル領域２０ｃに形成される。そして、チャネル領域２０ｃの左右両側には、ソース領域２０ａ及びドレイン領域２０ｂが形成されることとなる。
【００７９】
次に、図１０に示すように、上記ＴＦＴ半導体層２０及び補助容量素子１８の上方に、複数のコンタクトホールを形成するコンタクトホール形成工程を行う。まず、上記ＴＦＴ半導体層２０が形成された基板の全面に対し、第２の層間絶縁膜２３である酸化シリコン膜を、ＣＶＤ法により５００ｎｍの膜厚に形成する。続いて、上記ソース領域２０ａ及びドレイン領域２０ｂに注入された燐元素を活性化するために、窒素雰囲気中で９５０℃、３０分間の熱処理を施す。
【００８０】
その後、上記第２の層間絶縁膜２３及びゲート酸化膜２１に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ソース領域２０ａの上方にソースコンタクトホール２４ａを形成する一方、ドレイン領域２０ｂの上方にドレインコンタクトホール２４ｂを形成する。このとき、ソース領域２０ａの上面は、ソースコンタクトホール２４ａを介して上方に露出している。また、ドレイン領域２０ｂの上面は、ドレインコンタクトホール２４ｂを介して上方に露出している。
【００８１】
上記ソースコンタクトホール２４ａ及びドレインコンタクトホール２４ｂと同様に、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、第１のコンタクトホール２４ｃを第１の補助容量電極１３の上方に形成し、第２のコンタクトホール２４ｄを第２の補助容量電極１５の上方に形成し、さらに、第３のコンタクトホール２４ｅを、上記切り欠き部３１を介して第３の補助容量電極１７の上方に形成する。
【００８２】
次に、図１０に示すように、ソース電極２５ａ、ドレイン電極２５ｂ、及び接続電極２５ｃを形成する電極形成工程を行う。まず、上記第２の層間絶縁膜２３の上に、１００ｎｍの厚さのＴｉＷと、４００ｎｍの厚さのＡｌＳｉと、１００ｎｍの厚さのＴｉＷとにより構成される多層の導電膜を形成する。このとき、上記各コンタクトホール２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅの内部には、上記導電膜が充填されている。続いて、該導電膜に対し、一般的なフォトリソグラフィとドライエッチングとを行い、所定の形状にパターニングを行う。このことにより、上記ソース領域２０ａに接続されるソース配線２５ａと、上記ドレイン領域２０ｂ及び第２の補助容量電極１５に接続されるドレイン電極２５ｂと、上記第１の補助容量電極１３及び第３の補助容量電極１７に接続される接続電極２５ｃとをそれぞれパターン形成する。
【００８３】
次に、上記ソース電極２５ａ、ドレイン電極２５ｂ、及び接続電極２５ｃの上方に画素電極２８を形成する画素電極形成工程を行う。まず、図１に示すように、上記第２の層間絶縁膜２３の上に、第３の層間絶縁膜２６である酸化シリコン膜を、約３００ｎｍの厚さに形成する。その後、第３の層間絶縁膜２６に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ドレイン電極２５ｂの上方に、画素電極コンタクトホール２７を形成する。続いて、上記第３の層間絶縁膜２６の上に、基板の全面を覆うように、ＩＴＯ膜を１００ｎｍの厚さに形成する。このとき、上記画素電極コンタクトホール２７の内部には、ＩＴＯが充填されている。その後、上記ＩＴＯ膜に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、画素電極２８をパターン形成する。
【００８４】
以上のように、上記各工程を行うことによりＴＦＴ基板５を形成し、該ＴＦＴ基板５に対して、図示省略の液晶層や対向基板を接合することにより、液晶表示装置１が製造される。
【００８５】
−実施形態１の効果−
以上説明したように、この実施形態１によると、まず、補助容量素子１８を、ＴＦＴ１０に対して上下方向に重ねて設けるようにしたので、補助容量素子１８を設けるために必要となる遮光領域を低減して開口率を増大させることができる。そのことに加えて、補助容量素子１８を、３つの補助容量電極１３，１５，１７を積層して構成するようにしたので、遮光領域を増加させることなく、充分な補助容量を確保することができる。つまり、補助容量を充分に確保しながら画素領域を小型化して表示の高詳細化を図ることができる。
【００８６】
さらに、各補助容量電極１３，１５，１７及び各補助容量絶縁膜１４，１６を、凹部１２の内周面に沿って順次積層するようにしたので、補助容量素子１８を、凹部１２の内壁面に沿って形成することができる。その結果、補助容量素子１８を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストを低減させると共に、フォト合わせのためのマージンを不要とすることができる。また、パターン成形される膜の数が全体として減少させることになるため、補助容量素子１８の上層側で生じる段差を好適に低減させることができる。その結果、液晶表示装置を安価で精度良く容易に製造することができる。
【００８７】
また、第１の補助容量電極１８の最上端部を、第３の補助容量電極１７の下面よりも高い位置に形成するようにしたので、該第３の補助容量電極１７を、凹部１２の内側に好適に形成することができる。
【００８８】
さらに、第１の補助容量電極１８を、隣接する画素の間で接続して格子状に形成したので、該第１の補助容量電極１８を共通配線として利用することができる。
【００８９】
また、ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃを、第３の補助容量電極１７に対して上下方向に重ねるようにしたので、各補助容量電極１３，１５，１７を、下方から入射する光を遮る下部遮光膜として利用することができる。
【００９０】
さらに、積層された各補助容量電極１３，１５，１７及び各補助容量絶縁膜１４，１６に対し、ＣＭＰ法により研磨を行うようにしたので、第１の補助容量電極１３の最上端面を好適に露出させることができると共に、該第１の補助容量電極１３の最上端面に対し、第２の補助容量電極１５、第３の補助容量電極１７、第１の補助容量絶縁膜１４、及び第２の補助容量絶縁膜１６の各最上端部を、同一の平面上に形成することができる。
【００９１】
（実施形態２）
図１１は、本発明に係る液晶表示装置及びその製造方法の実施形態２を示している。尚、この実施形態２において、図１〜図１０と同じ部分については、同じ符号を付してその詳細な説明は省略する。
【００９２】
上記実施形態１の液晶表示装置１では、ＴＦＴ半導体層２０における少なくともチャネル領域２０ｃの上面が、凹部１２の周縁部における第１の補助容量電極１３の最上端部よりも高い位置に形成されていたのに対し、本実施形態２の液晶表示装置１では、ＴＦＴ基板５の断面図である図１１に示すように、ＴＦＴ半導体層２０の少なくともチャネル領域の上面が、凹部１２の周縁部における第１の補助容量電極１３の最上端部よりも低い位置に形成されている。
【００９３】
第１の補助容量電極１３は、凹部１２の内壁面に沿って凹状に形成されている。そして、第２の補助容量素子１５及び第３の補助容量素子１７は、第１の補助容量素子１３の内周面に沿って凹状に形成されている。すなわち、補助容量素子１８は、全体として凹状に形成されている。
【００９４】
ＴＦＴ１０は、上記実施形態１の場合よりも下方位置に形成されている。そして、ＴＦＴ半導体層２０の少なくともチャネル層２０ｃは、上記凹状の補助容量素子１８の内側に配置されている。
【００９５】
この実施形態２の液晶表示装置は、上記実施形態１と同様の工程により製造される。すなわち、凹部形成工程において、石英基板１１の上に形成する凹部１２の深さを、約０．８μｍとして比較的深く形成する。そして、この比較的深い凹部１２に対し、上記実施形態１と同様に、第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の捕縄容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７を、それぞれ積層して形成する。その結果、図１１に示すように、第３の補助容量電極１７の断面を、凹形状にする。このようにして、チャネル領域２０ｃの上面が、第１の補助容量電極１３の最上端面よりも低くなるように、ＴＦＴ基板５を形成する。
【００９６】
−実施形態２の効果−
したがって、この実施形態２によると、ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃの上面を、凹部１２の周縁における第１の補助容量電極１３の最上端部よりも低い位置に形成したので、補助容量素子１８を、凹状の下部遮光膜に構成することができる。
【００９７】
すなわち、上記凹状の補助容量素子１８の内側にＴＦＴ１０を配置させることが可能となる。その結果、ＴＦＴ基板５の側方（つまり、凹部１２の側方）から入射する光を各補助容量電極１３，１５，１７の側壁により遮ることができるため、オフ電流を好適に低減させることができる。
【００９８】
尚、上記各実施形態では、凹部１２を、石英基板１１の上面に直接に形成するようにしたが、請求項１及び１４に係る発明の他の実施形態としては、凹部形成工程において、石英基板１１の上に絶縁膜を設け、該絶縁膜の上に凹部を形成するようにしてもよい。つまり、本発明は、凹部１２がＴＦＴ１０の下方に配置される構成であればよく、このことにより、上記実施形態と同様の効果を得ることができる。
【００９９】
また、上記補助容量素子１８を、３つの補助容量電極１３，１５，１７により構成するようにしたが、請求項１に係る他の発明の実施形態としては、少なくとも３つ以上の複数の補助容量電極を、絶縁膜を介して積層する構成としてもよい。このことにより、補助容量をさらに増大させることができる。
【０１００】
また、上記各実施形態では、第１の補助容量電極１３は、全ての隣接する画素の間で接続されることにより、例えば格子状に形成するようにしたが、本発明の請求項１に係る発明の他の実施形態としては、第１の補助容量電極１３は、必ずしも隣接する全ての画素の間で接続される必要はなく、少なくとも一部の隣接する画素の間で互いに接続されるようにすればよい。
【０１０１】
【発明の効果】
以上説明したように、本発明によると、補助容量素子を、薄膜トランジスタに対して上下方向に重ねて設け、少なくとも３つ以上の補助容量電極により構成するようにしたので、補助容量素子による遮光領域を低減して開口率を増大させると共に、補助容量を充分に確保することができる。
【０１０２】
さらに、補助容量素子の少なくとも一部を上記凹部の内側に形成するようにしたので、補助容量素子を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストを低減させると共に、フォト合わせのためのマージンを不要とし、パターン成形される膜を全体として減少させることにより上層側で生じる段差を低減させることができる。その結果、液晶表示装置を安価で精度良く容易に製造することができる。
【図面の簡単な説明】
【図１】本実施形態１の液晶表示装置におけるＴＦＴ基板を示す断面図である。
【図２】石英基板上に補助容量素子が形成された状態を示す平面図である。
【図３】補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図４】本実施形態１の液晶表示装置におけるＴＦＴ基板を示す平面図である。
【図５】凹部が形成された石英基板を示す断面図である。
【図６】凹部の上に形成された積層体を示す断面図である。
【図７】研磨工程で研磨された積層体を示す断面図である。
【図８】補助容量素子を示す断面図である。
【図９】補助容量素子の上に形成された結晶性シリコン層及びゲート電極を示す断面図である。
【図１０】補助容量素子の上に形成されたＴＦＴを示す断面図である。
【図１１】本実施形態２の液晶表示装置のＴＦＴ基板を示す断面図である。
【図１２】従来の補助容量素子を備えるＴＦＴ基板を示す断面図である。
【図１３】従来のＴＦＴ基板を示す平面図である。
【図１４】従来のＴＦＴの下方に設けられた補助容量素子を備えるＴＦＴ基板を示す断面図である。
【符号の説明】
１ 液晶表示装置
２ 画素領域（画素）
１０ ＴＦＴ（薄膜トランジスタ）
１１ 石英基板（絶縁性基板）
１２ 凹部
１３ 第１の補助容量電極
１４ 第１の補助容量絶縁膜（絶縁膜）
１５ 第２の補助容量電極
１６ 第２の補助容量絶縁膜（絶縁膜）
１７ 第３の補助容量電極
１８ 補助容量素子
２０ ＴＦＴ半導体層（半導体層）
２０ｃ チャネル領域
２８ 画素電極

Claims (15)

1. 絶縁性基板の上に設けられ、画素電極を駆動するための薄膜トランジスタと、
   上記薄膜トランジスタの下方に設けられた補助容量素子とを備える液晶表示装置であって、
   上記絶縁性基板、又は該絶縁性基板の上に設けられた絶縁膜は、上記薄膜トランジスタの下方位置で上方に開口している凹部を備え、
   上記補助容量素子は、互いに重ねられた少なくとも３つ以上の補助容量電極により構成され、
   上記補助容量素子の少なくとも一部は、上記凹部の内側に設けられている
   ことを特徴とする液晶表示装置。
2. 請求項１において、
   上記補助容量素子は、少なくとも一部が凹部の底に設けられた第１の補助容量電極と、該第１の補助容量電極の上に絶縁膜を介して設けられた第２の補助容量電極と、該第２の補助容量電極の上に絶縁膜を介して設けられた第３の補助容量電極とにより構成され、
   上記第２の補助容量電極及び第３の補助容量電極は、上記凹部の内側のみに形成されている
   ことを特徴とする液晶表示装置。
3. 請求項２において、
   上記第２の補助容量電極の底は、凹部の底と同じ形状に形成されている
   ことを特徴とする液晶表示装置。
4. 請求項２において、
   上記第１の補助容量電極は、凹部の内壁に沿って凹状に形成され、
   上記第１の補助容量電極の最上端部は、第３の補助容量電極の下面よりも高い位置に形成されている
   ことを特徴とする液晶表示装置。
5. 請求項４において、
   上記第１の補助容量電極、第２の補助容量電極、及び第３の補助容量電極の各最上端部は、同一の平面を構成している
   ことを特徴とする液晶表示装置。
6. 請求項２において、
   上記第１の補助容量電極は、少なくとも一部の隣接する画素の間で互いに接続されている
   ことを特徴とする液晶表示装置。
7. 請求項２において、
   上記薄膜トランジスタの半導体層における少なくともチャネル領域は、第３の補助容量電極に対し、上下方向に重なっている
   ことを特徴とする液晶表示装置。
8. 請求項７において、
   上記第１の補助容量電極は、凹部の内壁に沿って凹状に形成され、
   半導体層の少なくともチャネル領域の上面は、上記第１の補助容量電極の最上端部よりも低い位置に形成されている
   ことを特徴とする液晶表示装置。
9. 請求項２において、
   上記第１の補助容量電極は、第２の補助容量電極及び第３の補助容量電極とは異なる材料により構成されている
   ことを特徴とする液晶表示装置。
10. 請求項２において、
    上記第１の補助容量電極は、Ｔａ、Ｎｂ、Ｗ、Ｐｄ、Ｃｒ、及びＴｉの少なくとも１つを含む材料により構成されている
    ことを特徴とする液晶表示装置。
11. 請求項２において、
    上記第２の補助容量電極及び第３の補助容量電極は、同じ材料により構成されている
    ことを特徴とする液晶表示装置。
12. 請求項１１において、
    上記第２の補助容量電極及び第３の補助容量電極は、Ｓｉ又はＳｉを含む材料により構成されている
    ことを特徴とする液晶表示装置。
13. 絶縁性基板の上に形成された補助容量素子と、
    上記補助容量素子の上方に形成された薄膜トランジスタとを備える液晶表示装置の製造方法であって、
    上記絶縁性基板、又は該絶縁性基板の上に設けられた絶縁膜に対し、上方に開口する凹部を形成する凹部形成工程と、
    上記凹部に対し、第１の補助容量電極、第１の補助容量絶縁膜、第２の補助容量電極、第２の補助容量絶縁膜、及び第３の補助容量電極を、下から順に積層して積層体を形成する積層工程と、
    上記積層体に対して研磨を行うことにより、上記第１の補助容量電極の最上端部を露出させる研磨工程と、
    上記第１の補助容量電極に対し、少なくとも一部の隣接する画素の間で互いに接続されるようにパターニングするパターニング工程と、
    上記第３の補助容量電極の一部を除去する除去工程とを備えている
    ことを特徴とする液晶表示装置の製造方法。
14. 請求項１３において、
    上記パターニング工程と上記除去工程とは、同時に行われる
    ことを特徴とする液晶表示装置の製造方法。
15. 請求項１３において、
    上記研磨工程では、ＣＭＰ法により第１の補助容量電極の最上端部を露出させる
    ことを特徴とする液晶表示装置の製造方法。

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