JP2004334982A - 行デコーダ、半導体回路装置 - Google Patents
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Abstract
【課題】ワード線駆動を高速に行うことができる行デコーダを提供する。
【解決手段】ワード線へのアクセスが終了すると、ワンショット・パルス信号ＰＸがトランジスタ４８０のゲートに入力される。トランジスタ４８０がＯＮ状態となり、ワード線駆動回路４７０への入力電位がＨＩＧＨとなり、ワード線の電位が引き下げられる。ＡＮＤゲート４５１の出力がＬＯＷレベルとなことに応答して、Ｎチャネル・トランジスタ４６４がＯＦＦ状態となり、Ｐチャネル・トランジスタ４６２がＯＮ状態となる。これによって、ノードＮ２の電位はＨＩＧＨに維持される。トランジスタ４８０がワード線電位の引き下げを行うので、Ｎチャネル・トランジスタ４６４の能力は、Ｐチャネル・トランジスタ４６２の能力よりも大きくすることができる。これによって、ワード線電位の引き上げを高速に行うことができる。
【選択図】 図４
【解決手段】ワード線へのアクセスが終了すると、ワンショット・パルス信号ＰＸがトランジスタ４８０のゲートに入力される。トランジスタ４８０がＯＮ状態となり、ワード線駆動回路４７０への入力電位がＨＩＧＨとなり、ワード線の電位が引き下げられる。ＡＮＤゲート４５１の出力がＬＯＷレベルとなことに応答して、Ｎチャネル・トランジスタ４６４がＯＦＦ状態となり、Ｐチャネル・トランジスタ４６２がＯＮ状態となる。これによって、ノードＮ２の電位はＨＩＧＨに維持される。トランジスタ４８０がワード線電位の引き下げを行うので、Ｎチャネル・トランジスタ４６４の能力は、Ｐチャネル・トランジスタ４６２の能力よりも大きくすることができる。これによって、ワード線電位の引き上げを高速に行うことができる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、行デコーダ及びメモリ装置を備える半導体回路装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体メモリ装置において、容量の増加、動作の高速化、あるいは低消費電力化の要求は益々大きくなってきている。このため、メモリ装置の微細化が進み、あるいは、電源電圧は低下する傾向にある。メモリ装置においては、メモリ・セルへのデータの書き込み、あるいはメモリ・セルからのデータの読み出し処理を行うために、駆動回路によってワード線が駆動される。
【０００３】
駆動回路によるワード線の駆動は、高速な処理動作が要求される。メモリ装置の回路構造の微細化にともない、配線抵抗や配線容量が増加し、ワード線の高速駆動の阻害要因となっている。あるいは、例えば、ＤＲＡＭにおいて、メモリ・セルへのリード／ライト処理のためには、ワード線の電位を周辺電位よりも高い電位に上げる必要がある。そのため、ワード線の駆動回路は、レベル変換回路を備えている。周辺電位は低下する方向にあるが、ワード線駆動電位と周辺電位との差は、セル・トランジスタの保持能力を維持するため、あまり小さくすることができない。レベル変換回路による電位レベルの変換速度は、入力電位と出力電位の比で決定されるため、周辺電位が低下するにつれて、レベル変換回路での変換速度の低下がますます大きな問題となってくる。
【０００４】
このように、メモリ装置の微細化に伴うワード線の抵抗及び浮遊容量によるワード線電位の遷移遅延が、ＤＲＡＭの高速動作を阻害する大きな原因となってきているとの観点から、ワード線ドライバの出力端と、それとは異なる位置において、ワード線にプルダウン用トランジスタを接続する技術が提案されている（例えば、特許文献１を参照）。このＤＲＡＭはメモリ・セル・アレイと、このメモリ・セル・アレイのワード線ＷＬとビット線ＢＬの選択を行うロウデコーダ及びカラムデコーダを備える。さらに、メモリ・セル・アレイの読み出しデータをセンスし、書き込みデータをラッチするセンス・アンプと、選択されたワード線を駆動するための、ワード線の一方の端部に配置されたワード線ドライバとを備える。
【０００５】
また、ワード線ドライバの出力端と、ワード線ドライバとは反対側のワード線端部とに、ワード線が非選択状態とされたときに活性化されてワード線の電荷を放電するためのプルダウン回路を配置される。プルダウン回路は、グランドに接続されたトランジスタが使用される。プルダウン用トランジスタにはドライブ段と反対の制御信号が入力され、ワード線が非選択状態とされると、プルダウン用トランジスタがＯＮ状態となって、ワード線がグランド電位に立ち下がる。複数のプルダウン用トランジスタを接続することによって、配線抵抗と浮遊容量が大きいワード線の電位を高速に引き下げることができる。
【０００６】
しかし、上記従来の構成は、ワード線立ち下げ時における貫通電流が問題となりうる。具体的には、ワード線電位の立ち下げにおいて、プルダウン用トランジスタと、駆動回路であるＣＭＯＳを構成するトランジスタがＯＮ状態になると、貫通電流が、駆動回路のトランジスタからプルダウン用トランジスタへと流れうる。あるいは、上記従来技術はワード線の立ち下げ処理を高速に行うための構成を開示するが、ワード線電位の立ち上げを高速に処理する構成について開示していない。
【０００７】
【特許文献１】
特開２０００−２６８５６３号公報
【０００８】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、本発明の一つの目的は、高速にワード線を駆動することができるメモリ機構を提供することである。
【０００９】
【課題を解決するための手段】
本発明の第１の態様は、入力されたアドレス信号に従って、選択されたワード線を駆動する行デコーダであって、前記ワード線に接続され、入力電位レベルに基づいて前記ワード線に駆動電位を供給する駆動回路と、前記入力されたアドレス信号に基づいて、前記入力電位レベルをＬＯＷレベルもしくはＨＩＧＨレベルに維持可能な制御回路と、前記駆動回路の入力端子に接続され、前記入力電位レベルを引き上げるように制御されるスイッチ素子と、を備えるものである。この構成を有することによって、駆動回路への入力電位レベルの引き上げを高速に行うことができる。
【００１０】
上記第１の態様において、前記スイッチ素子は、前記ワード線電位が立ち下がるタイミングで前記駆動回路の入力端子にＨＩＧＨレベルの電位を供給するように制御されることが好ましい。これによって、ワード線電位の引き下げを高速に行うことができる。さらに、前記スイッチ素子は前記駆動回路の入力端子にＨＩＧＨレベルの電位を供給するようにパルス信号によって制御され、前記入力端子のＨＩＧＨレベルは前記制御回路によって維持されることが好ましい。これによって、効果的に入力電位レベルを制御することができる。さらに、前記制御回路は、ＨＩＧＨレベルの電位を供給する第１のトランジスタと、ＬＯＷレベルの電位を供給する第２のトランジスタと、を備え、前記第２のトランジスタの能力は前記第１のトランジスタの能力よりも大きいことが好ましい。これによって、入力電位の引き上げを高速に行うことができる。さらに、前記スイッチ素子はトランジスタであり、前記スイッチ素子の能力は前記第１のトランジスタの能力よりも大きいことが好ましい。
【００１１】
上記第１の態様において、前記スイッチ素子は前記アドレス信号とは独立のタイミング信号によって制御されることが好ましい。これによって、スイッチ素子の制御を効果的に行うことができる。さらに、前記スイッチ素子の制御信号は、前記行デコーダに入力されるタイミング制御信号から生成され、前記ワード線電位を引き下げるタイミングにおいて前記スイッチ素子に供給されることが好ましい。これによって、設定されたタイミングにおいてワード線電位を高速に引き下げることができる。
【００１２】
上記第１の態様において、前記制御回路は入力信号の電位レベルをより高い電位レベルに変換するレベル変換回路を備えることが好ましい。これによって、ワード線を効果的に駆動することができる。あるいは、前記制御回路はフリップ・フロップ回路を備え、前記フリップ・フロップ回路は、交差接続される第１のＰチャネル・トランジスタ及び第２のＰチャネル・トランジスタと、前記第１のＰチャネル・トランジスタのドレインに接続される第１のＮチャネル・トランジスタと、前記第２のＰチャネル・トランジスタのドレインに接続される第２のＮチャネル・トランジスタと、によって構成されることが好ましい。これによって、シンプルな回路構成によって制御回路を実装することができる。
【００１３】
本発明の他の態様は、入力されたアドレス信号に従って、選択されたワード線を駆動する行デコーダであって、前記ワード線に接続され、入力電位レベルに基づいて前記ワード線に駆動電位を供給する駆動回路と、前記入力されたアドレス信号に基づいて前記入力電位レベルを制御する制御回路と、前記駆動回路の入力端子に接続され、前記アドレス信号とは独立のタイミング信号に従って前記入力電位レベルを引き上げるように制御されるスイッチ素子と、を備えるものである。これによって、制御回路の設計の自由度を上げることができる。
【００１４】
本発明の他の態様は、半導体回路装置であって、複数のワード線とビット線を備え、ワード線とビット線によって選択されたセルにデータのリード／ライト処理がなされるメモリ・セル・アレイと、入力されたアドレス信号に従って、選択されたワード線を駆動する行デコーダと、を備え、前記行デコーダは、前記ワード線に接続され、入力電位レベルに基づいて前記ワード線に駆動電位を供給する駆動回路と、前記入力されたアドレス信号に基づいて、前記入力電位レベルをＬＯＷレベルもしくはＨＩＧＨレベルに維持可能な制御回路と、前記駆動回路の入力端子に接続され、前記入力電位レベルを引き上げるように制御されるスイッチ素子と、を備えるものである。これにより、入力電位レベルを高速に引き上げることができる。
【００１５】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。
【００１６】
図１は、本実施の形態におけるメモリ装置１００の概略構成を示すブロック図である。図１のメモリ装置１００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が例として示されている。図１において、１０１はタイミングジェネレータであって、メモリ装置１００の動作のために必要なタイミング信号を生成し、各回路に出力する。１０２は行アドレス・ラッチであって、タイミング生成回路からのタイミング信号ＩＲＳＡ０に従って、外部からの外部アドレス信号をラッチし、内部行アドレス信号を出力する。１０３は行アドレス・プリデコーダであって、タイミング生成回路からのタイミング信号ＩＲＳＡ１に従って、内部アドレス信号をプリデコード処理し、アドレス・プリデコード信号を出力する。尚、以下において、アドレス信号は、外部アドレス信号、内部行アドレス信号及びアドレス・プリデコード信号を含む概念である。
【００１７】
１０４はメモリ・セル・アレイであって、複数のバンク１０５から構成されている。図１においては、３つのバンクが示されているが、これより多い、もしくは少ないバンクを備えることができる。各バンク１０５は、複数のメモリ・セルと、選択されたメモリ・セルにデータの入出力を行うための複数のワード線１０６及びビット線を備えている。データのリード処理において、選択されたワード線に接続されたメモリ・セルのデータがセンス・アンプ１０７にラッチされ、センス・アンプ１０７から選択されたビット線に対応するデータが読み出される。あるいは、データのライト処理において、センス・アンプ１０７にラッチされたデータが外部からの入力データに書き換えられ、データがもとのメモリ・セルに書き戻される。
【００１８】
各バンク１０５は、複数のワード線のそれぞれに対応する複数の行デコーダ１０８を備えている。行デコーダ１０８は、アドレス・プリデコード信号に従って、ワード線１０６を駆動する。各バンク１０５は、さらにＰＸ信号生成回路１０８を備えている。ＰＸ信号生成回路１０９は、タイミング生成回路からのタイミング信号ＰＸＥに従って、ＰＸ信号を出力する。ＰＸ信号はＰＸ回路１０９が属するバンク１０５の各行デコーダ１０８に入力される。バンクごとにＰＸ生成回路を備えることによって、ＰＸ生成回路からの配線を短くすることができ、遅延を小さくすることができる。データのリード／ライト処理のために選択されているバンクのＰＸ生成回路のみが動作し、選択されていないバンクのＰＸ生成回路は動作しないことが好ましい。これによって、不要な電力消費を低減することができる。
【００１９】
メモリ装置１００の動作の概略を説明する。外部からアドレス信号が行アドレス・ラッチ１０２にラッチされると、アドレス信号は行アドレス・プリデコーダ１０３と行デコーダ１０８によってデコード処理される。アドレス信号によって指定されるワード線が行デコーダ１０８によって選択され、選択されたワード線電位が立ち上がる。選択されたワード線に接続されているメモリ・セルから、データの読み出し、もしくはデータの書き込みが実行される。データの読み出し／書き込み処理が終了すると、ＰＸ生成回路１０９からのＰＸ信号に従って、行デコーダ１０８は選択されているワード線電位を引き下げる。ワード線の選択状態は解除され、行デコーダ１０８はワード線電位をＬＯＷレベルに維持する。尚、全体動作のタイミングについては、後に、図５のタイミングチャートを参照して説明される。
【００２０】
図２は、本形態におけるタイミングジェネレータ１０１の回路構成を示す論理回路図である。タイミングジェネレータは、入力されたＲＡＳ（ロウ・アドレス・ストローブ）信号に基づいて、各タイミング信号、ＩＲＡＳ０、ＩＲＡＳ１、ＰＸＥを生成する。各信号のタイミングについては、図５を参照して後に説明される。ＲＡＳ信号は２つの直列接続されたインバータ２０１、２０２を介してＡＮＤゲート２０３の一つの入力端子に入力される。ＡＮＤゲート２０３のもう一方の入力端子には、５つの直列接続されたインバータ２０１、２０２、２０４、２０５、２０６を介してＲＡＳ信号が入力される。ＡＮＤゲート２０３からの出力は、タイミング信号ＩＲＡＳ０として出力される。ＩＲＡＳ０信号は、ＲＡＳがＨＩＧＨレベルとなることに応答して、ＨＩＧＨレベルのパルス信号として出力される。
【００２１】
タイミングジェネレータ１０１は、ＲＡＳ信号から、６つの直列接続されたインバータ２０１、２０２、２０７、２０８、２０９、２１０によって、タイミング信号ＩＲＡＳ１を生成する。ＩＲＡＳ１信号は、ＲＡＳ信号の変化の所定タイミング後に、同様の変化をする。あるいは、ＲＡＳ信号は、１つのインバータ２０１を介してＡＮＤゲート２１１の一つの入力端子に入力される。もう一方の入力端子には、４つの直列接続されたインバータ２０１、２１２、２１３、２１４を介してＲＡＳ信号が入力される。ＡＮＤゲート２１１からの出力は、タイミング信号ＰＸＥとして出力される。ＰＸＥ信号は、ＲＡＳ信号の立ち下がりに応答して、ＨＩＧＨレベルのパルス信号として出力される。尚、図２はタイミングジェネレータの回路構成の一例を示すものであって、他の回路によってタイミングジェネレータを構成することが可能である。
【００２２】
図３は、本形態における行アドレス・プリデコーダ１０３の回路構成を示す論理回路図である。図３は、２ビットの内部アドレス信号の処理を行う回路構成が例示されている。行アドレス・プリデコーダ１０３は、内部アドレス信号（Ｘ１、Ｘ２）から、アドレス・プリデコード信号（Ｘ１Ｎ２Ｎ、Ｘ１Ｔ２Ｎ、Ｘ１Ｎ２Ｔ、Ｘ１Ｔ２Ｔ）を生成する。アドレス・プリデコード信号の出力は、タイミング信号ＩＲＡＳ１によって制御される。
【００２３】
行アドレス・プリデコーダ１０３は、内部アドレス信号Ｘ１が入力される第１の入力インバータ３０１と、内部アドレス信号Ｘ２が入力される第２の入力インバータ３０２を備えている。行アドレス・プリデコーダ１０３は、さらに、第１、第２、第３及び第４のＮＡＮＤゲート３１１−３１４と、各ＮＡＮＤゲートの出力を入力とする第１、第２、第３及び第４の出力インバータ３２１−３２４を備えている。第１、第２、第３及び第４の出力インバータ３２１−３２４のそれぞれが、アドレス・プリデコード信号（Ｘ１Ｎ２Ｎ、Ｘ１Ｔ２Ｎ、Ｘ１Ｎ２Ｔ、Ｘ１Ｔ２Ｔ）のそれぞれを出力する。
【００２４】
内部アドレス信号Ｘ１は第２、第４のＮＡＮＤゲート３１２、３１４に入力され、内部アドレス信号Ｘ１の第１のインバータ３０１を介した信号は第１、第３のＮＡＮＤゲート３１１、３１３に入力される。内部アドレス信号Ｘ２は第３、第４のＮＡＮＤゲート３１３、３１４に入力され、内部アドレス信号Ｘ２の第２のインバータ３０２を介した信号は、第１、第２のＮＡＮＤゲート３１１、３１２に入力される。タイミング信号ＩＲＡＳ１は、全てのＮＡＮＤゲート３１１−３１４に入力される。ＩＲＡＳ１信号に従って、各ＮＡＮＤゲートは信号を出力する。各ＮＡＮＤゲートの出力は、対応するインバータを介して、アドレス・プリデコード信号として出力される。尚、図３は行アドレス・プリデコーダ１０３の回路構成の一例を示すものであって、他の回路によって行アドレス・プリデコーダ１０３を構成することが可能である。
【００２５】
図４は、ＰＸ生成回路１０９及び行デコーダ１０８の回路構成を示す回路図である。ＰＸ生成回路１０９は、タイミングジェネレータ１０１からのタイミング信号ＰＸＥに従ったタイミングにおいて、パルス信号ＰＸを行デコーダ１０８に出力する。行デコーダ１０８は、行アドレス・プリデコーダ１０３からの行アドレス・プリデコード信号に従ってワード線を選択して立ち上げる。行デコーダ１０８は、ＰＸ信号に基づいて選択されたワード線の立ち下げを行う。
【００２６】
ＰＸ生成回路１０９は、レベル・シフト回路４０１を備えている。レベル・シフト回路４０１は入力インバータ４０２を備え、入力インバータ４０２には外部からＰＸＥ信号が入力される。さらに、レベル・シフト回路４０１は交差接続される２つのＰチャネル・トランジスタ４０３、４０４と、各Ｐチャネル・トランジスタのドレインに接続されるＮチャネル・トランジスタ４０５、４０６から構成されるフリップ・フロップ回路を備えている。各Ｐチャネル・トランジスタ４０３、４０４のソースは電源に接続されてＶＢＯＯＴ電位が供給される。ＶＢＯＯＴ電位はメモリ・セル・アレイの駆動電位であって、周囲の電源電位よりも高くなっている。例えば、周囲の電源電位ＶＤＤが１．２Ｖである場合に、ＶＢＯＯＴは２．５Ｖ程度に設定することができる。
【００２７】
各Ｐチャネル・トランジスタ４０３、４０４のドレインは、もう一方のＰチャネル・トランジスタのゲートに接続される。Ｐチャネル・トランジスタ４０３に接続されているＮチャネル・トランジスタ４０５のゲートには、インバータ４０２の出力が接続されている。Ｐチャネル・トランジスタ４０４に接続されているＮチャネル・トランジスタ４０６のゲートには、外部からのタイミング信号ＰＸＥが入力される。各Ｎチャネル・トランジスタ４０５、４０６のソースは低電位線であるグランドに接続され、ドレインはＰチャネル・トランジスタ４０３、４０４のドレインに接続されている。Ｐチャネル・トランジスタ４０４とＮチャネル・トランジスタ４０６の接続ノードからＰＸ信号が出力される。
【００２８】
ＰＸ生成回路１０９の動作について説明する。ＰＸ生成回路１０９にタイミング信号ＰＸＥが入力されると、Ｎチャネル・トランジスタ４０６がＯＮ状態となり、Ｎチャネル・トランジスタ４０５がＯＦＦ状態となる。これによって、Ｐチャネル・トランジスタ４０４とＮチャネル・トランジスタ４０６との間のノード電位が下がり、Ｐチャネル・トランジスタ４０３がＯＮ状態となる。Ｐチャネル・トランジスタ４０３とＮチャネル・トランジスタ４０５の間のノード電位が上がり、Ｐチャネル・トランジスタ４０４がＯＦＦ状態となる。これによって、ＨＩＧＨレベルのＰＸ信号が出力される。
【００２９】
次に、行デコーダ１０８の回路構成について説明する。行デコーダ１０８は、ＡＮＤゲート４５１、レベル・シフト回路４６０、ワード線に駆動電位を供給するＣＭＯＳインバータ・ワード線駆動回路４７０、及び引き上げトランジスタ４８０を備えている。ＣＭＯＳインバータ・ワード線駆動回路４７０は、レベル・シフト回路４６０からの信号によって制御される。図４における引き上げトランジスタ４８０は、Ｐチャネル・トランジスタである。ＤＲＡＭにおいて、メモリ・セルへのリード／ライト処理のためには、ワード線の電位を周辺電位よりも高い電位に上げる必要がある。レベル・シフト回路４６０は、ワード線を駆動するために、信号電位をＶＢＯＯＴ電位に昇圧する。
【００３０】
ＡＮＤゲート４５１には外部からアドレス・プリデコード信号が入力される。ＡＮＤゲート４５１の出力は、さらに、レベル・シフト回路４６０に入力される。レベル・シフト回路４６０は、交差接続される２つのＰチャネル・トランジスタ４６１、４６２と、各Ｐチャネル・トランジスタ４６１、４６２のドレインに接続されるＮチャネル・トランジスタ４６３、４６４から構成されるフリップ・フロップ回路を備えている。Ｐチャネル・トランジスタのドレインとＮチャネル・トランジスタのドレインが接続されている。さらに、ＡＮＤゲート４５１の出力が入力されるインバータ４６５を備えている。
【００３１】
各Ｐチャネル・トランジスタ４６１、４６２のソースは昇圧電源に接続されＶＢＯＯＴ電位が供給され、ＯＮ状態になることによって、ＨＩＧＨレベル電位を供給することができる。各Ｐチャネル・トランジスタ４６１、４６２のドレインは、もう一方のＰチャネル・トランジスタ４６２、４６１のゲートに接続される。Ｐチャネル・トランジスタ４６１に接続されているＮチャネル・トランジスタ４６３のゲートには、インバータ４６５の出力が接続され、ＡＮＤゲート４５１の出力信号とは逆の信号が入力される。Ｐチャネル・トランジスタ４６２に接続されているＮチャネル・トランジスタ４６４のゲートには、ＡＮＤゲート４５１の出力が接続されている。各Ｎチャネル・トランジスタ４６３、４６４のソースはグランドに接続され、ＯＮ状態になることによって、ＬＯＷレベル電位を供給することができる。
【００３２】
Ｐチャネル・トランジスタ４６２とＮチャネル・トランジスタ４６４の間のノードＮ２と、ＣＭＯＳインバータ・ワード線駆動回路４７０とが接続され、レベル・シフト回路４６０からの出力信号が伝送される。ＣＭＯＳインバータ・ワード線駆動回路４７０は、Ｐチャネル・トランジスタ４７１とＮチャネル・トランジスタ４７２とを備えている。Ｐチャネル・トランジスタ４７１のソースは昇圧電源に接続されＶＢＯＯＴ電位が供給され、ＯＮ状態となることによってＨＩＧＨレベル電位を供給することができる。Ｐチャネル・トランジスタ４７１のドレインとＮチャネル・トランジスタ４７２のドレインが接続される。Ｎチャネル・トランジスタ４７２のソースはグランドに接続されており、ＯＮ状態となることによってＬＯＷレベル電位を供給することができる。
【００３３】
Ｐチャネル・トランジスタ４７１のゲートとＮチャネル・トランジスタ４７２のゲートは共通接続され、レベル・シフト回路４６０と接続されている。Ｐチャネル・トランジスタ４７１のドレインとＮチャネル・トランジスタ４７２のドレイン間のノードがワード線に接続されている。引き上げトランジスタ４８０のソースは電源に接続されＶＢＯＯＴ電位が供給される。ドレインはＣＭＯＳインバータ・ワード線駆動回路４７０の入力に接続される。つまり、引き上げトランジスタ４８０のドレインはＰチャネル・トランジスタ４７１のゲートとＮチャネル・トランジスタ４７２のゲートに接続されている。トランジスタ４８０のゲートには、ＰＸ生成回路１０９からのＰＸ信号が入力される。
【００３４】
データのリード／ライト処理のために、選択されたワード線の電位を立ち上げる動作について説明する。アドレス・プリデコード信号が全てＨＩＧＨであると、ＡＮＤ回路４５１がＨＩＧＨ信号を出力する。Ｎチャネル・トランジスタ４６４がＯＮ状態となり、Ｎチャネル・トランジスタ４６３がＯＦＦ状態となる。これによってノードＮ２の電位が下がり、ＬＯＷレベル電位が供給されたＰチャネル・トランジスタ４６１がＯＮ状態となる。続いて、ノードＮ１の電位が上昇し、ＨＩＧＨレベル電位が供給されたＰチャネル・トランジスタ４６１がＯＦＦ状態となる。レベル変換回路４６０からＣＭＯＳインバータ・ワード線駆動回路４７０への入力信号がＬＯＷレベルとなって維持される。これに応答して、駆動回路４７０のＰチャネル・トランジスタ４７１がＯＮ状態となり、Ｎチャネル・トランジスタ４７２がＯＦＦ状態となる。ワード線の電位はＶＢＯＯＴ電位に立ち上がる。
【００３５】
次に、選択されたワード線の電位を引き下げる動作について説明する。ワード線へのアクセスが終了すると、ワンショット・パルス信号ＰＸがトランジスタ４８０のゲートに入力される。ＰＸ信号はアドレス信号とは独立したタイミング信号から生成されている。ＰＸ信号はＬＯＷレベルであり、トランジスタ４８０がＯＮ状態となり、ＨＩＧＨレベル電位が供給される。ＣＭＯＳインバータ・ワード線駆動回路４７０への入力電位が実質的にＶＢＯＯＴとなり、ワード線の電位が引き下げられる。つまり、ノードＮ２の電位がＶＢＯＯＴに引き上げられることによって、Ｐチャネル・トランジスタ４７１がＯＦＦ状態となり、Ｎチャネル・トランジスタ４７２がＯＮ状態となる。Ｎチャネル・トランジスタ４７２がワード線にＬＯＷレベル電位を供給し、ワード線の電位はＬＯＷレベルに降下する。
【００３６】
アクセス終了後、アドレス信号による選択が解除され、ＡＮＤゲート４５１の出力はＬＯＷレベルとなる。これに応答して、Ｎチャネル・トランジスタ４６３がＯＮ状態となり、Ｎチャネル・トランジスタ４６４がＯＦＦ状態となる。ノードＮ１の電位が下がることによって、Ｐチャネル・トランジスタ４６２がＯＮ状態となる。これによって、トランジスタ４８０による駆動終了後も、ノードＮ２の電位はＶＢＯＯＴに維持される。尚、選択されなかった行デコーダ１０８においては、Ｎチャネル・トランジスタ４６３がＯＮ状態に、Ｎチャネル・トランジスタ４６４がＯＦＦ状態に保持され、ワード線はグランド電位を維持する。
【００３７】
Ｎチャネル・トランジスタ４６４の能力は、Ｐチャネル・トランジスタ４６２の能力よりも大きいことが好ましい。トランジスタの能力は電流の伝送能力と関連し、典型的には、チャネル抵抗が小さいトランジスタを選択することで、能力の大きいトランジスタを得ることができる。ノードＮ２の引き下げ処理において、Ｎチャネル・トランジスタ４６４がＯＮ状態に変化するタイミングにおいて、Ｐチャネル・トランジスタ４６２はＯＮ状態である。従って、このタイミングにおけるノードＮ２の電位低下は、２つのトランジスタの能力に従って変化する。Ｎチャネル・トランジスタ４６４の能力は、Ｐチャネル・トランジスタ４６２の能力よりも大きいことによって、ノードＮ２の電位の引き下げ、つまりワード線電位の引き上げを高速に行うことができる。同様に、Ｎチャネル・トランジスタ４６３の能力は、Ｐチャネル・トランジスタ４６１の能力よりも大きいことが好ましい。
【００３８】
トランジスタ４８０の能力は、高速にノードＮ２の電位を引き上げる、つまり高速にワード線電位を引き下げることができるように選択される。特に、Ｐチャネル・トランジスタ４６２の能力よりも大きいことが好ましい。本形態の行デコーダ１０８は、ワード線電位の引き下げのためのトランジスタ４８０を備えているので、高速なワード線電位の立ち上げと立ち下げを両立することが可能となる。これによって、ＤＲＡＭのサイクル時間、アクセス時間を短縮することができる。
【００３９】
比較のために、トランジスタ４８０が省略された回路を想定する。この回路において、ワード線電位の引き上げは上記動作と同様である。ワード線電位の引き下げにおいて、Ｎチャネル・トランジスタ４６３がＯＮ状態となり、Ｎチャネル・トランジスタ４６４がＯＦＦ状態となる。ノードＮ１の電位が下がりＰチャネル・トランジスタ４６２がＯＮ状態となって、ワード線がグランド電位に駆動される。このトランジスタ４８０が省略された回路において、ワード電位の引き下げを高速化するためには、Ｐチャネル・トランジスタ４６２の能力を大きくし、ノードＮ２の電位引き上げを高速に行う必要がる。しかし、Ｐチャネル・トランジスタ４６２の能力を大きくすると、Ｎチャネル・トランジスタ４６４によるノードＮ２の電位引き下げが困難となり、ワード線電位の立ちあがりが低速化してしまう。
【００４０】
以上のように、上記想定回路は、ワード線電位の引き上げ、引き下げを同時に高速化することができない。一方、本形態の行デコータ１０８はワード線電位の引き下げのためのトランジスタ４８０を備えている。従って、レベル・シフト回路４６０のＰチャネル・トランジスタ４６２は、ワード線電位の引き上げを主に考慮して選択することができる。Ｐチャネル・トランジスタ４６２は、ノードＮ２の電位保持を行うことができれば十分であるので、能力の小さなトランジスタを実装することができる。このように、本形態の行デコーダによって、ワード線駆動の高速化を実現することができる。引き下げトランジスタ４８０は、ワード線電位の引き下げの観点から好ましいトランジスタを選択することができるので、設計の自由度が増す。
【００４１】
尚、レベル・シフト回路、ＰＸ生成回路及びトランジスタ４８０への電源電圧は、ＶＢＯＯＴと同一の電位に限定されず、回路設計において適切なものを選択することができる。スイッチ素子の一例として、本形態の引き上げトランジスタ４８０はＰチャネル・トランジスタで構成されているが、Ｎチャネル・トランジスタを使用することも可能である。本形態の行デコーダはアドレス・プリデコード信号に基づきデコード処理を実行するが、外部アドレス信号あるいは他の方法でデコードされたアドレス信号を使用することが可能である。
【００４２】
図５は本形態のメモリ装置１００の動作タイミングを示すタイミングチャートである。図５を参照して、メモリ装置１００の動作について説明する。まず、ワード線の選択動作について説明する。タイミング信号ＲＡＳが立ち上がると、タイミングジェネレータ１０１からのタイミング信号ＩＲＡＳ０が立ち上がる。ＩＲＡＳ０信号は所定タイミングにおいて立ち下がるパルス信号である。行アドレス・ラッチ１０２は、タイミング信号ＩＲＡＳ０の立ち上がりタイミングにおいて、入力されているアドレス信号をラッチし、内部アドレス信号を出力する。
【００４３】
ＩＲＡＳ０信号の立ち上がりタイミングより遅れて、タイミング信号ＩＲＡＳ１が立ち上がる。行アドレス・プリデコーダ１０３は、ＩＲＡＳ１信号の立ち上がりタイミングにおいて、内部行アドレス信号をデコードし、アドレス・プリデコード信号を出力する。行デコーダ１０８のレベル変換回路４６０は、アドレス・プリデコード信号に従ってＬＯＷレベル電位を供給し、駆動回路４７０によって選択されたワード線電位が引き上げられる。
【００４４】
次に、ワード線電位の立ち下げ動作について説明する。ＲＡＳ信号が立ち下がると、タイミングジェネレータ１０１からのＩＲＡＳ１信号が立ち下がる。ＩＲＡＳ１信号の立ち下がりに従って、行アドレス・デコーダ１０８はアドレス・プリデコード信号の出力を停止し、アドレス・プリデコード信号が立ち下がる。ＩＲＡＳ１信号の立ち下がりに従って、タイミングジェネレータ１０１はタイミング信号ＰＸＥを出力し、ＰＸＥ信号が立ち上がる。ＰＸＥ信号の立ち上がりに応答して、パルス信号ＰＸが立ち下がりトランジスタ４８０がＯＮ状態に設定され、ノードＮ２の電位がＶＢＯＯＴ電位に引き上げられる。これによって、ワード線電位がグランド電位に立ち下がる。
【００４５】
【発明の効果】
本発明によれば、高速なワード線駆動を実現することが可能となる。
【図面の簡単な説明】
【図１】本実施形態に係るメモリ装置の回路構成を示すブロック図である。
【図２】本実施形態に係るタイミングジェネレータの回路構成を示す回路図である。
【図３】本実施形態に係る行アドレス・プリデコーダの回路構成を示す回路図である。
【図４】本実施形態に係る行デコーダの回路構成を示す回路図である。
【図５】本実施形態に係るメモリ装置の動作タイミングを示すタイミングチャートである。
【符号の説明】
１００ メモリ装置、１０１ タイミングジェネレータ、１０２ 行アドレス・ラッチ、１０３ 行アドレス・プリデコーダ、１０４ メモリ・セル・アレイ、１０５ バンク、１０６ ワード線、１０７ センス・アンプ、１０８ 行デコーダ、１０９ ＰＸ信号生成回路、４０１ レベル・シフト回路、４０２ 入力インバータ、４０３、４０４ Ｐチャネル・トランジスタと、４０５、４０６ Ｎチャネル・トランジスタ、４５１ ＡＮＤゲート、４６０ レベル・シフト回路、４６１、４６２ Ｐチャネル・トランジスタ、４６３、４６４ Ｎチャネル・トランジスタ、４６５ インバータ、４７０ ＣＭＯＳインバータ・ワード線駆動回路、４８０ Ｐチャネル・トランジスタ
【発明の属する技術分野】
本発明は、行デコーダ及びメモリ装置を備える半導体回路装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体メモリ装置において、容量の増加、動作の高速化、あるいは低消費電力化の要求は益々大きくなってきている。このため、メモリ装置の微細化が進み、あるいは、電源電圧は低下する傾向にある。メモリ装置においては、メモリ・セルへのデータの書き込み、あるいはメモリ・セルからのデータの読み出し処理を行うために、駆動回路によってワード線が駆動される。
【０００３】
駆動回路によるワード線の駆動は、高速な処理動作が要求される。メモリ装置の回路構造の微細化にともない、配線抵抗や配線容量が増加し、ワード線の高速駆動の阻害要因となっている。あるいは、例えば、ＤＲＡＭにおいて、メモリ・セルへのリード／ライト処理のためには、ワード線の電位を周辺電位よりも高い電位に上げる必要がある。そのため、ワード線の駆動回路は、レベル変換回路を備えている。周辺電位は低下する方向にあるが、ワード線駆動電位と周辺電位との差は、セル・トランジスタの保持能力を維持するため、あまり小さくすることができない。レベル変換回路による電位レベルの変換速度は、入力電位と出力電位の比で決定されるため、周辺電位が低下するにつれて、レベル変換回路での変換速度の低下がますます大きな問題となってくる。
【０００４】
このように、メモリ装置の微細化に伴うワード線の抵抗及び浮遊容量によるワード線電位の遷移遅延が、ＤＲＡＭの高速動作を阻害する大きな原因となってきているとの観点から、ワード線ドライバの出力端と、それとは異なる位置において、ワード線にプルダウン用トランジスタを接続する技術が提案されている（例えば、特許文献１を参照）。このＤＲＡＭはメモリ・セル・アレイと、このメモリ・セル・アレイのワード線ＷＬとビット線ＢＬの選択を行うロウデコーダ及びカラムデコーダを備える。さらに、メモリ・セル・アレイの読み出しデータをセンスし、書き込みデータをラッチするセンス・アンプと、選択されたワード線を駆動するための、ワード線の一方の端部に配置されたワード線ドライバとを備える。
【０００５】
また、ワード線ドライバの出力端と、ワード線ドライバとは反対側のワード線端部とに、ワード線が非選択状態とされたときに活性化されてワード線の電荷を放電するためのプルダウン回路を配置される。プルダウン回路は、グランドに接続されたトランジスタが使用される。プルダウン用トランジスタにはドライブ段と反対の制御信号が入力され、ワード線が非選択状態とされると、プルダウン用トランジスタがＯＮ状態となって、ワード線がグランド電位に立ち下がる。複数のプルダウン用トランジスタを接続することによって、配線抵抗と浮遊容量が大きいワード線の電位を高速に引き下げることができる。
【０００６】
しかし、上記従来の構成は、ワード線立ち下げ時における貫通電流が問題となりうる。具体的には、ワード線電位の立ち下げにおいて、プルダウン用トランジスタと、駆動回路であるＣＭＯＳを構成するトランジスタがＯＮ状態になると、貫通電流が、駆動回路のトランジスタからプルダウン用トランジスタへと流れうる。あるいは、上記従来技術はワード線の立ち下げ処理を高速に行うための構成を開示するが、ワード線電位の立ち上げを高速に処理する構成について開示していない。
【０００７】
【特許文献１】
特開２０００−２６８５６３号公報
【０００８】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、本発明の一つの目的は、高速にワード線を駆動することができるメモリ機構を提供することである。
【０００９】
【課題を解決するための手段】
本発明の第１の態様は、入力されたアドレス信号に従って、選択されたワード線を駆動する行デコーダであって、前記ワード線に接続され、入力電位レベルに基づいて前記ワード線に駆動電位を供給する駆動回路と、前記入力されたアドレス信号に基づいて、前記入力電位レベルをＬＯＷレベルもしくはＨＩＧＨレベルに維持可能な制御回路と、前記駆動回路の入力端子に接続され、前記入力電位レベルを引き上げるように制御されるスイッチ素子と、を備えるものである。この構成を有することによって、駆動回路への入力電位レベルの引き上げを高速に行うことができる。
【００１０】
上記第１の態様において、前記スイッチ素子は、前記ワード線電位が立ち下がるタイミングで前記駆動回路の入力端子にＨＩＧＨレベルの電位を供給するように制御されることが好ましい。これによって、ワード線電位の引き下げを高速に行うことができる。さらに、前記スイッチ素子は前記駆動回路の入力端子にＨＩＧＨレベルの電位を供給するようにパルス信号によって制御され、前記入力端子のＨＩＧＨレベルは前記制御回路によって維持されることが好ましい。これによって、効果的に入力電位レベルを制御することができる。さらに、前記制御回路は、ＨＩＧＨレベルの電位を供給する第１のトランジスタと、ＬＯＷレベルの電位を供給する第２のトランジスタと、を備え、前記第２のトランジスタの能力は前記第１のトランジスタの能力よりも大きいことが好ましい。これによって、入力電位の引き上げを高速に行うことができる。さらに、前記スイッチ素子はトランジスタであり、前記スイッチ素子の能力は前記第１のトランジスタの能力よりも大きいことが好ましい。
【００１１】
上記第１の態様において、前記スイッチ素子は前記アドレス信号とは独立のタイミング信号によって制御されることが好ましい。これによって、スイッチ素子の制御を効果的に行うことができる。さらに、前記スイッチ素子の制御信号は、前記行デコーダに入力されるタイミング制御信号から生成され、前記ワード線電位を引き下げるタイミングにおいて前記スイッチ素子に供給されることが好ましい。これによって、設定されたタイミングにおいてワード線電位を高速に引き下げることができる。
【００１２】
上記第１の態様において、前記制御回路は入力信号の電位レベルをより高い電位レベルに変換するレベル変換回路を備えることが好ましい。これによって、ワード線を効果的に駆動することができる。あるいは、前記制御回路はフリップ・フロップ回路を備え、前記フリップ・フロップ回路は、交差接続される第１のＰチャネル・トランジスタ及び第２のＰチャネル・トランジスタと、前記第１のＰチャネル・トランジスタのドレインに接続される第１のＮチャネル・トランジスタと、前記第２のＰチャネル・トランジスタのドレインに接続される第２のＮチャネル・トランジスタと、によって構成されることが好ましい。これによって、シンプルな回路構成によって制御回路を実装することができる。
【００１３】
本発明の他の態様は、入力されたアドレス信号に従って、選択されたワード線を駆動する行デコーダであって、前記ワード線に接続され、入力電位レベルに基づいて前記ワード線に駆動電位を供給する駆動回路と、前記入力されたアドレス信号に基づいて前記入力電位レベルを制御する制御回路と、前記駆動回路の入力端子に接続され、前記アドレス信号とは独立のタイミング信号に従って前記入力電位レベルを引き上げるように制御されるスイッチ素子と、を備えるものである。これによって、制御回路の設計の自由度を上げることができる。
【００１４】
本発明の他の態様は、半導体回路装置であって、複数のワード線とビット線を備え、ワード線とビット線によって選択されたセルにデータのリード／ライト処理がなされるメモリ・セル・アレイと、入力されたアドレス信号に従って、選択されたワード線を駆動する行デコーダと、を備え、前記行デコーダは、前記ワード線に接続され、入力電位レベルに基づいて前記ワード線に駆動電位を供給する駆動回路と、前記入力されたアドレス信号に基づいて、前記入力電位レベルをＬＯＷレベルもしくはＨＩＧＨレベルに維持可能な制御回路と、前記駆動回路の入力端子に接続され、前記入力電位レベルを引き上げるように制御されるスイッチ素子と、を備えるものである。これにより、入力電位レベルを高速に引き上げることができる。
【００１５】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。
【００１６】
図１は、本実施の形態におけるメモリ装置１００の概略構成を示すブロック図である。図１のメモリ装置１００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が例として示されている。図１において、１０１はタイミングジェネレータであって、メモリ装置１００の動作のために必要なタイミング信号を生成し、各回路に出力する。１０２は行アドレス・ラッチであって、タイミング生成回路からのタイミング信号ＩＲＳＡ０に従って、外部からの外部アドレス信号をラッチし、内部行アドレス信号を出力する。１０３は行アドレス・プリデコーダであって、タイミング生成回路からのタイミング信号ＩＲＳＡ１に従って、内部アドレス信号をプリデコード処理し、アドレス・プリデコード信号を出力する。尚、以下において、アドレス信号は、外部アドレス信号、内部行アドレス信号及びアドレス・プリデコード信号を含む概念である。
【００１７】
１０４はメモリ・セル・アレイであって、複数のバンク１０５から構成されている。図１においては、３つのバンクが示されているが、これより多い、もしくは少ないバンクを備えることができる。各バンク１０５は、複数のメモリ・セルと、選択されたメモリ・セルにデータの入出力を行うための複数のワード線１０６及びビット線を備えている。データのリード処理において、選択されたワード線に接続されたメモリ・セルのデータがセンス・アンプ１０７にラッチされ、センス・アンプ１０７から選択されたビット線に対応するデータが読み出される。あるいは、データのライト処理において、センス・アンプ１０７にラッチされたデータが外部からの入力データに書き換えられ、データがもとのメモリ・セルに書き戻される。
【００１８】
各バンク１０５は、複数のワード線のそれぞれに対応する複数の行デコーダ１０８を備えている。行デコーダ１０８は、アドレス・プリデコード信号に従って、ワード線１０６を駆動する。各バンク１０５は、さらにＰＸ信号生成回路１０８を備えている。ＰＸ信号生成回路１０９は、タイミング生成回路からのタイミング信号ＰＸＥに従って、ＰＸ信号を出力する。ＰＸ信号はＰＸ回路１０９が属するバンク１０５の各行デコーダ１０８に入力される。バンクごとにＰＸ生成回路を備えることによって、ＰＸ生成回路からの配線を短くすることができ、遅延を小さくすることができる。データのリード／ライト処理のために選択されているバンクのＰＸ生成回路のみが動作し、選択されていないバンクのＰＸ生成回路は動作しないことが好ましい。これによって、不要な電力消費を低減することができる。
【００１９】
メモリ装置１００の動作の概略を説明する。外部からアドレス信号が行アドレス・ラッチ１０２にラッチされると、アドレス信号は行アドレス・プリデコーダ１０３と行デコーダ１０８によってデコード処理される。アドレス信号によって指定されるワード線が行デコーダ１０８によって選択され、選択されたワード線電位が立ち上がる。選択されたワード線に接続されているメモリ・セルから、データの読み出し、もしくはデータの書き込みが実行される。データの読み出し／書き込み処理が終了すると、ＰＸ生成回路１０９からのＰＸ信号に従って、行デコーダ１０８は選択されているワード線電位を引き下げる。ワード線の選択状態は解除され、行デコーダ１０８はワード線電位をＬＯＷレベルに維持する。尚、全体動作のタイミングについては、後に、図５のタイミングチャートを参照して説明される。
【００２０】
図２は、本形態におけるタイミングジェネレータ１０１の回路構成を示す論理回路図である。タイミングジェネレータは、入力されたＲＡＳ（ロウ・アドレス・ストローブ）信号に基づいて、各タイミング信号、ＩＲＡＳ０、ＩＲＡＳ１、ＰＸＥを生成する。各信号のタイミングについては、図５を参照して後に説明される。ＲＡＳ信号は２つの直列接続されたインバータ２０１、２０２を介してＡＮＤゲート２０３の一つの入力端子に入力される。ＡＮＤゲート２０３のもう一方の入力端子には、５つの直列接続されたインバータ２０１、２０２、２０４、２０５、２０６を介してＲＡＳ信号が入力される。ＡＮＤゲート２０３からの出力は、タイミング信号ＩＲＡＳ０として出力される。ＩＲＡＳ０信号は、ＲＡＳがＨＩＧＨレベルとなることに応答して、ＨＩＧＨレベルのパルス信号として出力される。
【００２１】
タイミングジェネレータ１０１は、ＲＡＳ信号から、６つの直列接続されたインバータ２０１、２０２、２０７、２０８、２０９、２１０によって、タイミング信号ＩＲＡＳ１を生成する。ＩＲＡＳ１信号は、ＲＡＳ信号の変化の所定タイミング後に、同様の変化をする。あるいは、ＲＡＳ信号は、１つのインバータ２０１を介してＡＮＤゲート２１１の一つの入力端子に入力される。もう一方の入力端子には、４つの直列接続されたインバータ２０１、２１２、２１３、２１４を介してＲＡＳ信号が入力される。ＡＮＤゲート２１１からの出力は、タイミング信号ＰＸＥとして出力される。ＰＸＥ信号は、ＲＡＳ信号の立ち下がりに応答して、ＨＩＧＨレベルのパルス信号として出力される。尚、図２はタイミングジェネレータの回路構成の一例を示すものであって、他の回路によってタイミングジェネレータを構成することが可能である。
【００２２】
図３は、本形態における行アドレス・プリデコーダ１０３の回路構成を示す論理回路図である。図３は、２ビットの内部アドレス信号の処理を行う回路構成が例示されている。行アドレス・プリデコーダ１０３は、内部アドレス信号（Ｘ１、Ｘ２）から、アドレス・プリデコード信号（Ｘ１Ｎ２Ｎ、Ｘ１Ｔ２Ｎ、Ｘ１Ｎ２Ｔ、Ｘ１Ｔ２Ｔ）を生成する。アドレス・プリデコード信号の出力は、タイミング信号ＩＲＡＳ１によって制御される。
【００２３】
行アドレス・プリデコーダ１０３は、内部アドレス信号Ｘ１が入力される第１の入力インバータ３０１と、内部アドレス信号Ｘ２が入力される第２の入力インバータ３０２を備えている。行アドレス・プリデコーダ１０３は、さらに、第１、第２、第３及び第４のＮＡＮＤゲート３１１−３１４と、各ＮＡＮＤゲートの出力を入力とする第１、第２、第３及び第４の出力インバータ３２１−３２４を備えている。第１、第２、第３及び第４の出力インバータ３２１−３２４のそれぞれが、アドレス・プリデコード信号（Ｘ１Ｎ２Ｎ、Ｘ１Ｔ２Ｎ、Ｘ１Ｎ２Ｔ、Ｘ１Ｔ２Ｔ）のそれぞれを出力する。
【００２４】
内部アドレス信号Ｘ１は第２、第４のＮＡＮＤゲート３１２、３１４に入力され、内部アドレス信号Ｘ１の第１のインバータ３０１を介した信号は第１、第３のＮＡＮＤゲート３１１、３１３に入力される。内部アドレス信号Ｘ２は第３、第４のＮＡＮＤゲート３１３、３１４に入力され、内部アドレス信号Ｘ２の第２のインバータ３０２を介した信号は、第１、第２のＮＡＮＤゲート３１１、３１２に入力される。タイミング信号ＩＲＡＳ１は、全てのＮＡＮＤゲート３１１−３１４に入力される。ＩＲＡＳ１信号に従って、各ＮＡＮＤゲートは信号を出力する。各ＮＡＮＤゲートの出力は、対応するインバータを介して、アドレス・プリデコード信号として出力される。尚、図３は行アドレス・プリデコーダ１０３の回路構成の一例を示すものであって、他の回路によって行アドレス・プリデコーダ１０３を構成することが可能である。
【００２５】
図４は、ＰＸ生成回路１０９及び行デコーダ１０８の回路構成を示す回路図である。ＰＸ生成回路１０９は、タイミングジェネレータ１０１からのタイミング信号ＰＸＥに従ったタイミングにおいて、パルス信号ＰＸを行デコーダ１０８に出力する。行デコーダ１０８は、行アドレス・プリデコーダ１０３からの行アドレス・プリデコード信号に従ってワード線を選択して立ち上げる。行デコーダ１０８は、ＰＸ信号に基づいて選択されたワード線の立ち下げを行う。
【００２６】
ＰＸ生成回路１０９は、レベル・シフト回路４０１を備えている。レベル・シフト回路４０１は入力インバータ４０２を備え、入力インバータ４０２には外部からＰＸＥ信号が入力される。さらに、レベル・シフト回路４０１は交差接続される２つのＰチャネル・トランジスタ４０３、４０４と、各Ｐチャネル・トランジスタのドレインに接続されるＮチャネル・トランジスタ４０５、４０６から構成されるフリップ・フロップ回路を備えている。各Ｐチャネル・トランジスタ４０３、４０４のソースは電源に接続されてＶＢＯＯＴ電位が供給される。ＶＢＯＯＴ電位はメモリ・セル・アレイの駆動電位であって、周囲の電源電位よりも高くなっている。例えば、周囲の電源電位ＶＤＤが１．２Ｖである場合に、ＶＢＯＯＴは２．５Ｖ程度に設定することができる。
【００２７】
各Ｐチャネル・トランジスタ４０３、４０４のドレインは、もう一方のＰチャネル・トランジスタのゲートに接続される。Ｐチャネル・トランジスタ４０３に接続されているＮチャネル・トランジスタ４０５のゲートには、インバータ４０２の出力が接続されている。Ｐチャネル・トランジスタ４０４に接続されているＮチャネル・トランジスタ４０６のゲートには、外部からのタイミング信号ＰＸＥが入力される。各Ｎチャネル・トランジスタ４０５、４０６のソースは低電位線であるグランドに接続され、ドレインはＰチャネル・トランジスタ４０３、４０４のドレインに接続されている。Ｐチャネル・トランジスタ４０４とＮチャネル・トランジスタ４０６の接続ノードからＰＸ信号が出力される。
【００２８】
ＰＸ生成回路１０９の動作について説明する。ＰＸ生成回路１０９にタイミング信号ＰＸＥが入力されると、Ｎチャネル・トランジスタ４０６がＯＮ状態となり、Ｎチャネル・トランジスタ４０５がＯＦＦ状態となる。これによって、Ｐチャネル・トランジスタ４０４とＮチャネル・トランジスタ４０６との間のノード電位が下がり、Ｐチャネル・トランジスタ４０３がＯＮ状態となる。Ｐチャネル・トランジスタ４０３とＮチャネル・トランジスタ４０５の間のノード電位が上がり、Ｐチャネル・トランジスタ４０４がＯＦＦ状態となる。これによって、ＨＩＧＨレベルのＰＸ信号が出力される。
【００２９】
次に、行デコーダ１０８の回路構成について説明する。行デコーダ１０８は、ＡＮＤゲート４５１、レベル・シフト回路４６０、ワード線に駆動電位を供給するＣＭＯＳインバータ・ワード線駆動回路４７０、及び引き上げトランジスタ４８０を備えている。ＣＭＯＳインバータ・ワード線駆動回路４７０は、レベル・シフト回路４６０からの信号によって制御される。図４における引き上げトランジスタ４８０は、Ｐチャネル・トランジスタである。ＤＲＡＭにおいて、メモリ・セルへのリード／ライト処理のためには、ワード線の電位を周辺電位よりも高い電位に上げる必要がある。レベル・シフト回路４６０は、ワード線を駆動するために、信号電位をＶＢＯＯＴ電位に昇圧する。
【００３０】
ＡＮＤゲート４５１には外部からアドレス・プリデコード信号が入力される。ＡＮＤゲート４５１の出力は、さらに、レベル・シフト回路４６０に入力される。レベル・シフト回路４６０は、交差接続される２つのＰチャネル・トランジスタ４６１、４６２と、各Ｐチャネル・トランジスタ４６１、４６２のドレインに接続されるＮチャネル・トランジスタ４６３、４６４から構成されるフリップ・フロップ回路を備えている。Ｐチャネル・トランジスタのドレインとＮチャネル・トランジスタのドレインが接続されている。さらに、ＡＮＤゲート４５１の出力が入力されるインバータ４６５を備えている。
【００３１】
各Ｐチャネル・トランジスタ４６１、４６２のソースは昇圧電源に接続されＶＢＯＯＴ電位が供給され、ＯＮ状態になることによって、ＨＩＧＨレベル電位を供給することができる。各Ｐチャネル・トランジスタ４６１、４６２のドレインは、もう一方のＰチャネル・トランジスタ４６２、４６１のゲートに接続される。Ｐチャネル・トランジスタ４６１に接続されているＮチャネル・トランジスタ４６３のゲートには、インバータ４６５の出力が接続され、ＡＮＤゲート４５１の出力信号とは逆の信号が入力される。Ｐチャネル・トランジスタ４６２に接続されているＮチャネル・トランジスタ４６４のゲートには、ＡＮＤゲート４５１の出力が接続されている。各Ｎチャネル・トランジスタ４６３、４６４のソースはグランドに接続され、ＯＮ状態になることによって、ＬＯＷレベル電位を供給することができる。
【００３２】
Ｐチャネル・トランジスタ４６２とＮチャネル・トランジスタ４６４の間のノードＮ２と、ＣＭＯＳインバータ・ワード線駆動回路４７０とが接続され、レベル・シフト回路４６０からの出力信号が伝送される。ＣＭＯＳインバータ・ワード線駆動回路４７０は、Ｐチャネル・トランジスタ４７１とＮチャネル・トランジスタ４７２とを備えている。Ｐチャネル・トランジスタ４７１のソースは昇圧電源に接続されＶＢＯＯＴ電位が供給され、ＯＮ状態となることによってＨＩＧＨレベル電位を供給することができる。Ｐチャネル・トランジスタ４７１のドレインとＮチャネル・トランジスタ４７２のドレインが接続される。Ｎチャネル・トランジスタ４７２のソースはグランドに接続されており、ＯＮ状態となることによってＬＯＷレベル電位を供給することができる。
【００３３】
Ｐチャネル・トランジスタ４７１のゲートとＮチャネル・トランジスタ４７２のゲートは共通接続され、レベル・シフト回路４６０と接続されている。Ｐチャネル・トランジスタ４７１のドレインとＮチャネル・トランジスタ４７２のドレイン間のノードがワード線に接続されている。引き上げトランジスタ４８０のソースは電源に接続されＶＢＯＯＴ電位が供給される。ドレインはＣＭＯＳインバータ・ワード線駆動回路４７０の入力に接続される。つまり、引き上げトランジスタ４８０のドレインはＰチャネル・トランジスタ４７１のゲートとＮチャネル・トランジスタ４７２のゲートに接続されている。トランジスタ４８０のゲートには、ＰＸ生成回路１０９からのＰＸ信号が入力される。
【００３４】
データのリード／ライト処理のために、選択されたワード線の電位を立ち上げる動作について説明する。アドレス・プリデコード信号が全てＨＩＧＨであると、ＡＮＤ回路４５１がＨＩＧＨ信号を出力する。Ｎチャネル・トランジスタ４６４がＯＮ状態となり、Ｎチャネル・トランジスタ４６３がＯＦＦ状態となる。これによってノードＮ２の電位が下がり、ＬＯＷレベル電位が供給されたＰチャネル・トランジスタ４６１がＯＮ状態となる。続いて、ノードＮ１の電位が上昇し、ＨＩＧＨレベル電位が供給されたＰチャネル・トランジスタ４６１がＯＦＦ状態となる。レベル変換回路４６０からＣＭＯＳインバータ・ワード線駆動回路４７０への入力信号がＬＯＷレベルとなって維持される。これに応答して、駆動回路４７０のＰチャネル・トランジスタ４７１がＯＮ状態となり、Ｎチャネル・トランジスタ４７２がＯＦＦ状態となる。ワード線の電位はＶＢＯＯＴ電位に立ち上がる。
【００３５】
次に、選択されたワード線の電位を引き下げる動作について説明する。ワード線へのアクセスが終了すると、ワンショット・パルス信号ＰＸがトランジスタ４８０のゲートに入力される。ＰＸ信号はアドレス信号とは独立したタイミング信号から生成されている。ＰＸ信号はＬＯＷレベルであり、トランジスタ４８０がＯＮ状態となり、ＨＩＧＨレベル電位が供給される。ＣＭＯＳインバータ・ワード線駆動回路４７０への入力電位が実質的にＶＢＯＯＴとなり、ワード線の電位が引き下げられる。つまり、ノードＮ２の電位がＶＢＯＯＴに引き上げられることによって、Ｐチャネル・トランジスタ４７１がＯＦＦ状態となり、Ｎチャネル・トランジスタ４７２がＯＮ状態となる。Ｎチャネル・トランジスタ４７２がワード線にＬＯＷレベル電位を供給し、ワード線の電位はＬＯＷレベルに降下する。
【００３６】
アクセス終了後、アドレス信号による選択が解除され、ＡＮＤゲート４５１の出力はＬＯＷレベルとなる。これに応答して、Ｎチャネル・トランジスタ４６３がＯＮ状態となり、Ｎチャネル・トランジスタ４６４がＯＦＦ状態となる。ノードＮ１の電位が下がることによって、Ｐチャネル・トランジスタ４６２がＯＮ状態となる。これによって、トランジスタ４８０による駆動終了後も、ノードＮ２の電位はＶＢＯＯＴに維持される。尚、選択されなかった行デコーダ１０８においては、Ｎチャネル・トランジスタ４６３がＯＮ状態に、Ｎチャネル・トランジスタ４６４がＯＦＦ状態に保持され、ワード線はグランド電位を維持する。
【００３７】
Ｎチャネル・トランジスタ４６４の能力は、Ｐチャネル・トランジスタ４６２の能力よりも大きいことが好ましい。トランジスタの能力は電流の伝送能力と関連し、典型的には、チャネル抵抗が小さいトランジスタを選択することで、能力の大きいトランジスタを得ることができる。ノードＮ２の引き下げ処理において、Ｎチャネル・トランジスタ４６４がＯＮ状態に変化するタイミングにおいて、Ｐチャネル・トランジスタ４６２はＯＮ状態である。従って、このタイミングにおけるノードＮ２の電位低下は、２つのトランジスタの能力に従って変化する。Ｎチャネル・トランジスタ４６４の能力は、Ｐチャネル・トランジスタ４６２の能力よりも大きいことによって、ノードＮ２の電位の引き下げ、つまりワード線電位の引き上げを高速に行うことができる。同様に、Ｎチャネル・トランジスタ４６３の能力は、Ｐチャネル・トランジスタ４６１の能力よりも大きいことが好ましい。
【００３８】
トランジスタ４８０の能力は、高速にノードＮ２の電位を引き上げる、つまり高速にワード線電位を引き下げることができるように選択される。特に、Ｐチャネル・トランジスタ４６２の能力よりも大きいことが好ましい。本形態の行デコーダ１０８は、ワード線電位の引き下げのためのトランジスタ４８０を備えているので、高速なワード線電位の立ち上げと立ち下げを両立することが可能となる。これによって、ＤＲＡＭのサイクル時間、アクセス時間を短縮することができる。
【００３９】
比較のために、トランジスタ４８０が省略された回路を想定する。この回路において、ワード線電位の引き上げは上記動作と同様である。ワード線電位の引き下げにおいて、Ｎチャネル・トランジスタ４６３がＯＮ状態となり、Ｎチャネル・トランジスタ４６４がＯＦＦ状態となる。ノードＮ１の電位が下がりＰチャネル・トランジスタ４６２がＯＮ状態となって、ワード線がグランド電位に駆動される。このトランジスタ４８０が省略された回路において、ワード電位の引き下げを高速化するためには、Ｐチャネル・トランジスタ４６２の能力を大きくし、ノードＮ２の電位引き上げを高速に行う必要がる。しかし、Ｐチャネル・トランジスタ４６２の能力を大きくすると、Ｎチャネル・トランジスタ４６４によるノードＮ２の電位引き下げが困難となり、ワード線電位の立ちあがりが低速化してしまう。
【００４０】
以上のように、上記想定回路は、ワード線電位の引き上げ、引き下げを同時に高速化することができない。一方、本形態の行デコータ１０８はワード線電位の引き下げのためのトランジスタ４８０を備えている。従って、レベル・シフト回路４６０のＰチャネル・トランジスタ４６２は、ワード線電位の引き上げを主に考慮して選択することができる。Ｐチャネル・トランジスタ４６２は、ノードＮ２の電位保持を行うことができれば十分であるので、能力の小さなトランジスタを実装することができる。このように、本形態の行デコーダによって、ワード線駆動の高速化を実現することができる。引き下げトランジスタ４８０は、ワード線電位の引き下げの観点から好ましいトランジスタを選択することができるので、設計の自由度が増す。
【００４１】
尚、レベル・シフト回路、ＰＸ生成回路及びトランジスタ４８０への電源電圧は、ＶＢＯＯＴと同一の電位に限定されず、回路設計において適切なものを選択することができる。スイッチ素子の一例として、本形態の引き上げトランジスタ４８０はＰチャネル・トランジスタで構成されているが、Ｎチャネル・トランジスタを使用することも可能である。本形態の行デコーダはアドレス・プリデコード信号に基づきデコード処理を実行するが、外部アドレス信号あるいは他の方法でデコードされたアドレス信号を使用することが可能である。
【００４２】
図５は本形態のメモリ装置１００の動作タイミングを示すタイミングチャートである。図５を参照して、メモリ装置１００の動作について説明する。まず、ワード線の選択動作について説明する。タイミング信号ＲＡＳが立ち上がると、タイミングジェネレータ１０１からのタイミング信号ＩＲＡＳ０が立ち上がる。ＩＲＡＳ０信号は所定タイミングにおいて立ち下がるパルス信号である。行アドレス・ラッチ１０２は、タイミング信号ＩＲＡＳ０の立ち上がりタイミングにおいて、入力されているアドレス信号をラッチし、内部アドレス信号を出力する。
【００４３】
ＩＲＡＳ０信号の立ち上がりタイミングより遅れて、タイミング信号ＩＲＡＳ１が立ち上がる。行アドレス・プリデコーダ１０３は、ＩＲＡＳ１信号の立ち上がりタイミングにおいて、内部行アドレス信号をデコードし、アドレス・プリデコード信号を出力する。行デコーダ１０８のレベル変換回路４６０は、アドレス・プリデコード信号に従ってＬＯＷレベル電位を供給し、駆動回路４７０によって選択されたワード線電位が引き上げられる。
【００４４】
次に、ワード線電位の立ち下げ動作について説明する。ＲＡＳ信号が立ち下がると、タイミングジェネレータ１０１からのＩＲＡＳ１信号が立ち下がる。ＩＲＡＳ１信号の立ち下がりに従って、行アドレス・デコーダ１０８はアドレス・プリデコード信号の出力を停止し、アドレス・プリデコード信号が立ち下がる。ＩＲＡＳ１信号の立ち下がりに従って、タイミングジェネレータ１０１はタイミング信号ＰＸＥを出力し、ＰＸＥ信号が立ち上がる。ＰＸＥ信号の立ち上がりに応答して、パルス信号ＰＸが立ち下がりトランジスタ４８０がＯＮ状態に設定され、ノードＮ２の電位がＶＢＯＯＴ電位に引き上げられる。これによって、ワード線電位がグランド電位に立ち下がる。
【００４５】
【発明の効果】
本発明によれば、高速なワード線駆動を実現することが可能となる。
【図面の簡単な説明】
【図１】本実施形態に係るメモリ装置の回路構成を示すブロック図である。
【図２】本実施形態に係るタイミングジェネレータの回路構成を示す回路図である。
【図３】本実施形態に係る行アドレス・プリデコーダの回路構成を示す回路図である。
【図４】本実施形態に係る行デコーダの回路構成を示す回路図である。
【図５】本実施形態に係るメモリ装置の動作タイミングを示すタイミングチャートである。
【符号の説明】
１００ メモリ装置、１０１ タイミングジェネレータ、１０２ 行アドレス・ラッチ、１０３ 行アドレス・プリデコーダ、１０４ メモリ・セル・アレイ、１０５ バンク、１０６ ワード線、１０７ センス・アンプ、１０８ 行デコーダ、１０９ ＰＸ信号生成回路、４０１ レベル・シフト回路、４０２ 入力インバータ、４０３、４０４ Ｐチャネル・トランジスタと、４０５、４０６ Ｎチャネル・トランジスタ、４５１ ＡＮＤゲート、４６０ レベル・シフト回路、４６１、４６２ Ｐチャネル・トランジスタ、４６３、４６４ Ｎチャネル・トランジスタ、４６５ インバータ、４７０ ＣＭＯＳインバータ・ワード線駆動回路、４８０ Ｐチャネル・トランジスタ
Claims (11)
- 入力されたアドレス信号に従って、選択されたワード線を駆動する行デコーダであって、
前記ワード線に接続され、入力電位レベルに基づいて前記ワード線に駆動電位を供給する駆動回路と、
前記入力されたアドレス信号に基づいて、前記入力電位レベルをＬＯＷレベルもしくはＨＩＧＨレベルに維持可能な制御回路と、
前記駆動回路の入力端子に接続され、前記入力電位レベルを引き上げるように制御されるスイッチ素子と、
を備える行デコーダ。 - 前記スイッチ素子は、前記ワード線電位が立ち下がるタイミングで前記駆動回路の入力端子にＨＩＧＨレベルの電位を供給するように制御される、請求項１に記載の行デコーダ。
- 前記スイッチ素子は前記駆動回路の入力端子にＨＩＧＨレベルの電位を供給するようにパルス信号によって制御され、前記入力端子のＨＩＧＨレベルは前記制御回路によって維持される、請求項１または２に記載の行デコーダ。
- 前記制御回路は、
ＨＩＧＨレベルの電位を供給する第１のトランジスタと、
ＬＯＷレベルの電位を供給する第２のトランジスタと、を備え、
前記第２のトランジスタの能力は前記第１のトランジスタの能力よりも大きい、請求項３に記載の行デコーダ。 - 前記スイッチ素子はトランジスタであり、前記スイッチ素子の能力は前記第１のトランジスタの能力よりも大きい、請求項４に記載の行デコーダ。
- 前記制御回路は入力信号の電位レベルをより高い電位レベルに変換するレベル変換回路を備える、請求項１に記載の行デコーダ。
- 前記スイッチ素子は前記アドレス信号とは独立のタイミング信号によって制御される、請求項１に記載の行デコーダ。
- 前記スイッチ素子の制御信号は、前記行デコーダに入力されるタイミング制御信号から生成され、前記ワード線電位を引き下げるタイミングにおいて前記スイッチ素子に供給される、請求項７に記載の行デコーダ。
- 前記制御回路はフリップ・フロップ回路を備え、前記フリップ・フロップ回路は、
交差接続される第１のＰチャネル・トランジスタ及び第２のＰチャネル・トランジスタと、
前記第１のＰチャネル・トランジスタのドレインに接続される第１のＮチャネル・トランジスタと、
前記第２のＰチャネル・トランジスタのドレインに接続される第２のＮチャネル・トランジスタと、によって構成される請求項１に記載の行デコーダ。 - 入力されたアドレス信号に従って、選択されたワード線を駆動する行デコーダであって、
前記ワード線に接続され、入力電位レベルに基づいて前記ワード線に駆動電位を供給する駆動回路と、
前記入力されたアドレス信号に基づいて前記入力電位レベルを制御する制御回路と、
前記駆動回路の入力端子に接続され、前記アドレス信号とは独立のタイミング信号に従って前記入力電位レベルを引き上げるように制御されるスイッチ素子と、
を備える行デコーダ。 - 複数のワード線とビット線を備え、ワード線とビット線によって選択されたセルにデータのリード／ライト処理がなされるメモリ・セル・アレイと、
入力されたアドレス信号に従って、選択されたワード線を駆動する行デコーダと、を備え、前記行デコーダは、
前記ワード線に接続され、入力電位レベルに基づいて前記ワード線に駆動電位を供給する駆動回路と、
前記入力されたアドレス信号に基づいて、前記入力電位レベルをＬＯＷレベルもしくはＨＩＧＨレベルに維持可能な制御回路と、
前記駆動回路の入力端子に接続され、前記入力電位レベルを引き上げるように制御されるスイッチ素子と、を備える、半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003129948A JP2004334982A (ja) | 2003-05-08 | 2003-05-08 | 行デコーダ、半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003129948A JP2004334982A (ja) | 2003-05-08 | 2003-05-08 | 行デコーダ、半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004334982A true JP2004334982A (ja) | 2004-11-25 |
Family
ID=33505612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003129948A Pending JP2004334982A (ja) | 2003-05-08 | 2003-05-08 | 行デコーダ、半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004334982A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008152845A (ja) * | 2006-12-15 | 2008-07-03 | Toshiba Corp | 半導体記憶装置 |
| JP2018513520A (ja) * | 2015-03-16 | 2018-05-24 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高速ワードラインデコーダおよびレベルシフタ |
| JP2025118931A (ja) * | 2019-11-26 | 2025-08-13 | 株式会社半導体エネルギー研究所 | 記憶装置 |
-
2003
- 2003-05-08 JP JP2003129948A patent/JP2004334982A/ja active Pending
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