JP2004335629A - チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法 - Google Patents
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Abstract
【課題】チップ状電子部品に対するノイズを効果的に遮断すると共に、これを簡易な構造により容易に実現できるチップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法を提供すること。
【解決手段】半導体チップ３及び４の電極パッド５面以外の少なくとも側面に保護物質層６が被着されていて、電極パッド５面とは反対側の面において保護物質層６上に金属板７が形成され、電気的に接地されている、チップ状電子部品１９。支持体１上に固定したフレーム１２の開口部１１内に半導体チップ３、４を固定し、これらの少なくとも側面に保護物質を被着させて保護物質層６を形成し、この保護物質層６上に金属板７を形成した後、半導体チップ３、４を一体に有する疑似ウェーハ１４を剥離し、層間絶縁膜９及び接続孔１０の形成及び配線１５等の形成後に切断して、チップ状電子部品１９を作製する。
【選択図】 図２
【解決手段】半導体チップ３及び４の電極パッド５面以外の少なくとも側面に保護物質層６が被着されていて、電極パッド５面とは反対側の面において保護物質層６上に金属板７が形成され、電気的に接地されている、チップ状電子部品１９。支持体１上に固定したフレーム１２の開口部１１内に半導体チップ３、４を固定し、これらの少なくとも側面に保護物質を被着させて保護物質層６を形成し、この保護物質層６上に金属板７を形成した後、半導体チップ３、４を一体に有する疑似ウェーハ１４を剥離し、層間絶縁膜９及び接続孔１０の形成及び配線１５等の形成後に切断して、チップ状電子部品１９を作製する。
【選択図】 図２
Description
【０００１】
【発明が属する技術分野】
本発明は、半導体装置の製造に好適なチップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、デジタルビデオカメラやデジタル携帯電話、更にノートＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等に代表される携帯用電子機器の、小型化や薄型化、軽量化に対する要求は強く、半導体部品の表面実装密度をいかに向上させるかが重要なポイントである。
【０００３】
この為、パッケージＩＣ（ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等）に代る、より小型のＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）の開発や一部での採用が既に進められているが、究極の半導体高密度実装を考えると、ベアチップ実装でしかもフリップチップ方式による接続技術の普及が強く望まれる。
【０００４】
更には、近年の ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の動作速度の向上及び低電圧化等に伴い、半導体チップとインターポーザ若しくはマザーボードとの接続については、配線経路の短縮及び配線抵抗の低減を目的として、上述のフリップチップ接続を用いることが増えている。
【０００５】
このような、フリップチップ実装におけるバンプ形成技術を用いたフリップチップ接続には、例えば、半導体チップの接続パッド上にはんだバンプを形成し、その後、熱により再度はんだを溶かしてマザーボードである実装基板と接続する方法や、Ａｌ電極パッド上にＡｕ−Ｓｔｕｄ Ｂｕｍｐ法や電解めっき法等によってＡｕバンプを形成し、その後、異方性導電フィルム等を用いてマザーボードと接続する方法や、電解めっき法や蒸着法等ではんだバンプを一括して形成する方法が代表的である。
【０００６】
しかし、民生用では、より低コストのフリップチップ実装の場合に、チップにしてからバンプを形成（Ａｕ−Ｓｔｕｄ Ｂｕｍｐ法がその代表例である）するのではなく、ウェーハ状態で一括してバンプを形成する方法が望ましい。
【０００７】
このようなウェーハ一括処理法は、近年のウェーハの大口径化（１５０ｍｍφ→２００ｍｍφ→３００ｍｍφ）と、ＬＳＩ（大規模集積回路）チップの接続ピン数の増加（多ピン化）傾向とを考えれば、当然の方向性である。
【０００８】
以下に、従来のバンプ形成方法を説明する。
【０００９】
図１４には、より低コストを目指して、Ｎｉ無電解めっきとはんだペーストの印刷とでウェーハ一括でバンプを形成する工程を示す。図１４（ａ）は、ＳｉＯ２膜が形成されたシリコン基板（ウェーハ）を示しており、同図（ｂ）はその電極を含むチップ部分を拡大したものである。図１４（ａ）、（ｂ）において、８５はシリコン基板（ウェーハ）、６５はＡｌ電極パッド、８４はＳｉＯ２膜、８３はＳｉ３Ｎ４、ＳｉＯ２膜やポリイミド膜等から成るパッシベーション膜である。
【００１０】
図１４（ｃ）では、Ｎｉ無電解めっき法により、開口されたＡｌ電極パッド６５の上面のみに、選択的にＮｉ無電解めっき層（ＵＢＭ：Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）７２が形成されている。このＮｉ無電解めっき層（ＵＢＭ）７２は、Ａｌ電極パッド６５面をリン酸系エッチ液で前処理した後に、Ｚｎ処理によりＺｎを置換析出させ、さらに、Ｎｉ−Ｐめっき槽に浸漬することによって容易に形成でき、Ａｌ電極パッド６５とはんだバンプとの接続を助けるＵＢＭとして作用する。
【００１１】
図１４（ｄ）は、印刷マスク７３（メタルスクリーン）を当てて、はんだペースト７４を印刷法によりＮｉ無電解めっき層（ＵＢＭ）７２上に転写した状態を示す。図１４（ｅ）は、ウエットバック（加熱溶融）法ではんだペースト７４を溶融して、はんだバンプ７５を形成したものである。このように、Ｎｉ無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いずに、簡単にはんだバンプ７５を形成することができる。
【００１２】
他方、ＣＳＰは、１個１個のＬＳＩをいかに小さくして高密度で実装するかのアプローチであるが、デジタル機器の回路ブロックを見た場合、いくつかの共通回路ブロックで成り立っており、これらをマルチチップパッケージとしたり、モジュール化（ＭＣＭ：Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）する技術も登場している。デジタル携帯電話におけるＳＲＡＭ（スタティック・ラム）、フラッシュメモリー、マイコンの１パッケージ化等はその一例である。
【００１３】
このＭＣＭ技術は、最近の１チップシステムＬＳＩにおいても大きな利点を発揮するものと期待されている。即ち、メモリーやロジック、更にアナログＬＳＩを１チップ化する場合は、異なったＬＳＩ加工プロセスを同一ウェーハプロセスで処理することとなり、マスク数や工定数の著しい増加と開発ＴＡＴ（Ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ）の増加が問題となり、歩留りの低下も大きな懸念材料である。
【００１４】
このために、各ＬＳＩを個別に作り、ＭＣＭ化する方式が有力視されている。こうしたＭＣＭ化技術の例を図１５に示す。
【００１５】
図１５（ａ）及び（ｂ）はフリップチップ方式であって、配線基板（回路基板）７９上の電極７８に、フェイスダウンで半導体チップ５３及び５４を接続し、アンダーフィル材９５で固定している。ここで小型化、薄型化を考えた場合には、図１５のフリップチップが有利な方式である。今後の高速化での接続距離の縮小や各接続インピーダンスのバラツキ等を考えると、フリップチップ方式が主たる方法になるものと思われる。
【００１６】
このフリップチップ方式のＭＣＭとしては、例えば、複数の異種のＬＳＩについて、各々のＬＳＩのＡｌ電極パッド６５の面にＡｕ−Ｓｔｕｄ Ｂｕｍｐを形成し、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を介して回路基板と接続する方法や、樹脂ペーストを用いて圧接する方法、更には、バンプとしてＡｕめっきバンプ、Ｎｉ無電解めっきバンプ及びはんだバンプを用いる方法等、種々のものが提案されている。
【００１７】
図１５（ｂ）は、はんだバンプ７５による配線基板７９との金属間接合で、より低抵抗で確実に接合できる例である。
【００１８】
上述のようなウェーハ一括のはんだバンプ形成法は、実装面でエリアパッド配置にも適用でき、一括リフローや両面実装が可能である等の利点がある。しかし、最先端の歩留まりが低いウェーハに対して処理をすると、良品チップ１個当たりのコストは極めて高くなる。
【００１９】
即ち、図１６には、従来のウェーハ一括処理における半導体ウェーハ９９を示すが、最先端ＬＳＩでは高歩留りが必要とされるにも拘らず、スクライブライン７１で仕切られたチップの内、×印で示す不良品ベアチップ９７の数が○印で示す良品ベアチップ９８の数より多くなるのが実情である。
【００２０】
また、チップをベアチップの形で他所から入手した場合のバンプ形成は極めて難しいという問題があった。即ち、上記した２種類のバンプ形成方法は各々特徴を持つが、全ての領域に使える技術ではなく、各々の特徴を活かした使い分けをされるのが現状である。ウェーハ一括バンプ処理法は、歩留まりが高く、ウェーハ１枚の中に占める端子数が多い場合（例えば５００００端子／ウェーハ）や、エリアパッド対応の低ダメージバンプ形成に特徴を発揮する。又、Ａｕスタッドバンプは、チップ単位で入手した場合のバンプ処理や、簡便なバンプ処理に特徴を発揮している。
【００２１】
なお、図１６に示した半導体ウェーハ９９をスクライブライン７１に沿って切断すると、切断の影響でチップにストレス、亀裂等のダメージが生じて、故障の原因になることがある。さらに、良品ベアチップ９８及び不良品ベアチップ９７を、共に半導体ウェーハ９９として一括ではんだバンプ形成まで工程を進行させると、不良品ベアチップ９７に施した工程が無駄になり、これもコストアップの原因となる。
【００２２】
更に、上述のはんだバンプを用いた接続法においては、半導体チップ上に予めはんだバンプを形成しておく必要があるために、以下に記した課題が挙げられる。
【００２３】
例えば、半導体チップを作製する工程からはんだバンプを形成する工程までの間の作製工程のリードタイムが、比較的長くなると共に作製コストも上昇する。このことは、特に複数の半導体チップからなるウェーハをそれぞれの半導体チップに分割したチップ状態においては、よりその傾向が顕著になる。
【００２４】
また、はんだバンプの形成においては、半導体チップ上の隣接するはんだバンプ同士が接触して短絡を起こさないために一定の間隔を設けねばならず、ある程度のスペースが必要であるために、これらのはんだバンプへの接続用の隣接する電極パッドのピッチが狭いタイプの半導体チップにおいては、比較的不向きな構造となってしまう。これは、近年の傾向である多ピン化とは相反するものであり、問題となっている。
【００２５】
そこで本出願人は、上述のような問題を解決した方法及び構造を特願２０００−１２２１１２（特開２００１−３０８１１６）として既に提起した（これを以下、先願発明（後記の特許文献１）と称する）。以下に、先願発明に基づく方法及び構造の一例を、図１７〜図２０について順を追って説明する。
【００２６】
図１７（ａ）は、仮の支持基板となる基板５１を示す。但し、基板への加熱プロセスは４００℃以下の為、より安価なガラス基板も使用できる。また、この基板５１は繰り返し使用できる。
【００２７】
次に、図１７（ｂ）に示すように、基板５１上に、ある温度以上に加熱されると粘着力が低下する、例えばアクリル系で所定の厚さの粘着シート５２を貼り付ける。
【００２８】
次に、図１７（ｃ）に示すように、良品と確認された複数の半導体（良品ベア）チップ５３及び５４を、電極パッド６５が露出している面を下にして配列して粘着シート５２上に貼り付ける。
【００２９】
なお、これらの良品の半導体チップ５３及び５４は、図１７に示した通常の半導体ウェーハ９９の工程でダイシングして、使用したダイシングシート（図示せず）の延伸状態から取り出してもよいし、チップトレイから移載してもよい。
【００３０】
ここで重要なことは、自社、他社製のチップに関わらず、良品の半導体チップ５３及び５４のみを基板５１上に再配列させることである。
【００３１】
次に、図１７（ｄ）に示すように、チップ５３及び５４上から例えば有機系絶縁性樹脂、例えばエポキシ系、アクリル系等の保護物質を均一に塗布して保護物質層５５を形成する。この塗布工程はスピンコート法や印刷法等で容易に実現できる。
【００３２】
次に、図１７（ｅ）に示すように、ある温度以上に加熱することにより、粘着シート５２の粘着力を弱くして、保護物質層５５で側面及び裏面が連続して固められた複数の良品の半導体チップ５３及び５４からなる疑似ウェーハ６７を、基板５１上から剥離する。
【００３３】
次に、図１７（ｆ）に示すように、基板５１上から剥離した疑似ウェーハ６７を上下方向で反転させて、半導体チップ５３及び５４の電極パッド６５が上面に来るようにする。
【００３４】
次に、図１７（ｇ）に示すように、疑似ウェーハ６７の上面に層間絶縁膜５６を形成する。
【００３５】
次に、図１７（ｈ）に示すように、層間絶縁膜５６に配線形成用の孔部５７を、それぞれの半導体チップ５３及び５４の電極パッド６５上に、電極パッド６５の上面の一部が露出するように設ける。
【００３６】
次に、層間絶縁膜５６上面及び孔部５７に配線材料を被着させた後に、図１８（ｉ）に示すように、フォトレジスト等を用いて所定の配線パターン５７に形成する。
【００３７】
次に、図１８（ｊ）に示すように、所定のパターンに形成された再配置用の配線５７を覆うようにして配線保護層５８を形成する。
【００３８】
次に、図１８（ｋ）に示すように、配線保護層５８に配線取り出し用のランド開口５９を、所定の位置に配線５７の上面の一部が露出するように複数箇所設ける。
【００３９】
次に、図１８（ｌ）に示すように、半導体チップ５３及び５４を保護物質層５５で保護して補強してなるチップ状電子部品６９の単位で、ブレード６８（又はレーザ）でスクライブライン７１に沿ってダイシング７０し、個々の個片とする。
【００４０】
図１９（ｍ）は、このチップ状電子部品６９の拡大図、及びこの拡大図中の、主に半導体チップ５４付近の詳細図であり、この半導体チップ５４（半導体チップ５３も同様）は、シリコン基板８５上にＳｉＯ２膜８４を介してＡｌ電極パッド６５及びパッシベーション膜８３が形成された構造のものである。
【００４１】
次に、図１９（ｎ）に示すように、Ｎｉ無電解めっき法によってランド開口５９内にＮｉ無電解めっき層（ＵＢＭ）７２を形成する。なお、このＮｉ無電解めっき層（ＵＢＭ）７２は、例えば、配線５７の上面をリン酸系エッチ液で前処理した後に、Ｚｎ処理によりＺｎを置換析出させ、さらにＮｉ−Ｐめっき槽に浸漬させることにより、容易に形成でき、Ａｌ電極パッド６５と後述するはんだバンプとの接続を助けるＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）として作用する。
【００４２】
更に、無電解めっき層７２上に、ランド１００をランド開口５９上のみならず配線保護層５８上にも連続して形成する。
【００４３】
次に、図１９（ｏ）に示すように、印刷マスク７３を当てて、はんだペースト７４を印刷法によりランド１００上に転写する。
【００４４】
次に、図２０（ｐ）に示すように、ウエットバック法ではんだペースト７４を溶融して、はんだバンプ７５を形成する。このように、Ｎｉ無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いずに簡単にはんだバンプ７５を形成できる。
【００４５】
上記のようにして、低歩留まりの最先端のＬＳＩや他社から入手したチップであっても、良品の半導体チップ５３及び５４のみを基板５１に貼り付けて、あたかも１００％良品の半導体チップ５３及び５４のみで構成された疑似ウェーハ６７を作製できる。このため、図１８（ｋ）の状態でウェーハ一括の低コストのはんだバンプ形成も可能になる。
【００４６】
そして、図１８（ｉ）の状態において、プローブ検査による電気的特性の測定やバーンインを行って、図１７（ｃ）の工程前に良品の半導体チップ５３及び５４を選別したことに加えて、更により確実に良品チップのみを選別できる。
【００４７】
次に、図２０（ｑ）に示すように、基板７９上にソルダー（はんだ）レジスト７６で囲まれかつソルダー（はんだ）ペースト７７を被着した電極７８を設けた実装基板６０に、個片化されたチップ状電子部品６９をマウントする。
【００４８】
この際、チップ状電子部品６９の側面と裏面は保護物質層５５で覆われているため、実装基板６０への実装時のチップ状電子部品６９の吸着等のハンドリングにおいて、直接チップ５３、５４がダメージを受けることがないために、高い信頼性を持つフリップチップ実装を期待することができる。
【００４９】
なお、上記の記述は半導体チップのフリップチップ実装技術に関するものであるが、フリップチップ高密度実装における接続用はんだバンプの形成技術とその製造方法に関するものでもあり、良品の半導体チップ５３及び５４をその表面を下にして基板５１上に等間隔で並べて貼り付け、その後に保護物質層５５を裏面等に均一に塗布して、チップ５３及び５４同士を固定している。
【００５０】
しかる後に、貼着シート５２から剥がして、良品の半導体チップ５３及び５４のみが配列された疑似ウェーハ６７を作製し、このウェーハ６７に一括でバンプ形成をして、低コストでバンプチップを製造できる。このバンプチップは、小型・軽量の携帯用電子機器のみならず、全てのエレクトロニクス機器に利用され得る。
【００５１】
上述の工程によれば、半導体チップ５３及び５４等のチップ状電子部品（以下、半導体チップを代表例として説明する。）６９の電極パッド６５面以外（即ち、チップ５３及び５４の側面及び裏面）が連続した保護物質層５５によって保護されるので、チップ化後のハンドリングにおいてチップ５３及び５４が保護され、ハンドリングが容易となると共に、良好な実装信頼性が得られる。
【００５２】
又、上述の半導体ウェーハ９９から切出されて良品のみを選択した半導体チップ５３及び５４を基板５１に貼り付け、保護物質層５５を全面に被着した後に剥離することにより、あたかも全品が良品の半導体チップ５３及び５４のみからなる疑似ウェーハ６７を得るため、ウェーハ一括での配線形成やバンプ処理等も可能となる。
【００５３】
更に、チップ５３及び５４を疑似ウェーハ６７から切り出す際にチップ間の保護物質層５５の部分を切断することになるので、半導体チップ５３及び５４本体への悪影響（歪みやばり、亀裂等のダメージ）を抑えて容易に切断することができる。
【００５４】
しかも、保護物質層によってチップ５３及び５４の側面及び裏面が覆われていることから、Ｎｉ無電解めっき処理も可能である。そして、自社製ウェーハのみならず、他社から購入したベアチップでも、容易にはんだバンプ処理等が可能になる。
【００５５】
また、ＭＣＭに搭載される異種ＬＳＩチップを全て同一半導体メーカーから供給されるケースは少なく、最先端の半導体ラインの投資が大きくなってきているために、ＳＲＡＭ、フラッシュメモリーやマイコン、更にＣＰＵ（中央演算処理ユニット）を同一半導体メーカーで供給するのではなく、各々得意とする半導体メーカーから別々にチップで供給してもらい、これらをＭＣＭ化することもできる。
【００５６】
なお、上記の基板は繰り返し使用できて、バンプ形成のコストや環境面でも有利である。
【００５７】
更に、上述の工程においては、半導体チップ５３及び５４の作製工程を別工程として行い、既に良品と判定されたチップ５３及び５４のみを使用するために、例えば、半導体チップを作製する工程からはんだバンプを形成する工程までの間の、作製工程のリードタイムや検査時間等を比較的短くすることができると共に、作製コストの上昇を抑えることができる。
【００５８】
また、はんだバンプの形成においては、半導体チップ上の隣接するはんだバンプ同士が接触して短絡を起こさせないために一定の間隔を設けねばならず、ある程度のスペースが必要であるが、図１９（ｎ）に示すように、配線５７やランド１００等の配置形状によってはんだバンプの形成位置の自由度が増し、これらのはんだバンプへの接続用の隣接する電極パッド６５のピッチが狭いタイプの半導体チップにおいても、電極パッドのピッチをより短く高密度にすることができ、多ピン化を実現することができる。
【００５９】
【特許文献１】
特開２００１−３０８１１６公報明細書及び図面（第６〜１１欄、図１〜図３）
【００６０】
【発明が解決しようとする課題】
しかしながら、上述の先願発明は上記の如き優れた特徴を有しているものの、なお、改善すべき以下のような課題があることが判明した。
【００６１】
即ち、特にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）系のＬＳＩ用のチップ状電子部品６９を使用する場合、他のＬＳＩ用の電子部品との間に生じる電気的なノイズを遮断して誤動作等を防止するために、チップ状電子部品６９全体をシールドケースで覆うことが多い。
【００６２】
近年、小型化及び軽量化を目的として、ＣＳＰ等のＬＳＩパッケージの小型化が急速に進んでいるが、上記のようにシールドケースを後付けすることにより、小型化したＬＳＩパッケージでもその実装面積が大きくなってしまい、また、シールドケースの後付け等の工程が増えてコストアップにもなる。
【００６３】
そこで、本発明の目的は、上記した先願発明の特徴を生かしつつ、チップ状電子部品に対するノイズを効果的に遮断すると共に、これを簡易な構造により容易に実現できるチップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法を提供することにある。
【００６４】
【課題を解決するための手段】
即ち、本発明は、
支持体上に複数個又は複数種のチップ部品を固定する工程と、
前記チップ部品の少なくとも側面に保護物質を被着させて保護物質層を形成する工程と、
前記保護物質層上に導電層を形成する工程と、
前記保護物質層が被着された前記チップ部品を前記支持体から剥離する工程と
を有する疑似ウェーハの製造方法に係わり、また、この方法に、
前記チップ部品の電極面上に層間絶縁膜及び接続孔を形成する工程と、
前記接続孔に導電性接続材を設ける工程と、
前記複数個又は複数種のチップ部品間を切断して、チップ状電子部品を得る工程と
を付加した、チップ状電子部品の製造方法に係わるものである。
【００６５】
本発明は又、複数個又は複数種のチップ部品が、電極面以外の少なくとも側面に被着された保護物質層によって一体化されていて、前記電極面とは反対側の面において前記保護物質層上に導電層が被着されている疑似ウェーハを提供し、また、この疑似ウェーハから得られ、前記チップ部品の電極面以外の少なくとも側面に前記保護物質層が被着されていて、前記電極面とは反対側の面において前記保護物質層上に前記導電層が形成されている、チップ状電子部品も提供するものである。
【００６６】
本発明によれば、前記電極面とは反対側の面において前記保護物質層上に導電層が形成されているために、前記チップ状電子部品に対する外部からのノイズを前記導電層を通して放出することができ、良好なシールド効果を得ることができると共に、チップ状電子部品とシールド手段とを一体化して小型化、薄型化することができ、しかもこれをシールド手段の後付け工程なしに簡易な構造で実現することができる。
【００６７】
また、先願発明と同様に、例えば、良品のチップ部品を再配列して疑似ウェーハとするので、あたかも全品が良品のチップからなるウェーハが得られるため、ウェーハ一括での配線形成及びはんだバンプ処理等も可能になり、低コストのフリップチップ用のチップ状電子部品を作製でき、自社製チップのみならず、他社から購入したベアチップでも容易に配線形成及びはんだバンプ処理等が可能になる。
【００６８】
そして、チップ状電子部品を疑似ウェーハから切り出す際に、前記チップ部品間（側面）を切断するので、チップ部品本体への悪影響（歪みやばり、亀裂等のダメージ）が抑えられる。
【００６９】
また、前記保護物質層によって少なくともチップ側面が覆われているので、Ｎｉ等の無電解めっき処理も可能であると共に、前記保護物質層によって少なくともチップ側面が保護されているので、個片化後のチップ状電子部品の実装ハンドリングにおいてもチップが保護され、良好な実装信頼性が得られる。
【００７０】
【発明の実施の形態】
本発明においては、前記保護物質層の形成時における前記保護物質層と前記チップ部品との熱膨張係数の差に起因する疑似ウェーハ（従ってチップ状電子部品）の変形を防ぐために、前記チップ部品を装入するための開口部を有する枠体を前記支持体上に固定した後、前記枠体の前記開口部内に前記チップ部品を装入して前記支持体上に固定し、この固定後に前記開口部内において前記チップ部品の少なくとも側面を覆うように前記保護物質を被着させるのが望ましい。
【００７１】
この場合、前記チップ状電子部品に対するシールド効果を向上させるために、前記枠体を導電性物質で形成し、前記導電層と接触させるのが望ましい。
【００７２】
また、前記保護物質の被着を印刷又は物理的蒸着によって行ってもよい。
【００７３】
また、前記導電性接続材を介して前記導電層を前記電極面上に電気的に取り出すのが望ましい。
【００７４】
また、前記接続孔を介して前記複数個又は複数種のチップ部品間を前記導電性接続材からなる配線によって接続するのが望ましい。
【００７５】
また、はんだバンプ等の外部接続端子を形成する上でその形成位置の選択の自由度を増すために、前記導電性接続材からなる配線上に第２の層間絶縁膜を形成し、この第２の層間絶縁膜に形成した第２の接続孔を介して前記配線を電気的に取り出すのが望ましい。
【００７６】
また、前記支持体上での前記チップ部品の位置決めを容易にかつ的確に行うために、前記開口部の近傍において前記枠体に前記チップ部品の位置決め手段を形成するのが望ましい。この位置決め手段は、前記チップ状電子部品において前記導電性物質層の表面に残されてよい。
【００７７】
また、前記導電層を接地してシールド効果を得るために、前記チップ部品の側面に被着された前記保護物質層の外面に前記導電性物質層が被着され、この導電性物質層が前記導電層に接触しているのが望ましい。
【００７８】
この場合、前記チップ部品の電極面上に層間絶縁膜が形成され、この層間絶縁膜に形成した接続孔に導電性接続材が設けられており、この導電性接続材を介して前記導電層が前記電極面上に電気的に取り出されてよい。
【００７９】
次に、本発明の好ましい実施の形態を図面の参照下に具体的に説明する。
【００８０】
第１の実施の形態
図１〜図６は、本実施の形態による疑似ウェーハ１４及びチップ状電子部品１９の作製工程、及びこのチップ状電子部品１９の実装工程を順次示すものである。
【００８１】
図１（ａ）は、仮の支持基板となる基板１を示す。但し、この基板１への加熱プロセスは４００℃以下で行えるため、安価なガラス基板も基板１として使用できる。また、この基板１は繰り返し使用することができる。
【００８２】
次に、図１（ｂ）に示すように、基板１上に、ある温度以上に加熱されると粘着力が低下する、例えばアクリル系で所定の厚さの粘着シート２を貼り付ける。
【００８３】
次に、図１（ｃ）に示すように、半導体チップ３及び４を装入する開口部１１を有する銅等の導電性材料からなるフレーム１２（詳細は後述）を、粘着シート２上に貼り付けて仮固定する。この際に、開口部１１の位置は半導体チップ３及び４の貼付け位置に概ね対応しており、フレーム１２は基板１の表面内に収まってさえいれば特に貼り付け精度は問わない。
【００８４】
ここで、フレーム１２の形状、大きさ、材質、貼付け方法及び貼付け位置等、並びに開口部１１の形状、大きさ及び個数等は、半導体チップ３及び４の貼付け位置等に対応して、任意に選択してよい。
【００８５】
次に、図１（ｄ）に示すように、良品と確認された複数の半導体（良品ベア）チップ３及び４を、電極パッド５が露出している面を下にしてフレーム１２の開口部１１内に装入し、この開口部１１内において粘着シート２上の所定の位置に貼り付ける。
【００８６】
なお、良品の半導体チップ３及び４は、図１６で述べたように通常の半導体ウェーハ９９を各半導体チップにダイシングして得てよいが、各良品半導体チップはダイシングシート（図示せず）の延伸状態から取り出してもよいし、チップトレイから移載してもよい。
【００８７】
このように、フレーム１２の開口部１１内に半導体チップ３及び４を指定した位置にマウント（仮固定）する際に、予めフレーム１２の上面に設けておいた位置合わせマーク（ここでは図示省略）を基準にして行うことによって、基板１上の全体の広範囲に亘って、半導体チップ３及び４の固定位置の精度を確保することが可能となる。
【００８８】
また、このことによって、図１７に示した先願発明では使用可能な専用の位置合わせマーク付きの基板５１を使用する必要がなくなるため、使用する基板１として汎用性のある安価な基板の採用が可能となり、コストダウンを図ることができる。
【００８９】
次に、図１（ｅ）に示すように、開口部１１からチップ３及び４上に例えば有機系絶縁性樹脂、例えばエポキシ系等からなる保護物質を流し込み、保護物質層６を各開口部毎に形成する。この保護物質層６は半導体チップ３及び４の側面、更には上面を覆う程度の量にし、また一般的にはディスペンス法（場合によっては印刷法等）によって形成する。保護物質層６の材質は、エポキシ樹脂とするのがよいが、アクリル系等でもよく、機械的な衝撃又は湿度等から半導体チップ３及び４を保護することができるものであれば、材質に制限はない。
【００９０】
ここで、図１７に示した先願発明においては、保護物質層５５には、半導体チップの固定機能に加えて、複数個又は複数種の半導体チップを連接した疑似ウェーハ６７全体の構造体としての機能も持たせていたが、本実施の形態においては、主にフレーム１２と半導体チップ３及び４との間の固定機能を果たすだけで十分であるため、保護物質６の使用量を必要最低限にすることが可能である。但し、各半導体チップ３と４との間にも保護物質が被着されているのが、チップの完全固定の上で望ましいが、必ずしもそのようにする必要はない。
【００９１】
このように、保護物質層６の量が激減するために、半導体チップと保護物質層との熱膨張係数の差により保護物質の流し込みによるチップ固定時に発生しがちであった内部応力が弱められ、後述のようにして疑似ウェーハ１４を基板１から剥離した後の疑似ウェーハ１４の反り量を大幅に低減することができ、疑似ウェーハ１４の平坦性を保つことができる。その結果、後工程での配線形成時の加工性及び歩留等を飛躍的に向上させることが可能となる。
【００９２】
次に、図２（ｆ）に示すように、フレーム１２上に平坦な銅等の金属板７を貼付ける。この際に、フレーム１２と金属板７との接合に導電性ペーストからなる接着剤（図示せず）を用いてよい。
【００９３】
ここで、金属板７の材質はフレーム１２の材質と同様に特に限定はされない。また、フレーム１２と金属板７とはシールド用として電気的に接続している必要があるため、図２（ｆ）においては導電性ペーストで接着する形態を記載したが、両者を電気的に接続可能であって接着力も得られるような接続方法であれば、特に限定されることはない。
【００９４】
また、金属板７に代えて、例えば、メタライジング法、めっき法、スパッタ法、蒸着法等により形成した金属層を用いてもよい。要は、金属板の貼り付け以外にも様々な方法で形成された導電層であればよい。この金属板７はべた付けであってよいが、所定パターンに形成してもよい。
【００９５】
次に、図２（ｇ）に示すように、ある温度以上に加熱することにより粘着シート２の粘着力を弱くした状態で、保護物質層６、更にはフレーム１２及び金属板７で側面及び裏面等が覆われた複数の良品の半導体チップ３及び４の一体化物からなる疑似ウェーハ１４を基板１から剥離し、疑似ウェーハ１４の作製工程を完了する。
【００９６】
この時に、上記したように保護物質層６の量が低減されていることによって疑似ウェーハ１４の反り量が大幅に低減するのに加えて、金属板７（又は金属層）がある程度の剛性を有しているために、疑似ウェーハ１４の反りを一層抑制することができる。
【００９７】
次に、図２（ｈ）に示すように、基板１から剥離した疑似ウェーハ１４を上下方向で反転させて、半導体チップ３及び４の電極パッド５の露出面が上側に来るようにする。
【００９８】
次に、図２（ｉ）に示すように、疑似ウェーハ１４の上面に塗布法や化学的気相成長法等によって層間絶縁膜９を形成する。ここで、層間絶縁膜９の厚さ、材質及び形成方法等は、任意に選択してよい。
【００９９】
次に、図２（ｊ）に示すように、フォトリソグラフィ技術によって層間絶縁膜９に配線形成用のビアホール１０を形成し、それぞれの半導体チップ３及び４の電極パッド５の上面の一部を露出させる。これと同時に、フレーム１２上にも層間絶縁膜９を貫通してビアホール１０を形成し、フレーム１２の上部の一部を露出させる。
【０１００】
ここで、ビアホール１０の大きさ、位置、数量及び形成方法等は、半導体チップ３及び４の配列等に対応して決定することができる。
【０１０１】
次に、図３（ｋ）に示すように、真空蒸着法又はスパッタ法等によって層間絶縁膜９の上面及びそれぞれのビアホール１０内に配線材料を被着した後に、フォトリソグラフィ技術によって所定パターンの配線１５を形成し、各チップ間を接続するＭＣＭ用配線としたり、外部端子形成用の配線とする。
【０１０２】
例えば、疑似ウェーハ１４上に層間絶縁膜９を塗布し、この層間絶縁膜９に電極パッド５上の必要箇所及びフレーム１２上の必要箇所にビアホール１０を開口した後に、例えば、セミアディティブ法等により配線１５を形成する。
【０１０３】
次に、図３（ｌ）に示すように、所定パターンに形成された再配置用の配線１５を覆うようにして、カバーコートである配線保護層１６を形成する。ここで、配線保護層１６の厚さ、材質及び形成方法等は、任意に選択してもよい。
【０１０４】
次に、図３（ｍ）に示すように、配線保護層１６に外部との接続に必要な配線取り出し用のランド開口１７を配線１５上の所定の位置に形成し、配線１５の上面の一部を露出させる。ここで、ランド開口１７の大きさ、数量及び形成方法等は、任意に選択してよい。
【０１０５】
こうして、半導体チップ３及び４の側面が保護物質層６を介してフレーム１２に接着されると共に、半導体チップ３及び４の裏面が保護物質層６及び金属板７で覆われた構造を形成する。
【０１０６】
次に、図４（ｎ）に示すように、フレーム１２の位置において、ブレード１８（又はレーザ等）でスクライブライン２１に沿って金属板７及びフレーム１２を切断してダイシング２０して、複数の半導体チップ３及び４が保護物質層６とフレーム１２及び金属板７で覆われてなる単位に個片化し、この個片をチップ状電子部品１９とする。
【０１０７】
こうして得られたチップ状電子部品１９は、後記のように、フレーム１２及び配線１５、この上のランド開口１７を介して金属板７を電気的にグランドに接続（接地）する。これによって、チップ状電子部品１９全体をフレーム１２及び金属板７からなるシールド層で囲む構造を形成し、チップ状電子部品１９をシールドケースで囲む場合と同様の構造及び効果を得ることができる。但し、フレーム１２及び金属板７からなるシールド構造は、シールドケースよりもはるかに薄型、小型化したものとなる。
【０１０８】
図４（ｏ）は、このチップ状電子部品１９の拡大図、及び主に半導体チップ４付近の詳細図であり、この半導体チップ４（半導体チップ３も同様）は、シリコン基板２４上にＳｉＯ２膜２３を介してＡｌ電極パッド５及びパッシベーション膜２２が形成された構造からなっている。
【０１０９】
次に、図５（ｐ）に示すように、Ｎｉ無電解めっき法によってランド開口１７内にＮｉ無電解めっき層（ＵＢＭ）２５を形成する。なお、このＮｉ無電解めっき層（ＵＢＭ）２５は、例えば、配線１５の上面をリン酸系エッチ液で前処理した後に、Ｚｎ処理によりＺｎを置換析出させ、さらにＮｉ−Ｐめっき槽に浸漬させることにより、容易に形成でき、Ａｌ電極パッド５と後述するはんだバンプとの接続を助けるＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）として作用する。
【０１１０】
更に、無電解めっき層２５と接続するように、ランド２６をランド開口１７上のみならず配線保護層１６上にも形成する。
【０１１１】
ここで、無電解めっき層２５やランド２６を含めた配線については、外部端子位置の再配置等に有用である。更に、配線１５も含めてランド２６は、いわゆるインターポーザー基板を用いることなしにインターポーザーをビルドアップした構造をなしているため、再配置用の配線構造を精度良く容易に形成することができ、また、これを基本的には、図３（ｍ）に示したウェーハレベルで一括処理により形成することができることは極めて有利である。
【０１１２】
次に、図５（ｑ）に示すように、印刷マスク２７を当てて、はんだペースト２８を印刷法によりランド２６上に転写する。
【０１１３】
次に、図６（ｒ）に示すように、ウエットバック法等ではんだペースト２８を溶融して、はんだバンプ２９を形成する。このように、Ｎｉ無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いずに簡単にはんだバンプ２９を形成できる。
【０１１４】
上記のようにして、低歩留まりの最先端のＬＳＩや他社から入手したチップであっても、良品の半導体チップ３及び４のみを基板１に貼り付けて、あたかも１００％良品の半導体チップ３及び４のみで構成された疑似ウェーハ１４を作製できる。なお、図３（ｍ）の状態で、ウェーハ一括の低コストのはんだバンプ形成も可能になる。
【０１１５】
そして、図３（ｋ）の状態において、プローブ検査による電気的特性の測定やバーンインを行って、図１（ｄ）の工程前に良品の半導体チップ３及び４を選別したことに加えて、更により確実に良品チップのみを選別できる。
【０１１６】
次に、図６（ｓ）に示すように、基板３４上に、ソルダー（はんだ）レジスト３１で囲まれかつソルダー（はんだ）ペースト３２を被着した電極３３を設けた実装基板３０に、個片化されたチップ状電子部品１９をマウントする。なお、はんだペースト３２に代えてはんだバンプを形成すれば、チップ状電子部品１９に上記のはんだバンプ２９を形成することを要しない。
【０１１７】
上記のチップ状電子部品１９は、側面と裏面とがフレーム１２や金属板７等によって覆われて保護されているため、図４（ｎ）に示したダイシング時のみならず、図６（ｓ）に示した実装基板３０への実装時のチップ状電子部品１９の吸着等のハンドリングにおいても、チップ３及び４がダメージを受けることがなく、高い信頼性でダイシング及びフリップチップ実装が可能となる。
【０１１８】
図７には、図１（ｃ）に示した本実施の形態で使用するフレーム１２を詳しく説明するものである。ここで、図７（ａ）はフレーム１２の平面図を示し、図７（ｂ）はフレーム１２の断面図を示すが、概略図示した図１（ｃ）と比べて各部を詳細に図示している。
【０１１９】
図７に示すフレーム１２は、例えば、Ｃｕ等の金属を含む導電性物質からなる板材に、破線で示す半導体チップ３及び４が仮固定されるチップエリアより多少大きめの開口部１１をエッチング又はプレス加工法等により抜き加工したものである。
【０１２０】
フレーム１２の材質に関しては、上記のような加工に適用可能であれば特に限定されないが、導電性を有し、安価で大量加工に適した材質のものが望ましい。
【０１２１】
また、開口部１１の形成と同時に、開口部１１の近傍においてフレーム１２の片面（半導体チップ３及び４を装入する側の面）に対して、チップエリアへのチップマウント（仮固定）時にチップ位置合わせのために位置決めの手段として位置合わせマーク１３を形成しておくことが望ましい。この位置合わせマーク１３は、例えば円形のハーフエッチング等によって凹部として形成することができる。
【０１２２】
この場合、位置合わせマーク１３により、半導体チップ３及び４を組とするモジュール間でのチップ位置精度が決定されるので、位置合わせマーク１３は、マーク間のピッチが相対的に正確に保持されるような加工方法で形成するのが望ましい。
【０１２３】
そして、図１（ｄ）に示したように各半導体チップを開口部１１内の所定位置に装入、固定する際には、図８に示すように、フレーム１２に設けられた位置合わせマーク１３によって各半導体チップの装入位置を識別する。
【０１２４】
即ち、上部カメラ３５によって、真空チャック３７に吸着された半導体チップ４（又は３）の位置を検出すると共に、下部カメラ３６によって、基板１上に仮固定されたフレーム１２の位置合わせマーク１３の位置を検出しておく。
【０１２５】
例えば、これらの各カメラ３５及び３６によって位置合わせマーク１３と他の位置合わせマーク１３との距離や、位置合せマーク１３と半導体チップとの距離などを検出し、これらの検出による位置情報に基づいて、フレーム１２の開口部１１内の正規の位置に正規の向きで半導体チップ３及び４を装入し、破線で示すように粘着シート２上に仮固定することができる。
【０１２６】
なお、本実施の形態と比較して、図１７〜図２０に示した先願発明においては、以下のような問題点もある。
【０１２７】
即ち、得られたチップ状電子部品６９の半導体チップの裏面（電極パッド６５とは反対側の面）には、絶縁層である保護物質層５５が存在しているために、チップ状電子部品６９の表面側と裏面とは絶縁されており、その裏面に配線層等の導電層を設けて回路を構成することは何ら意図されていない。このため、チップ状電子部品６９の裏面側を含めてシールド層で覆うことは不可能である。
【０１２８】
また、粘着シート５２上に半導体チップ５３及び５４を仮固定する場合には、半導体チップ５３及び５４を基板５１上の広いエリアにおいて相対的に正確な位置精度で配置する必要があるが、このために半導体チップ５３及び５４をマウント（仮固定）する基板５１側に位置合わせマークを配置する。この位置合わせマークは、チップ状電子部品６９のサイズ毎に位置変更を行うことが必要となり、チップ状電子部品６９のサイズ毎に専用の基板５１を用意しなければならず、これに伴ってコストアップとなり易い。
【０１２９】
また、半導体チップ５３及び５４の材質（主としてシリコン）と、線膨張及び硬化時の収縮の大きい保護物質層５５の材質（主として例えばエポキシ樹脂）との熱膨張又は収縮量の差によって、保護物質層５５の被着後の基板５１からの剥離後に、疑似ウェーハ６７の反りが大きくなり、この反りがウェーハ上での配線形成やチップ状電子部品６９の実装に支障を生じ、搬送性及び歩留も阻害することがある。
【０１３０】
これに対し、本実施の形態では、チップ状電子部品１９の裏面に金属板７を設け、フレーム１２及び配線１５を介して電気的に接地しているので、チップ状電子部品１９の周囲をシールドでき、外部からのノイズ等による半導体チップ３及び４の誤動作等を十二分に防止することができる。
【０１３１】
この場合、シールド構造を形成する金属板７及びフレーム１２等とチップ状電子部品１９とを一体化しているために、シールドケースを後付けする場合に比べて、小型化、薄型化した構造となり、実装面積が小さくなり、作製工程も簡略化される。
【０１３２】
また、各半導体チップ３、４毎に専用の位置合わせマークを基板１に設けるのではなく、フレーム１２に設けられた位置合わせマーク１３よって、各半導体チップ３及び４間のマウント（仮固定）位置精度を確保できるため、基板１の汎用性の拡大及びそれによるコストダウンが可能となる。
【０１３３】
また、枠体であるフレーム１２によって各半導体チップ間が仕切られているために、各半導体チップ３及び４を固着するための保護物質層６の構成物質、例えばエポキシ樹脂の使用量を減らせるので、半導体チップ３及び４との熱膨張量又は収縮量の差を小さくして、疑似ウェーハ１４の変形を抑制することができる。これによって、疑似ウェーハ１４の反りを小さくでき、後工程の配線形成を行い易く、実装の信頼性が向上し、また搬送性及び歩留等も改善することができる。
【０１３４】
なお、本実施の形態においては、良品の半導体チップ３及び４のみが配列された疑似ウェーハ１４を作製し、このウェーハ１４に一括で配線形成（更に必要とあればバンプ形成）を行うことができる。これは、小型・軽量の携帯用電子機器のみならず、全てのエレクトロニクス機器に利用され得る。
【０１３５】
また、半導体チップ３及び４を有するチップ状電子部品１９の電極パッド５面以外（即ち、チップ３及び４の側面及び裏面）がフレーム１２及び金属板７等によって保護されるので、チップ化後のハンドリングにおいてチップ３及び４が保護され、ハンドリングが容易となると共に、良好な実装信頼性を得ることができる。
【０１３６】
また、チップ状電子部品１９を疑似ウェーハ１４から切り出す際に、チップ間のフレーム１２の部分を切断するので、半導体チップ３及び４本体への悪影響（歪みやばり、亀裂等のダメージ）を抑えて容易に切断することができる。
【０１３７】
しかも、フレーム１２や金属板７等によってチップ３及び４の側面及び裏面が覆われていることから、Ｎｉ無電解めっき処理も可能である。そして、自社製ウェーハのみならず、他社から購入したベアチップでも、容易にはんだバンプ処理等が可能になる。
【０１３８】
また、ＭＣＭに搭載される異種ＬＳＩチップを全て同一半導体メーカーから供給されるケースは少なく、最先端の半導体ラインの投資が大きくなってきているために、ＳＲＡＭ、フラッシュメモリーやマイコン、更にＣＰＵ（中央演算処理ユニット）を同一半導体メーカーで供給するのではなく、各々得意とする半導体メーカーから別々にチップで供給してもらい、これらをＭＣＭ化することもできる。
【０１３９】
また、上記の基板１は繰り返し使用でき、コストや環境面でも有利である。
【０１４０】
更に、上述の工程においては、半導体チップ３及び４の作製工程を別工程として行い、既に良品と判定されたチップ３及び４のみを使用するために、例えば、半導体チップを作製する工程からはんだバンプを形成する工程までの時間や検査時間等を短くすることができると共に、作製コストの上昇を抑えることができる。
【０１４１】
また、はんだバンプの形成においては、半導体チップ上の隣接するはんだバンプ同士が接触して短絡を起こさせないために一定の間隔を設けねばならず、ある程度のスペースが必要であるが、図５（ｐ）に示すように、配線１５やランド２６等の配置によってはんだバンプの形成位置の自由度が増し、隣接する電極パッド５のピッチが狭いタイプの半導体チップにおいても、ランド２６の数を増やして多ピン化を実現することができる。
【０１４２】
第２の実施の形態
本実施の形態は、図９〜図１１に示すように、半導体チップ３及び４の電極面以外を樹脂からなる保護物質のみで覆って保護物質層６を形成すると共に、金属層７の接地用の配線１５を保護物質層６を通して形成する以外は、第１の実施の形態と同様である。
【０１４３】
即ち、図９（ａ）〜図９（ｂ）に示すように、上記の図１（ａ）〜図１（ｂ）に示す工程と同様に、基板１上に粘着シート２を貼り付ける。
【０１４４】
次に、図９（ｃ）に示すように、良品の半導体チップ３及び４を粘着シート２上の所定の個所に貼り付けて仮固定する。
【０１４５】
次に、図９（ｄ）に示すように、半導体チップ３及び４を覆うように樹脂からなる保護物質を塗布して保護物質層６を形成する。
【０１４６】
その後、図９（ｅ）〜図１０（ｈ）に示すように、上記の図２（ｆ）〜図２（ｉ）に示す工程と同様に、保護物質層６上に金属板７を設けた後に、基板１から剥離して疑似ウェーハ１４とし、この疑似ウェーハ１４の電極パッド５の上に層間絶縁膜９を形成する。
【０１４７】
次に、図１０（ｉ）に示すように、フォトリソグラフィー技術によって配線用のビアホール１０を層間絶縁膜９又は保護物質層６に形成し、各電極パッド５の表面を一部露出させ、かつ接地（シールド）用の導電層となる金属板７の表面を一部露出させる。
【０１４８】
次に、図１０（ｊ）に示すように、それぞれのビアホール１０に配線材料を充填してパターニングし、配線１５を形成する。
【０１４９】
次に、図１０（ｋ）〜図１２（ｒ）に示すように、上記の図３（ｌ）〜図６（ｓ）の工程と同様に、配線１５等の施された疑似ウェーハ１４を個片化してチップ状電子部品１９とし、そのチップ状電子部品にはんだバンプ２９等を形成した後に、それを実装基板３０に実装する。
【０１５０】
本実施の形態によれば、第１の実施の形態におけるフレーム１２を用いないでも、保護物質層６を通して金属層７を配線１５によって接地することができると共に、半導体チップ３及び４間の保護物質層６を金属層７と共に切断してチップ状電子部品１９を形成しているため、疑似ウェーハ１４の切断が比較的容易になる。
【０１５１】
また、図９（ｆ）に示した疑似ウェーハ１４は、金属板７によって補強されていることから、これが存在しない場合に比べて、上記した反りを少なくすることができる。つまり、金属板７はシールドと共に反り防止作用も有している。
【０１５２】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１５３】
第３の実施の形態
本実施の形態は、図１３に示すように、フレーム４２の材質を保護物質層６の材質と同一として、このフレーム４２を粘着シート２上に仮固定し、更に、フレーム４２の開口部１１内に半導体チップ３及び４を装入した後に、加熱等でフレーム４２を溶解して各半導体チップ３及び４の側面間を接合する保護物質層６となし、この上に接着剤を塗布して接着剤層３８を介して金属板７を形成する以外は、第１の実施の形態と同様である。
【０１５４】
即ち、図１３（ａ）〜図１３（ｂ）に示すように、上記の図１（ａ）〜図１（ｄ）に示す工程と同様に、基板１上に粘着シート２を貼り付け、更にその上にアクリル系樹脂等からなるフレーム４２を仮固定し、フレーム４２の開口部１１内に半導体チップ３及び４を装入して粘着シート２上の所定の個所に仮固定する。従って、このフレーム４２は、上記したフレーム１２と同等の機能をなし、半導体チップの位置決めマークも設けられている。
【０１５５】
次に、図１３（ｃ）に示すように、フレーム４２を溶解することによって、半導体チップ３及び４の少なくとも側面同士をフレーム４２の溶解によって形成された保護物質層６によって接合する。
【０１５６】
次に、図１３（ｄ）に示すように、保護物質層６及び半導体チップ３及び４を覆うように、接着剤層３８を塗布して金属板７を接着するか、或いは接着剤層３８付きの金属板７を接着する。
【０１５７】
その後、図９（ｆ）〜図１２（ｒ）の工程とほぼ同様の工程を経て、チップ状電子部品１９を実装基板３０上に実装する。
【０１５８】
本実施の形態においては、フレーム４２を溶解することによって、半導体チップ３及び４の側面同士をフレーム４２の溶解物からなる保護物質層６で接合するため、保護物質の使用量が少なくなり、半導体チップ３、４及び保護物質層６からなる疑似ウェーハ１４の反りを抑制することができると共に、疑似ウェーハ１４の作製工数を減らすことができる。
【０１５９】
その他、本実施の形態においては、上述の第１又は第２の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１６０】
以上に説明した実施の形態は、本発明の技術的思想に基づいて更に変形が可能である。
【０１６１】
例えば、金属板７については、半導体チップ３及び４の背面の全面に形成する必要はなく、例えば、フレーム１２の開口部１１上のみに部分的に形成されてもよい。金属板７の材質は様々であってよく、また金属以外の導電体を用いてもよい。
【０１６２】
また、フレーム１２を用いる場合に、シールド構造が必要であって金属板７が形成される部分と、シールド構造が不要であって金属板７が形成されない部分とが、同一フレーム１２内に存在してもよい。シールド構造が不要な部分（シールドが不要な半導体チップのエリア）においては金属板７が存在しないために、この部分から得られたチップ状電子部品を背面から研削して薄型化し易くなる。
【０１６３】
また、フレーム１２の開口部１１内に装入する半導体チップの数は２以上の複数個であってよいが、単数であってもよい。フレーム１２に設ける位置決め手段は、上述の凹部以外にも印刷等によって形成してよい。
【０１６４】
また、上述の実施の形態において、フレーム１２の表面に設けられた位置合わせマーク１３は、疑似ウェーハ１４を切断してチップ状電子部品１９とした後もチップ状電子部品１９中にフレーム１２と共に残されてよい。
【０１６５】
また、配線保護層１６やランド開口１７を設けた図３（ｍ）の状態でランド開口１７にはんだバンプを一括して形成した後、ダイシングを行うこともできる。
【０１６６】
また、本発明を適用する対象は半導体チップに限ることはなく、個々のチップへの切断を伴う他の各種チップ状電子部品であってもよい。
【０１６７】
【発明の作用効果】
本発明は、上述したように、前記電極面とは反対側の面において前記保護物質層上に導電層が形成されているために、前記チップ状電子部品に対する外部からのノイズを前記導電層を通して放出することができ、良好なシールド効果を得ることができると共に、チップ状電子部品とシールド手段とを一体化して小型化、薄型化することができ、しかもこれをシールド手段の後付け工程なしに簡易な構造で実現することができる。
【０１６８】
また、先願発明と同様に、例えば、良品のチップ部品を再配列して疑似ウェーハとするので、あたかも全品が良品のチップからなるウェーハが得られるため、ウェーハ一括での配線形成及びはんだバンプ処理等も可能になり、低コストのフリップチップ用のチップ状電子部品を作製でき、自社製チップのみならず、他社から購入したベアチップでも容易に配線形成及びはんだバンプ処理等が可能になる。そして、チップ状電子部品を疑似ウェーハから切り出す際に、前記チップ部品間の（側面）を切断するので、チップ部品本体への悪影響（歪みやばり、亀裂等のダメージ）が抑えられる。また、前記保護物質層によって少なくともチップ側面が覆われているので、Ｎｉ等の無電解めっき処理も可能であると共に、前記保護物質層によって少なくともチップ側面が保護されているので、個片化後のチップ状電子部品の実装ハンドリングにおいてもチップが保護され、良好な実装信頼性が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図２】同、作製工程を順次示す断面図である。
【図３】同、作製工程を順次示す断面図である。
【図４】同、作製工程を順次示す断面図である。
【図５】同、作製工程を順次示す断面図である。
【図６】同、チップ状電子部品の実装工程を含む断面図である。
【図７】同、フレームの平面図（ａ）及び断面図（ｂ）である。
【図８】同、上部カメラ及び下部カメラによる位置検出を行うときの断面図である。
【図９】本発明の第２の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図１０】同、作製工程を順次示す断面図である。
【図１１】同、作製工程を順次示す断面図である。
【図１２】同、チップ状電子部品の実装工程を含む断面図である。
【図１３】本発明の第３の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図１４】従来例によるチップ状電子部品の作製工程を順次示す断面図である。
【図１５】同、ＭＣＭ化された実装構造の一部断面側面図（ａ）及び（ｂ）である。
【図１６】同、ウェーハ一括処理に対処する半導体ウェーハの斜視図である。
【図１７】先願発明によるチップ状電子部品の作製工程を順次示す断面図である。
【図１８】同、作製工程を順次示す断面図である。
【図１９】同、作製工程を順次示す断面図である。
【図２０】同、チップ状電子部品の実装工程を含む断面図である。
【符号の説明】
１…基板、２…粘着シート、３、４…半導体チップ、５…電極パッド、
６…保護物質層、７…金属板（金属層）、９…層間絶縁膜、１０…ビアホール、１１…開口部、１２…フレーム、１３…位置合わせマーク、
１４…疑似ウェーハ、１５…配線、１６…配線保護層、１７…ランド開口、
１８…ブレード、１９…チップ状電子部品、２０…ダイシング、
２１…スクライブライン、２２…パッシベーション膜、２３…ＳｉＯ２膜、
２４…シリコン基板、２５…無電解めっき層、２６…ランド、
２７…印刷マスク、２８…はんだペースト、２９…はんだバンプ、
３０…実装基板、３１…ソルダー（はんだ）レジスト、
３２…ソルダー（はんだ）ペースト、３３…電極、３４…基板、
３５…上部カメラ、３６…下部カメラ、３７…真空チャック、３８…接着剤層
【発明が属する技術分野】
本発明は、半導体装置の製造に好適なチップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、デジタルビデオカメラやデジタル携帯電話、更にノートＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等に代表される携帯用電子機器の、小型化や薄型化、軽量化に対する要求は強く、半導体部品の表面実装密度をいかに向上させるかが重要なポイントである。
【０００３】
この為、パッケージＩＣ（ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等）に代る、より小型のＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）の開発や一部での採用が既に進められているが、究極の半導体高密度実装を考えると、ベアチップ実装でしかもフリップチップ方式による接続技術の普及が強く望まれる。
【０００４】
更には、近年の ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の動作速度の向上及び低電圧化等に伴い、半導体チップとインターポーザ若しくはマザーボードとの接続については、配線経路の短縮及び配線抵抗の低減を目的として、上述のフリップチップ接続を用いることが増えている。
【０００５】
このような、フリップチップ実装におけるバンプ形成技術を用いたフリップチップ接続には、例えば、半導体チップの接続パッド上にはんだバンプを形成し、その後、熱により再度はんだを溶かしてマザーボードである実装基板と接続する方法や、Ａｌ電極パッド上にＡｕ−Ｓｔｕｄ Ｂｕｍｐ法や電解めっき法等によってＡｕバンプを形成し、その後、異方性導電フィルム等を用いてマザーボードと接続する方法や、電解めっき法や蒸着法等ではんだバンプを一括して形成する方法が代表的である。
【０００６】
しかし、民生用では、より低コストのフリップチップ実装の場合に、チップにしてからバンプを形成（Ａｕ−Ｓｔｕｄ Ｂｕｍｐ法がその代表例である）するのではなく、ウェーハ状態で一括してバンプを形成する方法が望ましい。
【０００７】
このようなウェーハ一括処理法は、近年のウェーハの大口径化（１５０ｍｍφ→２００ｍｍφ→３００ｍｍφ）と、ＬＳＩ（大規模集積回路）チップの接続ピン数の増加（多ピン化）傾向とを考えれば、当然の方向性である。
【０００８】
以下に、従来のバンプ形成方法を説明する。
【０００９】
図１４には、より低コストを目指して、Ｎｉ無電解めっきとはんだペーストの印刷とでウェーハ一括でバンプを形成する工程を示す。図１４（ａ）は、ＳｉＯ２膜が形成されたシリコン基板（ウェーハ）を示しており、同図（ｂ）はその電極を含むチップ部分を拡大したものである。図１４（ａ）、（ｂ）において、８５はシリコン基板（ウェーハ）、６５はＡｌ電極パッド、８４はＳｉＯ２膜、８３はＳｉ３Ｎ４、ＳｉＯ２膜やポリイミド膜等から成るパッシベーション膜である。
【００１０】
図１４（ｃ）では、Ｎｉ無電解めっき法により、開口されたＡｌ電極パッド６５の上面のみに、選択的にＮｉ無電解めっき層（ＵＢＭ：Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）７２が形成されている。このＮｉ無電解めっき層（ＵＢＭ）７２は、Ａｌ電極パッド６５面をリン酸系エッチ液で前処理した後に、Ｚｎ処理によりＺｎを置換析出させ、さらに、Ｎｉ−Ｐめっき槽に浸漬することによって容易に形成でき、Ａｌ電極パッド６５とはんだバンプとの接続を助けるＵＢＭとして作用する。
【００１１】
図１４（ｄ）は、印刷マスク７３（メタルスクリーン）を当てて、はんだペースト７４を印刷法によりＮｉ無電解めっき層（ＵＢＭ）７２上に転写した状態を示す。図１４（ｅ）は、ウエットバック（加熱溶融）法ではんだペースト７４を溶融して、はんだバンプ７５を形成したものである。このように、Ｎｉ無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いずに、簡単にはんだバンプ７５を形成することができる。
【００１２】
他方、ＣＳＰは、１個１個のＬＳＩをいかに小さくして高密度で実装するかのアプローチであるが、デジタル機器の回路ブロックを見た場合、いくつかの共通回路ブロックで成り立っており、これらをマルチチップパッケージとしたり、モジュール化（ＭＣＭ：Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）する技術も登場している。デジタル携帯電話におけるＳＲＡＭ（スタティック・ラム）、フラッシュメモリー、マイコンの１パッケージ化等はその一例である。
【００１３】
このＭＣＭ技術は、最近の１チップシステムＬＳＩにおいても大きな利点を発揮するものと期待されている。即ち、メモリーやロジック、更にアナログＬＳＩを１チップ化する場合は、異なったＬＳＩ加工プロセスを同一ウェーハプロセスで処理することとなり、マスク数や工定数の著しい増加と開発ＴＡＴ（Ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ）の増加が問題となり、歩留りの低下も大きな懸念材料である。
【００１４】
このために、各ＬＳＩを個別に作り、ＭＣＭ化する方式が有力視されている。こうしたＭＣＭ化技術の例を図１５に示す。
【００１５】
図１５（ａ）及び（ｂ）はフリップチップ方式であって、配線基板（回路基板）７９上の電極７８に、フェイスダウンで半導体チップ５３及び５４を接続し、アンダーフィル材９５で固定している。ここで小型化、薄型化を考えた場合には、図１５のフリップチップが有利な方式である。今後の高速化での接続距離の縮小や各接続インピーダンスのバラツキ等を考えると、フリップチップ方式が主たる方法になるものと思われる。
【００１６】
このフリップチップ方式のＭＣＭとしては、例えば、複数の異種のＬＳＩについて、各々のＬＳＩのＡｌ電極パッド６５の面にＡｕ−Ｓｔｕｄ Ｂｕｍｐを形成し、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を介して回路基板と接続する方法や、樹脂ペーストを用いて圧接する方法、更には、バンプとしてＡｕめっきバンプ、Ｎｉ無電解めっきバンプ及びはんだバンプを用いる方法等、種々のものが提案されている。
【００１７】
図１５（ｂ）は、はんだバンプ７５による配線基板７９との金属間接合で、より低抵抗で確実に接合できる例である。
【００１８】
上述のようなウェーハ一括のはんだバンプ形成法は、実装面でエリアパッド配置にも適用でき、一括リフローや両面実装が可能である等の利点がある。しかし、最先端の歩留まりが低いウェーハに対して処理をすると、良品チップ１個当たりのコストは極めて高くなる。
【００１９】
即ち、図１６には、従来のウェーハ一括処理における半導体ウェーハ９９を示すが、最先端ＬＳＩでは高歩留りが必要とされるにも拘らず、スクライブライン７１で仕切られたチップの内、×印で示す不良品ベアチップ９７の数が○印で示す良品ベアチップ９８の数より多くなるのが実情である。
【００２０】
また、チップをベアチップの形で他所から入手した場合のバンプ形成は極めて難しいという問題があった。即ち、上記した２種類のバンプ形成方法は各々特徴を持つが、全ての領域に使える技術ではなく、各々の特徴を活かした使い分けをされるのが現状である。ウェーハ一括バンプ処理法は、歩留まりが高く、ウェーハ１枚の中に占める端子数が多い場合（例えば５００００端子／ウェーハ）や、エリアパッド対応の低ダメージバンプ形成に特徴を発揮する。又、Ａｕスタッドバンプは、チップ単位で入手した場合のバンプ処理や、簡便なバンプ処理に特徴を発揮している。
【００２１】
なお、図１６に示した半導体ウェーハ９９をスクライブライン７１に沿って切断すると、切断の影響でチップにストレス、亀裂等のダメージが生じて、故障の原因になることがある。さらに、良品ベアチップ９８及び不良品ベアチップ９７を、共に半導体ウェーハ９９として一括ではんだバンプ形成まで工程を進行させると、不良品ベアチップ９７に施した工程が無駄になり、これもコストアップの原因となる。
【００２２】
更に、上述のはんだバンプを用いた接続法においては、半導体チップ上に予めはんだバンプを形成しておく必要があるために、以下に記した課題が挙げられる。
【００２３】
例えば、半導体チップを作製する工程からはんだバンプを形成する工程までの間の作製工程のリードタイムが、比較的長くなると共に作製コストも上昇する。このことは、特に複数の半導体チップからなるウェーハをそれぞれの半導体チップに分割したチップ状態においては、よりその傾向が顕著になる。
【００２４】
また、はんだバンプの形成においては、半導体チップ上の隣接するはんだバンプ同士が接触して短絡を起こさないために一定の間隔を設けねばならず、ある程度のスペースが必要であるために、これらのはんだバンプへの接続用の隣接する電極パッドのピッチが狭いタイプの半導体チップにおいては、比較的不向きな構造となってしまう。これは、近年の傾向である多ピン化とは相反するものであり、問題となっている。
【００２５】
そこで本出願人は、上述のような問題を解決した方法及び構造を特願２０００−１２２１１２（特開２００１−３０８１１６）として既に提起した（これを以下、先願発明（後記の特許文献１）と称する）。以下に、先願発明に基づく方法及び構造の一例を、図１７〜図２０について順を追って説明する。
【００２６】
図１７（ａ）は、仮の支持基板となる基板５１を示す。但し、基板への加熱プロセスは４００℃以下の為、より安価なガラス基板も使用できる。また、この基板５１は繰り返し使用できる。
【００２７】
次に、図１７（ｂ）に示すように、基板５１上に、ある温度以上に加熱されると粘着力が低下する、例えばアクリル系で所定の厚さの粘着シート５２を貼り付ける。
【００２８】
次に、図１７（ｃ）に示すように、良品と確認された複数の半導体（良品ベア）チップ５３及び５４を、電極パッド６５が露出している面を下にして配列して粘着シート５２上に貼り付ける。
【００２９】
なお、これらの良品の半導体チップ５３及び５４は、図１７に示した通常の半導体ウェーハ９９の工程でダイシングして、使用したダイシングシート（図示せず）の延伸状態から取り出してもよいし、チップトレイから移載してもよい。
【００３０】
ここで重要なことは、自社、他社製のチップに関わらず、良品の半導体チップ５３及び５４のみを基板５１上に再配列させることである。
【００３１】
次に、図１７（ｄ）に示すように、チップ５３及び５４上から例えば有機系絶縁性樹脂、例えばエポキシ系、アクリル系等の保護物質を均一に塗布して保護物質層５５を形成する。この塗布工程はスピンコート法や印刷法等で容易に実現できる。
【００３２】
次に、図１７（ｅ）に示すように、ある温度以上に加熱することにより、粘着シート５２の粘着力を弱くして、保護物質層５５で側面及び裏面が連続して固められた複数の良品の半導体チップ５３及び５４からなる疑似ウェーハ６７を、基板５１上から剥離する。
【００３３】
次に、図１７（ｆ）に示すように、基板５１上から剥離した疑似ウェーハ６７を上下方向で反転させて、半導体チップ５３及び５４の電極パッド６５が上面に来るようにする。
【００３４】
次に、図１７（ｇ）に示すように、疑似ウェーハ６７の上面に層間絶縁膜５６を形成する。
【００３５】
次に、図１７（ｈ）に示すように、層間絶縁膜５６に配線形成用の孔部５７を、それぞれの半導体チップ５３及び５４の電極パッド６５上に、電極パッド６５の上面の一部が露出するように設ける。
【００３６】
次に、層間絶縁膜５６上面及び孔部５７に配線材料を被着させた後に、図１８（ｉ）に示すように、フォトレジスト等を用いて所定の配線パターン５７に形成する。
【００３７】
次に、図１８（ｊ）に示すように、所定のパターンに形成された再配置用の配線５７を覆うようにして配線保護層５８を形成する。
【００３８】
次に、図１８（ｋ）に示すように、配線保護層５８に配線取り出し用のランド開口５９を、所定の位置に配線５７の上面の一部が露出するように複数箇所設ける。
【００３９】
次に、図１８（ｌ）に示すように、半導体チップ５３及び５４を保護物質層５５で保護して補強してなるチップ状電子部品６９の単位で、ブレード６８（又はレーザ）でスクライブライン７１に沿ってダイシング７０し、個々の個片とする。
【００４０】
図１９（ｍ）は、このチップ状電子部品６９の拡大図、及びこの拡大図中の、主に半導体チップ５４付近の詳細図であり、この半導体チップ５４（半導体チップ５３も同様）は、シリコン基板８５上にＳｉＯ２膜８４を介してＡｌ電極パッド６５及びパッシベーション膜８３が形成された構造のものである。
【００４１】
次に、図１９（ｎ）に示すように、Ｎｉ無電解めっき法によってランド開口５９内にＮｉ無電解めっき層（ＵＢＭ）７２を形成する。なお、このＮｉ無電解めっき層（ＵＢＭ）７２は、例えば、配線５７の上面をリン酸系エッチ液で前処理した後に、Ｚｎ処理によりＺｎを置換析出させ、さらにＮｉ−Ｐめっき槽に浸漬させることにより、容易に形成でき、Ａｌ電極パッド６５と後述するはんだバンプとの接続を助けるＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）として作用する。
【００４２】
更に、無電解めっき層７２上に、ランド１００をランド開口５９上のみならず配線保護層５８上にも連続して形成する。
【００４３】
次に、図１９（ｏ）に示すように、印刷マスク７３を当てて、はんだペースト７４を印刷法によりランド１００上に転写する。
【００４４】
次に、図２０（ｐ）に示すように、ウエットバック法ではんだペースト７４を溶融して、はんだバンプ７５を形成する。このように、Ｎｉ無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いずに簡単にはんだバンプ７５を形成できる。
【００４５】
上記のようにして、低歩留まりの最先端のＬＳＩや他社から入手したチップであっても、良品の半導体チップ５３及び５４のみを基板５１に貼り付けて、あたかも１００％良品の半導体チップ５３及び５４のみで構成された疑似ウェーハ６７を作製できる。このため、図１８（ｋ）の状態でウェーハ一括の低コストのはんだバンプ形成も可能になる。
【００４６】
そして、図１８（ｉ）の状態において、プローブ検査による電気的特性の測定やバーンインを行って、図１７（ｃ）の工程前に良品の半導体チップ５３及び５４を選別したことに加えて、更により確実に良品チップのみを選別できる。
【００４７】
次に、図２０（ｑ）に示すように、基板７９上にソルダー（はんだ）レジスト７６で囲まれかつソルダー（はんだ）ペースト７７を被着した電極７８を設けた実装基板６０に、個片化されたチップ状電子部品６９をマウントする。
【００４８】
この際、チップ状電子部品６９の側面と裏面は保護物質層５５で覆われているため、実装基板６０への実装時のチップ状電子部品６９の吸着等のハンドリングにおいて、直接チップ５３、５４がダメージを受けることがないために、高い信頼性を持つフリップチップ実装を期待することができる。
【００４９】
なお、上記の記述は半導体チップのフリップチップ実装技術に関するものであるが、フリップチップ高密度実装における接続用はんだバンプの形成技術とその製造方法に関するものでもあり、良品の半導体チップ５３及び５４をその表面を下にして基板５１上に等間隔で並べて貼り付け、その後に保護物質層５５を裏面等に均一に塗布して、チップ５３及び５４同士を固定している。
【００５０】
しかる後に、貼着シート５２から剥がして、良品の半導体チップ５３及び５４のみが配列された疑似ウェーハ６７を作製し、このウェーハ６７に一括でバンプ形成をして、低コストでバンプチップを製造できる。このバンプチップは、小型・軽量の携帯用電子機器のみならず、全てのエレクトロニクス機器に利用され得る。
【００５１】
上述の工程によれば、半導体チップ５３及び５４等のチップ状電子部品（以下、半導体チップを代表例として説明する。）６９の電極パッド６５面以外（即ち、チップ５３及び５４の側面及び裏面）が連続した保護物質層５５によって保護されるので、チップ化後のハンドリングにおいてチップ５３及び５４が保護され、ハンドリングが容易となると共に、良好な実装信頼性が得られる。
【００５２】
又、上述の半導体ウェーハ９９から切出されて良品のみを選択した半導体チップ５３及び５４を基板５１に貼り付け、保護物質層５５を全面に被着した後に剥離することにより、あたかも全品が良品の半導体チップ５３及び５４のみからなる疑似ウェーハ６７を得るため、ウェーハ一括での配線形成やバンプ処理等も可能となる。
【００５３】
更に、チップ５３及び５４を疑似ウェーハ６７から切り出す際にチップ間の保護物質層５５の部分を切断することになるので、半導体チップ５３及び５４本体への悪影響（歪みやばり、亀裂等のダメージ）を抑えて容易に切断することができる。
【００５４】
しかも、保護物質層によってチップ５３及び５４の側面及び裏面が覆われていることから、Ｎｉ無電解めっき処理も可能である。そして、自社製ウェーハのみならず、他社から購入したベアチップでも、容易にはんだバンプ処理等が可能になる。
【００５５】
また、ＭＣＭに搭載される異種ＬＳＩチップを全て同一半導体メーカーから供給されるケースは少なく、最先端の半導体ラインの投資が大きくなってきているために、ＳＲＡＭ、フラッシュメモリーやマイコン、更にＣＰＵ（中央演算処理ユニット）を同一半導体メーカーで供給するのではなく、各々得意とする半導体メーカーから別々にチップで供給してもらい、これらをＭＣＭ化することもできる。
【００５６】
なお、上記の基板は繰り返し使用できて、バンプ形成のコストや環境面でも有利である。
【００５７】
更に、上述の工程においては、半導体チップ５３及び５４の作製工程を別工程として行い、既に良品と判定されたチップ５３及び５４のみを使用するために、例えば、半導体チップを作製する工程からはんだバンプを形成する工程までの間の、作製工程のリードタイムや検査時間等を比較的短くすることができると共に、作製コストの上昇を抑えることができる。
【００５８】
また、はんだバンプの形成においては、半導体チップ上の隣接するはんだバンプ同士が接触して短絡を起こさせないために一定の間隔を設けねばならず、ある程度のスペースが必要であるが、図１９（ｎ）に示すように、配線５７やランド１００等の配置形状によってはんだバンプの形成位置の自由度が増し、これらのはんだバンプへの接続用の隣接する電極パッド６５のピッチが狭いタイプの半導体チップにおいても、電極パッドのピッチをより短く高密度にすることができ、多ピン化を実現することができる。
【００５９】
【特許文献１】
特開２００１−３０８１１６公報明細書及び図面（第６〜１１欄、図１〜図３）
【００６０】
【発明が解決しようとする課題】
しかしながら、上述の先願発明は上記の如き優れた特徴を有しているものの、なお、改善すべき以下のような課題があることが判明した。
【００６１】
即ち、特にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）系のＬＳＩ用のチップ状電子部品６９を使用する場合、他のＬＳＩ用の電子部品との間に生じる電気的なノイズを遮断して誤動作等を防止するために、チップ状電子部品６９全体をシールドケースで覆うことが多い。
【００６２】
近年、小型化及び軽量化を目的として、ＣＳＰ等のＬＳＩパッケージの小型化が急速に進んでいるが、上記のようにシールドケースを後付けすることにより、小型化したＬＳＩパッケージでもその実装面積が大きくなってしまい、また、シールドケースの後付け等の工程が増えてコストアップにもなる。
【００６３】
そこで、本発明の目的は、上記した先願発明の特徴を生かしつつ、チップ状電子部品に対するノイズを効果的に遮断すると共に、これを簡易な構造により容易に実現できるチップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法を提供することにある。
【００６４】
【課題を解決するための手段】
即ち、本発明は、
支持体上に複数個又は複数種のチップ部品を固定する工程と、
前記チップ部品の少なくとも側面に保護物質を被着させて保護物質層を形成する工程と、
前記保護物質層上に導電層を形成する工程と、
前記保護物質層が被着された前記チップ部品を前記支持体から剥離する工程と
を有する疑似ウェーハの製造方法に係わり、また、この方法に、
前記チップ部品の電極面上に層間絶縁膜及び接続孔を形成する工程と、
前記接続孔に導電性接続材を設ける工程と、
前記複数個又は複数種のチップ部品間を切断して、チップ状電子部品を得る工程と
を付加した、チップ状電子部品の製造方法に係わるものである。
【００６５】
本発明は又、複数個又は複数種のチップ部品が、電極面以外の少なくとも側面に被着された保護物質層によって一体化されていて、前記電極面とは反対側の面において前記保護物質層上に導電層が被着されている疑似ウェーハを提供し、また、この疑似ウェーハから得られ、前記チップ部品の電極面以外の少なくとも側面に前記保護物質層が被着されていて、前記電極面とは反対側の面において前記保護物質層上に前記導電層が形成されている、チップ状電子部品も提供するものである。
【００６６】
本発明によれば、前記電極面とは反対側の面において前記保護物質層上に導電層が形成されているために、前記チップ状電子部品に対する外部からのノイズを前記導電層を通して放出することができ、良好なシールド効果を得ることができると共に、チップ状電子部品とシールド手段とを一体化して小型化、薄型化することができ、しかもこれをシールド手段の後付け工程なしに簡易な構造で実現することができる。
【００６７】
また、先願発明と同様に、例えば、良品のチップ部品を再配列して疑似ウェーハとするので、あたかも全品が良品のチップからなるウェーハが得られるため、ウェーハ一括での配線形成及びはんだバンプ処理等も可能になり、低コストのフリップチップ用のチップ状電子部品を作製でき、自社製チップのみならず、他社から購入したベアチップでも容易に配線形成及びはんだバンプ処理等が可能になる。
【００６８】
そして、チップ状電子部品を疑似ウェーハから切り出す際に、前記チップ部品間（側面）を切断するので、チップ部品本体への悪影響（歪みやばり、亀裂等のダメージ）が抑えられる。
【００６９】
また、前記保護物質層によって少なくともチップ側面が覆われているので、Ｎｉ等の無電解めっき処理も可能であると共に、前記保護物質層によって少なくともチップ側面が保護されているので、個片化後のチップ状電子部品の実装ハンドリングにおいてもチップが保護され、良好な実装信頼性が得られる。
【００７０】
【発明の実施の形態】
本発明においては、前記保護物質層の形成時における前記保護物質層と前記チップ部品との熱膨張係数の差に起因する疑似ウェーハ（従ってチップ状電子部品）の変形を防ぐために、前記チップ部品を装入するための開口部を有する枠体を前記支持体上に固定した後、前記枠体の前記開口部内に前記チップ部品を装入して前記支持体上に固定し、この固定後に前記開口部内において前記チップ部品の少なくとも側面を覆うように前記保護物質を被着させるのが望ましい。
【００７１】
この場合、前記チップ状電子部品に対するシールド効果を向上させるために、前記枠体を導電性物質で形成し、前記導電層と接触させるのが望ましい。
【００７２】
また、前記保護物質の被着を印刷又は物理的蒸着によって行ってもよい。
【００７３】
また、前記導電性接続材を介して前記導電層を前記電極面上に電気的に取り出すのが望ましい。
【００７４】
また、前記接続孔を介して前記複数個又は複数種のチップ部品間を前記導電性接続材からなる配線によって接続するのが望ましい。
【００７５】
また、はんだバンプ等の外部接続端子を形成する上でその形成位置の選択の自由度を増すために、前記導電性接続材からなる配線上に第２の層間絶縁膜を形成し、この第２の層間絶縁膜に形成した第２の接続孔を介して前記配線を電気的に取り出すのが望ましい。
【００７６】
また、前記支持体上での前記チップ部品の位置決めを容易にかつ的確に行うために、前記開口部の近傍において前記枠体に前記チップ部品の位置決め手段を形成するのが望ましい。この位置決め手段は、前記チップ状電子部品において前記導電性物質層の表面に残されてよい。
【００７７】
また、前記導電層を接地してシールド効果を得るために、前記チップ部品の側面に被着された前記保護物質層の外面に前記導電性物質層が被着され、この導電性物質層が前記導電層に接触しているのが望ましい。
【００７８】
この場合、前記チップ部品の電極面上に層間絶縁膜が形成され、この層間絶縁膜に形成した接続孔に導電性接続材が設けられており、この導電性接続材を介して前記導電層が前記電極面上に電気的に取り出されてよい。
【００７９】
次に、本発明の好ましい実施の形態を図面の参照下に具体的に説明する。
【００８０】
第１の実施の形態
図１〜図６は、本実施の形態による疑似ウェーハ１４及びチップ状電子部品１９の作製工程、及びこのチップ状電子部品１９の実装工程を順次示すものである。
【００８１】
図１（ａ）は、仮の支持基板となる基板１を示す。但し、この基板１への加熱プロセスは４００℃以下で行えるため、安価なガラス基板も基板１として使用できる。また、この基板１は繰り返し使用することができる。
【００８２】
次に、図１（ｂ）に示すように、基板１上に、ある温度以上に加熱されると粘着力が低下する、例えばアクリル系で所定の厚さの粘着シート２を貼り付ける。
【００８３】
次に、図１（ｃ）に示すように、半導体チップ３及び４を装入する開口部１１を有する銅等の導電性材料からなるフレーム１２（詳細は後述）を、粘着シート２上に貼り付けて仮固定する。この際に、開口部１１の位置は半導体チップ３及び４の貼付け位置に概ね対応しており、フレーム１２は基板１の表面内に収まってさえいれば特に貼り付け精度は問わない。
【００８４】
ここで、フレーム１２の形状、大きさ、材質、貼付け方法及び貼付け位置等、並びに開口部１１の形状、大きさ及び個数等は、半導体チップ３及び４の貼付け位置等に対応して、任意に選択してよい。
【００８５】
次に、図１（ｄ）に示すように、良品と確認された複数の半導体（良品ベア）チップ３及び４を、電極パッド５が露出している面を下にしてフレーム１２の開口部１１内に装入し、この開口部１１内において粘着シート２上の所定の位置に貼り付ける。
【００８６】
なお、良品の半導体チップ３及び４は、図１６で述べたように通常の半導体ウェーハ９９を各半導体チップにダイシングして得てよいが、各良品半導体チップはダイシングシート（図示せず）の延伸状態から取り出してもよいし、チップトレイから移載してもよい。
【００８７】
このように、フレーム１２の開口部１１内に半導体チップ３及び４を指定した位置にマウント（仮固定）する際に、予めフレーム１２の上面に設けておいた位置合わせマーク（ここでは図示省略）を基準にして行うことによって、基板１上の全体の広範囲に亘って、半導体チップ３及び４の固定位置の精度を確保することが可能となる。
【００８８】
また、このことによって、図１７に示した先願発明では使用可能な専用の位置合わせマーク付きの基板５１を使用する必要がなくなるため、使用する基板１として汎用性のある安価な基板の採用が可能となり、コストダウンを図ることができる。
【００８９】
次に、図１（ｅ）に示すように、開口部１１からチップ３及び４上に例えば有機系絶縁性樹脂、例えばエポキシ系等からなる保護物質を流し込み、保護物質層６を各開口部毎に形成する。この保護物質層６は半導体チップ３及び４の側面、更には上面を覆う程度の量にし、また一般的にはディスペンス法（場合によっては印刷法等）によって形成する。保護物質層６の材質は、エポキシ樹脂とするのがよいが、アクリル系等でもよく、機械的な衝撃又は湿度等から半導体チップ３及び４を保護することができるものであれば、材質に制限はない。
【００９０】
ここで、図１７に示した先願発明においては、保護物質層５５には、半導体チップの固定機能に加えて、複数個又は複数種の半導体チップを連接した疑似ウェーハ６７全体の構造体としての機能も持たせていたが、本実施の形態においては、主にフレーム１２と半導体チップ３及び４との間の固定機能を果たすだけで十分であるため、保護物質６の使用量を必要最低限にすることが可能である。但し、各半導体チップ３と４との間にも保護物質が被着されているのが、チップの完全固定の上で望ましいが、必ずしもそのようにする必要はない。
【００９１】
このように、保護物質層６の量が激減するために、半導体チップと保護物質層との熱膨張係数の差により保護物質の流し込みによるチップ固定時に発生しがちであった内部応力が弱められ、後述のようにして疑似ウェーハ１４を基板１から剥離した後の疑似ウェーハ１４の反り量を大幅に低減することができ、疑似ウェーハ１４の平坦性を保つことができる。その結果、後工程での配線形成時の加工性及び歩留等を飛躍的に向上させることが可能となる。
【００９２】
次に、図２（ｆ）に示すように、フレーム１２上に平坦な銅等の金属板７を貼付ける。この際に、フレーム１２と金属板７との接合に導電性ペーストからなる接着剤（図示せず）を用いてよい。
【００９３】
ここで、金属板７の材質はフレーム１２の材質と同様に特に限定はされない。また、フレーム１２と金属板７とはシールド用として電気的に接続している必要があるため、図２（ｆ）においては導電性ペーストで接着する形態を記載したが、両者を電気的に接続可能であって接着力も得られるような接続方法であれば、特に限定されることはない。
【００９４】
また、金属板７に代えて、例えば、メタライジング法、めっき法、スパッタ法、蒸着法等により形成した金属層を用いてもよい。要は、金属板の貼り付け以外にも様々な方法で形成された導電層であればよい。この金属板７はべた付けであってよいが、所定パターンに形成してもよい。
【００９５】
次に、図２（ｇ）に示すように、ある温度以上に加熱することにより粘着シート２の粘着力を弱くした状態で、保護物質層６、更にはフレーム１２及び金属板７で側面及び裏面等が覆われた複数の良品の半導体チップ３及び４の一体化物からなる疑似ウェーハ１４を基板１から剥離し、疑似ウェーハ１４の作製工程を完了する。
【００９６】
この時に、上記したように保護物質層６の量が低減されていることによって疑似ウェーハ１４の反り量が大幅に低減するのに加えて、金属板７（又は金属層）がある程度の剛性を有しているために、疑似ウェーハ１４の反りを一層抑制することができる。
【００９７】
次に、図２（ｈ）に示すように、基板１から剥離した疑似ウェーハ１４を上下方向で反転させて、半導体チップ３及び４の電極パッド５の露出面が上側に来るようにする。
【００９８】
次に、図２（ｉ）に示すように、疑似ウェーハ１４の上面に塗布法や化学的気相成長法等によって層間絶縁膜９を形成する。ここで、層間絶縁膜９の厚さ、材質及び形成方法等は、任意に選択してよい。
【００９９】
次に、図２（ｊ）に示すように、フォトリソグラフィ技術によって層間絶縁膜９に配線形成用のビアホール１０を形成し、それぞれの半導体チップ３及び４の電極パッド５の上面の一部を露出させる。これと同時に、フレーム１２上にも層間絶縁膜９を貫通してビアホール１０を形成し、フレーム１２の上部の一部を露出させる。
【０１００】
ここで、ビアホール１０の大きさ、位置、数量及び形成方法等は、半導体チップ３及び４の配列等に対応して決定することができる。
【０１０１】
次に、図３（ｋ）に示すように、真空蒸着法又はスパッタ法等によって層間絶縁膜９の上面及びそれぞれのビアホール１０内に配線材料を被着した後に、フォトリソグラフィ技術によって所定パターンの配線１５を形成し、各チップ間を接続するＭＣＭ用配線としたり、外部端子形成用の配線とする。
【０１０２】
例えば、疑似ウェーハ１４上に層間絶縁膜９を塗布し、この層間絶縁膜９に電極パッド５上の必要箇所及びフレーム１２上の必要箇所にビアホール１０を開口した後に、例えば、セミアディティブ法等により配線１５を形成する。
【０１０３】
次に、図３（ｌ）に示すように、所定パターンに形成された再配置用の配線１５を覆うようにして、カバーコートである配線保護層１６を形成する。ここで、配線保護層１６の厚さ、材質及び形成方法等は、任意に選択してもよい。
【０１０４】
次に、図３（ｍ）に示すように、配線保護層１６に外部との接続に必要な配線取り出し用のランド開口１７を配線１５上の所定の位置に形成し、配線１５の上面の一部を露出させる。ここで、ランド開口１７の大きさ、数量及び形成方法等は、任意に選択してよい。
【０１０５】
こうして、半導体チップ３及び４の側面が保護物質層６を介してフレーム１２に接着されると共に、半導体チップ３及び４の裏面が保護物質層６及び金属板７で覆われた構造を形成する。
【０１０６】
次に、図４（ｎ）に示すように、フレーム１２の位置において、ブレード１８（又はレーザ等）でスクライブライン２１に沿って金属板７及びフレーム１２を切断してダイシング２０して、複数の半導体チップ３及び４が保護物質層６とフレーム１２及び金属板７で覆われてなる単位に個片化し、この個片をチップ状電子部品１９とする。
【０１０７】
こうして得られたチップ状電子部品１９は、後記のように、フレーム１２及び配線１５、この上のランド開口１７を介して金属板７を電気的にグランドに接続（接地）する。これによって、チップ状電子部品１９全体をフレーム１２及び金属板７からなるシールド層で囲む構造を形成し、チップ状電子部品１９をシールドケースで囲む場合と同様の構造及び効果を得ることができる。但し、フレーム１２及び金属板７からなるシールド構造は、シールドケースよりもはるかに薄型、小型化したものとなる。
【０１０８】
図４（ｏ）は、このチップ状電子部品１９の拡大図、及び主に半導体チップ４付近の詳細図であり、この半導体チップ４（半導体チップ３も同様）は、シリコン基板２４上にＳｉＯ２膜２３を介してＡｌ電極パッド５及びパッシベーション膜２２が形成された構造からなっている。
【０１０９】
次に、図５（ｐ）に示すように、Ｎｉ無電解めっき法によってランド開口１７内にＮｉ無電解めっき層（ＵＢＭ）２５を形成する。なお、このＮｉ無電解めっき層（ＵＢＭ）２５は、例えば、配線１５の上面をリン酸系エッチ液で前処理した後に、Ｚｎ処理によりＺｎを置換析出させ、さらにＮｉ−Ｐめっき槽に浸漬させることにより、容易に形成でき、Ａｌ電極パッド５と後述するはんだバンプとの接続を助けるＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）として作用する。
【０１１０】
更に、無電解めっき層２５と接続するように、ランド２６をランド開口１７上のみならず配線保護層１６上にも形成する。
【０１１１】
ここで、無電解めっき層２５やランド２６を含めた配線については、外部端子位置の再配置等に有用である。更に、配線１５も含めてランド２６は、いわゆるインターポーザー基板を用いることなしにインターポーザーをビルドアップした構造をなしているため、再配置用の配線構造を精度良く容易に形成することができ、また、これを基本的には、図３（ｍ）に示したウェーハレベルで一括処理により形成することができることは極めて有利である。
【０１１２】
次に、図５（ｑ）に示すように、印刷マスク２７を当てて、はんだペースト２８を印刷法によりランド２６上に転写する。
【０１１３】
次に、図６（ｒ）に示すように、ウエットバック法等ではんだペースト２８を溶融して、はんだバンプ２９を形成する。このように、Ｎｉ無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いずに簡単にはんだバンプ２９を形成できる。
【０１１４】
上記のようにして、低歩留まりの最先端のＬＳＩや他社から入手したチップであっても、良品の半導体チップ３及び４のみを基板１に貼り付けて、あたかも１００％良品の半導体チップ３及び４のみで構成された疑似ウェーハ１４を作製できる。なお、図３（ｍ）の状態で、ウェーハ一括の低コストのはんだバンプ形成も可能になる。
【０１１５】
そして、図３（ｋ）の状態において、プローブ検査による電気的特性の測定やバーンインを行って、図１（ｄ）の工程前に良品の半導体チップ３及び４を選別したことに加えて、更により確実に良品チップのみを選別できる。
【０１１６】
次に、図６（ｓ）に示すように、基板３４上に、ソルダー（はんだ）レジスト３１で囲まれかつソルダー（はんだ）ペースト３２を被着した電極３３を設けた実装基板３０に、個片化されたチップ状電子部品１９をマウントする。なお、はんだペースト３２に代えてはんだバンプを形成すれば、チップ状電子部品１９に上記のはんだバンプ２９を形成することを要しない。
【０１１７】
上記のチップ状電子部品１９は、側面と裏面とがフレーム１２や金属板７等によって覆われて保護されているため、図４（ｎ）に示したダイシング時のみならず、図６（ｓ）に示した実装基板３０への実装時のチップ状電子部品１９の吸着等のハンドリングにおいても、チップ３及び４がダメージを受けることがなく、高い信頼性でダイシング及びフリップチップ実装が可能となる。
【０１１８】
図７には、図１（ｃ）に示した本実施の形態で使用するフレーム１２を詳しく説明するものである。ここで、図７（ａ）はフレーム１２の平面図を示し、図７（ｂ）はフレーム１２の断面図を示すが、概略図示した図１（ｃ）と比べて各部を詳細に図示している。
【０１１９】
図７に示すフレーム１２は、例えば、Ｃｕ等の金属を含む導電性物質からなる板材に、破線で示す半導体チップ３及び４が仮固定されるチップエリアより多少大きめの開口部１１をエッチング又はプレス加工法等により抜き加工したものである。
【０１２０】
フレーム１２の材質に関しては、上記のような加工に適用可能であれば特に限定されないが、導電性を有し、安価で大量加工に適した材質のものが望ましい。
【０１２１】
また、開口部１１の形成と同時に、開口部１１の近傍においてフレーム１２の片面（半導体チップ３及び４を装入する側の面）に対して、チップエリアへのチップマウント（仮固定）時にチップ位置合わせのために位置決めの手段として位置合わせマーク１３を形成しておくことが望ましい。この位置合わせマーク１３は、例えば円形のハーフエッチング等によって凹部として形成することができる。
【０１２２】
この場合、位置合わせマーク１３により、半導体チップ３及び４を組とするモジュール間でのチップ位置精度が決定されるので、位置合わせマーク１３は、マーク間のピッチが相対的に正確に保持されるような加工方法で形成するのが望ましい。
【０１２３】
そして、図１（ｄ）に示したように各半導体チップを開口部１１内の所定位置に装入、固定する際には、図８に示すように、フレーム１２に設けられた位置合わせマーク１３によって各半導体チップの装入位置を識別する。
【０１２４】
即ち、上部カメラ３５によって、真空チャック３７に吸着された半導体チップ４（又は３）の位置を検出すると共に、下部カメラ３６によって、基板１上に仮固定されたフレーム１２の位置合わせマーク１３の位置を検出しておく。
【０１２５】
例えば、これらの各カメラ３５及び３６によって位置合わせマーク１３と他の位置合わせマーク１３との距離や、位置合せマーク１３と半導体チップとの距離などを検出し、これらの検出による位置情報に基づいて、フレーム１２の開口部１１内の正規の位置に正規の向きで半導体チップ３及び４を装入し、破線で示すように粘着シート２上に仮固定することができる。
【０１２６】
なお、本実施の形態と比較して、図１７〜図２０に示した先願発明においては、以下のような問題点もある。
【０１２７】
即ち、得られたチップ状電子部品６９の半導体チップの裏面（電極パッド６５とは反対側の面）には、絶縁層である保護物質層５５が存在しているために、チップ状電子部品６９の表面側と裏面とは絶縁されており、その裏面に配線層等の導電層を設けて回路を構成することは何ら意図されていない。このため、チップ状電子部品６９の裏面側を含めてシールド層で覆うことは不可能である。
【０１２８】
また、粘着シート５２上に半導体チップ５３及び５４を仮固定する場合には、半導体チップ５３及び５４を基板５１上の広いエリアにおいて相対的に正確な位置精度で配置する必要があるが、このために半導体チップ５３及び５４をマウント（仮固定）する基板５１側に位置合わせマークを配置する。この位置合わせマークは、チップ状電子部品６９のサイズ毎に位置変更を行うことが必要となり、チップ状電子部品６９のサイズ毎に専用の基板５１を用意しなければならず、これに伴ってコストアップとなり易い。
【０１２９】
また、半導体チップ５３及び５４の材質（主としてシリコン）と、線膨張及び硬化時の収縮の大きい保護物質層５５の材質（主として例えばエポキシ樹脂）との熱膨張又は収縮量の差によって、保護物質層５５の被着後の基板５１からの剥離後に、疑似ウェーハ６７の反りが大きくなり、この反りがウェーハ上での配線形成やチップ状電子部品６９の実装に支障を生じ、搬送性及び歩留も阻害することがある。
【０１３０】
これに対し、本実施の形態では、チップ状電子部品１９の裏面に金属板７を設け、フレーム１２及び配線１５を介して電気的に接地しているので、チップ状電子部品１９の周囲をシールドでき、外部からのノイズ等による半導体チップ３及び４の誤動作等を十二分に防止することができる。
【０１３１】
この場合、シールド構造を形成する金属板７及びフレーム１２等とチップ状電子部品１９とを一体化しているために、シールドケースを後付けする場合に比べて、小型化、薄型化した構造となり、実装面積が小さくなり、作製工程も簡略化される。
【０１３２】
また、各半導体チップ３、４毎に専用の位置合わせマークを基板１に設けるのではなく、フレーム１２に設けられた位置合わせマーク１３よって、各半導体チップ３及び４間のマウント（仮固定）位置精度を確保できるため、基板１の汎用性の拡大及びそれによるコストダウンが可能となる。
【０１３３】
また、枠体であるフレーム１２によって各半導体チップ間が仕切られているために、各半導体チップ３及び４を固着するための保護物質層６の構成物質、例えばエポキシ樹脂の使用量を減らせるので、半導体チップ３及び４との熱膨張量又は収縮量の差を小さくして、疑似ウェーハ１４の変形を抑制することができる。これによって、疑似ウェーハ１４の反りを小さくでき、後工程の配線形成を行い易く、実装の信頼性が向上し、また搬送性及び歩留等も改善することができる。
【０１３４】
なお、本実施の形態においては、良品の半導体チップ３及び４のみが配列された疑似ウェーハ１４を作製し、このウェーハ１４に一括で配線形成（更に必要とあればバンプ形成）を行うことができる。これは、小型・軽量の携帯用電子機器のみならず、全てのエレクトロニクス機器に利用され得る。
【０１３５】
また、半導体チップ３及び４を有するチップ状電子部品１９の電極パッド５面以外（即ち、チップ３及び４の側面及び裏面）がフレーム１２及び金属板７等によって保護されるので、チップ化後のハンドリングにおいてチップ３及び４が保護され、ハンドリングが容易となると共に、良好な実装信頼性を得ることができる。
【０１３６】
また、チップ状電子部品１９を疑似ウェーハ１４から切り出す際に、チップ間のフレーム１２の部分を切断するので、半導体チップ３及び４本体への悪影響（歪みやばり、亀裂等のダメージ）を抑えて容易に切断することができる。
【０１３７】
しかも、フレーム１２や金属板７等によってチップ３及び４の側面及び裏面が覆われていることから、Ｎｉ無電解めっき処理も可能である。そして、自社製ウェーハのみならず、他社から購入したベアチップでも、容易にはんだバンプ処理等が可能になる。
【０１３８】
また、ＭＣＭに搭載される異種ＬＳＩチップを全て同一半導体メーカーから供給されるケースは少なく、最先端の半導体ラインの投資が大きくなってきているために、ＳＲＡＭ、フラッシュメモリーやマイコン、更にＣＰＵ（中央演算処理ユニット）を同一半導体メーカーで供給するのではなく、各々得意とする半導体メーカーから別々にチップで供給してもらい、これらをＭＣＭ化することもできる。
【０１３９】
また、上記の基板１は繰り返し使用でき、コストや環境面でも有利である。
【０１４０】
更に、上述の工程においては、半導体チップ３及び４の作製工程を別工程として行い、既に良品と判定されたチップ３及び４のみを使用するために、例えば、半導体チップを作製する工程からはんだバンプを形成する工程までの時間や検査時間等を短くすることができると共に、作製コストの上昇を抑えることができる。
【０１４１】
また、はんだバンプの形成においては、半導体チップ上の隣接するはんだバンプ同士が接触して短絡を起こさせないために一定の間隔を設けねばならず、ある程度のスペースが必要であるが、図５（ｐ）に示すように、配線１５やランド２６等の配置によってはんだバンプの形成位置の自由度が増し、隣接する電極パッド５のピッチが狭いタイプの半導体チップにおいても、ランド２６の数を増やして多ピン化を実現することができる。
【０１４２】
第２の実施の形態
本実施の形態は、図９〜図１１に示すように、半導体チップ３及び４の電極面以外を樹脂からなる保護物質のみで覆って保護物質層６を形成すると共に、金属層７の接地用の配線１５を保護物質層６を通して形成する以外は、第１の実施の形態と同様である。
【０１４３】
即ち、図９（ａ）〜図９（ｂ）に示すように、上記の図１（ａ）〜図１（ｂ）に示す工程と同様に、基板１上に粘着シート２を貼り付ける。
【０１４４】
次に、図９（ｃ）に示すように、良品の半導体チップ３及び４を粘着シート２上の所定の個所に貼り付けて仮固定する。
【０１４５】
次に、図９（ｄ）に示すように、半導体チップ３及び４を覆うように樹脂からなる保護物質を塗布して保護物質層６を形成する。
【０１４６】
その後、図９（ｅ）〜図１０（ｈ）に示すように、上記の図２（ｆ）〜図２（ｉ）に示す工程と同様に、保護物質層６上に金属板７を設けた後に、基板１から剥離して疑似ウェーハ１４とし、この疑似ウェーハ１４の電極パッド５の上に層間絶縁膜９を形成する。
【０１４７】
次に、図１０（ｉ）に示すように、フォトリソグラフィー技術によって配線用のビアホール１０を層間絶縁膜９又は保護物質層６に形成し、各電極パッド５の表面を一部露出させ、かつ接地（シールド）用の導電層となる金属板７の表面を一部露出させる。
【０１４８】
次に、図１０（ｊ）に示すように、それぞれのビアホール１０に配線材料を充填してパターニングし、配線１５を形成する。
【０１４９】
次に、図１０（ｋ）〜図１２（ｒ）に示すように、上記の図３（ｌ）〜図６（ｓ）の工程と同様に、配線１５等の施された疑似ウェーハ１４を個片化してチップ状電子部品１９とし、そのチップ状電子部品にはんだバンプ２９等を形成した後に、それを実装基板３０に実装する。
【０１５０】
本実施の形態によれば、第１の実施の形態におけるフレーム１２を用いないでも、保護物質層６を通して金属層７を配線１５によって接地することができると共に、半導体チップ３及び４間の保護物質層６を金属層７と共に切断してチップ状電子部品１９を形成しているため、疑似ウェーハ１４の切断が比較的容易になる。
【０１５１】
また、図９（ｆ）に示した疑似ウェーハ１４は、金属板７によって補強されていることから、これが存在しない場合に比べて、上記した反りを少なくすることができる。つまり、金属板７はシールドと共に反り防止作用も有している。
【０１５２】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１５３】
第３の実施の形態
本実施の形態は、図１３に示すように、フレーム４２の材質を保護物質層６の材質と同一として、このフレーム４２を粘着シート２上に仮固定し、更に、フレーム４２の開口部１１内に半導体チップ３及び４を装入した後に、加熱等でフレーム４２を溶解して各半導体チップ３及び４の側面間を接合する保護物質層６となし、この上に接着剤を塗布して接着剤層３８を介して金属板７を形成する以外は、第１の実施の形態と同様である。
【０１５４】
即ち、図１３（ａ）〜図１３（ｂ）に示すように、上記の図１（ａ）〜図１（ｄ）に示す工程と同様に、基板１上に粘着シート２を貼り付け、更にその上にアクリル系樹脂等からなるフレーム４２を仮固定し、フレーム４２の開口部１１内に半導体チップ３及び４を装入して粘着シート２上の所定の個所に仮固定する。従って、このフレーム４２は、上記したフレーム１２と同等の機能をなし、半導体チップの位置決めマークも設けられている。
【０１５５】
次に、図１３（ｃ）に示すように、フレーム４２を溶解することによって、半導体チップ３及び４の少なくとも側面同士をフレーム４２の溶解によって形成された保護物質層６によって接合する。
【０１５６】
次に、図１３（ｄ）に示すように、保護物質層６及び半導体チップ３及び４を覆うように、接着剤層３８を塗布して金属板７を接着するか、或いは接着剤層３８付きの金属板７を接着する。
【０１５７】
その後、図９（ｆ）〜図１２（ｒ）の工程とほぼ同様の工程を経て、チップ状電子部品１９を実装基板３０上に実装する。
【０１５８】
本実施の形態においては、フレーム４２を溶解することによって、半導体チップ３及び４の側面同士をフレーム４２の溶解物からなる保護物質層６で接合するため、保護物質の使用量が少なくなり、半導体チップ３、４及び保護物質層６からなる疑似ウェーハ１４の反りを抑制することができると共に、疑似ウェーハ１４の作製工数を減らすことができる。
【０１５９】
その他、本実施の形態においては、上述の第１又は第２の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１６０】
以上に説明した実施の形態は、本発明の技術的思想に基づいて更に変形が可能である。
【０１６１】
例えば、金属板７については、半導体チップ３及び４の背面の全面に形成する必要はなく、例えば、フレーム１２の開口部１１上のみに部分的に形成されてもよい。金属板７の材質は様々であってよく、また金属以外の導電体を用いてもよい。
【０１６２】
また、フレーム１２を用いる場合に、シールド構造が必要であって金属板７が形成される部分と、シールド構造が不要であって金属板７が形成されない部分とが、同一フレーム１２内に存在してもよい。シールド構造が不要な部分（シールドが不要な半導体チップのエリア）においては金属板７が存在しないために、この部分から得られたチップ状電子部品を背面から研削して薄型化し易くなる。
【０１６３】
また、フレーム１２の開口部１１内に装入する半導体チップの数は２以上の複数個であってよいが、単数であってもよい。フレーム１２に設ける位置決め手段は、上述の凹部以外にも印刷等によって形成してよい。
【０１６４】
また、上述の実施の形態において、フレーム１２の表面に設けられた位置合わせマーク１３は、疑似ウェーハ１４を切断してチップ状電子部品１９とした後もチップ状電子部品１９中にフレーム１２と共に残されてよい。
【０１６５】
また、配線保護層１６やランド開口１７を設けた図３（ｍ）の状態でランド開口１７にはんだバンプを一括して形成した後、ダイシングを行うこともできる。
【０１６６】
また、本発明を適用する対象は半導体チップに限ることはなく、個々のチップへの切断を伴う他の各種チップ状電子部品であってもよい。
【０１６７】
【発明の作用効果】
本発明は、上述したように、前記電極面とは反対側の面において前記保護物質層上に導電層が形成されているために、前記チップ状電子部品に対する外部からのノイズを前記導電層を通して放出することができ、良好なシールド効果を得ることができると共に、チップ状電子部品とシールド手段とを一体化して小型化、薄型化することができ、しかもこれをシールド手段の後付け工程なしに簡易な構造で実現することができる。
【０１６８】
また、先願発明と同様に、例えば、良品のチップ部品を再配列して疑似ウェーハとするので、あたかも全品が良品のチップからなるウェーハが得られるため、ウェーハ一括での配線形成及びはんだバンプ処理等も可能になり、低コストのフリップチップ用のチップ状電子部品を作製でき、自社製チップのみならず、他社から購入したベアチップでも容易に配線形成及びはんだバンプ処理等が可能になる。そして、チップ状電子部品を疑似ウェーハから切り出す際に、前記チップ部品間の（側面）を切断するので、チップ部品本体への悪影響（歪みやばり、亀裂等のダメージ）が抑えられる。また、前記保護物質層によって少なくともチップ側面が覆われているので、Ｎｉ等の無電解めっき処理も可能であると共に、前記保護物質層によって少なくともチップ側面が保護されているので、個片化後のチップ状電子部品の実装ハンドリングにおいてもチップが保護され、良好な実装信頼性が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図２】同、作製工程を順次示す断面図である。
【図３】同、作製工程を順次示す断面図である。
【図４】同、作製工程を順次示す断面図である。
【図５】同、作製工程を順次示す断面図である。
【図６】同、チップ状電子部品の実装工程を含む断面図である。
【図７】同、フレームの平面図（ａ）及び断面図（ｂ）である。
【図８】同、上部カメラ及び下部カメラによる位置検出を行うときの断面図である。
【図９】本発明の第２の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図１０】同、作製工程を順次示す断面図である。
【図１１】同、作製工程を順次示す断面図である。
【図１２】同、チップ状電子部品の実装工程を含む断面図である。
【図１３】本発明の第３の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図１４】従来例によるチップ状電子部品の作製工程を順次示す断面図である。
【図１５】同、ＭＣＭ化された実装構造の一部断面側面図（ａ）及び（ｂ）である。
【図１６】同、ウェーハ一括処理に対処する半導体ウェーハの斜視図である。
【図１７】先願発明によるチップ状電子部品の作製工程を順次示す断面図である。
【図１８】同、作製工程を順次示す断面図である。
【図１９】同、作製工程を順次示す断面図である。
【図２０】同、チップ状電子部品の実装工程を含む断面図である。
【符号の説明】
１…基板、２…粘着シート、３、４…半導体チップ、５…電極パッド、
６…保護物質層、７…金属板（金属層）、９…層間絶縁膜、１０…ビアホール、１１…開口部、１２…フレーム、１３…位置合わせマーク、
１４…疑似ウェーハ、１５…配線、１６…配線保護層、１７…ランド開口、
１８…ブレード、１９…チップ状電子部品、２０…ダイシング、
２１…スクライブライン、２２…パッシベーション膜、２３…ＳｉＯ２膜、
２４…シリコン基板、２５…無電解めっき層、２６…ランド、
２７…印刷マスク、２８…はんだペースト、２９…はんだバンプ、
３０…実装基板、３１…ソルダー（はんだ）レジスト、
３２…ソルダー（はんだ）ペースト、３３…電極、３４…基板、
３５…上部カメラ、３６…下部カメラ、３７…真空チャック、３８…接着剤層
Claims (29)
- 支持体上に複数個又は複数種のチップ部品を固定する工程と、
前記チップ部品の少なくとも側面に保護物質を被着させて保護物質層を形成する工程と、
前記保護物質層上に導電層を形成する工程と、
前記保護物質層が被着された前記チップ部品を前記支持体から剥離する工程と、
前記チップ部品の電極面上に層間絶縁膜及び接続孔を形成する工程と、
前記接続孔に導電性接続材を設ける工程と、
前記複数個又は複数種のチップ部品間を切断して、チップ状電子部品を得る工程と
を有する、チップ状電子部品の製造方法。 - 前記チップ部品を装入するための開口部を有する枠体を前記支持体上に固定した後、前記枠体の前記開口部内に前記チップ部品を装入して前記支持体上に固定し、この固定後に前記開口部内において前記チップ部品の少なくとも側面を覆うように前記保護物質を被着させる、請求項１に記載のチップ状電子部品の製造方法。
- 前記枠体を導電性物質で形成する、請求項２に記載のチップ状電子部品の製造方法。
- 前記保護物質の被着を印刷又は物理的蒸着によって行う、請求項１又は２に記載のチップ状電子部品の製造方法。
- 前記導電性接続材を介して前記導電層を前記電極面上に電気的に取り出す、請求項１〜３のいずれか１項に記載のチップ状電子部品の製造方法。
- 前記接続孔を介して前記複数個又は複数種のチップ部品間を前記導電性接続材からなる配線によって接続する、請求項１に記載のチップ状電子部品の製造方法。
- 前記導電性接続材からなる配線上に第２の層間絶縁膜を形成し、この第２の層間絶縁膜に形成した第２の接続孔を介して前記配線を電気的に取り出す、請求項１に記載のチップ状電子部品の製造方法。
- 前記開口部の近傍において前記枠体に前記チップ部品の位置決め手段を形成する、請求項２に記載のチップ状電子部品の製造方法。
- 支持体上に複数個又は複数種のチップ部品を固定する工程と、
前記チップ部品の少なくとも側面に保護物質を被着させて保護物質層を形成する工程と、
前記保護物質層上に導電層を形成する工程と、
前記保護物質層が被着された前記チップ部品を前記支持体から剥離する工程と
を有する、疑似ウェーハの製造方法。 - 前記チップ部品の前記剥離工程後に、前記チップ部品の電極面上に層間絶縁膜及び接続孔を形成し、前記接続孔に導電性接続材を設ける、請求項８に記載の疑似ウェーハの製造方法。
- 前記チップ部品を装入するための開口部を有する枠体を前記支持体上に固定した後、前記枠体の前記開口部内に前記チップ部品を装入して前記支持体上に固定し、この固定後に前記開口部内において前記チップ部品の少なくとも側面を覆うように前記保護物質を被着させる、請求項９に記載の疑似ウェーハの製造方法。
- 前記枠体を導電性物質で形成する、請求項１１に記載の疑似ウェーハの製造方法。
- 前記保護物質の被着を印刷又は物理的蒸着によって行う、請求項９に記載の疑似ウェーハの製造方法。
- 前記導電性接続材を介して前記導電層を前記電極面上に電気的に取り出す、請求項１０〜１２のいずれか１項に記載の疑似ウェーハの製造方法。
- 前記接続孔を介して前記複数個又は複数種のチップ部品間を前記導電性接続材からなる配線によって接続する、請求項１０に記載の疑似ウェーハの製造方法。
- 前記導電性接続材からなる配線上に第２の層間絶縁膜を形成し、この第２の層間絶縁膜に形成した第２の接続孔を介して前記配線を電気的に取り出す、請求項１０に記載の疑似ウェーハの製造方法。
- 前記開口部の近傍において前記枠体に前記チップ部品の位置決め手段を形成する、請求項１１に記載の疑似ウェーハの製造方法。
- チップ部品の電極面以外の少なくとも側面に保護物質層が被着されていて、前記電極面とは反対側の面において前記保護物質層上に導電層が形成されている、チップ状電子部品。
- 前記チップ部品の側面に被着された前記保護物質層の外面に導電性物質層が被着され、この導電性物質層が前記導電層に接触している、請求項１８に記載のチップ状電子部品。
- 前記チップ部品の電極面上に層間絶縁膜が形成され、この層間絶縁膜に形成した接続孔に導電性接続材が設けられており、この導電性接続材を介して前記導電層が前記電極面上に電気的に取り出されている、請求項１８又は１９に記載のチップ状電子部品。
- 前記接続孔を介して複数個又は複数種のチップ部品間が、前記導電性接続材からなる配線によって接続されている、請求項２０に記載のチップ状電子部品。
- 前記導電性接続材からなる配線上に第２の層間絶縁膜が形成され、この第２の層間絶縁膜に形成した第２の接続孔を介して前記配線が電気的に取り出されている、請求項２０に記載のチップ状電子部品。
- 前記導電性物質層の表面に前記チップ部品の位置決め手段が残されている、請求項１９に記載のチップ状電子部品。
- 複数個又は複数種のチップ部品が、電極面以外の少なくとも側面に被着された保護物質層によって一体化されていて、前記電極面とは反対側の面において前記保護物質層上に導電層が被着されている、疑似ウェーハ。
- 前記チップ部品の側面に被着された前記保護物質層の外面に導電性物質層が被着され、この導電性物質層が前記導電層に接触している、請求項２４に記載の疑似ウェーハ。
- 前記チップ部品の電極面上に層間絶縁膜が形成され、この層間絶縁膜に形成した接続孔に導電性接続材が設けられており、この導電性接続材を介して前記導電層が前記電極面上に電気的に取り出されている、請求項２３又は２４に記載の疑似ウェーハ。
- 前記接続孔を介して複数個又は複数種のチップ部品間が、前記導電性接続材からなる配線によって接続されている、請求項２６に記載の疑似ウェーハ。
- 前記導電性接続材からなる配線上に第２の層間絶縁膜が形成され、この第２の層間絶縁膜に形成した第２の接続孔を介して前記配線が電気的に取り出されている、請求項２６に記載の疑似ウェーハ。
- 前記導電性物質層の表面に前記チップ部品の位置決め手段が残されている、請求項２５に記載の疑似ウェーハ。
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