JP2004336029A - 電界効果トランジスタのゲート構造の製造方法 - Google Patents

電界効果トランジスタのゲート構造の製造方法 Download PDF

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Abstract

【課題】電界効果トランジスタのゲート構造の製造方法を開示する。
【解決手段】ゲート構造は、ゲート誘電体層に形成されるゲート電極層を備える材料スタックを連続してエッチングすることにより製造される。ゲート誘電体をエッチングする前に、ゲート電極がエッチングされるときに基板上に形成されるポリマー残留物が除去される。ポリマー残留物はフッ化炭素を含有する一または複数のガス及び少なくとも一の不活性ガス構造を備えるプラズマに基板を露出させることにより除去する。
【選択図】 図１

Description

本発明は、概して半導体基板上での素子の製造方法に関する。より詳細には、本発明は電界効果トランジスタの製造方法に関する。
超ＬＳＩ（ＵＬＳＩ）回路は、通常、百万個以上のトランジスタを含んでおり、それらトランジスタは半導体基板上に形成され、共同して電子デバイス内で多様な機能を実行する。このようなトランジスタに相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタが含まれる。
ＣＭＯＳトランジスタは、半導体基板に形成されるソース領域とドレイン領域間に配置されるゲート構造を含む。かかるゲート構造は、通常、ゲート誘電体に形成されるゲート電極を備える。ゲート電極は、ドレイン領域とソース領域間に形成されるチャネル領域内で、ゲート誘電体下で電荷担体の流れを制御し、トランジスタをオン／オフする。チャネル領域、ドレイン領域、及びソース領域をまとめて、当該技術において「トランジスタ結合」と呼ばれている。一定の動向として、トランジスタ結合の寸法を小さくし、そのようにしてゲート電極の幅を減少させ、トランジスタの動作速度の増加を促進させるということがある。
ゲート電極は、通常、ドーピングされたポリシリコン（Ｓｉ）上に形成されるが、ゲート誘電体としては、二酸化ハフニウム（ＨｆＯ2）、ハフニウム二酸化シリコン（ＨｆＳｉＯ2）、ハフニウムオキシ窒化シリコン（ＨｆＳｉＯＮ）等の高誘電率材料（例えば４．０より大きな誘電率）の薄い層（例えば２０から６０オングストローム）から構成してもよい。４．０より大きい誘電率を有するこのような誘電体は当該技術において「高ｋ」材料と呼ばれている。ゲート誘電体は、窒化シリコン（Ｓｉ3Ｎ4）、酸化シリコン（ＳｉＯ2）等の層から形成することができる。
ＣＭＯＳトランジスタは（例えば、注入プロセスを用いて基板内の領域をドーピングする等）半導体基板内にソース領域とドレイン領域を形成して製造することができる。その後、ゲート（例えば、高Ｋ誘電体層とポリシリコン層）を有する材料層が基板上に堆積され、連続プラズマエッチングプロセスを用いてパターン化され、ゲート構造が形成される。
ポリシリコン層をパターン化するために用いるプラズマエッチングプロセスには概してガス化学反応が含まれ、ポリマー残留物を生成し、それはゲート構造の側壁上に蓄積する可能性がある。それ以降、次の高Ｋ誘電体層のプラズマエッチングにて該残留物が基板処理を阻害する可能性があり、例えば、残留物がゲート構造の地理的寸法を増加させる可能性がある。さらにポリマー残留物は基板を汚染し、または続けて層を堆積させるのを困難にさせる可能性がある。
通常、ポリマー残留物はウェットエッチングプロセスを用いて除去される。しかしながら、このようなプロセスには時間がかかり、ゲート構造の製造コストが増加する。
したがって、当該技術においては電界効果トランジスタのゲート構造の製造に関する改善方法が求められている。
本発明は、電界効果トランジスタのゲート構造の製造方法である。ゲート構造は、ゲート誘電体層上に形成されるゲート電極層を備える材料スタックを連続してエッチングすることにより形成される。ゲート誘電体層をエッチングする前に、ゲート電極がエッチングされる際に基板上に形成されるポリマー残留物を除去する。ポリマー残留物は一以上のフッ化炭素を含有するガスを有するプラズマに基板を露呈させることにより除去する。
本発明の教示は、添付の図面と共に以下の詳細な説明を考慮することにより容易に理解が可能である。
理解の助けとして、可能な限り、同一の符号を用いて図面と共通の同一の構成要素を示すこととする。
しかしながら、添付図面は本発明の例示的な実施形態を理解するためのものであり、したがって本発明の範囲を限定するものと解釈すべきではなく、本発明には他に等しく効果的な実施形態を含むものである。
本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ等の電界効果トランジスタのゲート構造を製造するための方法である。ゲート構造は、ゲート誘電体層上に形成されるゲート電極層を備える材料スタックを連続してエッチングすることによって形成される。ゲート誘電体層のエッチング前に、ゲート電極がエッチングされる際に基板上に形成されたポリマー残留物が除去される。ポリマー残留物は、フッ化炭素を含有する一以上のガス及び少なくとも一の不活性ガスを有するプラズマに基板を露出することにより除去する。
図１は、手順１００としてＣＭＯＳトランジスタのゲート構造の製造に係る本発明による方法の一実施形態を示すフロー図である。手順１００は、ＣＭＯＳトランジスタの製造中にゲート構造の積層膜上に実施されるプロセスを含むものである。
図２Ａ〜図２Ｆは、手順１００を用いて製造されるゲート構造の積層膜を有する基板を一連に示す概略断面図である。図２Ａ〜図２Ｆの断面図は、ゲート構造の製造に用いる個々の処理ステップに関する。本発明を最良に理解するには図１と図２Ａ〜図２Ｆを同時に参照する必要がある。サブプロセスとリソグラフィックルーチン（フォトレジストの露光と現像、ウェハクリーニング手順等）は周知の技術であり、図１と図２Ａ〜図２Ｆには図示されない。図２Ａ〜図２Ｆに示すイメージは一定比に拡大して示してはおらず、例示的目的のために簡略化して示している。
ゲート電極スタック２０２を基板２００に形成する場合（図２Ａ）、手順１００はステップ１０１から開始し、ステップ１０２に進む。基板２００（例えば、シリコン（Ｓｉ）ウェハ等）は、チャネル領域２３６により分離されるドーピングされたソース領域（ウェル）２３２とドレイン領域（ウェル）２３４とを有する。別の実施形態では、基板２００はゲート電極スタック２０２からその中で拡散の可能性がある（酸素（Ｏ2）等の）汚染物質からチャネル領域２３６を保護するためのバリア膜２０１（図２Ａのみ破線で示す）をさらに備えてもよい。バリア膜２０１は、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）等の誘電体で構成してもよい。
一般的には、ゲート電極スタック２０２は、ゲート電極層２０６とゲート誘電体層２０４とから構成される。例示的な実施の形態では、ゲート電極層２０６は５００〜６０００オングストロームの厚さまでドーピングされたポリシリコン（Ｓｉ）から形成され、ゲート誘電体層２０４は約１０〜６０オングストロームの厚さまでの二酸化ハフニウム（ＨｆＯ2）から形成されている。代わりに、ゲート誘電体層２０４は、ハフニウムに酸化シリコン（ＨｆＳｉＯ2）、ハフニウムオキシ窒化シリコン（ＨｆＳｉＯＮ）等の４.０より大きい誘電率を有する一以上の高Ｋ誘電体を備えてもよい。しかしながら、ゲート電極スタック２０２が他の材料から形成される層または異なる厚さを有する層を備えていてもよいことが理解されるべきである。
ゲート電極スタック２０２を有する層は、原子層蒸着（ＡＬＤ）、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）等の任意の従来の堆積技術を用いて形成することができる。ＣＭＯＳ電界効果トランジスタの製造はＣＥＮＴＵＲＡ（登録商標）、ＥＮＤＵＲＡ（登録商標）及びカリフォルニア州サンタクララ（Ｓａｎｔａ Ｃｌａｒａ, Ｃａｌｉｆｏｒｎｉａ）のアプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ, Ｉｎｃ.）から入手可能な他の半導体ウェハ処理システムのそれぞれの処理モジュールを用いて実行してもよい。
ステップ１０４では、パターンマスク２１４が領域２２０内のゲート電極層２０６上に形成される。該パターンマスクが、形成されるゲート構造の位置と寸法を定める。本実施形態では、パターンマスク２１４は、ゲート電極スタック２０２の隣接する領域２２２を露出する一方、チャネル領域２３６及びソース領域２３２とドレイン領域２３４のある部分を保護する。
パターン化されるマスク２１４は、概してゲート構造の製造中に用いるエッチャントに対し耐性があり、３５０℃までの温度で安定する材料から形成されるハードマスクである。３５０℃までの温度は、ポリマー残留物を除去するため、及び（ステップ１０８に関して後述される）ゲート誘電体層２０４をエッチングするのに用いることができる。パターンマスク２１４は、二酸化シリコン（ＳｉＯ2）、α炭素（無定形炭素）、（カリフォルニア州サンタクララのアプライドマテリアルズ社から入手できる）Ａｄｖａｎｃｅｄ ＰａＴＴｅｒｎｉｎｇ Ｆｉｌｍ（商標）（ＡＰＦ）等の誘電体を備えてよい。実例の一実施形態では、パターンマスク２１４が二酸化シリコン（ＳｉＯ2）から形成されている。
パターンマスク２１４は、マスクをパターン化するために使用される光の反射を制御するオプションの反射防止層をさらに備えてもよい。形状が削減されるので、エッチングマスクパターン転送プロセスでの不正確さが、光反射等のリソグラフィックプロセスに固有の光学的な制限から生じる場合がある。反射防止層２２１は、例えば窒化シリコン（ＳＩ3Ｎ4）、ポリアミド等から構成してもよい。
パターンマスク２１４をつけるプロセスは、例えば、ここに参照して組み込まれる、２００２年９月１６日に提出された同一出願人による米国特許出願第１０／２４５,１３０号（代理人整理番号第７５２４号）、及び２００３年１月６日に提出された出願番号第１０／３３８,２５１号（代理人整理番号第７８６７号）に記載されている。
ステップ１０６では、ゲート電極層２０６が、ゲート電極２１６（例えば、ポリシリコンゲート電極）を形成する領域２２２内でエッチングされ、除去される（図２Ｃ）。ゲート電極層２０６は、塩素（Ｃｌ2）、臭化水素（ＨＢｒ）、四フッ化炭素（ＣＦ4）等などのハロゲンを含有する一以上のガスを有するハロゲン含有ガス混合物を用いてプラズマエッチングしてもよい。ハロゲン含有ガス混合物は、選択的に窒素（Ｎ2）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）等のうち少なくとも一の不活性希釈ガスを含んでもよい。一実施形態では、ステップ１０６がエッチングマスクとしてパターンマスク２１４を用い、エッチング停止層として（二酸化ハフニウム層などの）ゲート誘電体層２０４を用いる。
ステップ１０６は、カリフォルニア州サンタクララのアプライドマテリアルズ社から市販されているＣＥＮＴＵＲＡ（登録商標）システムのＤｅｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｓｏｕｒｃｅ（ＤＰＳ）ＩＩリアクタ等のエッチングリアクタ内で実行可能である。ＤＰＳ ＩＩリアクタ電源（つまり、誘導結合アンテナ）を使用し、高密度誘導結合プラズマを生成する。エッチングプロセスの終点を決定するために、ＤＰＳ ＩＩリアクタはまた、ある特定の波長でプラズマエミッションを監視し、プロセス時間を制御したり、レーザ干渉分光法等を実行する終点検出システムを含んでもよい。
例示の一実施形態では、ポリシリコンを備えるゲート電極層２０６が２０〜３００ｓｃｃｍ流量で臭化水素（ＨＢｒ）を、２０から３００ｓｃｃｍの流量で塩素（Ｃｌ2）（つまり、Ｈｂｒ：Ｃｌ2流量比は１：１６から１５：１の範囲である）を、０〜２００ｓｃｃｍの流量で窒素（Ｎ2）を提供し、誘導結合アンテナに２００〜３０００Ｗ間の電力を印加し、０〜３００Ｗの間の陰極バイアスパワーを印加し、２〜１００ｍＴｏｒｒ間のプロセスチャンバ内での圧力で２０〜８０℃間の水温を維持することによってポリシリコンを有するゲート電極層２０６がＤＰＳ ＩＩリアクタ内でエッチングされる。一の例示的なプロセスでは、４０ｓｃｃｍの流量で臭化水素（ＨＢｒ）を、４０ｓｃｃｍの流量で塩素（Ｃｌ2）を（つまり、約１：１のＨＢｒ：Ｃｌ2流量比）、２０ｓｃｃｍという流量で窒素（Ｎ2）を提供し、１１００Ｗの電力を誘導結合アンテナに、２０Ｗの陰極バイアスパワーを印加し、４５ｍＴｏｒｒのチャンバ圧力で４５℃の水温を維持する。このようなプロセスは二酸化ハフニウム（層２０４）上のポリシリコン（層２０６）に対し少なくとも１００：１のエッチング選択比を提供し、二酸化シリコン（ＳｉＯ2）（マスク２１４）上のポリシリコンに対し約１０：１のエッチング選択比を提供する。
ステップ１０６において、ゲート電極層２０６から除去された材料の一部が、不揮発性化合物を形成するマスク２１４の成分だけではなく、エッチャントガス混合物（ハロゲン含有ガス）の成分と結合する。このような不揮発性化合物は基板２００上に再付着することになり、（図２Ｃに破線で図示される）ポリマー残留物層２０７を形成する。ポリマー残留物層２０７は通常、マスク２１４、ゲート電極２１６の側壁２０５、ゲート誘電体層２０４の表面２０３、その他の基板２００上において形成される。残留物層２０７は、通常、基板の表面全体で約１０〜５０オングストロームの厚さを有するかもしれない。
ポリマー残留物層２０７は、通常、（ステップ１０８に関連して後述する）ゲート誘電体層２０４のパターン化に用いるエッチング化学反応に対し耐性がある。したがって、残留物層２０７が基板２００から除去されない限り、ゲート誘電体層２０４が後にパターン化された場合にゲート構造の寸法精度が損なわれる可能性がある。例示的な一実施形態では、残留物層２０７の角領域２１１は、形成されるゲート構造の所望される幅より広い幅２１５を有するマスクとして作用する可能性がある。
ステップ１０８では、ポリマー残留物層２０７が除去され、ゲート誘電体層２０４は領域２２２内でエッチングされる（図２Ｄから図２Ｅ）。一般的にステップ１０８は連続プラズマエッチングプロセスを用い、当該プロセスはポリマー残留物層２０７が除去される第１の期間１１０を有し、ゲート誘電体層２０４をエッチングする第２の期間１１２が続く。
第１の期間と第２の期間１１０、１１２は、例えばＣＥＮＴＵＲＡ（登録商標）システムのＤｅｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｓｏｕｒｃｅ-Ｈｉｇｈ ＴｅｍｐｅｒａＴｕｒｅ（ＤＰＳ−ＨＴ）モジュールで専用のエッチングリアクタまたは単独のプロセスチャンバ（つまり原位置で）のどちらかを用いて連続して実行することができる。ＤＰＳ−ＨＴモジュール及びＤＰＳモジュールはそれぞれ概して類似の構成を有しているが、ＤＰＳ−ＨＴモジュール内の基板温度は約２００〜３５０℃の範囲内で制御すればよい。
ある実施形態では、ステップ１０６と１０８は、単独のＣＥＮＴＵＲＡ（登録商標）システムの構成要素であるエッチングリアクタを用いて実行される。ステップ１０６は、例えばＣＥＮＴＵＲＡ（登録商標）システムのＤＰＳ ＩＩモジュール内で実行可能であり、その結果基板２００は、常駐ウェハロボットを用いてシステムの真空化されたプレナムを通して、ステップ１０６の実行可能な同じシステムのＤＰＳ-ＨＴモジュールに転送されてよい。このような実施形態は、製造環境の真空化されていない部分への露呈により引き起こされる汚染から製造中のゲート構造を保護し、ゲート構造の製造の生産性を高める。
第１の期間１１０中、ポリマー残留物層２０７は、積層膜２０２及び基板２００（図２Ｄ）上の他の場所だけではなく、ゲート電極２１６の側壁２０５、ゲート誘電体層２０４の表面２０３からも除去される。例示的な一実施形態では、第１の期間１１０が、（例えば、四フッ化炭素（ＣＦ4）、トリフルオロメタン（ＣＨＦ3）、フルオロエタン（Ｃ2Ｆ6）等の）フッ化炭素を含有する１つまたは複数のガス及び（例えば、窒素（Ｎ2）、アルゴン（Ａｒ）、ネオン（Ｎｅ）等の）少なくとも１つの不活性ガスを備えるガス混合物を含む等方性プラズマエッチングプロセスを用いる。等方性プラズマプロセスは、通常、高密度プラズマソース（例えば、誘導結合プラズマソース）、上昇した基板温度（例えば少なくとも約摂氏２００度）、及び少量（例えば、約３０Ｗを上回らない）または無（つまり、０Ｗ）の基板バイアスを用いる。
例示的な実施の形態において、ポリマー残留物層２０７は、２０〜２００ｓｃｃｍの流量で四フッ化炭素を、５〜１００ｓｃｃｍの流量で窒素（Ｎ2）を（つまり、ＣＦ4：Ｎ2流量費は１：５〜４０：１の範囲である）提供し、２００Ｗと２０００Ｗの間の電力を誘導結合アンテナに印加し、約３０Ｗを超えない陰極バイアス電力を印加し、２〜５０ｍＴｏｒｒ間にプロセスチャンバ内の圧力で２００〜３５０℃間の水温に維持することによりＤＰＳ−ＨＴモジュールを用いて除去する。一の例示的なプロセスにおいては、１００ｓｃｃｍの流量でＣＦ4を、２０ｓｃｃｍの流量でＮ2を（つまり、約５：１のＣＦ4：Ｎ2の流量比）提供し、アンテナに１００Ｗの電力を印加し、０Ｗのバイアスパワーを印加し、３５０℃の水温及び４ｍＴｏｒｒの圧力に維持する。このようなプロセスでは二酸化ハフニウム（層２０４）上の残留物（層２０７）に対し約５０：１のエッチング選択比を供給し、併せて、ポリシリコン（層２１６）と二酸化シリコン（ＳｉＯ2）（マスク２１４）上の残留物（層２０７）に対しそれぞれ約１：１及び約１：１のエッチング選択比を供給する。第１の期間１１０の期間は通常約１０秒から１５秒である。
第２の期間１１２の間、ゲート誘電体層２０４は領域２２２内でエッチングされ、除去され、それにより領域２２０内でゲート構造２４０を形成する（図２Ｅ）。例示的な一実施形態では、第２の期間１１２が、二酸化ハフニウム（ＨｆＯ2）高Ｋゲート誘電体層２０４をエッチングするために、還元ガス（例えば、一酸化炭素（ＣＯ）、酸素（Ｏ2）等）とともにハロゲン含有ガス（例えば、塩素（Ｃｌ2）、塩化水素（ＨＣｌ）、三塩化ホウ素（ＢＣｌ3）等）を有するガス混合物を使用する。第２の期間１１２は、エッチングマスクとしてパターンマスク２１４を、エッチング停止層として基板２００（例えばシリコン）を備える材料を使用する。
例示的な一実施形態では、二酸化ハフニウムを有するゲート誘電体層２０４は、２〜３００ｓｃｃｍの流量で塩素（Ｃｌ2）を、２〜２００ｓｃｃｍの流量で一酸化炭素（ＣＯ）（Ｃｌ2：ＣＯ流量比は１：５〜５：１の範囲である）を含むガス混合物を用いて、２００〜３０００Ｗ間の電力を誘導結合アンテナに印加し、０〜３００Ｗ間の陰極バイアスパワーを印加し、２〜１００ ｍＴｏｒｒ間のプロセスチャンバ内の圧力で２００〜３５０℃間の水温に維持し、ＤＰＳ−ＨＴモジュール内でエッチングされる。１つの例示的なプロセスは４０ｓｃｃｍという流量で塩素（Ｃｌ2）を、４０ｓｃｃｍという流量で一酸化炭素を（つまり約１：１のＣｌ2：ＣＯ流量比で）提供し、誘導結合アンテナに１１００Ｗという電力を印加し、２０Ｗというバイアスパワーを陰極に印加し、４ｍＴｏｒｒというチャンバ圧力で約３５０℃のウェハ温度を維持する。このようなプロセスは、ポリシリコン及び／またはシリコン（層２１６、基板２００）上の二酸化ハフニウム（ＨｆＯ2）（層２０４）に対し約３：１のエッチング選択比を与え、二酸化シリコン（ＳｉＯ2）（マスク２１４）上の二酸化ハフニウム（ＨｆＯ2）（層２０４）に対し約３０：１のエッチング選択比を与える。
ステップ１１４では、パターンマスク２１４が、選択的にゲート構造２４０（図２Ｆ）から削除される。パターンマスク２１４を除去するためのプロセスは、参考のためこの明細書に組み込む例えば２００２年９月１６日に提出された同一出願人による米国特許出願番号第１０／２４５，１３０号（代理人整理番号第７５２４号）と、２００３年１月６日に提出された出願番号第１０／３３８，２５１号（代理人整理番号第７８６７号）に記載されている。
ステップ１１６で手順１００は終了する。
図３は、本発明部分を実施するために使用可能な例示的な減結合プラズマソース（ＤＰＳ）ＩＩまたはＤＰＳ−ＨＴエッチングリアクタ３００の概略図を描いている。ＤＰＳ ＩＩ及びＤＰＳ-ＨＴリアクタは、通常、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＣＥＮＴＵＲＡ（登録商標）システムのプロセスモジュールとして使用される。
リアクタ３００は、導電部（壁部）３３０とコントローラ３４０内のウェハサポート台３１６を有するプロセスチャンバ３１０を有する。
チャンバ３１０には、実質的に平らな誘電体天板３２０（例えば、ＤＰＳ ＩＩ、ＤＰＳ-ＨＴモジュール）が提供される。チャンバ３１０の他の変型例としては、例えばドーム形の天板（例えばＤＰＳプラスモジュール）等の他の種類の天板を有していてもよい。天板３２０上には、少なくとも一の誘導コイル部材３１２（２つの同軸部材３１２が図示されている）を備えるアンテナが配置されている。誘導コイル部材３１２は、第１のマッチング回路３１９を通してプラズマ電源３１８に結合される。プラズマ電源３１８は、通常、５０ｋＨｚから１３.５６ＭＨｚの範囲で同調可能な周波数で３０００Ｗまで生じさせることができる。
サポート台（陰極）３１６は、第２のマッチング回路３２４を通してバイアス電源３２２に結合される。バイアス電源３２２は、通常、約１３.５６ＭＨｚの周波数で５００Ｗまで生じさせることができる。バイアス電力は常時電力またはパルス電力のどちらかであってよい。他の実施形態では、バイアス電源３２２はＤＣ電源またはパルスＤＣ電源でもよい。
コントローラ３４０は、中央処理装置（ＣＰＵ）３４４、メモリ３４２、及びＣＰＵ３４４のためのサポート回路３４６を備え、そのようにして、詳細に後述するチャンバ３１０のエッチングプロセスの構成部品の制御を容易にする。
操作中、半導体ウェハ３１４は台３１６に設置され、プロセスガスは入口ポート３２６を通ってガスパネル３３８から供給され、ガス状混合物３５０を形成する。ガス状混合物３５０は、プラズマソース３１８とバイアス電源３２２から誘導コイル要素３１２と陰極３１６にそれぞれ電力を印可することによってチャンバ３１０内のプラズマ３５５の中で強熱される。チャンバ３１０の内部の中の圧力は絞り弁３２７及び真空ポンプ３３６を用いて制御される。通常、チャンバ壁３３０は電気的な接地３３４に結合される。壁３３０の温度は、壁３３０を通る液体を含有する導管（図示されていない）を用いて制御される。
ウェハ３１４の温度は、サポート台３１６の温度を安定化することにより制御される。ある実施形態では、ガス源３４８からのヘリウムガスはウェハ３１４下の台表面に形成される溝（図示されていない）にガス導管３４９を介して提供される。ヘリウムガスは、台３１６とウェハ３１４の間の熱伝達を容易にするために使用される。処理中、台３１６は台の中の抵抗加熱器（図示されていない）によって定常状態温度に加熱されてよく、次にウェハ３１４の一様な加熱を容易にする。このような熱制御を用いて、ウェハ３１４はＤＰＳ ＩＩモジュールの場合約２０℃〜８０℃の間、またはＤＰＳ−ＨＴモジュールの場合には約２００〜３５０℃の間の温度で維持される。
当業者には、リモートプラズマ源付きのチャンバ、電子サイクロトロン共鳴（ＥＣＲ）プラズマチャンバ等のチャンバを含む他のエッチングチャンバが、本発明の実施に使用可能であることが理解できるであろう。
前述したプロセスチャンバ３１０の制御を容易にするために、コントローラ３４０は、多様なチャンバとサブプロセッサの制御用の工業規格で使用し得る任意の汎用コンピュータプロセッサの一を用いてもよい。ＣＰＵ３４４のメモリ３４２つまりコンピュータ読み取り可能媒体は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、または他の形式のデジタル記憶装置、ローカルまたはリモートなどの容易に使用可能なメモリの１つまたは複数でもよい。サポート回路３４６は、従来の方法でプロセッサをサポートするためにＣＰＵ３４４に結合される。これらの回路は、キャッシュと、電源と、クロック回路と、入出力回路構成要素とサブシステム等とを含む。本発明の方法は、通常、ソフトウェアルーチンとしてメモリ３４２に記憶されている。ソフトウェアルーチンは、ＣＰＵ３４４によって制御されているハードウェアから遠隔に位置する第２のＣＰＵ（図示されていない）によって記憶及び／または実行されてもよい。
図４は、ＤＰＳ ＨＴリアクタを用いてここに説明される等方性プラズマエッチングプロセスのプロセスパラメータを要約する表４００である。コラム４０２に要約されるプロセスパラメータは、前記に提示された本発明の１つの例示的な実施形態のためのものである。プロセス範囲はコラム４０４に提示されている。ポリマー残留物層２０７を除去するための例示的なプロセスパラメータはコラム４０６に提示されている。しかしながら、別のプラズマエッチングリアクタを使用するには、異なるプロセスパラメータ値と範囲が必要になる可能性があることが理解される必要がある。
本発明は、処理パラメータが、本発明の精神から逸脱することなくここに開示されている教示を活用することによって当業者によって許容可能な特性を達成するために調整可能な他の半導体ウェハ処理システムを用いて実施してもよい。
前記説明は電界効果トランジスタの製造を参照していたが、集積回路で使用される他の装置及び構造の製造についても本発明の恩恵を受けることができる。
前記は本発明の例示的な実施形態を目的としている一方、本発明の他の及び追加の実施形態はその基本的な範囲から逸脱することなく考案されてよく、その範囲は続く特許請求の範囲によって決定される。
本発明のある実施形態による電界効果トランジスタのゲート構造の製造方法のフロー図である。 図１の方法に従って形成されているゲート構造を有する基板の概略断面図である。 図１の方法に従って形成されているゲート構造を有する基板の概略断面図である。 図１の方法に従って形成されているゲート構造を有する基板の概略断面図である。 図１の方法に従って形成されているゲート構造を有する基板の概略断面図である。 図１の方法に従って形成されているゲート構造を有する基板の概略断面図である。 図１の方法に従って形成されているゲート構造を有する基板の概略断面図である。 本発明を実行する上で使用される種類の例示的なプラズマ処理装置を示す概略図である。 図３に示す装置を用いて実施される際に本発明の一の例示的な実施形態の処理パラメータを要約する表である。

Claims (25)

  1. （ａ）ハフニウム含有層上に形成されるポリシリコン層を有する基板を提供し、
    （ｂ）前記ポリシリコン層上にパターンマスクを形成し、
    （ｃ）前記ポリシリコン層をプラズマエッチングし、ポリマー残留物が基板上に付着され、
    （ｄ）フッ化炭素を含有する一または複数のガスを含むプラズマを用いてポリマー残留物を除去するステップを有するポストエッチング残留物の除去方法。
  2. 前記ハフニウム含有層は、二酸化ハフニウム（ＨｆＯ2）、ハフニウム二酸化シリコン（ＨｆＳｉＯ2）、ハフニウムオキシ窒化シリコン（ＨｆＳｉＯＮ）から成るグループから選択される材料を有する請求項１記載の方法。
  3. 前記ステップ（ｄ）のフッ化炭素を含有するガスが、四フッ化炭素（ＣＦ4）、トリフルオロメタン（ＣＨＦ3）及びフルオロエタン（Ｃ2Ｆ6）から成るグループから選択される一または複数のガスを有する請求項１記載の方法。
  4. 前記ステップ（ｄ）のフッ化炭素を含有するガスがハフニウム含有層上のポリマー残留物に対し少なくとも約５０：１の選択比を有する請求項１記載の方法。
  5. 前記ステップ（ｄ）のフッ化炭素を含有するガスが、ポリシリコン層上のポリマー残留物に対し少なくとも１：１の選択比を有する請求項１記載の方法。
  6. 前記ステップ（ｄ）が、２００〜３５０℃間の基板温度で実施される請求項１記載の方法。
  7. 前記ステップ（ｄ）が、
    １：５から４０：１の範囲の流量比ＣＦ4： Ｎ2で四フッ化炭素（ＣＦ4）と窒素（Ｎ2）を提供し、
    約２００〜３５０℃間の温度に基板を維持し、
    約２００〜２０００Ｗの間で誘導結合アンテナに電力を印加し、
    約３０Ｗを超えない陰極バイアスパワーを印加し、
    約２〜５０ｍＴｏｒｒ間にチャンバ圧力を維持するステップを有する請求項１記載の方法。
  8. （ａ）基板上に形成される複数のトランジスタ結合上でゲート誘電体層に形成されるゲート電極層を有する基板を提供し、
    （ｂ）前記ゲート電極層上にゲート構造を形成するパターンマスクを形成し、
    （ｃ）前記ゲート電極層をプラズマエッチングしてゲート構造を中に形成し、ポリマー残留物が基板上に付着され、
    （ｄ）フッ化炭素を含有する一以上の気体を有するプラズマを用いてポリマー残留物を除去し、
    （ｅ）前記ゲート誘電体層をプラズマエッチングし、その中にゲート構造を形成することを有する電界効果トランジスタのゲート構造の製造方法。
  9. ゲート誘電体層が、二酸化ハフニウム（ＨｆＯ2）、ハフニウム二酸化シリコン（ＨｆＳｉＯ2）、ハフニウムオキシ窒化シリコン（ＨｆＳｉＯＮ）から成るグループから選択される材料を有する請求項８記載の方法。
  10. 前記ゲート電極層がポリシリコンを有する請求項８記載の方法。
  11. 前記ステップ（ｄ）および（ｅ）が一の処理チャンバ内で連続して実施される請求項８記載の方法。
  12. 前記ステップ（ｄ）におけるフッ化炭素含有ガスが、四フッ化炭素（ＣＦ4）、トリフルオロメタン（ＣＨＦ3）及びフルオロエタン（Ｃ2Ｆ6）から成るグループから選択される一以上のガスを有する請求項８記載の方法。
  13. 前記ステップ（ｄ）のフッ化炭素を含有するガスが、ゲート誘電体層上のポリマー残留物に対し少なくとも約５０：１の選択比を有する請求項８記載の方法。
  14. 前記ステップ（ｄ）のフッ化炭素を含有するガスが、ゲート電極層の上のポリマー残留物に対し少なくとも１：１の選択比を有する請求項８記載の方法。
  15. 前記ステップ（ｄ）の少なくとも一の不活性ガスが、窒素（Ｎ2）、アルゴン（Ａｒ）、及びネオン（Ｎｅ）から成るグループから選択される請求項８記載の方法。
  16. 前記ステップ（ｄ）が２００〜３５０℃の間の基板温度で実施される請求項８記載の方法。
  17. 前記ステップ（ｄ）が、１：５から４０：１の範囲の流量比ＣＦ4：Ｎ2で四フッ化炭素（ＣＦ4）及び窒素（Ｎ2）の提供を含む請求項８記載の方法。
  18. 前記ステップ（ｄ）が、
    １：５から４０：１の範囲の流量比 ＣＦ4：Ｎ2で四フッ化炭素（ＣＦ4）及び窒素（Ｎ2）を提供し、
    約２００〜３５０℃の間の温度で基板を維持し、
    約２００〜２０００Ｗ間で電力を誘導結合アンテナに印加し、
    約３０Ｗを越えない陰極バイアスパワーを印加し、
    約２〜５０ ｍＴｏｒｒ間にチャンバ圧力を維持するステップを有する請求項８記載の方法。
  19. ソフトウェアを含むコンピュータ読み取り可能な媒体であって、
    前記ソフトウェアがコンピュータにより実行されると、
    （ａ）基板内に形成される複数のトランジスタ結合上でゲート誘電体層上に形成されるゲート電極層を有する基板を提供し、
    （ｂ）前記ゲート電極層上にゲート構造を形成するパターンマスクを形成し、
    （ｃ）前記ゲート電極層をプラズマエッチングし、その中にゲート構造を形成し、ポリマー残留物が基板上に付着され、
    （ｄ）フッ化炭素を含有する一以上のガスを有するプラズマを用いて前記ポリマー残留物を除去し、
    （ｅ）前記ゲート誘電体層をプラズマエッチングし、その中にゲート構造を形成する方法を用いて、半導体ウェハ処理システムに電界効果トランジスタのゲート構造を製造させるコンピュータ読み取り可能な媒体。
  20. 前記ゲート誘電層が二酸化ハフニウム（ＨｆＯ2）、ハフニウム二酸化シリコン（ＨｆＳｉＯ2）、ハフニウムオキシ窒化シリコン（ＨｆＳｉＯＮ）から成るグループから選択される材料を備える請求項１９記載のコンピュータ読み取り可能な媒体。
  21. 前記ステップ（ｄ）と（ｅ）が一の処理チャンバで連続して実行される請求項１９のコンピュータ読み取り可能な媒体。
  22. 前記ステップ（ｄ）のフッ化炭素を含有するガスが、四フッ化炭素（ＣＦ4）、トリフルオロメタン（ＣＨＦ3）及びフルオロエタン（Ｃ2Ｆ6）から成り立つグループから選択される一以上のガスを有する請求項１９記載のコンピュータ読み取り可能な媒体。
  23. 前記ステップ（ｄ）のフッ化炭素を含有するガスが、ゲート誘電体層上のポリマー残留物に対し少なくとも５０：１の選択比を有する請求項１９記載のコンピュータ読み取り可能な媒体。
  24. 前記ステップ（ｄ）のフッ化炭素を含有するガスが、ゲート電極層上のポリマー残留物に対し少なくとも１：１の選択比を有する請求項１９記載のコンピュータ読み取り可能な媒体。
  25. 前記ステップ（ｄ）が２００〜３５０℃間の基板温度で実行される請求項１９記載のコンピュータ読み取り可能な媒体。


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